KR20160122912A - 전자 장치 - Google Patents

전자 장치 Download PDF

Info

Publication number
KR20160122912A
KR20160122912A KR1020150052568A KR20150052568A KR20160122912A KR 20160122912 A KR20160122912 A KR 20160122912A KR 1020150052568 A KR1020150052568 A KR 1020150052568A KR 20150052568 A KR20150052568 A KR 20150052568A KR 20160122912 A KR20160122912 A KR 20160122912A
Authority
KR
South Korea
Prior art keywords
memory
source line
source
electronic device
data
Prior art date
Application number
KR1020150052568A
Other languages
English (en)
Inventor
이재연
김동준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150052568A priority Critical patent/KR20160122912A/ko
Priority to US14/918,395 priority patent/US9847376B2/en
Publication of KR20160122912A publication Critical patent/KR20160122912A/ko
Priority to US15/846,098 priority patent/US10263037B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2024—Rewritable memory not requiring erasing, e.g. resistive or ferroelectric RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Software Systems (AREA)
  • Hall/Mr Elements (AREA)

Abstract

반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치는, 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 각 메모리 셀이 두 개의 가변 저항 소자 및 이들 각각과 접속하는 두 개의 억세스 소자를 포함함으로써 리드 동작 특성을 개선할 수 있는 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다.
상기 반도체 메모리에 있어서, 상기 소스라인은, 상기 제1 및 제2 적층 구조물이 형성되는 영역을 비켜서 형성될 수 있다. 상기 소스라인과, 상기 제1 및 제2 비트라인은 서로 다른 높이에 형성될 수 있다. 상기 가변 저항 소자는, 스위칭 전류의 방향에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 상기 가변 저항 소자는, MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다. 상기 제1 적층 구조물의 상기 가변 저항 소자와 상기 제2 적층 구조물의 상기 가변 저항 소자는 서로 다른 저항값을 가질 수 있다. 리드 동작시, 상기 제1 적층 구조물의 상기 가변 저항 소자를 흐르는 제1 리드 전류와 상기 제2 적층 구조물의 상기 가변 저항 소자를 흐르는 제2 리드 전류의 방향은 서로 동일하고, 크기는 서로 상이할 수 있다. 상기 리드 동작시, 상기 제1 리드 전류는, 상기 제1 비트라인 - 상기 제1 적층 구조물 - 상기 게이트 구조물, 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 트랜지스터 - 상기 소스라인 콘택 - 상기 소스라인의 경로를 통하여 흐르고, 상기 제2 리드 전류는, 상기 제2 비트라인 - 상기 제2 적층 구조물 - 상기 게이트 구조물, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 트랜지스터 - 상기 소스라인 콘택 - 상기 소스라인의 경로를 통하여 흐를 수 있다. 라이트 동작시, 라이트 전류의 방향은 상기 제1 적층 구조물의 상기 가변 저항 소자와 상기 제2 적층 구조물의 상기 가변 저항 소자에서 서로 상이할 수 있다. 제1 데이터를 쓰기 위한 상기 라이트 동작시, 상기 제1 비트라인 - 상기 제1 적층 구조물 - 상기 게이트 구조물, 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 트랜지스터 - 상기 소스라인 콘택 - 상기 게이트 구조물, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 트랜지스터 - 상기 제2 적층 구조물 - 상기 제2 비트라인의 경로를 통하여 상기 라이트 전류가 흐르고, 상기 제1 데이터와 상이한 제2 데이터를 쓰기 위한 라이트 동작시 상기 제2 비트라인 - 상기 제2 적층 구조물 - 상기 제2 트랜지스터 - 상기 소스라인 콘택 - 상기 제1 트랜지스터 - 상기 제1 적층 구조물 - 상기 제1 비트라인의 경로를 통하여 상기 라이트 전류가 흐를 수 있다. 상기 반도체 메모리는, 상기 제1 소스 영역과 상기 소스라인 콘택 사이 및 상기 제2 소스 영역과 상기 소스라인 콘택 사이에 개재되고, 상기 제1 및 제2 소스 영역 각각과 접속하는 추가 소스라인 콘택을 더 포함할 수 있다. 상기 소스라인은, 상기 제2 방향에서 상기 제1 활성영역과 상기 제2 활성영역의 사이에 해당하는 영역과 중첩할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제2 방향에서 인접한 제1 및 제2 활성영역 - 여기서, 상기 제1 및 제2 활성영역 각각은, 바디부 및 상기 바디부의 중앙으로부터 상기 제2 방향의 일측으로 돌출된 돌출부를 포함함. - ; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 한 쌍의 제1 게이트 구조물; 상기 한 쌍의 제1 게이트 구조물 사이의 상기 제1 및 제2 활성영역의 바디부 및 돌출부 내에 각각 형성된 제1 및 제2 소스 영역; 상기 한 쌍의 제1 게이트 구조물 양측의 상기 제1 및 제2 활성영역의 바디부 내에 각각 형성된 제1 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 제1 소스라인 콘택; 상기 제1 소스라인 콘택 상에서 상기 제1 소스라인 콘택과 접속하고, 상기 제1 및 제2 활성영역의 돌출부 각각과 중첩하도록 상기 제1 방향으로 연장하는 제1 및 제2 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다.
상기 반도체 메모리는, 상기 제1 소스라인 콘택과 상기 제1 소스라인 사이 및 상기 제1 소스라인 콘택과 상기 제2 소스라인 사이에 각각 개재되고, 상기 제1 및 제2 활성영역의 돌출부 각각과 중첩하는 추가 소스라인 콘택을 더 포함할 수 있다. 상기 반도체 메모리는, 상기 제1 방향에서 상기 제1 및 제2 활성영역의 일측에 배치되고, 상기 제2 방향에서 인접하면서 상기 제1 및 제2 활성영역과 동일한 형상을 갖는 제3 및 제4 활성영역; 상기 제3 및 제4 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 한 쌍의 제2 게이트 구조물; 상기 한 쌍의 제2 게이트 구조물 사이의 상기 제3 및 제4 활성영역의 바디부 및 돌출부 내에 각각 형성된 제3 및 제4 소스 영역; 상기 한 쌍의 제2 게이트 구조물 양측의 상기 제3 및 제4 활성영역의 바디부 내에 각각 형성된 제3 및 제4 드레인 영역; 상기 제3 및 제4 소스 영역 상에서 상기 제3 및 제4 소스 영역과 공통적으로 접속하는 제2 소스라인 콘택; 상기 제2 소스라인 콘택 상에서 상기 제2 소스라인 콘택과 접속하고, 상기 제3 및 제4 활성영역의 돌출부 각각과 중첩하도록 상기 제1 방향으로 연장하는 제3 및 제4 소스라인; 상기 제3 및 제4 드레인 영역 상에서 상기 제3 및 제4 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제3 및 제4 적층 구조물; 및 상기 제3 및 제4 적층 구조물 상에서 상기 제3 및 제4 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제3 및 제4 비트라인을 더 포함하고, 상기 제2 방향에서, 상기 제1 및 제2 활성영역과 상기 제3 및 제4 활성영역은, 하나씩 교대로 배열될 수 있다. 상기 반도체 메모리는, 상기 제1 및 제2 비트라인과 접속하면서 상기 제1 방향에서 상기 제1 및 제2 비트라인의 일측에 배치되는 제1 감지부; 및 상기 제3 및 제4 비트라인과 접속하면서 상기 제1 방향에서 상기 제3 및 제4 비트라인의 타측에 배치되는 제2 감지부를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 소스라인에 공통적으로 일단이 연결된 제1 및 제2 가변 저항 소자; 상기 제1 가변 저항 소자의 타단과 일단이 연결되고 타단이 정비트라인에 연결되는 제1 트랜지스터; 상기 제2 가변 저항 소자의 타단과 일단이 연결되고 타단이 부비트라인에 연결되는 제2 트랜지스터; 일단이 상기 제1 트랜지스터의 제1 소스 영역 및 상기 제2 트랜지스터의 제2 소스 영역에 공통적으로 접속되고 타단이 상기 소스라인에 접속되는 도전 플러그를 포함할 수 있다.
상기 반도체 메모리에 있어서, 상기 제1 및 제2 가변 저항 소자는, 스위칭 전류의 방향에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 상기 제1 및 제2 가변 저항 소자는, 서로 다른 저항값을 가질 수 있다. 리드 동작시, 상기 제1 가변 저항 소자를 흐르는 제1 리드 전류와 상기 제2 가변 저항 소자를 흐르는 제2 리드 전류의 방향은 서로 동일하고, 크기는 서로 상이할 수 있다. 상기 리드 동작시, 상기 제1 리드 전류는, 상기 정비트라인 - 상기 제1 가변 저항 소자 -상기 제1 상기 제1 트랜지스터 - 상기 도전 플러그 - 상기 소스라인의 경로를 통하여 흐르고, 상기 제2 리드 전류는, 상기 부비트라인 - 상기 제2 가변 저항 소자 - 상기 제2 트랜지스터 - 상기 도전 플러그 - 상기 소스라인의 경로를 통하여 흐를 수 있다. 라이트 동작시, 라이트 전류의 방향은 상기 제1 가변 저항 소자와 상기 제2 가변 저항 소자에서 서로 상이할 수 있다. 제1 데이터를 쓰기 위한 상기 라이트 동작시, 상기 정비트라인 - 상기 제1 가변 저항 소자 - 상기 제1 트랜지스터 - 상기 도전 플러그 - 상기 제2 트랜지스터 - 상기 제2 가변 저항 소자 - 상기 부비트라인의 경로를 통하여 상기 라이트 전류가 흐르고, 상기 제1 데이터와 상이한 제2 데이터를 쓰기 위한 라이트 동작시 상기 부비트라인 - 상기 제2 가변 저항 소자 - 상기 제2 트랜지스터 - 상기 도전 플러그 - 상기 제1 트랜지스터 - 상기 제1 가변 저항 소자 - 상기 정비트라인의 경로를 통하여 상기 라이트 전류가 흐를 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치에 의하면, 각 메모리 셀이 두 개의 가변 저항 소자 및 이들 각각과 접속하는 두 개의 억세스 소자를 포함함으로써 리드 동작 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 회로도이다.
도 2a는 도 1의 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 2b는 도 1의 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
도 2c는 도 1의 메모리 장치의 다른 라이트 동작을 설명하기 위한 도면이다.
도 3a 내지 도 8b은 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b는 도 8a 및 도 8b의 장치의 리드 동작시 전류 흐름을 나타낸 도면이다.
도 10a 및 도 10b는 도 8a 및 도 8b의 장치의 라이트 동작시 전류 흐름을 나타낸 도면이다.
도 11a 내지 도 16b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 17a 및 도 17b는 도 16a 및 도 16b의 장치의 리드 동작시 전류 흐름을 나타낸 도면이다.
도 18a 및 도 18b는 도 16a 및 도 16b의 장치의 라이트 동작시 전류 흐름을 나타낸 도면이다.
도 19는 도 16a 및 도 16b의 장치에서 감지부의 배치 관계를 추가로 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 23은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도면의 설명에 앞서, 가변 저항 소자는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써, 서로 다른 데이터를 저장하는 기능을 가질 수 있다. 이러한 가변 저항 소자를 포함하는 메모리 셀 어레이가 구현될 때, 선택된 가변 저항 소자로의 접근을 위하여 가변 저항 소자와 접속되는 트랜지스터 등의 억세스 소자가 이용될 수 있다. 즉, 메모리 셀 어레이에서, 각 메모리 셀은 가변 저항 소자 및 이와 접속하는 억세스 소자로 구성될 수 있다. 그런데, 이와 같은 1T1R - 1 트랜지스터 및 1 저항 - 구조의 메모리 셀에서는 가변 저항 소자의 고저항 상태와 저저항 상태의 저항 차이에 의해 리드 마진이 결정되기 때문에, MTJ(Magnetic Tunnel Junction) 소자와 같이 고저항 상태와 저저항 상태 사이의 저항 차가 상대적으로 작은 가변 저항 소자의 경우, 리드 마진이 부족하여 리드 동작 오류가 증가하는 문제가 있다. 이 오류를 줄이기 위해서 충분한 시간을 두고 리드하는 경우에는 리드 동작 속도가 작아지는 문제가 있다.
위와 같은 문제를 해결하기 위해서 본 실시예에서는 각 메모리 셀이 두 개의 가변 저항 소자 및 이들 각각과 접속하는 두 개의 억세스 소자를 갖는 메모리 셀 어레이와 이들의 동작 방법, 및 구현 방법을 제안한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는, 하나 이상의 메모리 셀 어레이(CA)를 포함할 수 있다.
각 메모리 셀 어레이(CA)는 복수의 메모리 셀(MC), 정/부비트라인(BL, BLB), 소스라인(SL), 및 워드라인(WL)을 포함할 수 있다.
여기서, 복수의 메모리 셀(MC) 각각은 두 개의 가변 저항 소자(R1, R2) 및 두 개의 억세스 소자(S1, S2)를 포함할 수 있다. 제1 가변 저항 소자(R1)의 일단(A1)은 정비트라인(BL)에 연결되고 타단(B1)은 제1 억세스 소자(S1)를 통해 소스라인(SL)에 연결될 수 있고, 정비트라인(BL) 및 소스라인(SL)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 제2 가변 저항 소자(R2)의 일단(A2)은 부비트라인(BLB)에 연결되고 타단(B2)은 제2 억세스 소자(S2)를 통해 소스라인(SL)에 연결될 수 있고, 부비트라인(BLB) 및 소스라인(SL)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 제1 및 제2 억세스 소자(S1, S2)는 제1 및 제2 가변 저항 소자(R1, R2)로의 억세스를 제어하기 위한 소자로서, 소스-드레인-게이트의 삼단자를 갖는 트랜지스터일 수 있다. 이러한 경우, 제1 및 제2 억세스 소자(S1, S2)의 소스 및 드레인은 소스라인(SL) 및 제1 및 제2 가변 저항 소자(R1, R2)의 타단(B1, B2)과 각각 접속할 수 있고, 게이트는 워드라인(WL)에 접속할 수 있다. 제1 및 제2 억세스 소자(S1, S2)는 대응하는 워드라인(WL)의 전압에 응답하여 턴온되거나 턴오프될 수 있다.
이러한 복수의 메모리 셀(MC)은 각각 1비트의 데이터를 저장할 수 있다. 복수의 메모리 셀(MC) 중 어느 하나는 복수의 워드라인(WL) 중 대응하는 워드라인(WL)을 활성화함으로써 선택될 수 있다. 메모리 셀(MC)에 제1 데이터가 저장된 경우, 제1 가변 저항 소자(R1)는 제1 저항값을 가지고 제2 가변 저항 소자(R2)는 제2 저항값을 가질 수 있다. 반대로, 이 메모리 셀(MC)에 제2 데이터가 저장된 경우, 제1 가변 저항 소자(R1)는 제2 저항값을 가지고, 제2 가변 저항 소자(R2)는 제1 저항값을 가질 수 있다. 여기서, 제1 데이터 및 제2 데이터는 각각 하이 데이터 및 로우 데이터이거나 그 반대일 수 있다. 또한, 제1 저항값 및 제2 저항값은 각각 고저항 및 저저항이거나 그 반대일 수 있다. 제1 및 제2 가변 저항 소자(R1, R2)는 스위칭 전류가 흐르는 방향에 따라 제1 저항값 또는 제2 저항값으로 스위칭될 수 있다. 예컨대, 제1 및 제2가변 저항 소자(R1, R2)는 타단(B1, B2)에서 일단(A1, A2)으로 스위칭 전류가 흐르면 저항값이 제1저항값으로 스위칭되고, 일단(A1, A2)에서 타단(B1, B2)으로 스위칭 전류가 흐르면 저항값이 제2저항값으로 스위칭될 수 있다.
이하, 도 2a 내지 도 2c를 참조하여 도 1의 메모리 장치의 리드 및 라이트 동작에 대해서 설명하기로 한다.
도 2a는 도 1의 메모리 장치의 리드 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여 하나의 선택된 메모리 셀(MC) 및 이와 접속하는 소스라인(SL), 정/부비트라인(BL, BLB) 및 워드라인(WL) 만을 도시하였다.
도 2a를 참조하면, 선택된 메모리 셀(MC)에 연결된 워드라인(WL)이 활성화되면 제1 및 제2 억세스 소자(S1, S2)가 턴온될 수 있다. 이 상태에서 소스라인(SL)과 정비트라인(BL) 사이 및 소스라인(SL)과 부비트라인(BLB) 사이에 리드 전압이 인가되도록 소스라인(SL) 및 정/부비트라인(BL, BLB)을 구동할 수 있다. 예컨대, 소스라인(SL)에 기저전압(Vss)이 인가되고 정/부비트라인(BL, BLB)에 전원전압(Vdd)이 인가될 수 있다. 이러한 경우, 정비트라인(BL)과 소스라인(SL)의 전위 차이로 인하여 정비트라인(BL)에서 소스라인(SL) 방향으로 제1 리드 전류(IR1)가 흐르고, 부비트라인(BLB)과 소스라인(SL)의 전위 차이로 인하여 부비트라인(BLB)에서 소스라인(SL) 방향으로 제2 리드 전류(IR2)가 흐를 수 있다.
여기서, 제1 리드 전류(IR1)의 크기는 제1 가변 저항 소자(R1)의 저항값에 반비례하고, 제2 리드 전류(IR2)의 크기는 제2 가변 저항 소자(R2)의 저항값에 반비례할 수 있다. 제1 가변 저항 소자(R1)의 저항값과 제2 가변 저항 소자(R2)의 저항값은 서로 다르므로, 제1 리드 전류(IR1)와 제2 리드 전류(IR2)의 크기 차이로 인해 정비트라인(BL)과 부비트라인(BLB)의 전압 레벨에 차이가 발생할 수 있다. 이 전압 레벨의 차이를 감지하여 선택된 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
예컨대, 제1 및 제2 가변 저항 소자(R1, R2)가 각각 저저항인 제1 저항값 및 고저항인 제2 저항값을 갖고 그에 따라 제1 리드 전류(IR1)가 제2 리드 전류(IR2)보다 커지는 경우, 정비트라인(BL)의 전압이 부비트라인(BLB)의 전압보다 낮아진다. 이러한 전압 레벨의 차이를 감지하여 선택된 메모리 셀(MC)에 저장된 제1 데이터를 리드할 수 있다. 반대로, 제1 및 제2 가변 저항 소자(R1, R2)가 각각 제2 저항값 및 제1 저항값을 갖고 그에 따라 제1 리드 전류(IR1)가 제2 리드 전류(IR2)보다 작아지는 경우, 정비트라인(BL)의 전압이 부비트라인(BLB)의 전압보다 커진다. 이러한 전압 레벨의 차이를 감지하여 선택된 메모리 셀(MC)에 저장된 제2 데이터를 리드할 수 있다.
참고로 위와 같은 리드 동작시 리드 전류(IR1, IR2)의 크기가 너무 크면 가변 저항 소자들(R1, R2)의 저항값이 스위칭될 수 있다. 따라서 리드 전류(IR1, IR2)의 크기는 가변 저항 소자들(R1, R2)의 저항값이 스위칭 되지 않는 크기로 제한될 수 있다.
도 2b는 도 1의 메모리 장치의 라이트 동작을 설명하기 위한 도면으로, 특히, 선택된 메모리 셀(MC)에 제1 데이터를 라이트하는 경우를 설명한다.
도 2b를 참조하면, 선택된 메모리 셀(MC)에 연결된 워드라인(WL)이 활성화되면 제1 및 제2 억세스 소자(S1, S2)가 턴온될 수 있다. 이 상태에서 소스라인(SL)은 플로팅하고, 정비트라인(BL)과 부비트라인(BLB) 사이에 제1 데이터 라이트 전압이 인가되도록 정/부비트라인(BL, BLB)을 구동하면, 정비트라인(BL)에서 부비트라인(BLB)으로 라이트 전류(IW)가 흐를 수 있다. 예컨대, 정비트라인(BL)에 전원전압(Vdd)이 인가되고 부비트라인(BLB)에 기저전압(Vss)이 인가될 수 있다. 이 라이트 전류(IW)에 의해 제1 가변 저항 소자(R1)의 저항값이 예컨대, 저저항인 제1 저항값으로 스위칭되는 경우 제2 가변 저항 소자(R2)의 저항값은 고저항인 제2 저항값으로 스위칭될 수 있다.
도 2c는 도 1의 메모리 장치의 다른 라이트 동작을 설명하기 위한 도면으로, 특히, 선택된 메모리 셀(MC)에 제2 데이터를 라이트하는 경우를 설명한다.
도 2c를 참조하면, 선택된 메모리 셀(MC)에 연결된 워드라인(WL)이 활성화되면 제1 및 제2 억세스 소자(S1, S2)가 턴온될 수 있다. 이 상태에서 소스라인(SL)은 플로팅하고, 정비트라인(BL)과 부비트라인(BLB) 사이에 제2 데이터 라이트 전압이 인가되도록 정/부비트라인(BL, BLB)을 구동하면, 제1 데이터 라이트시와 반대 방향으로 즉, 부비트라인(BLB)에서 정비트라인(BL)으로 라이트 전류(IW)가 흐를 수 있다. 예컨대, 정비트라인(BL)에 기저전압(Vss)이 인가되고 부비트라인(BLB)에 전원전압(Vdd)이 인가될 수 있다. 이 라이트 전류(IW)에 의해 제1 가변 저항 소자(R1)의 저항값은 제2 저항값으로 스위칭될 수 있고 제2 가변 저항 소자(R2)의 저항값은 제1 저항값으로 스위칭될 수 있다.
이하, 도 3a 내지 도 18b를 참조하여 도 1과 같은 메모리 장치가 구체적으로 어떻게 구현되는지와, 구현된 장치에서 리드 및 라이트 동작시 전류가 어떻게 흐르는지를 살펴보기로 한다.
도 3a 내지 도 8b은 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 평면도 및 단면도이다. 각 a도는 평면도를 나타내고, 각 b도는 a도의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선 및 Y2-Y2' 선에 따른 단면도를 나타낸다.
먼저, 도 8a 및 도 8b를 참조하여, 장치를 설명하기로 한다.
도 8a 및 도 8b를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는, 반도체 기판(100)에 형성된 소자분리막(105)에 의해 정의되고 제1 방향 및 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 활성영역(100A), 제2 방향으로 배열되는 복수의 활성영역(100A)을 가로지르도록 제2 방향으로 연장하는 게이트 구조물(110), 게이트 구조물(110) 양측의 활성영역(100A) 내에 각각 형성된 소스 영역 및 드레인 영역, 소스 영역 상에서 복수의 소스 영역 각각과 접속하도록 형성되는 제1 소스라인 콘택(120), 상기 제1 소스라인 콘택(120) 상에 형성되고 제2 방향에서 인접한 두 개의 제1 소스라인 콘택(120)과 동시에 접속하여 이들을 서로 연결시키는 제2 소스라인 콘택(130), 제2 소스라인 콘택(130) 상에 형성되고 제1 방향으로 배열되는 제2 소스라인 콘택(130)과 접속하도록 제1 방향으로 연장하는 소스라인(140), 드레인 영역 상에서 복수의 드레인 영역 각각과 접속하도록 형성되는 하부 전극 콘택(150), 가변 저항 소자(160) 및 상부 전극 콘택(170)의 적층 구조물, 및 상기 적층 구조물 상에 형성되고 제1 방향으로 배열되는 상기 적층 구조물과 접속하도록 제1 방향으로 연장하는 비트라인(180)을 포함할 수 있다. 여기서, 제2 방향에서 인접한 한 쌍의 활성영역(100A) 및 이와 접속하는 구조물들이 하나의 메모리 셀을 구성할 수 있다. 다시 말하면, X1-X1' 선, X2-X2' 선, Y1-Y1' 선 및 Y2-Y2' 선에 의해 커버되는 영역이 하나의 메모리 셀과 대응할 수 있다.
각 활성영역(100A)은 제1 방향의 장축 및 제1 방향과 교차하는 제2 방향의 단축을 갖는 바(bar) 형상을 가질 수 있다. 또한, 복수의 활성영역(100A)은 제1 방향에서 인접한 활성영역(100A)의 장축이 제1 방향으로 연장하는 일직선상에 위치하고, 제2 방향에서 인접한 활성영역(100A)의 단축이 제2 방향으로 연장하는 일직선상에 위치하도록, 매트릭스 형태로 배열될 수 있다.
게이트 구조물(110)은 반도체 기판(100) 내에 매립된 형태를 가질 수 있다. 구체적으로, 게이트 구조물(110)은, 활성영역(100A) 및 소자분리막(105) 내에 형성되어 게이트 구조물(110)이 형성될 공간을 제공하는 트렌치의 내벽에 형성된 게이트 절연막(112)과, 게이트 절연막(112)이 형성된 트렌치의 하부에 매립된 게이트 전극(114)과, 게이트 절연막(112) 및 게이트 전극(114)이 형성된 트렌치의 나머지 공간에 매립된 게이트 보호막(116)을 포함할 수 있다. 그러나, 다른 실시예에서 게이트 구조물(110)의 일부 또는 전부는 반도체 기판(100) 위로 돌출된 형태를 가질 수도 있다.
소스 영역은 게이트 구조물(110) 좌측의 활성영역(100A) 내에 형성되고, 드레인 영역은 게이트 구조물(110) 우측의 활성 영역(100A) 내에 형성될 수 있다. 그러나, 다른 실시예에서는 그 반대일 수도 있다.
하나의 활성영역(100A)을 가로지르는 게이트 구조물(110) 및 그 양측의 소스/드레인 영역이 하나의 트랜지스터를 형성할 수 있다. 따라서, 하나의 메모리 셀 영역에는 제2 방향에서 인접한 한 쌍의 트랜지스터가 형성될 수 있다. 이 한 쌍의 트랜지스터가 도 1의 제1 및 제2 억세스 소자(S1, S2)와 각각 대응할 수 있다. 설명의 편의를 위하여 이하, 한 쌍의 트랜지스터 중 상측 트랜지스터를 제1 트랜지스터라 하고, 하측 트랜지스터를 제2 트랜지스터라 하기로 한다. 또한, 제1 트랜지스터의 소스/드레인 영역을 이하, 제1 소스/드레인 영역이라 하고, 제2 트랜지스터의 소스/드레인 영역을 이하, 제2 소스/드레인 영역이라 하기로 한다.
제2 소스라인 콘택(130)은 제1 및 제2 소스 영역을 서로 연결시키는 역할을 할 수 있고, 나아가, 제1 및 제2 소스 영역을 대응하는 소스라인(140)에 공통적으로 연결시키는 역할을 할 수 있다. 이와 같은 제2 소스라인 콘택(130)의 존재 때문에, 라이트 동작시 정비트라인(BL)과 부비트라인(BLB)이 전기적으로 연결되어 이들 사이의 전류 흐름이 가능하고, 리드 동작시 정/부비트라인(BL, BLB)으로부터 대응하는 소스라인(140)으로 공통적으로 전류가 흐를 수 있다. 본 실시예에서 제2 소스라인 콘택(130)은 제1 및 제2 소스 영역 각각과 접속하는 제1 소스라인 콘택(120)과 접속하도록 형성되어 있다. 그러나, 다른 실시예에서 제1 소스라인 콘택(120)은 생략될 수도 있고, 이러한 경우 제2 소스라인 콘택(130)은 제1 및 제2 소스 영역과 직접 접속할 수도 있다.
소스라인(140)은 제1 트랜지스터의 활성영역(100A)과 제2 트랜지스터의 활성영역(100A) 사이에 위치할 수 있다. 이는 소스라인(140)이 하부 전극 콘택(150), 가변 저항 소자(160) 및 상부 전극 콘택(170)의 적층 구조물이 형성되는 영역을 비켜서 형성되도록 함으로써, 이 적층 구조물과 전기적으로 단락되는 것을 방지하기 위함이다.
하부 전극 콘택(150), 가변 저항 소자(160) 및 상부 전극 콘택(170)의 적층 구조물은 제1 및 제2 드레인 영역 각각과 접속하면서, 소스라인(140)의 상면보다 위에 위치할 수 있다. 이러한 경우, 비트라인(180)이 소스라인(140)보다 위에 위치할 수 있으므로, 비트라인(180)과 소스라인(140)이 동일층에 형성되는 경우에 비하여 비트라인(180)과 소스라인(140) 간의 단락이 방지될 수 있다. 그러나, 다른 실시예에서 비트라인(180)과 소스라인(140)의 상대적인 높이는 다양하게 변형될 수 있고, 그 높이에 따라 소스라인(140) 아래의 제1 및 제2 소스라인 콘택(120, 130)의 높이와 비트라인(180) 아래의 적층 구조물의 높이가 변형될 수 있다.
비트라인(180)은 제1 방향으로 배열되는 적층 구조물과 중첩하도록 형성됨으로써, 제1 트랜지스터의 활성영역(100A) 및 제2 트랜지스터의 활성영역(100A) 각각과 중첩할 수 있다. 제1 및 제2 트랜지스터의 활성영역(100A)과 중첩하는 비트라인(180) 중 어느 하나 예컨대, 상측의 비트라인(180)은 도 1의 정비트라인(BL)에 대응하고 다른 하나 예컨대, 하측의 비트라인(180)은 도 1의 부비트라인(BLB)에 대응할 수 있다.
가변 저항 소자(160)는 단일막 구조 또는 복수의 막이 적층되어 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 가변 저항 소자(160)는 저항 상태를 변경하기 위한 스위칭 전류의 방향에 따라 서로 다른 저항 상태에서 스위칭하는 소자 예컨대, MTJ(Magnetic Tunnel Juntion) 소자일 수 있다. 예컨대, 스위칭 전류의 방향이 위에서 아래 방향인 경우 가변 저항 소자(160)가 고저항으로 스위칭된다면, 스위칭 전류의 방향이 아래에서 위로 향하는 경우 가변 저항 소자(160)가 저저항으로 스위칭될 수 있다. 또는, 그 반대일 수도 있다. 후술하겠지만, 리드 동작시 제1 및 제2 드레인 영역 각각과 접속하는 한 쌍의 가변 저항 소자(160)를 통해서는 동일한 방향의 전류 즉, 위에서 아래 방향의 전류가 흐를 수 있다. 반면, 라이트 동작시 한 쌍의 가변 저항 소자(160) 중 어느 하나로 위에서 아래 방향의 전류가 흐른다면, 다른 하나로는 아래에서 위 방향의 전류가 흐를 수 있고, 그에 따라 한 쌍의 가변 저항 소자(160) 각각이 서로 다른 저항값을 가질 수 있다.
가변 저항 소자(160)가 MTJ 소자인 경우에 대해서는 도 8c에 보다 구체적으로 나타내었다.
도 8c는 가변 저항 소자의 일례를 나타내는 단면도이다.
도 8c를 참조하면, 가변 저항 소자(160)는 하부 전극(161), 제1 자성층(163), 터널 절연층(165), 제2 자성층(167) 및 상부 전극(169)의 적층 구조물을 포함할 수 있다.
하부 전극(161) 및 상부 전극(169)은 가변 저항 소자(160)를 각각 하부 전극 콘택(150) 및 상부 전극 콘택(170)과 접속시키기 위한 것으로서, 다양한 도전 물질로 형성될 수 있다. 하부 전극(161) 및 상부 전극(169)은 생략될 수도 있고, 이러한 경우, 하부 전극 콘택(150) 및 상부 전극 콘택(170)이 전극의 역할을 수행할 수도 있다.
제1 및 제2 자성층(163, 167) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer)의 역할을 수행하고 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있다. 제1 및 제2 자성층(163, 167)는 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
터널 절연층(165)은 전자의 터널링을 가능하게 하여 자유층의 자화 방향을 변화시키는 역할을 수행하며, 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
나아가, 도시하지는 않았지만, 가변 저항 소자(160)는 MTJ 구조물의 특성을 개선하기 위한 하나 이상의 추가 층을 더 포함할 수 있다.
이러한 가변 저항 소자(160)를 통하여 흐르는 스위칭 전류에 의해, 자유층의 자화 방향이 고정층과 평행해지는 경우 가변 저항 소자(160)는 저저항 상태(LRS)를 가질 수 있고, 자유층의 자화 방향이 고정층과 반평해지는 경우 가변 저항 소자(160)는 고저항 상태(HRS)를 가질 수 있다. 이때, 스위칭 전류의 방향에 따라 가변 저항 소자(160)의 저항 상태가 결정될 수 있다. 예컨대, 스위칭 전류가 위에서 아래로 향하는 경우 가변 저항 소자(160)가 고저항 상태(HRS)를 갖고, 스위칭 전류가 아래에서 위로 향하는 경우 가변 저항 소자(160)가 저저항 상태(LRS)를 가질 수 있다. 또는, 그 반대일 수도 있다.
다음으로, 도 8a 및 도 8b의 장치의 제조 방법을 예시적으로 설명하기로 한다.
도 3a를 참조하면, 반도체 기판(100)의 소자분리영역을 선택적으로 식각하여 소자분리 트렌치를 형성하고 이 소자분리 트렌치에 절연 물질을 매립함으로써, 복수의 활성영역(100A)을 정의하는 소자분리막(105)을 형성할 수 있다.
이어서, 활성영역(100A) 및 소자분리막(105)을 선택적으로 식각하여 게이트 구조물(110)이 형성될 공간을 제공하는 게이트 트렌치를 형성하는 단계, 이 게이트 트렌치의 내벽에 게이트 절연막(112)을 형성하는 단계, 게이트 절연막(112)이 형성된 게이트 트렌치의 하부를 도전 물질로 매립하여 게이트 전극(114)을 형성하는 단계, 및 게이트 절연막(112) 및 게이트 전극(114)이 형성된 게이트 트렌치의 나머지를 절연 물질로 매립하여 게이트 보호막(116)을 형성하는 단계에 의하여, 게이트 구조물(110)을 형성할 수 있다.
이어서, 게이트 구조물(110) 양측의 활성영역(100A)으로 불순물을 도핑함으로써 소스/드레인 영역을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 도 3a 및 도 3b의 공정 결과물 상에 제1 층간 절연막(ILD1)을 형성할 수 있다.
이어서, 제1 층간 절연막(ILD1)을 선택적으로 식각하여 복수의 소스 영역 각각을 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립하여 복수의 소스 영역각각과 접속하는 제1 소스라인 콘택(120)을 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 도 4a 및 도 4b의 공정 결과물 상에 제2 층간 절연막(ILD2)을 형성할 수 있다.
이어서, 제2 층간 절연막(ILD2)을 선택적으로 식각하여 제2 방향에서 인접한 한 쌍의 제1 소스라인 콘택(120)과 그 사이의 영역을 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립함으로써 한 쌍의 제1 소스라인 콘택(120)과 접속하여 이들을 서로 연결시키는 제2 소스라인 콘택(130)을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정 결과물 상에 도전 물질을 증착한 후 이 도전 물질을 선택적으로 식각하여, 제2 소스라인 콘택(130)과 접속하면서 제1 방향으로 연장하는 소스라인(140)을 형성할 수 있다.
이어서, 도시하지는 않았지만, 소스라인(140) 측벽에 보호막을 형성함으로써, 소스라인(140)과 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택의 적층 구조물과의 전기적 단락을 추가적으로 방지할 수도 있다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 공정 결과물을 덮는 제3 층간 절연막(ILD3)을 형성할 수 있다.
이어서, 제1 내지 제3 층간 절연막(ILD1, ILD2, ILD3)을 선택적으로 식각함으로써 복수의 드레인 영역 각각을 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립하여 복수의 드레인 영역 각각과 접속하는 하부 전극 콘택(150)을 형성할 수 있다.
이어서, 하부 전극 콘택(150) 및 제3 층간 절연막(ILD3) 상에 가변 저항 소자 형성을 위한 물질막을 형성한 후, 이 물질막을 선택적으로 식각하여 복수의 하부 전극 콘택(150) 각각과 접속하는 가변 저항 소자(160)를 형성할 수 있다.
이어서, 가변 저항 소자(160)를 덮는 제4 층간 절연막(ILD4)을 형성한 후, 제4 층간 절연막(ILD4)을 선택적으로 식각하여 가변 저항 소자(160)의 상면을 노출시키는 홀을 형성하고 홀 내에 도전 물질을 매립하여 복수의 가변 저항 소자(160) 각각의 상면과 접속하는 상부 전극 콘택(170)을 형성할 수 있다.
도 8a 및 도 8b를 다시 참조하면, 도 7a 및 도 7b의 공정 결과물 상에 도전 물질을 증착한 후 이 도전 물질을 선택적으로 식각하여, 제1 방향으로 배열되는 상부 전극 콘택(170)과 접속하면서 제1 방향으로 연장하는 비트라인(180)을 형성할 수 있다.
다음으로, 도 8a 및 도 8b의 장치의 리드/라이트 동작시 전류 흐름을 살펴보기로 한다.
도 9a 및 도 9b는 도 8a 및 도 8b의 장치의 리드 동작시 전류 흐름을 나타낸 도면이다. 설명의 편의를 위하여 선택된 메모리 셀(MC)의 리드 동작시 전류 흐름을 나타내었고, 선택된 메모리 셀(MC)이 접속하는 두 개의 비트라인(180) 중 상측의 것을 정비트라인(BL)으로 표시하고 하측의 것을 부비트라인(BLB)으로 표시하였다.
도 9a 및 도 9b를 참조하면, 선택된 메모리 셀(MC)에 있어서, 제1 리드 전류는 정비트라인(BL) - 정비트라인(BL) 아래의 상부 전극 콘택(170), 가변 저항 소자(160) 및 하부 전극 콘택(150) - 정비트라인(BL) 아래의 제1 트랜지스터 - 제1 트랜지스터와 접속하는 제1 소스라인 콘택(120) - 제2 소스라인 콘택(130) - 소스라인(140)의 경로를 통하여 흐를 수 있다. 제2 리드 전류는 부비트라인(BLB) - 부비트라인(BLB) 아래의 상부 전극 콘택(170), 가변 저항 소자(160) 및 하부 전극 콘택(150) - 부비트라인(BLB) 아래의 제2 트랜지스터 - 제2 트랜지스터와 접속하는 제1 소스라인 콘택(120) - 제2 소스라인 콘택(130) - 소스라인(140)의 경로를 통하여 흐를 수 있다.
선택된 메모리 셀(MC)에 있어서, 정비트라인(BL) 아래의 가변 저항 소자(160)와 부비트라인(BLB) 아래의 가변 저항 소자(160)는 서로 다른 저항값을 가지므로, 제1 리드 전류와 제2 리드 전류의 크기가 서로 상이해질 수 있다. 그에 따라, 정비트라인(BL)과 부비트라인(BLB)의 전압 레벨이 상이해지므로 이를 감지하여 선택된 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
도 10a 및 도 10b는 도 8a 및 도 8b의 장치의 라이트 동작시 전류 흐름을 나타낸 도면이다.
도 10a 및 도 10b를 참조하면, 라이트 동작시 전류는 정비트라인(BL) - 정비트라인(BL) 아래의 상부 전극 콘택(170), 가변 저항 소자(160) 및 하부 전극 콘택(150) - 정비트라인(BL) 아래의 제1 트랜지스터 - 제1 트랜지스터와 접속하는 제1 소스라인 콘택(120) - 제2 소스라인 콘택(130) - 부비트라인(BLB) 아래의 제2 트랜지스터와 접속하는 제1 소스라인 콘택(120) - 제2 트랜지스터 - 부비트라인(BLB) 아래의 하부 전극 콘택(150), 가변 저항 소자(160) 및 상부 전극 콘택(170) - 부비트라인(BLB)의 경로를 통하여 흐를 수 있다.
정비트라인(BL) 아래의 가변 저항 소자(160)를 흐르는 전류의 방향과 부비트라인(BLB) 아래의 가변 저항 소자(160)를 흐르는 전류의 방향이 서로 반대이므로, 정비트라인(BL) 아래의 가변 저항 소자(160)와 부비트라인(BLB) 아래의 가변 저항 소자(160)는 서로 다른 저항값을 갖도록 스위칭될 수 있다. 예컨대, 정비트라인(BL) 아래의 가변 저항 소자(160)는 고저항으로 스위칭되는 경우, 부비트라인(BLB) 아래의 가변 저항 소자(160)는 저저항으로 스위칭될 수 있다. 이러한 경우 선택된 메모리 셀(MC)에 제1 데이터가 쓰여졌다고 볼 수 있다.
만약, 정비트라인(BL) 아래의 가변 저항 소자(160)를 저저항으로 스위칭하고 부비트라인(BLB) 아래의 가변 저항 소자(160)를 고저항으로 스위칭함으로써 제2 데이터를 쓰고자 하는 경우, 도 10A 및 도 10B의 전류 경로(화살표 참조)와 반대로 부비트라인(BLB)에서 정비트라인(BL)으로 전류가 흐를 수 있다.
도 11a 내지 도 16b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 평면도 및 단면도이다. 각 a도는 평면도를 나타내고, 각 b도는 a도의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선 및 Y2-Y2' 선에 따른 단면도를 나타낸다. 전술한 실시예와의 차이점을 중심으로 설명하며, 전술한 실시예와 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
먼저, 도 16a 및 도 16b를 참조하여, 장치를 설명하기로 한다.
도 16a 및 도 16b를 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 장치는, 반도체 기판(200)에 형성된 소자분리막(205)에 의해 정의되는 복수의 활성영역(200A), 제2 방향으로 배열되는 복수의 활성영역(200A)을 가로지르도록 제2 방향으로 연장하는 게이트 구조물(210), 게이트 구조물(210) 양측의 활성영역(200A) 내에 각각 형성된 소스 영역 및 드레인 영역, 제2 방향에서 인접한 두 개의 소스 영역과 동시에 접속하여 이들을 서로 연결시키는 제1 소스라인 콘택(220), 제1 소스라인 콘택(220) 상에 형성되고 복수의 소스 영역 각각과 중첩하도록 형성되는 제2 소스라인 콘택(230), 제2 소스라인 콘택(230) 상에 형성되고 제1 방향으로 배열되는 제2 소스라인 콘택(230)과 접속하도록 제1 방향으로 연장하는 소스라인(240), 드레인 영역 상에서 복수의 드레인 영역 각각과 접속하도록 형성되는 하부 전극 콘택(250), 가변 저항 소자(260) 및 상부 전극 콘택(270)의 적층 구조물, 및 상기 적층 구조물 상에 형성되고 제1 방향으로 배열되는 상기 적층 구조물과 접속하도록 제1 방향으로 연장하는 비트라인(280)을 포함할 수 있다. 여기서, 제2 방향에서 인접한 한 쌍의 활성영역(100A) 및 이와 접속하는 구조물들이 하나의 메모리 셀을 구성할 수 있다. 하나의 메모리 셀 영역을 도 11a의 MC로 보다 명확히 나타내었다.
여기서, 활성영역(200A) 각각은 제1 방향의 장축 및 제2 방향의 단축을 갖는 바 형상의 바디부와, 상기 바디부의 중앙으로부터 제2 방향의 일측 예컨대, 하측으로 돌출된 돌출부를 가짐으로써, 전체적으로 T자와 유사한 형상을 가질 수 있다. 이러한 복수의 활성영역(200A)은 제1 방향 및 제2 방향을 따라 배열되되, 제1 방향으로는 지그재그로 배열될 수 있다. 다시 말하면, 제2 방향에서 인접한 활성영역(200A)의 단축은 제2 방향으로 연장하는 일직선상에 위치할 수 있다. 반면, 제1 방향에서 홀수번째의 활성영역(200A)은 제1 방향으로 연장하는 제1 일직선상에 위치할 수 있고, 짝수번째의 활성영역(200A)은 제1 방향으로 연장하는 제2 일직선상에 위치할 수 있다. 제2 방향에서 제1 일직선과 제2 일직선은 교대로 배열될 수 있다.
게이트 구조물(210)은 반도체 기판(200) 내에 매립된 형태를 가지면서, 게이트 절연막(212), 게이트 전극(214) 및 게이트 보호막(216)을 포함할 수 있다. 제1 방향에서 인접한 두 개의 게이트 구조물(210)이 활성영역(200A)을 가로지르도록 형성될 수 있다. 그에 따라, 소스 영역은 두 개의 게이트 구조물(210) 사이의 활성영역(200A) 내에 형성되고, 드레인 영역은 두 개의 게이트 구조물(210)의 양측의 활성영역(200A) 내에 형성될 수 있다.
하나의 활성영역(200A)을 가로지르는 게이트 구조물(210) 및 그 양측의 소스/드레인 영역이 하나의 트랜지스터를 형성할 수 있다. 따라서, 하나의 활성영역(200A)에는 두 개의 게이트 구조물(210) 사이의 소스 영역을 공유하는 두 개의 트랜지스터가 형성될 수 있다.
한편, 하나의 메모리 셀 영역에는, 제2 방향에서 인접한 한 쌍의 활성영역(200A), 이들을 동시에 가로지르는 게이트 구조물(210) 및 게이트 구조물(210) 양측의 소스/드레인 영역이 형성될 수 있다. 즉, 하나의 메모리 셀 영역에는 제2 방향에서 인접한 한 쌍의 트랜지스터가 형성될 수 있다. 이 한 쌍의 트랜지스터가 도 1의 제1 및 제2 억세스 소자(S1, S2)와 각각 대응할 수 있다. 설명의 편의를 위하여 이하, 한 쌍의 트랜지스터 중 상측 트랜지스터를 제1 트랜지스터라 하고, 하측 트랜지스터를 제2 트랜지스터라 하기로 한다. 또한, 제1 트랜지스터의 소스/드레인 영역을 이하, 제1 소스/드레인 영역이라 하고, 제2 트랜지스터의 소스/드레인 영역을 이하, 제2 소스/드레인 영역이라 하기로 한다.
제1 소스라인 콘택(220)은 제1 및 제2 소스 영역과 동시에 접속하여 이들을 서로 연결시키는 역할을 할 수 있고, 나아가, 제1 및 제2 소스 영역을 대응하는 소스라인(240)에 공통적으로 연결시키는 역할을 할 수 있다. 이와 같은 제1 소스라인 콘택(220)의 존재 때문에, 라이트 동작시 정비트라인(BL)과 부비트라인(BLB)이 전기적으로 연결되어 이들 사이의 전류 흐름이 가능하고, 리드 동작시 정/부비트라인(BL, BLB)으로부터 대응하는 소스라인(240)으로 공통적으로 전류가 흐를 수 있다.
제2 소스라인 콘택(230)은 복수의 소스 영역 각각과 중첩하도록 형성되되, 특히, 돌출부의 소스 영역과 중첩할 수 있다. 제2 소스라인 콘택(230)은 생략되어도 무방하다. 이러한 경우 제1 소스라인 콘택(220)이 소스라인(240)과 직접 접속할 수도 있다.
소스라인(240)은 제1 방향으로 배열되는 제2 소스라인 콘택(230) 및/또는 제1 방향으로 배열되는 돌출부와 중첩하면서 제1 방향으로 연장할 수 있다. 이는 소스라인(240)이 활성영역(100A)의 바디부의 드레인 영역과 중첩하는 하부 전극 콘택(250), 가변 저항 소자(260) 및 상부 전극 콘택(270)의 적층 구조물과 비켜서 형성되게 함으로써, 이 적층 구조물과 전기적으로 단락되는 것을 방지하기 위함이다. 활성영역(200A)이 제1 방향에서 지그재그로 배열되므로, 홀수번째의 활성영역(200A)의 돌출부와 중첩하는 소스라인(240)과 짝수번째의 활성영역(200A)의 돌출부와 중첩하는 소스라인(240)은 서로 상이할 수 있다.
하부 전극 콘택(150), 가변 저항 소자(160) 및 상부 전극 콘택(170)의 적층 구조물은 제1 및 제2 드레인 영역 각각과 접속하면서, 소스라인(140)의 상면보다 위에 위치할 수 있다. 그러나, 적층 구조물의 상면 높이는 다양하게 변형될 수 있다.
비트라인(280)은 제1 방향으로 배열되는 하부 전극 콘택(250), 가변 저항 소자(260) 및 상부 전극 콘택(270)의 적층 구조물과 중첩하도록 형성됨으로써, 제1 트랜지스터의 활성영역(200A)의 바디부 및 제2 트랜지스터의 활성영역(200A)의 바디부 각각과 중첩할 수 있다. 제1 및 제2 트랜지스터의 활성영역(200A)과 중첩하는 비트라인 중 어느 하나는 도 1의 정비트라인(BL)에 대응하고 다른 하나는 도 1의 부비트라인(BLB)에 대응할 수 있다.
다음으로, 도 16a 및 도 16b의 장치의 제조 방법을 예시적으로 설명하기로 한다.
도 11a 및 도 11b를 참조하면, 반도체 기판(200)에 소자분리막(205)을 형성하여 T자 형상을 갖는 복수의 활성영역(200A)을 정의할 수 있다.
이어서, 활성영역(200A) 및 소자분리막(205) 내에 게이트 구조물(210)을 형성할 수 있다. 두 개의 게이트 구조물(210)이 활성영역(200A)을 가로지르도록 형성될 수 있다.
이어서, 게이트 구조물(210)에 의해 노출되는 활성영역(200A)으로 불순물을 도핑함으로써 두 개의 게이트 구조물(210) 사이의 소스 영역 및 두 개의 게이트 구조물(210) 양측의 드레인 영역을 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 공정 결과물 상에 제1 층간 절연막(ILD1)을 형성할 수 있다.
이어서, 제1 층간 절연막(ILD1)을 선택적으로 식각하여 제2 방향에서 인접한 한 쌍의 소스 영역 및 그 사이의 영역을 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립함으로써 한 쌍의 소스 영역과 접속하여 이들을 서로 연결시키는 제1 소스라인 콘택(220)을 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 공정 결과물 상에 제2 층간 절연막(ILD2)을 형성할 수 있다.
이어서, 제2 층간 절연막(ILD2)을 관통하여 제1 소스라인 콘택(220)과 접속하면서 활성영역(200A)의 돌출부 각각과 중첩하는 제2 소스라인 콘택(230)을 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 공정 결과물 상에 상에 도전 물질을 증착한 후 이 도전 물질을 선택적으로 식각하여, 제1 방향으로 배열되는 제2 소스라인 콘택(230)과 접속하면서 제1 방향으로 연장하는 소스라인(240)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 공정 결과물을 덮는 제3 층간 절연막(ILD3)을 형성할 수 있다.
이어서, 제1 내지 제3 층간 절연막(ILD1, ILD2, ILD3)을 선택적으로 식각함으로써 제1 내지 제3 층간 절연막(ILD1, ILD2, ILD3)을 관통하여 복수의 드레인 영역 각각을 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립하여 복수의 드레인 영역 각각과 접속하는 하부 전극 콘택(250)을 형성할 수 있다.
이어서, 하부 전극 콘택(250) 및 제3 층간 절연막(ILD3) 상에 가변 저항 소자 형성을 위한 물질막을 형성한 후, 이 물질막을 선택적으로 식각하여 복수의 하부 전극 콘택(250) 각각과 접속하는 가변 저항 소자(260)를 형성할 수 있다.
이어서, 가변 저항 소자(260)를 덮는 제4 층간 절연막(ILD4)을 형성한 후, 제4 층간 절연막(ILD4)을 선택적으로 식각하여 가변 저항 소자(260)의 상면을 노출시키는 홀을 형성한 후, 홀 내에 도전 물질을 매립하여 복수의 가변 저항 소자(260) 각각의 상면과 접속하는 상부 전극 콘택(270)을 형성할 수 있다.
도 16a 및 도 16b를 다시 참조하면, 도 15a 및 도 15b의 공정 결과물 상에 도전 물질을 증착한 후 이 도전 물질을 선택적으로 식각하여, 제1 방향으로 배열되는 상부 전극 콘택(270)과 접속하면서 제1 방향으로 연장하는 비트라인(280)을 형성할 수 있다.
다음으로, 도 16a 및 도 16b의 장치의 리드/라이트 동작시 전류 흐름을 살펴보기로 한다.
도 17a 및 도 17b는 도 16a 및 도 16b의 장치의 리드 동작시 전류 흐름을 나타낸 도면이다. 설명의 편의를 위하여 선택된 메모리 셀(도 11A의 MC 영역 참조)의 리드 동작시 전류 흐름을 나타내었고, 선택된 메모리 셀이 접속하는 두 개의 비트라인(280) 중 상측의 것을 제2 정비트라인(BL2)으로 표시하고 하측의 것을 제2 부비트라인(BLB2)으로 표시하였다. 참고로, 제2 정/부비트라인(BL2, BLB2)이 제1 방향에서 짝수번째의 한 쌍의 활성영역(200A)에 형성되는 메모리 셀을 구동하기 위한 것이라면, 제2 정/부비트라인(BL2, BLB2)과 교대로 배열되는 제1 정/부비트라인(BL1, BLB1)은 제1 방향에서 홀수번째의 한 쌍의 활성영역(200A)에 형성되는 메모리 셀을 구동하기 위한 것이다.
도 17a 및 도 17b를 참조하면, 선택된 메모리 셀(MC)에 있어서, 제1 리드 전류는 제2 정비트라인(BL2) - 제2 정비트라인(BL2) 아래의 상부 전극 콘택(270), 가변 저항 소자(260) 및 하부 전극 콘택(250) - 제2 정비트라인(BL2) 아래의 제1 트랜지스터 - 제1 트랜지스터 및 제2 트랜지스터와 동시에 접속하는 제1 소스라인 콘택(220) - 제2 소스라인 콘택(230) - 소스라인(240)의 경로를 통하여 흐를 수 있다. 제2 리드 전류는 제2 부비트라인(BLB2) - 제2 부비트라인(BLB2) 아래의 상부 전극 콘택(270), 가변 저항 소자(260) 및 하부 전극 콘택(250) - 제2 부비트라인(BLB2) 아래의 제2 트랜지스터 - 제1 및 제2 트랜지스터와 동시에 접속하는 제1 소스라인 콘택(220) - 제2 소스라인 콘택(230) - 소스라인(240)의 경로를 통하여 흐를 수 있다.
제2 정비트라인(BL2)과 제2 부비트라인(BLB2)의 전압 레벨의 차이를 감지하므로써 선택된 메모리 셀에 저장된 데이터를 리드할 수 있다.
도 18a 및 도 18b는 도 16a 및 도 16b의 장치의 라이트 동작시 전류 흐름을 나타낸 도면이다.
도 18a 및 도 18b를 참조하면, 라이트 동작시 전류는 제2 정비트라인(BL2) - 제2 정비트라인(BL2) 아래의 상부 전극 콘택(270), 가변 저항 소자(260) 및 하부 전극 콘택(250) - 제2 정비트라인(BL2) 아래의 제1 트랜지스터 - 제1 및 제2 트랜지스터와 동시에 접속하는 제1 소스라인 콘택(220) - 제2 부비트라인(BLB2) 아래의 제2 트랜지스터 - 제2 부비트라인(BLB2) 아래의 하부 전극 콘택(250), 가변 저항 소자(260) 및 상부 전극 콘택(270) - 제2 부비트라인(BLB2)의 경로를 통하여 흐를 수 있다.
제2 정비트라인(BL2) 아래의 가변 저항 소자(260)를 흐르는 전류의 방향과 제2 부비트라인(BLB2) 아래의 가변 저항 소자(260)를 흐르는 전류의 방향이 서로 반대이므로, 이들 가변 저항 소자(260)는 서로 다른 저항값을 갖도록 스위칭되고 그에 따라 선택된 메모리 셀에 제1 데이터가 쓰여질 수 있다.
도 18A 및 도 18B의 전류 경로(화살표 참조)와 반대로 제2 부트라인(BLB2)에서 제2 정비트라인(BL2)으로 전류가 흐르는 경우, 제2 데이터가 쓰여질 수 있다.
한편, 도 16a 및 도 16b의 장치는, 도 8a 및 도 8b의 장치에 비하여 정비트라인과 부비트라인 사이의 간격을 더 확보할 수 있다. 예컨대, 도 10a 및 도 10b를 참조하면 하나의 메모리 셀을 구동하기 위한 정비트라인(BL) 및 부비트라인(BLB)이 인접하여 이들 사이의 간격이 좁다. 반면, 예컨대, 도 18a 및 도 18b를 참조하면 하나의 메모리 셀을 구동하기 위한 제2 정비트라인(BL2) 및 제2 부비트라인(BLB2) 사이에 다른 메모리 셀을 구동하기 위한 제1 부비트라인(BLB1)이 위치하므로, 제2 정비트라인(BL2)과 제2 부비트라인(BLB2) 사이의 간격이 더 넓음을 알 수 있다. 이러한 경우, 정/부비트라인 사이의 전압 레벨 차이를 감지하기 위한 센스 앰프 등의 감지부의 구현이 더 용이하다. 이는, 도 19에 예시적으로 나타내었다.
도 19는 도 16a 및 도 16b의 장치에서 감지부의 배치 관계를 추가로 나타낸 도면이다.
도 19를 참조하면, 제1 정/부비트라인(BL1, BLB1)에 접속하는 제1 감지부(S/A1)는 제1 방향에서 일측 예컨대, 우측에 위치할 수 있고, 제2 정/부비트라인(BL2, BLB2)에 접속하는 제2 감지부(S/A2)는 제1 방향에서 타측 예컨대, 좌측에 위치할 수 있다. 이러한 경우, 감지부가 차지할 수 있는 면적이 증가하여 감지부 자체의 구현이 용이하고, 정/부비트라인과 감지부를 접속시키는 추가 배선을 형성하는 것도 용이할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 20 내지 도 24는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 20을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해, 기억부(1010)의 리드 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 21을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 21에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), MCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 22를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 특성 향상이 가능하다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 23을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact DiMC Read Only Memory; CDROM), DVD(Digital Versatile DiMC), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), MCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 24를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 특성 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제2 방향에서 인접한 제1 및 제2 활성영역; 상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물; 상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역; 상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택; 상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인; 상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및 상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 리드 특성 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
S1, S2: 억세스 소자 R1, R2: 가변 저항 소자
BL: 정비트라인 BLB: 부비트라인
SL: 소스라인 WL: 워드라인
MC: 메모리 셀

Claims (28)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제2 방향에서 인접한 제1 및 제2 활성영역;
    상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 게이트 구조물;
    상기 게이트 구조물의 일측 및 타측의 상기 제1 활성영역 내에 각각 형성된 제1 소스 영역 및 제1 드레인 영역;
    상기 게이트 구조물의 일측 및 타측의 상기 제2 활성영역 내에 각각 형성된 제2 소스 영역 및 제2 드레인 영역;
    상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 소스라인 콘택;
    상기 소스라인 콘택 상에서 상기 소스라인 콘택과 접속하면서 상기 제2 방향과 교차하는 제1 방향으로 연장하는 소스라인;
    상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및
    상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 소스라인은,
    상기 제1 및 제2 적층 구조물이 형성되는 영역과 이격되어 형성되는
    전자 장치.
  3. 제1 항에 있어서,
    상기 소스라인과, 상기 제1 및 제2 비트라인은 서로 다른 높이에 형성되는
    전자 장치.
  4. 제1 항에 있어서,
    상기 가변 저항 소자는,
    스위칭 전류의 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는
    전자 장치.
  5. 제4 항에 있어서,
    상기 가변 저항 소자는,
    MTJ(Magnetic Tunnel Junction) 구조를 포함하는
    전자 장치.
  6. 제4 항에 있어서,
    상기 제1 적층 구조물의 상기 가변 저항 소자와 상기 제2 적층 구조물의 상기 가변 저항 소자는 서로 다른 저항값을 갖는
    전자 장치.
  7. 제6 항에 있어서,
    리드 동작시,
    상기 제1 적층 구조물의 상기 가변 저항 소자를 흐르는 제1 리드 전류와 상기 제2 적층 구조물의 상기 가변 저항 소자를 흐르는 제2 리드 전류의 방향은 서로 동일하고, 크기는 서로 상이한
    전자 장치.
  8. 제7 항에 있어서,
    상기 리드 동작시,
    상기 제1 리드 전류는, 상기 제1 비트라인 - 상기 제1 적층 구조물 - 상기 게이트 구조물, 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 트랜지스터 - 상기 소스라인 콘택 - 상기 소스라인의 경로를 통하여 흐르고,
    상기 제2 리드 전류는, 상기 제2 비트라인 - 상기 제2 적층 구조물 - 상기 게이트 구조물, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 트랜지스터 - 상기 소스라인 콘택 - 상기 소스라인의 경로를 통하여 흐르는
    전자 장치.
  9. 제4 항에 있어서,
    라이트 동작시,
    라이트 전류의 방향은 상기 제1 적층 구조물의 상기 가변 저항 소자와 상기 제2 적층 구조물의 상기 가변 저항 소자에서 서로 상이한
    전자 장치.
  10. 제9 항에 있어서,
    제1 데이터를 쓰기 위한 상기 라이트 동작시,
    상기 제1 비트라인 - 상기 제1 적층 구조물 - 상기 게이트 구조물, 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 트랜지스터 - 상기 소스라인 콘택 - 상기 게이트 구조물, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 트랜지스터 - 상기 제2 적층 구조물 - 상기 제2 비트라인의 경로를 통하여 상기 라이트 전류가 흐르고,
    상기 제1 데이터와 상이한 제2 데이터를 쓰기 위한 라이트 동작시
    상기 제2 비트라인 - 상기 제2 적층 구조물 - 상기 제2 트랜지스터 - 상기 소스라인 콘택 - 상기 제1 트랜지스터 - 상기 제1 적층 구조물 - 상기 제1 비트라인의 경로를 통하여 상기 라이트 전류가 흐르는
    전자 장치.
  11. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 소스 영역과 상기 소스라인 콘택 사이 및 상기 제2 소스 영역과 상기 소스라인 콘택 사이에 개재되고, 상기 제1 및 제2 소스 영역 각각과 접속하는 추가 소스라인 콘택을 더 포함하는
    전자 장치.
  12. 제1 항에 있어서,
    상기 소스라인은,
    상기 제2 방향에서 상기 제1 활성영역과 상기 제2 활성영역의 사이에 해당하는 영역과 중첩하는
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  18. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제2 방향에서 인접한 제1 및 제2 활성영역 - 여기서, 상기 제1 및 제2 활성영역 각각은, 바디부 및 상기 바디부의 중앙으로부터 상기 제2 방향의 일측으로 돌출된 돌출부를 포함함. - ;
    상기 제1 및 제2 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 한 쌍의 제1 게이트 구조물;
    상기 한 쌍의 제1 게이트 구조물 사이의 상기 제1 및 제2 활성영역의 바디부 및 돌출부 내에 각각 형성된 제1 및 제2 소스 영역;
    상기 한 쌍의 제1 게이트 구조물 양측의 상기 제1 및 제2 활성영역의 바디부 내에 각각 형성된 제1 및 제2 드레인 영역;
    상기 제1 및 제2 소스 영역 상에서 상기 제1 및 제2 소스 영역과 공통적으로 접속하는 제1 소스라인 콘택;
    상기 제1 소스라인 콘택 상에서 상기 제1 소스라인 콘택과 접속하고, 상기 제1 및 제2 활성영역의 돌출부 각각과 중첩하도록 상기 제1 방향으로 연장하는 제1 및 제2 소스라인;
    상기 제1 및 제2 드레인 영역 상에서 상기 제1 및 제2 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제1 및 제2 적층 구조물; 및
    상기 제1 및 제2 적층 구조물 상에서 상기 제1 및 제2 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제1 및 제2 비트라인을 포함하는
    전자 장치.
  19. 제18 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 소스라인 콘택과 상기 제1 소스라인 사이 및 상기 제1 소스라인 콘택과 상기 제2 소스라인 사이에 각각 개재되고, 상기 제1 및 제2 활성영역의 돌출부 각각과 중첩하는 추가 소스라인 콘택을 더 포함하는
    전자 장치.
  20. 제18 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 방향에서 상기 제1 및 제2 활성영역의 일측에 배치되고, 상기 제2 방향에서 인접하면서 상기 제1 및 제2 활성영역과 동일한 형상을 갖는 제3 및 제4 활성영역;
    상기 제3 및 제4 활성영역을 가로지르도록 상기 제2 방향으로 연장하는 한 쌍의 제2 게이트 구조물;
    상기 한 쌍의 제2 게이트 구조물 사이의 상기 제3 및 제4 활성영역의 바디부 및 돌출부 내에 각각 형성된 제3 및 제4 소스 영역;
    상기 한 쌍의 제2 게이트 구조물 양측의 상기 제3 및 제4 활성영역의 바디부 내에 각각 형성된 제3 및 제4 드레인 영역;
    상기 제3 및 제4 소스 영역 상에서 상기 제3 및 제4 소스 영역과 공통적으로 접속하는 제2 소스라인 콘택;
    상기 제2 소스라인 콘택 상에서 상기 제2 소스라인 콘택과 접속하고, 상기 제3 및 제4 활성영역의 돌출부 각각과 중첩하도록 상기 제1 방향으로 연장하는 제3 및 제4 소스라인;
    상기 제3 및 제4 드레인 영역 상에서 상기 제3 및 제4 드레인 영역 각각과 접속하고, 하부 전극 콘택, 가변 저항 소자 및 상부 전극 콘택이 적층된 제3 및 제4 적층 구조물; 및
    상기 제3 및 제4 적층 구조물 상에서 상기 제3 및 제4 적층 구조물 각각과 접속하면서 상기 제1 방향으로 연장하는 제3 및 제4 비트라인을 더 포함하고,
    상기 제2 방향에서, 상기 제1 및 제2 활성영역과 상기 제3 및 제4 활성영역은, 하나씩 교대로 배열되는
    전자 장치.
  21. 제20 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 및 제2 비트라인과 접속하면서 상기 제1 방향에서 상기 제1 및 제2 비트라인의 일측에 배치되는 제1 감지부; 및
    상기 제3 및 제4 비트라인과 접속하면서 상기 제1 방향에서 상기 제3 및 제4 비트라인의 타측에 배치되는 제2 감지부를 더 포함하는
    전자 장치.
  22. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는, 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은,
    소스라인에 공통적으로 일단이 연결된 제1 및 제2 가변 저항 소자;
    상기 제1 가변 저항 소자의 타단과 일단이 연결되고 타단이 정비트라인에 연결되는 제1 트랜지스터;
    상기 제2 가변 저항 소자의 타단과 일단이 연결되고 타단이 부비트라인에 연결되는 제2 트랜지스터; 및
    일단이 상기 제1 트랜지스터의 제1 소스 영역 및 상기 제2 트랜지스터의 제2 소스 영역에 공통적으로 접속되고 타단이 상기 소스라인에 접속되는 도전 플러그를 포함하는
    전자 장치.
  23. 제22 항에 있어서,
    상기 제1 및 제2 가변 저항 소자는,
    스위칭 전류의 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는
    전자 장치.
  24. 제23 항에 있어서,
    상기 제1 및 제2 가변 저항 소자는, 서로 다른 저항값을 갖는
    전자 장치.
  25. 제24 항에 있어서,
    리드 동작시,
    상기 제1 가변 저항 소자를 흐르는 제1 리드 전류와 상기 제2 가변 저항 소자를 흐르는 제2 리드 전류의 방향은 서로 동일하고, 크기는 서로 상이한
    전자 장치.
  26. 제25 항에 있어서,
    상기 리드 동작시,
    상기 제1 리드 전류는, 상기 정비트라인 - 상기 제1 가변 저항 소자 -상기 제1 상기 제1 트랜지스터 - 상기 도전 플러그 - 상기 소스라인의 경로를 통하여 흐르고,
    상기 제2 리드 전류는, 상기 부비트라인 - 상기 제2 가변 저항 소자 - 상기 제2 트랜지스터 - 상기 도전 플러그 - 상기 소스라인의 경로를 통하여 흐르는
    전자 장치.
  27. 제23 항에 있어서,
    라이트 동작시,
    라이트 전류의 방향은 상기 제1 가변 저항 소자와 상기 제2 가변 저항 소자에서 서로 상이한
    전자 장치.
  28. 제27 항에 있어서,
    제1 데이터를 쓰기 위한 상기 라이트 동작시,
    상기 정비트라인 - 상기 제1 가변 저항 소자 - 상기 제1 트랜지스터 - 상기 도전 플러그 - 상기 제2 트랜지스터 - 상기 제2 가변 저항 소자 - 상기 부비트라인의 경로를 통하여 상기 라이트 전류가 흐르고,
    상기 제1 데이터와 상이한 제2 데이터를 쓰기 위한 라이트 동작시
    상기 부비트라인 - 상기 제2 가변 저항 소자 - 상기 제2 트랜지스터 - 상기 도전 플러그 - 상기 제1 트랜지스터 - 상기 제1 가변 저항 소자 - 상기 정비트라인의 경로를 통하여 상기 라이트 전류가 흐르는
    전자 장치.
KR1020150052568A 2015-04-14 2015-04-14 전자 장치 KR20160122912A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150052568A KR20160122912A (ko) 2015-04-14 2015-04-14 전자 장치
US14/918,395 US9847376B2 (en) 2015-04-14 2015-10-20 Electronic device
US15/846,098 US10263037B2 (en) 2015-04-14 2017-12-18 Electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150052568A KR20160122912A (ko) 2015-04-14 2015-04-14 전자 장치

Publications (1)

Publication Number Publication Date
KR20160122912A true KR20160122912A (ko) 2016-10-25

Family

ID=57128955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150052568A KR20160122912A (ko) 2015-04-14 2015-04-14 전자 장치

Country Status (2)

Country Link
US (2) US9847376B2 (ko)
KR (1) KR20160122912A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180117543A (ko) * 2017-04-19 2018-10-29 윈본드 일렉트로닉스 코포레이션 저항 변화형 랜덤 액세스 메모리

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102293121B1 (ko) 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
KR102293120B1 (ko) 2017-07-21 2021-08-26 삼성전자주식회사 반도체 소자
KR102512794B1 (ko) * 2018-01-17 2023-03-23 에스케이하이닉스 주식회사 전자 장치
WO2021142999A1 (zh) * 2020-01-17 2021-07-22 青岛海信传媒网络技术有限公司 基于内容的语音播报方法及显示设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8446757B2 (en) * 2010-08-18 2013-05-21 International Business Machines Corporation Spin-torque transfer magneto-resistive memory architecture
US8988923B2 (en) 2012-09-11 2015-03-24 The Regents Of The University Of California Nonvolatile magneto-electric random access memory circuit with burst writing and back-to-back reads
KR102067165B1 (ko) * 2013-03-06 2020-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
JP6121961B2 (ja) * 2014-09-17 2017-04-26 株式会社東芝 抵抗変化メモリ
KR102266709B1 (ko) * 2014-09-22 2021-06-22 삼성전자주식회사 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180117543A (ko) * 2017-04-19 2018-10-29 윈본드 일렉트로닉스 코포레이션 저항 변화형 랜덤 액세스 메모리

Also Published As

Publication number Publication date
US20160307962A1 (en) 2016-10-20
US9847376B2 (en) 2017-12-19
US20180158868A1 (en) 2018-06-07
US10263037B2 (en) 2019-04-16

Similar Documents

Publication Publication Date Title
KR102001466B1 (ko) 전자 장치
KR20160122531A (ko) 전자 장치
TWI549126B (zh) 半導體儲存裝置
US10263037B2 (en) Electronic device
KR20160073847A (ko) 전자 장치 및 그 제조 방법
KR20170045871A (ko) 전자 장치 및 그 제조 방법
KR20160029529A (ko) 전자장치 및 그 제조방법
KR20150012511A (ko) 전자 장치 및 그 제조 방법
KR20190087751A (ko) 전자 장치
KR20160073859A (ko) 전자 장치 및 그 제조 방법
KR20140108918A (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150019920A (ko) 전자 장치 및 그 제조 방법
KR20150036988A (ko) 전자 장치
KR20140118143A (ko) 반도체 장치, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20180086351A (ko) 전자 장치 및 그 제조 방법
KR20150102330A (ko) 전자장치
US9899099B2 (en) Electronic device including fuse element having three or more junctions for reduced area and improved degree of integration
US10978390B2 (en) Electronic device including switching element and semiconductor memory
KR102067165B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20170061363A (ko) 전자 장치 및 그 제조 방법
KR20150066789A (ko) 전자 장치 및 그 제조 방법
KR20150106172A (ko) 전자 장치 및 그 제조 방법
KR20160073792A (ko) 전자 장치 및 그 제조 방법
KR20180122771A (ko) 전자 장치
KR20150108068A (ko) 전자장치 및 그 제조방법