KR20180117543A - 저항 변화형 랜덤 액세스 메모리 - Google Patents

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Abstract

[과제] 신뢰성을 저하시키는 일 없이 면적 효율이 양호한 저항 변화형의 랜덤 액세스 메모리를 제공한다.
[해결 수단] 본 발명의 저항 변화형 메모리는, 가변저항소자와 액세스용 트랜지스터를 포함하는 메모리 셀(MC)이 행렬 방향으로 복수 배열되고, 각 행방향의 트랜지스터의 각 게이트가 워드선(WL)에 접속되고, 각 열방향의 가변저항소자의 각 한쪽의 전극이 비트선(BL)에 결합 가능하고, 각 열방향의 가변저항소자의 각 다른 쪽의 전극이 소스선(SL)에 결합 가능한, 메모리 어레이를 포함한다. 소스선(SL)은, 복수의 비트선(BL0/BL1/BL2/BL3)과 직교하는 방향으로 뻗고, 그리고 복수의 비트선(BL0/BL1/BL2/BL3)에 의해 공유되는 로컬 소스선(250)을 포함한다.

Description

저항 변화형 랜덤 액세스 메모리{RESISTIVE RANDOM ACCESS MEMORY DEVICE}
본 발명은, 가변저항소자를 이용한 저항 변화형 랜덤 액세스 메모리에 관한 것으로, 특히 메모리 어레이의 구조에 관한 것이다.
플래시 메모리를 대신하는 불휘발성 메모리로서, 가변저항소자를 이용한 저항 변화형 메모리가 주목받고 있다. 저항 변화형 메모리는, 가변저항소자에 펄스 전압을 인가하고, 가변저항소자를 가역적이면서도 불휘발적으로 고저항 상태 또는 저저항 상태로 함으로써 데이터를 기억하는 메모리로서 알려져 있다. 저항 변화형 메모리는, 저전압으로 데이터를 개서할 수 있으므로 (전류가 미량으로) 소비 전력이 작고, 또한, 1 트랜지스터 + 1 저항으로 이루어진 비교적 단순한 구조 때문에 셀 면적이 약 6F2(F는 배선의 직경으로, 수십 ㎚ 정도)로 작고, 고밀도화가 가능하며, 또한, 독출 시간이 10나노초 정도와 DRAM과 같은 고속이라고 하는 이점이 있다(특허문헌 1, 2 등).
저항 변화형 랜덤 액세스 메모리(RRAM: 등록상표)에서는, 일반적으로, 가변저항소자를 저저항 상태로 기입하는 것을 세트(SET), 고저항 상태로 기입하는 것을 리세트(RESET)라고 한다. 저항 변화형 메모리에는, 유니폴라 타입과 바이폴라 타입이 존재한다. 유니폴라 타입에서는, 세트 시와 리세트 시에 가변저항소자에 인가하는 기입 전압의 극성은 동일하고, 기입 전압의 크기를 변화시킴으로써 세트 또는 리세트를 행한다. 유니폴라 타입에서는, 메모리 어레이를 비대칭구조로 할 수 있으므로 제조가 용이하다. 다른 한편, 바이폴라 타입에서는, 세트 시와 리세트 시에 가변저항소자에 인가하는 기입 전압의 극성을 반전시킨다. 즉, 가변저항소자에는 쌍방향으로부터 기입 전압을 인가하게 되므로, 회로의 대칭성이 필요해지고, 그 때문에, 메모리 어레이의 제조가 유니폴라보다도 번잡해진다.
도 1(A)는, 비특허문헌 1에 개시되는 바이폴라 타입의 저항 변화형 메모리의 메모리 어레이의 구성을 나타낸 회로도이다. 메모리 어레이(10)에는, 복수의 메모리 셀이 2차원 어레이 형상으로 형성되지만, 동일 도면에는 3행×3열의 일부의 메모리 셀이 예시되어 있다. 1개의 메모리 셀(MC)은, 1개의 가변저항소자와 이것에 직렬로 접속된 1개의 액세스용의 트랜지스터로 이루어지는, 소위 1T×1R의 구성이다. 액세스용의 트랜지스터의 게이트가 워드선(WL(n-1), WL(n), WL(n+1))에 접속되고, 드레인 영역이 가변저항소자의 한쪽의 전극에 접속되며, 소스 영역이 소스선(SL(n-1), SL(n), SL(n+1))에 접속된다. 가변저항소자의 다른 쪽의 전극이 비트선(BL(n-1), BL(n), BL(n+1))에 접속된다.
가변저항소자는, 예를 들면, 산화하프늄(HfOx) 등의 전이금속의 박막 산화물로 구성되고, 기입 펄스 전압의 극성 및 크기에 의해서 세트 또는 리세트된다. 메모리 셀은, 비트 단위로 랜덤하게 액세스하는 것이 가능하다. 예를 들면, 메모리 셀(MC)을 액세스할 경우, 행 디코더(20)에 의해 워드선(WL(n))을 선택하고, 메모리 셀(MC)의 액세스용 트랜지스터를 온(on)시켜, 열 디코더(30)에 의해 비트선(BL(n)), 소스선(SL(n))을 선택한다. 기입 동작의 경우에는, 세트 또는 리세트에 응한 기입 전압이 선택 비트선(BL(n)) 및 선택 소스선(SL(n))에 인가되고, 독출 동작의 경우에는, 가변저항소자의 세트 또는 리세트에 응한 전압 또는 전류가 선택 비트선(BL(n)) 및 선택 소스선(SL(n))에 나타나며, 이것이 센스 회로에 의해서 검출된다.
또, 산화 하프늄(HfOx) 등의 금속산화물의 박막을 가변저항소자의 재료에 이용할 경우, 초기 설정으로서 금속산화물을 포밍하지 않으면 안 된다. 통상, 포밍은, 가변저항소자를 기입할 때보다도 얼마 정도 큰 전압(Vf)을 박막에 인가함으로써 가변저항소자를 예를 들면 저저항 상태, 즉, 세트에 가까운 상태로 한다. 이러한 포밍은, 저항 변화형 메모리를 출시하기 전에 행해진다.
도 1(B)에 포밍 시의 바이어스 전압의 일례를 나타낸다. 소스선(SL)의 전압(VSL)은 GND, 비트선(BL)의 전압(VBL)은 양의 포밍 전압이 인가되며, 워드선(WL)의 전압(VG)에는, 액세스용 트랜지스터가 온하는데 필요한 양의 전압이 인가된다. 이것에 의해, 가변저항소자에는, 비트선(BL)으로부터 소스선(SL)을 향해서 전류가 흘러, 가변저항소자가 저저항 상태로 세트된다. 또한, 가변저항소자를 리세트시키기 위해서는, 소스선(SL)의 전압(VSL)을 양의 전압, 비트선(BL)의 전압(VBL)을 GND로 하고, 워드선의 전압(VG)을 양으로 함으로써, 소스선(SL)으로부터 비트선(BL)을 향해서 전류를 흐르게 함으로써 가변저항소자가 고저항 상태로 세트된다.
JP 2012-64286 A JP 2008-41704 A
바이폴라 타입의 저항 변화형 메모리는, 비트선과 소스선 사이에 쌍방향의 기입 전압의 인가를 필요로 한다. 모든 메모리 셀에의 기입 전압을 균일하게 하는 것은, 신뢰성이 높은 메모리를 얻기 위하여 매우 중요하다. 이 때문에, 바이폴라 타입에서는, 비트선에 대해서 해당 비트선과 동일 방향으로 뻗는 전용의 소스선을 1대1의 관계로 설치하고, 비트선과 소스선이 치환 가능하게 되도록 대칭성을 지니고 있다.
그러나, 이러한 메모리 어레이 구조는, 각 비트선에 대해서 전용의 소스선을 배치하므로, 고집적도의 메모리를 형성할 경우에 메모리 어레이의 열 방향의 폭을 축소시키는데 있어서 소스선이 장해가 될 수 있다. 또한, 비트선과 소스선을 동일 방향에 동일한 금속층으로 병렬로 형성하고 있을 경우, 미세화에 따른 비트선/소스선의 선폭이 작아져, 소스선의 저저항화를 도모하는 것이 어렵게 된다. 소스선의 저항은, 신뢰성이 있는 기입 동작을 위한 중요한 팩터이고, 즉, 기입 동작 시에는 소스선에 전류가 흐르고, 소스선의 저항이 커지면, 이 전압강하도 커져서, 무시할 수 없게 된다. 높은 신뢰성을 얻기 위하여, 메모리 어레이의 각 가변저항소자에는, 일정한 독출 전압/기입 전압이 인가되는 것이 바람직하지만, 소스선에 의한 전압강하가 커지면, 각 가변저항소자에 인가되는 전압의 편차가 커져 버린다. 그 때문에, 충분한 선폭을 갖는 소스선의 형성이 요망되지만, 그렇다면, 메모리 어레이의 면적이 증가되어 버린다.
본 발명의 목적은, 신뢰성을 저하시키는 일 없이 면적 효율이 양호한 저항 변화형의 랜덤 액세스 메모리를 제공하는 것이다.
본 발명에 따른 저항 변화형 메모리는, 가역성이면서 불휘발성인 가변저항소자에 의해 데이터를 기억하는 것으로서, 상기 가변저항소자와 해당 가변저항소자에 접속된 액세스용의 트랜지스터를 포함하는 메모리 셀이 행렬 방향으로 복수 배열되고, 각 행방향의 트랜지스터의 각 게이트가 워드선에 접속되고, 각 열방향의 가변저항소자의 각 한쪽의 전극이 비트선에 결합 가능하며, 각 열방향의 가변저항소자의 각 다른 쪽의 전극이 소스선에 결합 가능한, 메모리 어레이를 구비하고, 상기 소스선은, 비트선과 병행하여 뻗는 제1 소스선과, 해당 제1 소스선으로부터 분할된 제2 소스선을 포함하며, 제2 소스선은, 복수의 비트선과 직교하는 방향으로 뻗고, 그리고 복수의 메모리 셀에 공통으로 결합된다.
바람직하게는 제1 소스선은, 2m의 비트선에 의해서 공유된다(m은 1 이상의 정수). 바람직하게는 제1 소스선은, 좌측의 m의 비트선과 우측의 m의 비트선에 의해 공유된다. 바람직하게는 제1 소스선은 상기 비트선과 동일한 제1 배선층으로 구성되고, 제2 소스선은 제1 배선층보다 하층의 제2 배선층으로 구성된다. 바람직하게는 저항 변화형 메모리는, 또한 행 어드레스에 의거해서 상기 메모리 어레이의 행방향의 워드선을 선택하는 행 선택수단과, 열 어드레스에 의거해서 상기 메모리 어레이의 열방향의 비트선 및 소스선을 선택하는 열 선택수단과, 상기 열 선택수단에 의해 선택된 비트선 및 소스선에 동작 모드에 응한 전압을 공급하는 전압 공급 수단을 구비하고, 상기 열 선택수단에 의해 선택된 소스선 및 비트선의 쌍방향으로부터 기입 전압을 가변저항소자에 인가 가능하다. 바람직하게는 상기 열 선택수단은, 상기 메모리 어레이의 소스선에 접속된 글로벌 소스선과 2m의 비트선 사이의 선택적인 접속을 행하는 제1 스위치 회로와, 글로벌 비트선과 2m의 비트선 사이의 선택적인 접속을 행하는 제2 스위치 회로를 포함한다. 바람직하게는 제1 스위치 회로는, 2m의 비트선 중 비선택 비트선을 글로벌 소스선에 접속하고, 선택 비트선을 글로벌 소스선으로부터 절단하고, 제2 스위치 회로는, 2m의 비트선 중 선택 비트선을 글로벌 비트선에 접속하고, 비선택 비트선을 글로벌 비트선으로부터 절단한다. 바람직하게는 상기 글로벌 소스선에 기입 전압이 공급될 때, 비선택 비트선이 상기 기입 전압에 프리차지된다. 바람직하게는 상기 글로벌 비트선에는, 소스선과의 부하 용량의 차를 보상하기 위한 커패시터가 접속된다. 바람직하게는 상기 전압 공급 수단은 상기 커패시터를 포함한다.
본 발명에 따르면, 소스선이 제1 소스선과 제1 소스선으로부터 분할된 제2 소스선을 포함하고, 제2 소스선을 복수의 메모리 셀에 공통으로 결합되도록 했으므로, 1개의 소스선을 복수의 비트선에 의해서 공유하는 것이 가능해지고, 종래와 같이 1대1의 관계로 소스선을 배치할 경우와 비교해서, 메모리 어레이의 면적 효율을 개선하고, 그리고 소스선의 저저항화를 도모하는 것이 가능하게 된다. 이것에 의해, 메모리 셀에 인가되는 전압의 균일성이 유지되어, 저항 변화형 메모리의 신뢰성을 높일 수 있다.
도 1(A)는 종래의 저항 변화형 랜덤 액세스 메모리의 어레이 구성을 나타낸 도면이다. 도 1(B)은 동작 시의 바이어스 조건을 나타낸 표이다.
도 2는 본 발명의 실시예에 따른 저항 변화형 랜덤 액세스 메모리의 개략구성을 나타낸 블록도이다.
도 3은 본 발명의 실시예에 따른 메모리 어레이의 일부 구성을 나타낸 평면도이다.
도 4(A)는 도 3의 영역(200)의 X선 단면도, 도 4(B)는 도 3의 Y1 단면도, 도 4(C)는 도 3의 Y2 단면도이다.
도 5는 본 발명의 실시예에 따른 메모리 어레이 및 열 선택회로의 회로 구성을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 저항 변화형 메모리의 동작 시의 각 부의 바이어스 및 열 선택회로의 알고리즘을 나타낸 표이다.
도 7(A)는 본 발명의 실시예에 따른 메모리 어레이의 다른 구성예를 나타낸 도면, 도 7(B)는 도 7(A)의 X 단면도, 도 7(C)는 도 7(A)의 Y2 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 어레이 및 열 선택회로의 회로 구성을 나타낸 도면이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 단, 도면은, 발명의 이해를 용이하게 하기 위해서 각 부를 강조하고 있고, 반드시 실제의 디바이스와 같은 규모가 아닌 것에 유의해야 한다.
[실시예]
도 2는 본 발명의 실시예에 따른 저항 변화형 랜덤 액세스 메모리의 개략구성을 나타낸 블록도이다. 본 실시예의 저항 변화형 메모리(100)는, 가변저항소자 및 액세스용 트랜지스터를 포함하는 메모리 셀이 행렬 형상으로 복수 배열된 메모리 어레이(110)와, 행 어드레스(X-Add)에 의거해서 워드선(WL)의 선택 및 구동을 행하는 행 디코더 및 구동 회로(X-DEC)(120)와, 열 어드레스(Y-Add)에 의거해서 글로벌 비트선(GBL) 및 글로벌 소스선(GSL)을 선택하기 위한 선택 신호(SSL/SBL)를 생성하는 열 디코더 및 구동 회로(Y-DEC)(130)와, 선택 신호(SSL/SBL)에 의거해서 글로벌 비트선(GBL)과 비트선(BL) 간의 접속, 및 글로벌 소스선(GSL)과 비트선(BL) 간의 접속을 각각 선택하는 열 선택회로(YMUX)(140)와, 외부에서부터 수취한 커맨드, 어드레스, 데이터 등에 의거해서 각 부를 제어하는 제어 회로(150)와, GBL/GSL을 개재해서 메모리 셀의 독출된 데이터를 감지하는 센스 증폭기(160)와, GBL/GSL을 개재해서 독출 동작 시의 바이어스 전압을 인가하거나, 기입 동작 시의 세트, 리세트에 응한 전압을 인가하는 기입 드라이버·독출 바이어스 회로(170)를 포함해서 구성된다.
메모리 어레이(110)는, k개로 분할된 서브어레이(110-1, 110-2, … 110-k)를 포함하고, k개의 서브어레이(110-1, 110-2, … 110-k)에 대응해서 k개의 열 선택회로(YMUX)가 접속된다. k개의 열 선택회로(YMUX)에는, 센스 증폭기(160) 및 기입 드라이버·독출 바이어스 회로(170)가 각각 접속된다. 각 센스 증폭기(160)는, 내부 데이터 버스(D0)를 개재해서 제어 회로(150)에 접속되어, 센스 증폭기(160)에서 감지된 결과는, 내부 데이터 버스(D0)를 개재해서 제어 회로(150)에 출력된다. 또한, 각 기입 드라이버·독출 바이어스 회로(170)는, 내부 데이터 버스(D1)를 개재해서 제어 회로(150)에 접속되고, 각 기입 드라이버·독출 바이어스 회로(170)는, 내부 데이터 버스(D1)를 개재해서 기입 데이터를 수취한다.
다음에, 본 실시예의 메모리 어레이(110)의 상세에 대해서 설명한다. 도 3은 메모리 어레이(110)의 1개의 서브어레이에 포함되는 복수의 메모리 셀의 개략 평면도이다. 메모리 어레이는, 실리콘 기판 상에 다층 배선 구조를 구비하고, 이 예에서는, 실리콘 기판 상에 2층의 메탈과 1층의 도전성의 폴리실리콘을 구비한다(실리콘 기판 측에서부터 메탈 1, 메탈 2라 칭한다). 워드선(WL0/WL1/WL2/WL4)(워드선을 총칭할 때, 워드선(WL)이라 칭함)은, 실리콘 기판 상을 수평방향으로 뻗는 폴리실리콘층으로 구성되고, 각 폴리실리콘층은, 메모리 셀의 액세스용 트랜지스터의 게이트를 겸한다. 워드선(WL)과 직교하는 방향으로, 비트선(BL0/BL1/BL2/BL3/BL4/BL5/BL6/BL7)이 형성된다(비트선을 총칭할 때, 비트선(BL)이라 칭한다). 비트선(BL)은, 폴리실리콘층 상의 메탈 2에 의해 배선되고, 예를 들면, Al 또는 Cu 등의 금속으로 구성된다.
비트선(BL)과 평행하도록 소스선(SL0/SL1)이 형성된다(소스선을 총칭할 때, 소스선(SL)이라고 칭한다). 소스선(SL)은, 비트선(BL)과 마찬가지로 메탈 2에 의해 (혹은 메탈 1만으로) 배선된다. 본 예에서는, 소스선(SL0)이 4개의 비트선(BL0/BL1/BL2/BL3)에 의해 공유되고, 소스선(SL1)이 4개의 비트선(BL4/BL5/BL6/BL7)에 의해 공유된다. 즉, 소스선(SL0, SL1)의 좌우로 선대칭으로 2개의 비트선이 배치된다.
도 4(A), (B), (C)에, 도 3에 나타낸 서브어레이의 영역(200)의 X선 단면, Y1선 단면, Y2선 단면을 나타낸다. 도 4(A)에 있어서, 예를 들면, P형의 실리콘 기판(210)의 표면에는, 액세스용 트랜지스터의 활성영역을 규정하기 위한 절연 영역(220)이 형성된다. 절연 영역(220)은, 예를 들면, STI(Shallow Trench Isolation)에 의해 형성된다. 실리콘 기판(210) 상에는, 로컬 소스선(250)이 메탈 1에 의해 배선된다. 메탈 1은 폴리실리콘층과 메탈 2 사이의 층이며, 메탈 1은, 예를 들면, Al 또는 Cu 등의 금속으로 구성된다. 로컬 소스선(250)은, 워드선과 평행하고, 그리고 4개의 비트선(BL0/BL1/BL2/BL3)과 교차하는 길이로 뻗는다. 로컬 소스선(250)은, 실리콘 산화막 등의 층간 절연막에 형성된 컨택트 홀(contact hole) 내의 컨택트 플러그(240)를 개재해서 실리콘 기판(210)의 표면에 형성된 4개의 소스 영역(230)에 각각 전기적으로 접속된다. 1개의 소스 영역(230)은, 도 4(B)에 나타낸 바와 같이, 워드선(WL0)과 워드선(WL1)의 2개의 액세스용 트랜지스터에 공통이고, 따라서, 1개의 로컬 소스선(250)은, 8개의 메모리 셀의 액세스용 트랜지스터의 소스 영역(230)에 공통으로 접속되게 된다.
로컬 소스선(250) 상에는, 비트선(BL0/BL1/BL2/BL3) 및 소스선(SL0)이 메탈 2에 의해 배선된다. 소스선(SL0)은, 실리콘 산화막 등의 층간 절연막에 형성된 컨택트 홀 내의 컨택트 플러그(260)를 개재해서 로컬 소스선(250)에 전기적으로 접속된다. 이것에 의해, 1개의 소스선(SL0)이 로컬 소스선(250)을 개재해서 4개의 소스 영역(230)에 공통으로 전기적으로 접속된다.
가변저항소자는, 도 1에 나타낸 바와 같이, 한쪽의 전극이 비트선에 전기적으로 접속되고, 다른 쪽의 전극이 액세스용 트랜지스터의 드레인에 전기적으로 접속된다. 도 4(B)에 나타낸 바와 같이, 메탈 2에 의해 배선된 비트선(BL1)은, 컨택트 플러그(260)를 개재해서 메탈 1에 의해 배선된 중계 컨택트층(252)에 접속된다. 중계 컨택트층(252)은 로컬 소스선(250)과 동시에 패턴화된다. 여기에서, 컨택트 플러그(260)의 제조 공정 중에, 하프늄 등의 전이금속의 산화 박막이 형성되어, 컨택트 플러그(260)에 의해 상하를 샌드위치된 가변저항소자(270)이 형성된다. 중계 컨택트층(252)은, 메탈 1과 실리콘 기판(210)과의 사이를 접속하기 위한 컨택트 플러그(240)를 개재해서 기판표면에 형성된 드레인 영역(234)에 전기적으로 접속된다. 도 4(B)의 파선(M)은, 1개의 가변저항소자(270)와 1개의 액세스용 트랜지스터로 이루어진 1개의 메모리 셀을 나타내고, 영역(200)에는, 8개의 메모리 셀이 포함되어 있다.
도 5에 영역(200)의 메모리 어레이와 열 선택회로(YMUX)(140)의 등가 회로를 나타낸다. 메모리 어레이(110)가 k개의 서브어레이(110-1 내지 110-k)로 구성될 때, k개의 서브어레이(110-1 내지 110-k)에는, k개의 열 선택회로(140)가 각각 접속된다. 또한, 각 열 선택회로(140)는, 글로벌 소스선(GSL) 및 글로벌 비트선(GBL)을 개재해서 k개의 기입 드라이버·독출 바이어스 회로(170)에 접속된다. 1개의 서브어레이가 p개의 비트선으로 구성되고, 1개의 소스선이 q개의 비트선에 의해서 공유되면, 1개의 기입 드라이버·독출 바이어스 회로(170)는, p/q개의 글로벌 비트선(GBL) 및 글로벌 소스선(GSL)을 선택적으로 구동한다.
도 5는 1개의 글로벌 소스선(GSL)이 1개의 소스선(SL0)에 접속되는 예를 나타내고 있다. 이 도면에 나타낸 바와 같이, 1개의 글로벌 소스선(GSL)은, 소스선(SL0), 컨택트 플러그(260) 및 로컬 소스선(250)을 개재해서 4개의 소스 영역(230)에 전기적으로 접속된다. 글로벌 소스선(GSL)은 또한 컨택트(CT)를 개재해서 열 선택회로(140)의 SLMUX(142)에 전기적으로 접속된다. 글로벌 소스선(GSL)이 메탈 2에 의해 배선될 경우, 글로벌 소스선(GSL)과 소스선(SL0)은 동시에 패턴화된다.
YMUX(140)는, 2개의 아날로그 멀티플렉서(SLMUX)(142), BLMUX(144)를 포함한다. SLMUX(142)는, 글로벌 소스선(GSL)을 비트선(BL0/BL1/BL2/BL3) 중 어느 하나에 접속하기 위한 글로벌 소스선용의 선택회로이다. SLMUX(142)는, 비트선(BL0/BL1/BL2/BL3)에 각각 직렬로 접속된 4개의 n채널의 선택 트랜지스터를 포함하고, 선택 트랜지스터의 각 게이트에는, 열 디코더(130)로부터 출력되는 선택 신호(SSL0/SSL1/SSL2/SSL3)가 공급된다. 또한, SLMUX(142)의 입력에는, 컨택트(CT)를 개재해서 글로벌 소스선(GSL)이 접속되고, 이것에 의해, 4개의 선택 트랜지스터의 각 드레인 영역이 글로벌 소스선(GSL)에 전기적으로 접속된다. 열 디코더 및 구동 회로(130)는, 열 어드레스에 의거해서 선택 신호(SSL0 내지 SSL3)를 H 또는 L로 구동하고, SLMUX(142)는, 선택 신호(SSL0 내지 SSL3)에 응답해서 어느 1개의 선택 트랜지스터를 온시키고, 글로벌 소스선(GSL)을 비트선(BL0/BL1/BL2/BL3) 중 어느 1개에 접속시킨다.
BLMUX(144)는, 글로벌 비트선(GBL)을 비트선(BL0/BL1/BL2/BL3) 중 어느 하나에 접속하기 위한 글로벌 비트선용의 선택회로이다. BLMUX(144)는, 비트선(BL0/BL1/BL2/BL3)에 각각 직렬로 접속된 4개의 n채널의 선택 트랜지스터를 포함하고, 선택 트랜지스터의 각 게이트에는, 열 디코더(130)로부터 출력되는 선택 신호(SBL0/SBL1/SBL2/SBL3)가 공급된다. BLMUX(144)의 4개의 선택 트랜지스터는, SLMUX(142)의 4개의 선택 트랜지스터와 대응하는 1개의 비트선에 관해서 병렬로 접속되어 있다. 또한, BLMUX(144)의 입력에는, 글로벌 비트선(GBL)이 접속되고, 즉, 4개의 선택 트랜지스터의 각 드레인 영역은, 글로벌 비트선(GBL)에 전기적으로 접속된다. 열 디코더 및 구동 회로(130)는, 열 어드레스에 의거해서 선택 신호(SBL0 내지 SBL3)를 H 또는 L로 구동하고, BLMUX(144)는, 선택 신호(SBL0 내지 SBL3)에 응답해서 어느 1개의 선택 트랜지스터를 온시키고, 글로벌 비트선(GBL)을 비트선(BL0/BL1/BL2/BL3) 중 어느 1개에 접속시킨다.
다음에, 본 실시예의 저항 변화형 메모리의 동작에 대해서 설명한다. 여기에서, 도 5에 나타낸 메모리 셀(MC)이 선택된다고 가정하고, 그때의 각 부의 바이어스 조건 등을 도 6의 표에 나타낸다.
동작 모드에 있어서, BL READ LP(저전력 모드) 및 BL READ는, 비트선 측의 독출 모드이다. 우선, BL READ LP(저전력 모드)에 대해서 설명한다. 이 경우, 기입 드라이버·독출 바이어스 회로(170)는, 글로벌 비트선(GBL)을 독출 전압(VBL)으로 바이어스시키고, 글로벌 소스선(GSL)을 0V 또는 접지(GND) 근방으로 바이어스시킨다.
열 디코더 및 구동 회로(130)에 의해 선택 신호(SSL0 내지 SSL3)의 모두가 L수준인 채로 있고, SLMUX(142)의 4개의 선택 트랜지스터의 모두는 전환되지 않고 오프인 채로 있다. 글로벌 소스선(GSL)은, SLMUX(142)의 선택 트랜지스터가 오프이기 때문에, 비트선(BL0/BL1/BL2/BL3)로부터 분리된다. 또한, 글로벌 소스선(GSL)은, 소스선(SL0) 및 로컬 소스선(250)을 개재해서 액세스용 트랜지스터의 소스 영역(230)에 0V 또는 GND를 공급한다.
BLMUX(144)의 선택 신호(SBL1)가 H수준으로 구동되고, 이 선택 트랜지스터가 온 상태로 됨으로써, 글로벌 비트선(GBL)이 선택 비트선(BL1)에 접속된다. 그 이외의 선택 신호(SBL0, SBL2, SBL3)가 L수준으로 구동되고, 대응하는 선택 트랜지스터가 오프되며, 비선택 비트선(BL0, BL2, BL3)은, 하이 임피던스(HZ)의 플로팅(floating) 상태가 된다. 이것에 의해, 선택 비트선(BL1)이 VBL로 바이어스되고, 소스선(SL0)이 0V가 된다.
다음에, 행 디코더 및 구동 회로(120)에 의해 선택된 워드선(WL1)이 H수준으로 구동되고, 비선택 워드선이 L수준으로 구동된다. 이것에 의해, 메모리 셀(MC)의 액세스용 트랜지스터가 온 상태로 되고, 가변저항소자(270)가 저저항 상태(세트)이면, 글로벌 비트선(GBL)으로부터 글로벌 소스선(GSL)에 큰 전류가 흐르며, 고저항 상태(리세트)이면 미소한 전류가 흐르거나 거의 전류가 흐르지 않는다. 센스 증폭기(160)는, 글로벌 비트선(GBL)의 전압 또는 전류를 감지하고, 그 감지 결과에 응한 데이터 「0」, 「1」이 독출 데이터로서 DＱ로부터 출력된다.
BL READ LP(저전력 모드)에서는, SLMUX(142)의 선택 트랜지스터를 구동하지 않으므로, SLMUX(142)에 의한 전력소비를 제로로 할 수 있다. 또한, 인접하는 비선택 비트선(BL0)이 플로팅 상태이므로, 선택 비트선(BL1)과의 결합 용량이 감소되고, 소비 전력이 삭감된다.
BL READ에서는, BL READ LP(저전력 모드)의 경우와 비교해서, SLMUX(142)의 동작이 다르다. 열 디코더 및 구동 회로(130)는, 선택 신호(SSL0, SSL2, SSL3)를 H수준으로 구동하고, 선택 신호(SSL1)를 L수준으로 구동하며, 이것에 응답해서, SLMUX(142)는, 선택 신호(SSL0, SSL2, SSL3)에 의해 구동된 선택 트랜지스터를 온 상태로 전환시키고, 비선택 비트선(BL0, BL2, BL3)을 글로벌 소스선(GSL)에 접속시킨다. 비선택 비트선을 0V 또는 접지 근방으로 고정함으로써, 비선택 비트선과의 용량결합에 의한 독출 교란(disturb)이 억제된다.
SL READ는, 소스선 측으로부터의 독출이다. 이 동작 모드의 경우, 기입 드라이버·독출 바이어스 회로(170)는, 글로벌 소스선(GSL)을 독출 전압(VBL)으로 바이어스시키고, 글로벌 비트선(GBL)을 0V 또는 접지 근방으로 한다. SLMUX(142) 및 BLMUX(144)의 동작은, BL READ일 때와 마찬가지이지만, 선택 메모리 셀(MC)에 인가되는 전류의 방향이 반대로 된다. BL READ와 SL READ의 선택은 교란 특성에 의해 선택되는 것이 바람직하다.
SET WRITE는 가변저항소자에 저저항 상태를 기입하는 동작 모드이다. SET WRITE에서는, 기입 드라이버·독출 바이어스 회로(170)가, 글로벌 비트선(GBL)과 글로벌 소스선(GSL) 사이에, VSET 진폭을 갖는 기입 펄스를 글로벌 비트선(GBL)에 인가한다. 열 디코더 및 구동 회로(130)에 의해 선택 신호(SBL1)가 H수준으로 구동되고, 선택 신호(SBL0, SBL2, SBL3)가 L수준으로 구동되며, 글로벌 비트선(GBL)이 선택 비트선(BL1)에 접속되고, 비선택 비트선(BL0, BL2, BL3)이 글로벌 비트선(GBL)로부터 절단된다. 또한, 열 디코더 및 구동 회로(130)에 의해, 선택 신호(SSL0, SSL2, SSL3)가 H수준으로 구동되고, 선택 신호(SSL1)가 L수준으로 구동되며, 비선택 비트선(BL0, BL2, BL3)이 SLMUX(142)의 선택 트랜지스터를 개재해서 글로벌 소스선(GSL)에 접속되고, 비선택 비트선(BL0, BL2, BL3)이 0V 또는 접지 근방으로 된다.
다음에, 행 디코더 및 구동 회로(120)에 의해 선택된 워드선(WL1)이 H수준으로 구동되고, 선택 메모리 셀(MC)의 가변저항소자(270)에는, VSET의 기입 펄스가 인가되며, 가변저항소자(270)는 저저항 상태로 세트된다. 비선택 비트선에의 글로벌 비트선(GBL)으로부터의 기입 펄스의 인가는, BLMUX(144)의 선택 트랜지스터를 오프시킴으로써 금지된다.
RST WITE는, 가변저항소자에 고저항 상태를 기입하는 동작 모드이다. RST WRITE에서는, 기입 드라이버·독출 바이어스 회로(170)가, 글로벌 비트선(GBL)과 글로벌 소스선(GSL) 사이에, VRST 진폭을 갖는 펄스를 글로벌 소스선(GSL)에 인가한다. 즉, SET의 기입 동작과는, 기입 전압의 극성이 반전된다. SLMUX(142) 및 BLMUX(144)는, SET의 기입 동작 모드일 때와 마찬가지의 선택을 행한다.
BLMUX(144)는, 선택 비트선(BL1)을 글로벌 비트선(GBL)에 접속함으로써, 선택 비트선(BL1)을 0V 또는 GND 근방으로 하고, 비선택 비트선(BL0, BL2, BL3)을 글로벌 비트선(GBL)으로부터 절단한다. 한편, SLMUX(142)는, 선택 비트선(BL1)을 글로벌 소스선(GSL)로부터 절단하고, 비선택 비트선(BL0, BL2, BL3)을 글로벌 소스선(GSL)에 접속시킨다.
다음에, 행 디코더 및 구동 회로(120)에 의해 선택된 워드선(WL1)이 H수준으로 구동되고, 선택 메모리 셀(MC)의 가변저항소자(270)에는, VRST의 기입 펄스가 인가되며, 가변저항소자(270)는 고저항 상태로 리세트된다. 이때, SLMUX(142)의 선택 신호(SSL0, SSL2, SSL3)에 의해 구동된 선택 트랜지스터는 온 상태로 있기 때문에, 비선택 비트선(BL0, BL2, BL3)에는, 글로벌 소스선(GSL)으로부터의 리세트 전압(VRST)이 프리차지되어 있다. 비선택 비트선에 소스선과 같은 전압을 인가하고, 양자의 전위차를 없게 함으로써, 비선택 메모리 셀에의 기입 교란이 억제된다.
다음에, 로컬 소스선의 다른 예에 대해서 설명한다. 도 7(A)는, 도 3에 나타낸 메모리 어레이의 영역(200)의 평면도이다. 메탈 1에 의해 배선되는 로컬 소스선(250A)은, 워드선과 평행하게 비트선(BL0)으로부터 (BL3)까지 뻗는 수평부분과, 해당 수평부분의 컨택트(260)의 부분으로부터 비트선 방향으로 뻗는 수직부분을 갖는다. 메탈 2의 소스선(SL0)은, 인접하는 비트선(BL1, BL2)과 일정한 피치로 배선되므로, 그 선폭도 비트선과 같은 선폭으로 제한되지만, 소스선을 2층 구조로 함으로써 소스선의 레이아웃의 자유도를 증가시키는 것이 가능하다. 즉, 메탈 1의 로컬 소스선(250, 250A)은, 인접하는 배선이 존재하지 않으므로, 로컬 소스선(250, 250A)의 선폭을 크게 해서 소스선 전체의 저저항화를 도모할 수 있다. 특히, 도 7(A)에 나타낸 로컬 소스선(250A)은, 도 3에 나타낸 로컬 소스선(250)보다도 면적이 커지므로, 로컬 소스선(250A)의 저항을 더욱 저감시킬 수 있다. 이 경우, 메탈 2의 소스선(SL0)과 메탈 1의 로컬 소스선(250A) 사이의 전기적인 접속은, 비트선 방향의 복수의 컨택트 플러그(260)에 의해 행함으로써 메탈 1과 메탈 2 사이의 접속 저항을 더욱 저감시킬 수 있다. 이렇게 해서, 메모리 어레이에 있어서의 소스선의 전압의 균일성을 양호하게 해서, 신뢰성이 높은 메모리 어레이 구조를 얻을 수 있다.
다음에, 본 발명의 제2 실시예에 대해서 설명한다. 도 8은, 제2 실시예에 따른 저항 변화형 메모리의 메모리 어레이 및 열 선택회로의 회로 구성을 나타낸 도면이다. 제2 실시예에서는, 도 5에 나타낸 구성에 더해서, AC 정합 커패시터(300)를 포함한다. AC 정합 커패시터(300)는, 각 글로벌 비트선(GBL)에 접속되어, 글로벌 비트선(GBL)의 용량과 글로벌 소스선(GSL)의 용량을 일치시키거나, 혹은 그들 사이의 용량차를 저감시키는 보상을 행한다.
기입 동작 시에 있어서, 글로벌 소스선(GSL)에 기입 펄스가 인가될 때, 비선택 비트선의 메모리 셀에 기입 교란이 생길 수 있다. 예를 들면, 도 8의 선택된 메모리 셀(MC)을 리세트할 때, 글로벌 소스선(GSL)에는, VRST의 기입 펄스가 공급된다. 이 기입 펄스는, 로컬 소스선(250)을 개재해서 액세스용 트랜지스터의 소스 영역(230)에 인가되고, 동시에, SLMUX(142)를 개재해서 비선택 비트선(BL0, BL2, BL3)에도 인가된다. 소스선(SL0)과 비선택 비트선(BL0, BL2, BL3)에는, 같은 VRST의 기입 전압이 공급되지만, 소스선(SL0)에는 로컬 소스선(250)이 접속되므로, 소스선(SL0)과 비트선의 부하 용량은 달라, 양자에는 전위차가 생겨버린다. 선택 워드선(WL1)에 접속된 비선택 메모리 셀의 액세스용 트랜지스터는 온 상태이기 때문에, 램프의 빠른 기입 펄스가 인가되면, 소스선과 피선택 비트선의 전위차에 의해 비선택 메모리 셀의 가변저항소자(270)에 바이어스가 생기고, 비선택 메모리 셀이 잘못해서 리세트될 가능성이 생긴다. 그래서, 본 실시예에서는, 소스선(SL0)의 부하 용량과 비트선의 부하 용량을 일치시키는 바와 같은 커패시터(300)를 글로벌 비트선(GBL)에 접속함으로써, 양자의 전위차를 저감시키고, 비선택 메모리 셀에의 기입 교란의 발생을 억제한다.
커패시터(300)는, 예를 들면, MIM(Metal Insulator Metal), MOS 커패시터, 혹은 더미(dummy) 배선일 수 있다. 커패시터(300)의 용량은, 예를 들면, 소스선에 접속되는 로컬 소스선(250)의 배선 용량을 보상하도록 해도 된다. 커패시터(300)는, 예를 들면, 기입 드라이버·독출 바이어스 회로(170) 내에 설치할 수 있다.
이와 같이 본 실시예에 따르면, 커패시터(300)의 용량을 최적화함으로써, 글로벌 비트선(GBL)과 글로벌 소스선(GSL) 사이에서 천이하는 전압차를 감소시켜, 기입 교란을 억제할 수 있다. 또, 빠른 램프의 기입 펄스의 사용이 가능하게 되고, 이것은 기입 속도를 개선한다. 또한, 기입 펄스를 공급하는 기입 드라이버·독출 바이어스 회로(170)에 매칭 커패시터를 갖게 하는 것은, 커패시터의 면적을 감소시킬 수 있다.
상기 실시예에서는, SLMUX(142) 및 BLMUX(144)의 선택 트랜지스터를 NMOS로 구성하는 예를 나타냈지만, 이 경우, 열 디코딩 및 구동 회로(130)는, Vdd보다도 높은 전압으로 부스팅된 선택 신호(SSL/SBL)를 선택 트랜지스터의 게이트에 공급하는 것이 바람직하다. 또한, SLMUX(142) 및 BLMUX(144)는, 다른 아날로그 스위치로서, CMOS 타입의 트랜지스터를 이용하는 것도 가능하다.
상기 실시예에서는, 메모리 어레이 상의 1개의 소스선이 4개의 비트선에 의해 공유되는 예를 나타냈지만, 이것은 일례이며, 본 발명은, 이것으로 한정되는 것은 아니다. 본 발명은, 1개의 소스선이 적어도 2m의 비트선(m은 1 이상의 정수)에 의해 공유되는 양상이면 된다. 이 경우, m비트선이 소스선의 좌측에 배치되고, 다른 m비트가 우측에 배치되어, 소스선 저항값을 고려하면, 대칭인 것이 바람직하지만, 소스선 저항이 충분히 작을 때에는, 반드시 대칭인 것을 요하지 않는다. 또한, 소스선의 좌측 혹은 우측에만 공유되는 비트선이 배치되어도 된다.
다른 양상으로서, 2개의 소스선이 4m 비트선에 의해서 공유되어도 된다. 이 경우, m비트가 제1 소스선의 좌측에 있고, 2m 비트선이 제1 소스선과 제2 소스선 사이에 배치되며, m비트가 제2 소스선의 우측에 배치되도록 해도 된다. 또 다른 양상으로서, 2개의 소스선이 3m 비트선에 의해서 공유되어도 된다. 이 경우, m비트선이 제1 소스선의 좌측에 있고, m비트선이 제1 소스선과 제2 소스선 사이에 배치되고, m비트가 제2 소스선의 우측에 배치되도록 해도 된다. 또한, 3개의 소스선이 복수의 비트선에 의해 공유되도록 해도 된다.
상기 실시예에서는, 가변저항소자에 접속되는 라인을 비트선으로 하고, 액세스용 트랜지스터에 접속되는 라인을 소스선으로 했지만, 이 정하는 방법은 임의이며, 가변저항소자에 접속되는 라인을 소스선으로 하고, 액세스용 트랜지스터에 접속되는 라인을 비트선으로 해도 된다. 또한, 상기 실시예에 있어서, 비트선과 소스선은 교환가능하다.
본 실시예에 따르면, 복수의 비트선에 의해 1개 또는 복수의 소스선을 공유함으로써, 종래와 같이 비트선과 소스선을 일대일의 관계로 배치시킬 경우와 비교해서, 공통 소스선의 선폭을 축소할 수 있다. 또한, 면적과 비용의 최소의 페널티로 두꺼운 소스선을 사용할 수 있으므로, 소스선의 저항이 보다 작아져, 메모리 셀에 균일한 전압 펄스를 인가하고, 신뢰성이 있는 기입을 행하는 것이 가능하게 된다. 또한, 종래의 각 비트선에 대해서 1개의 소스선일 때와 마찬가지로 비트선 방향으로의 간단한 펄스 전압 제어를 그대로 이용할 수 있다.
상기 실시예에서는, 액세스용 트랜지스터의 소스 영역에 접속되는 소스선이 메탈 1과 메탈 2층을 사용하고, 가변저항소자의 전극정부에 접속되는 비트선이 메탈 2를 사용했지만, 이것은 일례이며, 본 발명은, 이것으로 한정되는 것은 아니다. 예를 들면, 소스선이 층 이상의 다층배선 구조에 의해 구성되도록 해도 된다. 이러한 구성에 의해, 소스선의 저항을 효과적으로 감소시킬 수 있다. 또, 가변저항소자의 저항에 정합되도록 간단히 소스선의 저항을 제어하는 것이 가능해지고, 또한, 다층배선 구조에 의해 보다 얇은 소스선의 사용이 가능하게 되므로, 보다 두꺼운 소스선을 형성할 수 있는 여지가 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.
100: 저항 변화형 메모리 110: 메모리 어레이
120: 행 디코더 및 구동 회로(X-DEC)
130: 열 디코더 및 구동 회로(Y-DEC) 140: 열 선택회로(YMUX)
142: 글로벌 소스선 선택 회로(SLMUX)
144: 글로벌 비트선 선택 회로(BLMUX)
150: 제어 회로 160: 센스 증폭기
170: 기입 드라이버·독출 바이어스 회로 200: 영역
210: 실리콘 기판 220: 절연 영역
230: 소스 영역 240: 컨택트 플러그
250, 250A: 로컬 소스선(M1) 252: 중계 컨택트(M1)
260: 컨택트 플러그 270: 가변저항소자
300: AC 정합 커패시터 MC: 메모리 셀

Claims (10)

  1. 가역성이면서 불휘발성인 가변저항소자에 의해 데이터를 기억하는 저항 변화형 메모리로서,
    상기 가변저항소자와 해당 가변저항소자에 접속된 액세스용의 트랜지스터를 포함하는 메모리 셀이 행렬 방향으로 복수 배열되어, 각 행방향의 트랜지스터의 각 게이트가 워드선에 접속되고, 각 열방향의 가변저항소자의 각 한쪽의 전극이 비트선에 결합가능하며, 각 열방향의 가변저항소자의 각 다른 쪽의 전극이 소스선에 결합가능한, 메모리 어레이를 포함하되,
    상기 소스선은, 비트선과 병행하여 뻗는 제1 소스선과, 상기 제1 소스선으로부터 분할된 제2 소스선을 포함하고,
    제2 소스선은, 복수의 비트선과 직교하는 방향으로 뻗고, 그리고 복수의 메모리 셀에 공통으로 결합되는, 저항 변화형 메모리.
  2. 제1항에 있어서, 제1 소스선은 2m의 비트선에 의해 공유되되, m은 1 이상의 정수인, 저항 변화형 메모리.
  3. 제2항에 있어서, 제1 소스선은, 좌측의 m의 비트선과 우측의 m의 비트선에 의해 공유되는, 저항 변화형 메모리.
  4. 제1항에 있어서, 제1 소스선은 상기 비트선과 동일한 제1 배선층으로 구성되고, 제2 소스선은 제1 배선층보다 하층의 제2 배선층으로 구성되는, 저항 변화형 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    저항 변화형 메모리는,
    행 어드레스에 의거해서 상기 메모리 어레이의 행방향의 워드선을 선택하는 행 선택수단과,
    열 어드레스에 의거해서 상기 메모리 어레이의 열방향의 비트선 및 소스선을 선택하는 열 선택수단과,
    상기 열 선택수단에 의해 선택된 비트선 및 소스선에 동작 모드에 따른 전압을 공급하는 전압 공급 수단을 더 포함하고,
    상기 열 선택수단에 의해 선택된 소스선 및 비트선의 쌍방향으로부터 기입 전압을 가변저항소자에 인가 가능한, 저항 변화형 메모리.
  6. 제5항에 있어서, 상기 열 선택수단은, 상기 메모리 어레이의 소스선에 접속된 글로벌 소스선과 2m의 비트선 사이의 선택적인 접속을 행하는 제1 스위치 회로와, 글로벌 비트선과 2m의 비트선 사이의 선택적인 접속을 행하는 제2 스위치 회로를 포함하는, 저항 변화형 메모리.
  7. 제6항에 있어서, 제1 스위치 회로는 2m의 비트선 중 비선택 비트선을 글로벌 소스선에 접속하고, 선택 비트선을 글로벌 소스선으로부터 절단하고, 제2 스위치 회로는 2m의 비트선 중 선택 비트선을 글로벌 비트선에 접속하고, 비선택 비트선을 글로벌 비트선으로부터 절단하는, 저항 변화형 메모리.
  8. 제6항 또는 제7항에 있어서, 상기 글로벌 소스선에 기입 전압이 공급될 때, 비선택 비트선이 상기 기입 전압에 프리차지되는, 저항 변화형 메모리.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 글로벌 비트선에는 소스선과의 부하 용량의 차이를 보상하기 위한 커패시터가 접속되는, 저항 변화형 메모리.
  10. 제9항에 있어서, 상기 전압 공급 수단은 상기 커패시터를 포함하는, 저항 변화형 메모리.
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