KR20210154730A - 스파이크 타이밍 의존 가역성의 기재 방법 및 시냅스 어레이 장치 - Google Patents

스파이크 타이밍 의존 가역성의 기재 방법 및 시냅스 어레이 장치 Download PDF

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Abstract

[과제] 정 전위를 이용해 STDP의 기재를 실시할 수 있는 저항 변화형 시냅스 어레이 장치를 제공한다.
[해결수단] 본 발명의 시냅스 어레이 장치는, 크로스바 어레이(40)의 선택된 저항 변화형 메모리 소자(MC)에 대한 기재를 실시하는 기재 수단을 포함한다. 기재 수단은, 시냅스 전 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 정의 펄스 신호(Pa)를 생성하는 드라이버(122)와, 시냅스 후 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 정의 펄스 신호(Tb)를 생성하는 드라이버(124)와, 시냅스 후 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 정의 펄스 신호(Ta)를 생성하는 드라이버(132)와, 시냅스 전 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 정의 펄스 신호(Pb)를 생성하는 드라이버(134)을 가진다.

Description

스파이크 타이밍 의존 가역성의 기재 방법 및 시냅스 어레이 장치{SPIKE TIMING DEPENDENT PLASTICITY WRITE METHOD AND SYNAPSE ARRAY APPARATUS}
본 발명은, 저항 변화형 메모리 소자를 이용한 크로스바 어레이에 관한 것으로, 특히, 저항 변화형 메모리 소자에 대한 스파이크 타이밍 의존 가역성(STDP)의 기재(Write)에 관한 것이다.
시냅스란, 신경 정보를 출력하는 측과 입력되는 측 사이에 발달된 정보 전달을 위한 접촉 구조이다. 가장 기본적인 구조는, 시냅스 전 신경원의 축삭돌기(axon) 말단이 시냅스 후 신경원의 수상돌기(Dendrite)에 접촉하는 것이다. 시냅스 전 신경원과 시냅스 후 신경원이 함께 높은 빈도로 연속 발화하면 시냅스의 전달 효율이 증가한다. 근래에는, 시냅스 전 신경원과 시냅스 후 신경원의 발화 시간 차이 만에 의해서도 결합 강도에 변화를 볼 수 있다는 것을 알 수 있다. 이를 스파이크 타이밍 의존 시냅스 가역성(STDP; Spike Timing Dependent Plasticity)이라고 한다.
예를 들면, 특허문헌 1은, STDP를 생성하는 뉴론 네트워크에 관한 것으로, 뉴론 네트워크는 복수의 전자 뉴론과 복수의 전자 뉴론을 상호 접속하기 위해 결합된 상호 접속 회로를 가진다. 상호 접속 회로는, 축삭돌기나 수상돌기 등의 패스를 통해 전자 뉴론을 상호 접속하기 위한 복수의 시냅스 장치를 포함한다. 각 시냅스 장치는, 가변 저항과 트랜지스터를 포함하고, 각 시냅스 장치는, 축삭돌기와 수상돌기와의 사이에 결합된다.
[특허문헌 1] 미국 특허 제9,269,042호 공보
인공 뉴럴 네트워크(neural network)는, 패턴 인식 등의 인식 분류 기술에 있어서 소프트웨어의 알고리즘으로서 받아들여지고, 이는, 높은 집적의 디지털 CMOS 기술에서 실장되는 필수 기술이 되고 있다. 그렇지만, 디지털 기술에서 실장된 뉴럴 네트워크는, 전력ㆍ규모의 점에서 한계에 도달하고 있다. 특히, 장래 기대되는 IoT 분야에서는, 규모ㆍ전력ㆍ코스트가 중시되고 있고, 이를 그대로 기기에 넣는 것은 어렵다. 한편, 최근 수년, 저항 소자를 시냅스로서 이용한 뉴럴 네트워크의 연구ㆍ개발이 실시되고, 저전력, 소규모로, 궁극의 학습 기능을 실현하는 뉴럴 네트워크의 실용화가 진행되고 있다.
뇌의 기억ㆍ학습은, 신경망의 시냅스의 결합 강도가 관련되는 것을 알 수 있다. 그 신호 전달에는, 전위 펄스가 이용되고, 두 개의 전위 펄스의 시간차에 따라 시냅스의 결합 강도가 변조된다. 이는, 상기한 스파이크 타이밍 의존성 가역성(STDP)이며, 뇌의 기억ㆍ학습에 중요한 역할을 가지는 것이다.
도 1에, 가변 저항 소자를 이용한 크로스바 어레이의 일례를 나타낸다. 크로스바 어레이는, 행 방향으로 연재하는 복수의 행 라인(10)과, 이것과 직교하도록 열 방향으로 연재하는 복수의 열 라인(20)과, 각 행 라인(10)과 열 라인(20)과의 교차부에 접속된 멤리스터(Memristor)(30)를 포함하여 구성된다. 멤리스터(30)는, 예를 들면 전압 또는 전류를 가함으로써 상이한 저항 상태를 기억하는 불휘발성의 저항 변화형 메모리 소자이다.
이러한 크로스바 어레이를 뉴론 네트워크에 적용하는 경우, 시냅스의 결합 강도의 변조는, STDP의 전기 신호를 멤리스터(저항 변화형 메모리 소자)(30)에 기재함으로써 실시된다.
도 2는, STDP의 기재 방법의 원리를 설명하는 도면이다. 동 도면에는, 크로스바 어레이(40)의 일부로서, 2개의 행 라인(R1, R2)과, 2개의 열 라인(C1, C2)과, 이것들이 교차하는 부분에 접속된 4개의 저항 변화형 메모리 소자가 도시되어 있다. 이 예에서는, 저항 변화형 메모리 소자(MC)가 선택되는 것으로 하고, 행 라인(R1)이 시냅스 전 신경원(Pre Neuron)을 나타내고, 열 라인(C1)이 시냅스 후 신경원(Post Neuron)을 나타내고, 저항 변화형 메모리 소자(MC)가 시냅스를 나타낸다.
저항 변화형 메모리 소자는, 산화하프늄 등의 금속 천이 산화물을 이용해 구성되고, 세트(SET)/리셋(RESET) 시에 인가하는 기재 전압의 극성을 반전시키는 바이폴라(bipolar) 타입이며, 세트는, 저항 변화형 메모리 소자를 저저항 상태로 하고, 리셋은 저항 변화형 메모리 소자를 고저항 상태로 한다. 예를 들면, 행 라인(R1)으로부터의 기재 전압의 인가는 세트이며, 열 라인(C1)으로부터의 기재 전압의 인가는 리셋이다. 행 라인(R1)에 스파이크 신호(Spre)가 인가되고, 열 라인(C1)에 스파이크 신호(Spost)가 인가되고, 저항 변화형 메모리 소자(MC)에는, 시냅스 전 신경원과 시냅스 후 신경원에서 생성되는 스파이크 신호(Spre/Spost)의 차분이 기재되어, 이에 따라, 저항 변화형 메모리 소자(MC)의 컨덕턴스, 즉, 시냅스의 결합 강도가 변조된다.
도 3의 (A)는, STDP에 의해 시냅스의 결합 강도가 강화되는 예를 나타내고, 도 3의 (B)는, STDP에 의해 시냅스의 결합 강도가 억제되는 예를 나타낸다. 저항 변화형 메모리 소자(MC)에 대한 실제 기재는, 스파이크 신호(Spre/Spost)를 근사시킨 펄스상의 전압 신호(Vpre/Vpost)를 이용해 실시된다. 전압 신호(Vpre)는, 시냅스 전 신경원에서 생성되는 펄스 신호이고, 전압 신호(Vpost)는, 시냅스 후 신경원에서 생성되는 펄스 신호이다. 전압 신호(Vpre/Vpost)는, 정(正)의 구형파(矩形波) 펄스(Pa/Ta)와, 급격한 부 전위로부터 완만하게 감쇠하는 부(負)의 삼각파 펄스(Pb/Tb)로 구성된다.
도 3의 (A)에 도시한 것처럼, 전압 신호(Vpre)가 전압 신호(Vpost)보다 시간적으로 빨리 발생할 때(Δt＞0), Vpost-Vpre의 전위차(Vnet)는, 세트 기재의 역치(VTSET) 보다 Veff 만큼 큰 정(正)의 펄스가 생긴다. 이 펄스가 몇 번이나 반복되면, 저항 변화형 메모리 소자(MC)의 컨덕턴스가 커지고, 즉, 시냅스의 결합 강도가 강화된다(LTP: Long Term Potentiation). 반대로, 도 3의 (B)에 도시한 것처럼, 전압 신호(Vpre)가 전압 신호(Vpost)보다 시간적으로 늦게 발생하면(Δt＜0), Vpost-Vpre의 전위차(Vnet)는, 리셋 기재의 역치(VTRESET) 보다 Veff 만큼 큰 부(負)의 펄스가 생긴다. 이 펄스가 몇 번이나 반복되면, 저항 변화형 메모리 소자(MC)의 컨덕턴스가 저하하고, 즉, 시냅스의 결합 강도가 억제된다(LTD: Long Term Depression).
Vpost-Vpre의 시간차(Δt)와 시냅스 결합 강도의 변화(ΔW)와의 관계는, STDP 학습 룰이라고 불리는 것이며, 이 관계를 도 4개의 그래프에 나타낸다. 동 도면에 도시한 것처럼, Δt와 ΔW의 관계는 직각 쌍곡선으로 표현된다. 극성이 다른 기재가 가능한 바이폴라 타입의 저항 변화형 메모리 소자는, 시냅스의 결합 강도를 표현하는데 적합한 디바이스이다. 그렇지만, VPost-Vpre의 전위차(Vnet)는, 부 전위 또는 부의 펄스를 포함하기 때문에, 크로스바 어레이의 주변 회로는, 부 전위에 대처하지 않으면 안된다. 예를 들면, 부 전위 또는 부 전원을 생성하는 내부 회로가 필요하게 되거나, 그 때문에 반도체 프로세스를 트리플 웰(Triple well)로 해야 하므로, 그 결과, 디바이스의 코스트가 증가하고, 전류 소모가 증가한다고 하는 과제가 생긴다.
본 발명은, 이러한 과제를 해결하기 위해 이루어진 것으로, 정 전위를 이용해 STDP의 기재를 실시할 수 있는 저항 변화형 시냅스 어레이 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 바이폴라 타입의 저항 변화형 메모리 소자를 이용한 크로스바 어레이에 대한 STDP의 기재 방법은, 정(正) 전위를 이용한 제1 드라이버에 의해 시냅스 전 신경원에서 생성되는 스파이크 신호의 정(正)의 부분에 대응하는 제1 전압 신호를 생성하고, 정 전위를 이용한 제2 드라이버에 의해 시냅스 후 신경원에서 생성되는 스파이크 신호의 부(負)의 부분에 대응하는 제2 전압 신호를 생성하고, 정 전위를 이용한 제3 드라이버에 의해 시냅스 후 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제3 전압 신호를 생성하고, 정 전위를 이용한 제4 드라이버에 의해 시냅스 전 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제4 전압 신호를 생성하고, 제1 전압 신호와 제2 전압 신호를 가산한 제1 구동 신호를, 선택된 저항 변화형 메모리 소자의 일방의 단자에 인가하고, 제3 전압 신호와 제4 전압 신호를 가산한 제2 구동 신호를, 상기 선택된 저항 변화형 메모리 소자의 타방의 단자에 인가한다.
어느 실시 양태에서는, 제1 구동 신호는, 세트 또는 리셋의 기재 전압이고, 제2 구동 신호는, 리셋 또는 세트의 기재 전압이다. 어느 실시 양태에서는, STDP는, 시냅스 전 신경원에서 생성되는 스파이크 신호와 시냅스 후 신경원에서 생성되는 스파이크 신호의 차분이다. 어느 실시 양태에서는, 제1 구동 신호 및 제2 구동 신호는, 정의 펄스 신호이다. 어느 실시 양태에서는, 제1 전압 신호는, 정의 구형파의 펄스 신호이고, 제2 전압 신호는, 정의 삼각파의 펄스 신호이고, 제3 전압 신호는, 정의 구형파의 펄스 신호이고, 제4 전압 신호는, 정의 삼각파의 펄스 신호이다.
본 발명에 따른 시냅스 어레이 장치는, 바이폴라 타입의 저항 변화형 메모리 소자를 이용한 크로스바 어레이와, 상기 크로스바 어레이의 저항 변화형 메모리 소자를 선택하는 선택 수단과, 저항 변화형 메모리 소자에 대한 기재(Write)를 실시하는 기재 수단을 가지고, 상기 기재 수단은, 저항 변화형 메모리 소자의 일방의 단자에 접속된 정 전위의 제1 및 제2 드라이버와, 타방의 단자에 접속된 정 전위의 제3 및 제4 드라이버를 포함하고, 제1 드라이버는, 시냅스 전 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제1 전압 신호를 생성하고, 제2 드라이버는, 시냅스 후 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제2 전압 신호를 생성하고, 제3 드라이버는, 시냅스 후 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제3 전압 신호를 생성하고, 제4 드라이버는, 시냅스 전 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제4 전압 신호를 생성하고, 상기 기재 수단은, 제1 전압 신호와 제2 전압 신호를 가산한 제1 구동 신호를, 선택된 저항 변화형 메모리 소자의 일방의 단자에 인가하고, 제3 전압 신호와 제4 전압 신호를 가산한 제2 구동 신호를, 상기 선택된 저항 변화형 메모리 소자의 타방의 단자에 인가한다.
어느 실시 양태에서는, 제1 구동 신호는, 세트 또는 리셋의 기재 전압이고, 제2 구동 신호는, 리셋 또는 세트의 기재 전압이다. 어느 실시 양태에서는, STDP는, 시냅스 전 신경원에서 생성되는 스파이크 신호와 시냅스 후 신경원에서 생성되는 스파이크 신호의 차분이다. 어느 실시 양태에서는, 상기 저항 변화형 메모리 소자가 셀렉터 디바이스를 포함한다. 어느 실시 양태에서는, 상기 셀렉터 디바이스는, 다이오드 또는 트랜지스터이다.
본 발명에 의하면, 정 전위를 이용한 제1 내지 제4 드라이버에 의해 제1 내지 제4 전압 신호를 생성하고, 제1 전압 신호와 제2 전압 신호를 가산한 제1 구동 신호를 선택된 저항 변화형 메모리 소자의 일방의 단자에 인가하고, 제3 전압 신호와 제4 전압 신호를 가산한 제2 구동 신호를 상기 선택된 저항 변화형 메모리 소자의 타방의 단자에 인가하도록 했으므로, 저항 변화형 메모리 소자에 정 전위를 이용한 STDP의 기재를 실시할 수 있다.
[도 1] 크로스바 어레이의 구성 예를 도시한 도면이다.
[도 2] 저항 변화형 메모리 소자를 이용한 크로스바 어레이에 대한 STDP의 기재 방법을 설명하는 도면이다.
[도 3] STDP의 기재를 실시했을 때의 펄스 파형을 도시한 도면이다.
[도 4] STDP 러닝 룰을 설명하는 도면이다.
[도 5] 본 발명의 실시예에 따른 시냅스 어레이 장치의 일례를 도시한 블록도이다.
[도 6] 본 발명의 실시예에 의한 저항 변화형 메모리 소자를 이용한 크로스바 어레이에 대한 STDP의 기재 방법을 설명하는 도면이다.
[도 7] 본 발명의 실시예에 의한 쿼드형 기재 회로의 구성을 도시한 도면이다.
다음으로, 본 발명의 실시의 형태에 대해 도면을 참조해 상세히 설명한다. 본 발명이 어느 실시 양태에서는, 크로스바 어레이는, AI 하드웨어로서의 뉴럴 네트워크를 구성하기 위한 시냅스 어레이 장치로서 사용된다. 크로스바 어레이는, 행렬의 교차부에 멤리스터로서의 저항 변화형 메모리 소자를 포함하고, 저항 변화형 메모리 소자는, 극성이 다른 전류 또는 전압을 인가함으로써 상이한 컨덕턴스 상태(고저항 상태와 저저항 상태)를 기억할 수 있는 바이폴라 타입이다. 저항 변화형 메모리 소자는, 시냅스를 구성하고, 크로스바 어레이는, 시냅스 어레이 장치를 구성한다. 시냅스 어레이 장치는, 컴퓨터 장치 혹은 컴퓨터 시스템에 편입되어, 마이크로 프로세서 혹은 CPU 등에 의한 데이터 처리 또는 연산 처리의 적어도 일부를 담당한다.
[실시예]
도 5는, 본 발명의 실시예에 따른 시냅스 어레이 장치의 구성 예를 도시한 블록도이다. 본 실시예의 시냅스 어레이 장치(100)는, 저항 변화형 메모리 소자를 포함하는 크로스바 어레이(110), 행 선택/구동 회로(120), 열 선택/구동 회로(130), 제어부(140) 및 입출력(I/O)부(150)를 포함하여 구성된다. 시냅스 어레이 장치(100)는, 예를 들면, AI칩 또는 반도체 집적 회로에 실장된다.
크로스바 어레이(110)는, 예를 들면, 도 1에 도시한 것처럼, 행 방향으로 연재하는 복수의 행 라인과, 열 방향으로 연재하는 복수의 열 라인과, 행 라인과 열 라인과의 교차부에 접속된 저항 변화형 메모리 소자를 포함하여 구성된다. 저항 변화형 메모리 소자는, 산화하프늄(HfOx)이나 산화탄탈(TaOx) 등의 금속 천이 산화물을 이용해 구성된다. 행 라인 및 열 라인의 수, 형상, 도전성 재료 등은 임의이다. 또, 크로스바 어레이(110)는, 도 1에 도시한 크로스바 어레이를 한 쌍으로 하여, 이를 수직 방향으로 복수 쌍 적층하는 것이어도 무방하다.
행 선택/구동 회로(120)는, 제어부(140)로부터의 행 선택 신호나 제어 신호 등에 근거해 크로스바 어레이(110)의 행 라인을 선택하고, 선택한 행 라인에 기재 전압이나 독출 전압을 인가하거나, 비선택의 행 라인에 기재 금지 전압 등을 인가한다. 행 선택/구동 회로(120)는, 후술하는 것처럼(도 7을 참조), 2개의 독립적으로 동작 가능한 행＿정(正) 부분 드라이버(122)와, 행＿부(負) 부분 드라이버(124)와, 가산기(126)를 포함한다. 2개의 드라이버(122, 124)는, 정 전위를 이용해 동작되고, 행＿정 부분 드라이버(122)는, 시냅스 전 신경원(Pre Neuron)에서 생성되는 스파이크 신호의 정의 부분에 대응하는 전압 신호를 생성하고, 행＿부 부분 드라이버(124)는, 시냅스 후 신경원(Post Neuron)에서 생성되는 스파이크 신호의 부의 부분에 대응하는 전압 신호를 생성한다.
열 선택/구동 회로(130)는, 제어부(140)로부터의 열 선택 신호나 제어 신호 등에 근거해 크로스바 어레이(110)의 열 라인을 선택하고, 선택한 열 라인에 기재 전압이나 독출 전압을 인가하거나, 비선택의 열 라인에 기재 금지 전압 등을 인가한다. 열 선택/구동 회로(130)는, 후술하는 것처럼(도 7을 참조), 2개의 독립적으로 동작 가능한 열＿정 부분 드라이버(132)와, 열＿부 부분 드라이버(134)와, 가산기(136)를 포함한다. 2개의 드라이버(132, 134)는, 정 전위를 이용해 동작되고, 열＿정 부분 드라이버(132)는, 시냅스 후 신경원(Post Neuron)에서 생성되는 스파이크 신호의 정의 부분에 대응하는 전압 신호를 생성하고, 열＿부 부분 드라이버(134)는, 시냅스 전 신경원(Pre Neuron)에서 생성되는 스파이크 신호의 부의 부분에 대응하는 전압 신호를 생성한다.
제어부(140)는, 하드웨어 및/또는 소프트웨어에 의해 구성되고, 독출 동작이나 기재 동작을 제어한다. 어느 실시 양태에서는, 제어부(140)는, ROM/RAM을 포함한 마이크로 컨트롤러, 마이크로 프로세서, 혹은 스테이트 머신 등을 포함하고, 예를 들면, ROM/RAM에 저장된 소프트웨어를 실행함으로써 독출 동작이나 기재 동작을 제어한다.
본 실시예에서는, 제어부(140)는, 크로스바 어레이(110)의 저항 변화형 메모리 소자에 대한 STDP의 기재를 하는 기능을 포함한다. 제어부(140)는, 행 선택/구동 회로(120)를 통해, 선택된 행에 시냅스 전 신경원에서 생성되는 스파이크 신호에 상당하는 구동 신호(Vpre)를 인가하고, 열 선택/구동 회로(130)를 통해, 선택된 열에 시냅스 후 신경원에서 생성되는 스파이크 신호에 상당하는 구동 신호(Vpost)를 인가한다. 행에 인가되는 구동 신호(Vpre)는, 행＿정 부분 드라이버(122)에 의해 생성된 전압 신호와, 행＿부 부분 드라이버(124)에 의해 생성된 전압 신호를 가산한 신호이고, 이는, 저항 변화형 메모리 소자의 세트 기재에 대응한다. 열에 인가되는 구동 신호(Vpost)는, 열＿정 부분 드라이버(132)에 의해 생성된 전압 신호와, 열＿부 부분 드라이버(134)에 의해 생성된 전압 신호를 가산한 신호이고, 이는, 저항 변화형 메모리 소자의 리셋 기재에 대응한다.
또, 제어부(140)는, 독출 동작시에, 행 선택/구동 회로(120) 또는 열 선택/구동 회로(130)에 의해 선택된 행 또는 열의 전압 또는 전류를 감지하는 센스 회로를 포함할 수 있다.
입출력부(150)는, 예를 들면, 내부 데이터 버스를 통해 제어부(140)와 접속되고, 외부로부터 수취한 데이터를 제어부(140)로 제공하거나, 제어부(140)로부터 수취한 데이터를 외부에 출력한다. 제어부(140)는, 저항 변화형 메모리 소자(MC)에 대한 STDP의 기재를 실시하기 위한 데이터를 입출력부(150)로부터 얻을 수 있다.
다음으로, 본 실시예의 STDP의 기재 방법에 대해 도 6을 참조해 설명한다. 도 6의 (A)는, 시냅스 전 신경원에서 생성되는 전압 신호(Vpre)와, 시냅스 후 신경원에서 생성되는 전압 신호(Vpost)의 오리지널 파형이다. 전압 신호(Vpre)는, 정의 구형파 펄스(Pa)와, 급격한 부 전위로부터 완만하게 감쇠하는 부의 삼각파 펄스(Pb)를 포함하고, 전압 신호(Vpost)는, 정의 구형파 펄스(Ta)와, 급격한 부 전위로부터 완만하게 감쇠하는 부의 삼각파 펄스(Tb)를 포함한다. 여기에서는, 전압 신호(Vpre)가 전압 신호(Vpost) 보다 먼저 발생하는 것으로 한다(Δt＞0).
STDP는, 전압 신호(Vpre)와 전압 신호(Vpost)와의 차분(Vpost-Vpre)을 저항 변화형 메모리 소자에 인가하는 프로세스이다. 상기 차분은, 식(1)과 같이 변환할 수 있다.
Vpost-Vpre = (Ta-Tb)-(Pa-Pb)
= (Ta+Pb)-(Pa+Tb) … (1)
식(1)에서, (Ta+Pb)를 저항 변화형 메모리 소자의 세트 기재에 대응시킨 경우, 이것과 극성이 다른 (Pa+Tb)를 리셋 기재에 대응시킬 수 있다. 혹은, (Ta+Pb)를 리셋 기재에 대응시킨 경우에는, (Pa+Tb)를 세트 기재에 대응시킬 수 있다. 이하의 예에서는, (Pa+Tb)를 세트 기재 전압으로 하고, (Ta+Pb)를 리셋 기재 전압으로 한다.
도 6의 (B)는, 오리지널의 전압 신호(Vpre, Vpost)를, 식(1)에 나타낸 4개의 항으로 각각 변환한 양태를 나타내고 있다. 여기서 유의해야 할 것은, 부(負)의 삼각파 펄스(Pb, Tb)가 정(正)의 삼각파 펄스(Pb, Tb)로 변환되어, 4개의 모든 펄스가 정(正)이라는 점이다. 따라서, 4개의 펄스는, 정 전위를 이용한 4개의 드라이버에 의해 각각 생성하는 것이 가능하다.
도 6의 (C)는, 식(1)에 따라, 전압 신호(Vpre)의 구형파 펄스(Pa)와 전압 신호(Vpost)의 삼각파 펄스(Tb)를 합성한 구동 신호(Vpre)와, 전압 신호(Vpost)의 구형파 펄스(Ta)와 전압 신호(Vpre)의 삼각파 펄스(Pb)를 합성한 구동 신호(Vpost)를 예시하고 있다. 도 6의 (D)는, 저항 변화형 메모리 소자에 인가되는 전위차(Vnet(=Vpost-Vpre))를 예시하고 있다. 저항 변화형 메모리 소자에는, 세트 기재의 역치(VTSET)를 넘는 펄스가 인가되어, 저항 변화형 메모리 소자의 컨덕턴스가 커지고, 즉, 시냅스의 결합 강도가 강화된다. 덧붙여, 여기에는, Δt＜0인 경우를 나타내지 않지만, 이 경우에는, 저항 변화형 메모리 소자에는, 리셋 기재의 역치(VTRESET)를 넘는 펄스가 인가되어, 저항 변화형 메모리 소자의 컨덕턴스가 저하하고, 즉, 시냅스의 결합 강도가 감쇠된다.
도 7은, 본 실시예의 행 선택/구동 회로(120) 및 열 선택/구동 회로(130)에 포함되는 쿼드 드라이버(200)를 나타낸다. 쿼드 드라이버(200)는, 행 선택/구동 회로(120)에 포함되는 행＿정 부분 드라이버(122) 및 행＿부 부분 드라이버(124)와, 열 선택/구동 회로(130)에 포함되는 열＿정 부분 드라이버(132) 및 열＿부 부분 드라이버(134)와의 4개의 드라이버를 포함한다. 행＿정 부분 드라이버(122) 및 행＿부 부분 드라이버(124)는, 식(1)의 (Pa+Tb)의 펄스 신호를 각각 생성하고, 열＿정 부분 드라이버(132) 및 열＿부 부분 드라이버(134)는, (Ta+Pb)의 펄스 신호를 각각 생성한다. 4개의 드라이버(122, 124, 132, 134)는, 정의 펄스 파형을 생성하는 것이며, 전부 정 전위에 의해 동작되고, 부 전위 또는 부 전원은 이용하지 않는다.
크로스바 어레이(110)의 저항 변화형 메모리 소자(MC)에 STDP의 기재를 실시할 때, 행 선택/구동 회로(120)는, 제어부(140)로부터의 행 주소에 근거해, 행＿정 부분 드라이버(122) 및 행＿부 부분 드라이버(124)를 선택된 행 라인(R1)에 접속하고, 열 선택/구동 회로(130)는, 제어부(140)로부터의 열 주소에 근거해, 열＿정 부분 드라이버(132) 및 열＿부 부분 드라이버(134)를 선택된 열 라인(C1)에 접속한다.
행＿정 부분 드라이버(122)는, 제어부(140)로부터의 인에이블 신호(OEP)에 응답해 구형파 펄스(Pa)를 생성하고, 행＿부 부분 드라이버(124)는, 제어부(140)로부터의 인에이블 신호(/OET)에 응답해 삼각파 펄스(Tb)를 생성하고, 구형파 펄스(Pa)와 삼각파 펄스(Tb)가 가산기(126)에서 합성되고, 합성된 구동 신호(Vpre)가 세트 기재 전압으로서 행 라인(R1)을 통해 저항 변화형 메모리 소자(MC)의 일방의 단자에 인가된다. 또, 열＿정 부분 드라이버(132)는, 제어부(140)로부터의 인에이블 신호(OET)에 응답해 구형파 펄스(Ta)를 생성하고, 열＿부 부분 드라이버(134)는, 제어부(140)로부터의 인에이블 신호(/OEP)에 응답해 삼각파 펄스(Pb)를 생성하고, 구형파 펄스(Ta)와 삼각파 펄스(Pb)가 가산기(136)에서 합성되고, 합성된 구동 신호(Vpost)가 리셋 기재 전압으로서 열 라인(C1)을 통해 저항 변화형 메모리 소자(MC)의 타방의 단자에 인가된다. 또, 행 선택/구동 회로(120)는, 비선택의 행 라인(R2)을 플로팅 상태 또는 기재 금지 전압(Vinh)을 인가하고, 열 선택/구동 회로(130)는, 비선택의 열 라인(C2)을 플로팅 상태 또는 기재 금지 전압(Vinh)을 인가한다.
제어부(140)는, 인에이블 신호를 통해 4개의 드라이버를 각각 독립적으로 동작시켜, (Pa+Tb)의 구동 신호(Vpre) 및 (Ta+Pb)의 구동 신호(Vpost)를 소망한 타이밍에 저항 변화형 메모리 소자(MC)에 인가시킬 수 있다. 이에 따라, 저항 변화형 메모리 소자(MC)에 STDP의 기재가 실시된다.
이와 같이, 본 실시예에 의하면, 1개의 뉴론에 대해 적어도 4개의 정 전위의 드라이버를 이용함으로써, 크로스바 어레이의 주변 회로는, 부 전위를 취급하지 않고, 정 전위를 이용한 바이폴라 동작으로 STDP의 기재를 실시할 수 있다. 이에 따라, 시냅스 어레이 장치의 저 비용화 및 저 소비전력화를 도모할 수 있다.
상기 실시예에서는, 행 라인 및 열 라인을 선택함으로써 저항 변화형 메모리 소자에 구동 신호(Vpre/Vpost)를 인가했지만, 크로스바 어레이의 고집적화 혹은 소형화가 진행되면, 행 라인 및 열 라인의 바이어스에 의한 제어에서는, 인접하는 저항 변화형 메모리 소자와의 격리가 불충분해질 우려가 있다. 그래서, 저항 변화형 메모리 소자를 선택하기 위한 선택 장치(셀렉터 디바이스)를 설치하도록 해도 무방하다.
선택 장치는, 예를 들면, 액세스용 트랜지스터이며, 저항 변화형 메모리 소자는, 가변 저항 소자와 트랜지스터(1T1R)로 구성된다. 이 경우, 액세스용 트랜지스터의 게이트가 행 라인(워드선)에 접속되어, 액세스용 트랜지스터가 온 했을 때, 가변 저항 소자의 일방의 단자가 비트선에 전기적으로 접속되고, 타방의 단자가 소스선에 전기적으로 접속된다. STDP의 기재를 실시할 때, 예를 들면, 비트선에 구동 신호(Vpre)가 인가되고, 소스선에 구동 신호(Vpost)가 인가된다. 또, 선택 장치로서, 모든 가변 저항 소자에 다이오드를 집적시켜, 비선택의 가변 저항 소자에 소망하지 않는 전류가 흐르는 것을 방지하도록 해도 무방하다. 이 경우, 다이오드는, 순방향 바이어스가 일정 이상이 되면 순방향으로 전류를 흐르게 하고, 또, 역방향 바이어스가 일정 이상이 되면 역방향으로 전류를 흐르게 하는 특성을 가진다.
상기 실시예에서는, 스파이크 신호를 정의 구형파 펄스와 부의 삼각파 펄스에 근사하여, 그 결과, 1개의 저항 변화형 메모리 소자에 대한 STDP의 기재를 실시하기 때문에 4개의 정 전위의 드라이버(122, 124, 132, 134)를 이용했지만, 본 발명은, 반드시 이것으로 한정되지 않는다. 예를 들면, 1개의 스파이크 신호를 1개의 정의 구형파 펄스와, 1개의 부의 구형파 펄스와, 1개의 부의 삼각파 펄스로 근사하는 경우, 행 라인에 인가하는 구동 신호(Vpre)는, 3개의 정 전위의 드라이버의 정의 펄스 신호의 합성이고, 열 라인에 인가하는 구동 신호(Vpost)는, 3개의 정 전위의 드라이버의 정의 펄스 신호의 합성이다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않으며, 특허 청구범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형ㆍ 변경이 가능하다.
100: 시냅스 어레이 장치
110: 크로스바 어레이
120: 행 선택/구동 회로
122: 행＿정 부분 드라이버
124: 행＿부 부분 드라이버
126: 가산기
130: 열 선택/구동 회로
132: 열＿정 부분 드라이버
134: 열＿부 부분 드라이버
136: 가산기
140: 제어부
150: 입출력부

Claims (10)

  1. 바이폴라 타입의 저항 변화형 메모리 소자를 이용한 크로스바 어레이에 대한 STDP의 기재 방법에 있어서,
    정 전위를 이용한 제1 드라이버에 의해 시냅스 전 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제1 전압 신호를 생성하고, 정 전위를 이용한 제2 드라이버에 의해 시냅스 후 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제2 전압 신호를 생성하고, 정 전위를 이용한 제3 드라이버에 의해 시냅스 후 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제3 전압 신호를 생성하고, 정 전위를 이용한 제4 드라이버에 의해 시냅스 전 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제4 전압 신호를 생성하고,
    제1 전압 신호와 제2 전압 신호를 가산한 제1 구동 신호를, 선택된 저항 변화형 메모리 소자의 일방의 단자에 인가하고, 제3 전압 신호와 제4 전압 신호를 가산한 제2 구동 신호를, 상기 선택된 저항 변화형 메모리 소자의 타방의 단자에 인가하는
    기재 방법.
  2. 제1항에 있어서,
    제1 구동 신호는, 세트 또는 리셋의 기재 전압이고,
    제2 구동 신호는, 리셋 또는 세트의 기재 전압인
    기재 방법.
  3. 제1항에 있어서,
    STDP는, 시냅스 전 신경원에서 생성되는 스파이크 신호와, 시냅스 후 신경원에서 생성되는 스파이크 신호의 차분인
    기재 방법.
  4. 제1항 또는 제2항에 있어서,
    제1 구동 신호 및 제2 구동 신호는, 정의 펄스 신호인
    기재 방법.
  5. 제4항에 있어서,
    제1 전압 신호는, 정의 구형파의 펄스 신호이고,
    제2 전압 신호는, 정의 삼각파의 펄스 신호이고,
    제3 전압 신호는, 정의 구형파의 펄스 신호이고,
    제4 전압 신호는, 정의 삼각파의 펄스 신호인
    기재 방법.
  6. 바이폴라 타입의 저항 변화형 메모리 소자를 이용한 크로스바 어레이와,
    상기 크로스바 어레이의 저항 변화형 메모리 소자를 선택하는 선택 수단과,
    저항 변화형 메모리 소자에 대한 기재를 실시하는 기재 수단
    을 가지고,
    상기 기재 수단은,
    저항 변화형 메모리 소자의 일방의 단자에 접속된 정 전위의 제1 및 제2 드라이버와,
    타방의 단자에 접속된 정 전위의 제3 및 제4 드라이버
    를 포함하고,
    제1 드라이버는, 시냅스 전 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제1 전압 신호를 생성하고, 제2 드라이버는, 시냅스 후 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제2 전압 신호를 생성하고, 제3 드라이버는, 시냅스 후 신경원에서 생성되는 스파이크 신호의 정의 부분에 대응하는 제3 전압 신호를 생성하고, 제4 드라이버는, 시냅스 전 신경원에서 생성되는 스파이크 신호의 부의 부분에 대응하는 제4 전압 신호를 생성하고,
    상기 기재 수단은,
    제1 전압 신호와 제2 전압 신호를 가산한 제1 구동 신호를, 선택된 저항 변화형 메모리 소자의 일방의 단자에 인가하고, 제3 전압 신호와 제4 전압 신호를 가산한 제2 구동 신호를, 상기 선택된 저항 변화형 메모리 소자의 타방의 단자에 인가하는
    시냅스 어레이 장치.
  7. 제6항에 있어서,
    제1 구동 신호는, 세트 또는 리셋의 기재 전압이고,
    제2 구동 신호는, 리셋 또는 세트의 기재 전압인
    시냅스 어레이 장치.
  8. 제6항에 있어서,
    STDP는, 시냅스 전 신경원에서 생성되는 스파이크 신호와, 시냅스 후 신경원에서 생성되는 스파이크 신호의 차분인
    시냅스 어레이 장치.
  9. 제6항에 있어서,
    상기 저항 변화형 메모리 소자가, 셀렉터 디바이스를 포함하는
    시냅스 어레이 장치.
  10. 제9항에 있어서,
    상기 셀렉터 디바이스는, 다이오드 또는 트랜지스터인
    시냅스 어레이 장치.
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