JP6899024B1 - 抵抗変化型シナプスアレイ装置 - Google Patents

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Abstract

【課題】 正電位を用いてＳＴＤＰの書込みを行うことができる抵抗変化型シナプスアレイ装置を提供する。【解決手段】 本発明のシナプスアレイ装置は、クロスバーアレイ４０の選択された抵抗変化型メモリ素子ＭＣへの書込みを行う書込み手段とを含む。書込み手段は、シナプス前細胞で生成されるスパイク信号の正の部分に対応する正のパルス信号Ｐａを生成するドライバ１２２と、シナプス後細胞で生成されるスパイク信号の負の部分に対応する正のパルス信号Ｔｂを生成するドライバ１２４と、シナプス後細胞で生成されるスパイク信号の正の部分に対応する正のパルス信号Ｔａを生成するドライバ１３２と、シナプス前細胞で生成されるスパイク信号の負の部分に対応する正のパルス信号Ｐｂを生成するドライバ１２３とを有する。【選択図】 図７

Description

本発明は、抵抗変化型メモリ素子を用いたクロスバーアレイに関し、特に、抵抗変化型メモリ素子へのスパイクタイミング依存可塑性（ＳＴＤＰ）の書込みに関する。
シナプスとは、神経情報を出力する側と入力される側の間に発達した情報伝達のための接触構造である。最も基本的な構造は、シナプス前細胞の軸索末端がシナプス後細胞の樹状突起に接触するものである。シナプス前細胞とシナプス後細胞がともに高頻度で連続発火するとシナプスの伝達効率が増加する。近年では、シナプス前細胞とシナプス後細胞の発火時間差のみによっても結合強度に変化が見られることが分かっている。これをスパイクタイミング依存シナプス可塑性（ＳＴＤＰ; Spike Timing Dependent Plasticity）という。
例えば特許文献１は、ＳＴＤＰを生成するニューロンネットワークに関し、ニューロンネットワークは複数の電子ニューロンと複数の電子ニューロンを相互接続するために結合された相互接続回路とを有する。相互接続回路は、軸索や樹状突起等のパスを介して電子ニューロンを相互接続するための複数のシナプス装置を含む。各シナプス装置は、可変抵抗とトランジスタとを含み、各シナプス装置は、軸索と樹上突起との間に結合される。
米国特許第９，２６９，０４２号公報
人工ニューラルネットワークは、パターン認識などの認識分類技術においてソフトウエアのアルゴリズムとして取り入れられ、これは、高集積のデジタルＣＭＯＳ技術で実装される、必須の技術となっている。しかしながら、デジタル技術で実装されたニューラルネットワークは、電力・規模の点において限界に到達しつつある。特に、将来期待されるＩｏＴ分野においては、規模・電力・コストが重視されており、これをそのまま機器に取り込むのは難しい。一方、ここ数年、抵抗素子をシナプスとして用いたニューラルネットワークの研究・開発が行われ、低電力かつ小規模、究極の学習機能を実現するニューラルネットワークの実用化が進められている。
脳の記憶・学習は、神経網のシナプスの結合強度が関わることが分っている。その信号伝達には、電位パルスが用いられ二つの電位パルスの時間差により、シナプスの結合強度が変調される。これは、上記したスパイクタイミング依存性可塑性（ＳＴＤＰ）であり、脳の記憶・学習に重要な役割を持つものである。
図１に、可変抵抗素子を用いたクロスバーアレイの一例を示す。クロスバーアレイは、行方向に延在する複数の行ライン１０と、これと直交するように列方向に延在する複数の列ライン２０と、各行ライン１０と列ライン２０との交差部に接続されたメモリスタ３０とを含んで構成される。メモリスタ３０は、例えば、電圧または電流を加えることで異なる抵抗状態を記憶する不揮発性の抵抗変化型メモリ素子である。
このようなクロスバーアレイをニューロンネットワークに適用する場合、シナプスの結合強度の変調は、ＳＴＤＰの電気信号をメモリスタ（抵抗変化型メモリ素子）３０に書込むことにより行われる。
図２は、ＳＴＤＰの書込み方法の原理を説明する図である。同図には、クロスバーアレイの一部４０として、２つの行ラインＲ１、Ｒ２と、２つの列ラインＣ１、Ｃ２と、これらが交差する部分に接続された４つの抵抗変化型メモリ素子が示されている。この例では、抵抗変化型メモリ素子ＭＣが選択されるものとし、行ラインＲ１がシナプス前細胞（Pre Neuron）を表し、列ラインＣ１がシナプス後細胞（Post Neuron）を表し、抵抗変化型メモリ素子ＭＣがシナプスを表す。
抵抗変化型メモリ素子は、酸化ハフニウム等の金属遷移酸化物を用いて構成され、セット（ＳＥＴ）／リセット（ＲＥＳＥＴ）のときに印加する書込み電圧の極性を反転させるバイポーラタイプであり、セットは、抵抗変化型メモリ素子を低抵抗状態にし、リセットは抵抗変化型メモリ素子を高抵抗状態にする。例えば、行ラインＲ１からの書込み電圧の印加はセットであり、列ラインＣ１からの書込み電圧の印加はリセットである。行ラインＲ１にスパイク信号Ｓｐｒｅが印加され、列ラインＣ１にスパイク信号Ｓｐｏｓｔが印加され、抵抗変化型メモリ素子ＭＣには、シナプス前細胞とシナプス後細胞で生成されるスパイク信号Ｓｐｒｅ／Ｓｐｏｓｔの差分が書込まれ、これにより、抵抗変化型メモリ素子ＭＣのコンダクタンス、つまりシナプスの結合強度が変調される。
図３（Ａ）は、ＳＴＤＰによりシナプスの結合強度が強化される例を示し、図３（Ｂ）は、ＳＴＤＰによりシナプスの結合強度が抑制される例を示す。抵抗変化型メモリ素子ＭＣへの実際の書込みは、スパイク信号Ｓｐｒｅ／Ｓｐｏｓｔを近似したパルス状の電圧信号Ｖｐｒｅ／Ｖｐｏｓｔを用いて行われる。電圧信号Ｖｐｒｅは、シナプス前細胞で生成されるパルス信号であり、電圧信号Ｖｐｏｓｔは、シナプス後細胞で生成されるパルス信号である。電圧信号Ｖｐｒｅ／Ｖｐｏｓｔは、正の矩形波パルス（Ｐａ／Ｔａ）と、急峻な負の電位から緩やかに減衰する負の三角波パルス（Ｐｂ／Ｔｂ）とから構成される。
図３（Ａ）に示すように、電圧信号Ｖｐｒｅが電圧信号Ｖｐｏｓｔより時間的に早く発生するとき（Δｔ＞０）、Ｖｐｏｓｔ−Ｖｐｒｅの電位差Ｖｎｅｔは、セットの書込みのしきい値ＶＴＳＥＴよりＶｅｆｆだけ大きい正のパルスが生じる。このパルスが何度も繰り返されると、抵抗変化型メモリ素子ＭＣのコンダクタンスが大きくなり、つまりシナプスの結合強度が強化される（ＬＴＰ：Long Term Potentiation）。反対に、図３（Ｂ）に示すように、電圧信号Ｖｐｒｅが電圧信号Ｖｐｏｓｔより時間的に遅く発生すると（Δｔ＜０）、Ｖｐｏｓｔ−Ｖｐｒｅの電位差Ｖｎｅｔは、リセットの書込みのしきい値ＶＴＲＥＳＥＴよりＶｅｆｆだけ大きい負のパルスが生じる。このパルスが何度も繰り返されると、抵抗変化型メモリ素子ＭＣのコンダクタンスが低下し、つまりシナプスの結合強度が抑制される（ＬＴＤ：Long Term Depression）。
Ｖｐｏｓｔ−Ｖｐｒｅの時間差Δｔとシナプス結合強度の変化ΔＷとの関係は、ＳＴＤＰ学習ルールと呼ばれるものであり、この関係を図４のグラフに示す。同図に示すように、ΔｔとΔＷの関係は直角双曲線で表わされる。極性の異なる書込みが可能なバイポーラ型の抵抗変化型メモリ素子は、シナプスの結合強度を表現するのに適したデバイスである。しかしながら、ＶＰｏｓｔ−Ｖｐｒｅの電位差Ｖｎｅｔは、負電位または負のパルスを含むため、クロスバーアレイの周辺回路は、負電位に対処しなければならない。例えば、負電位または負電源を生成する内部回路が必要になったり、そのために半導体プロセスをトリプルウェルにしなければならず、その結果、デバイスのコストが増加し、かつ電流消費が増加するという課題が生じる。
本発明は、このような課題を解決するために成されたものであり、正電位を用いてＳＴＤＰの書込みを行うことができる抵抗変化型シナプスアレイ装置を提供することを目的とする。
本発明に係るバイポーラタイプの抵抗変化型メモリ素子を用いたクロスバーアレイへのＳＴＤＰの書込み方法は、正電位を利用した第１のドライバによりシナプス前細胞で生成されるスパイク信号の正の部分に対応する第１の電圧信号を生成し、正電位を利用した第２のドライバによりシナプス後細胞で生成されるスパイク信号の負の部分に対応する第２の電圧信号を生成し、正電位を利用した第３のドライバによりシナプス後細胞で生成されるスパイク信号の正の部分に対応する第３の電圧信号を生成し、正電位を利用した第４のドライバによりシナプス前細胞で生成されるスパイク信号の負の部分に対応する第４の電圧信号を生成し、第１の電圧信号と第２の電圧信号とを加算した第１の駆動信号を選択された抵抗変化型メモリ素子の一方の端子に印加し、第３の電圧信号と第４の電圧信号とを加算した第２の駆動信号を当該選択された抵抗変化型メモリ素子の他方の端子に印加する。
ある実施態様では、第１の駆動信号は、セットまたはリセットの書込み電圧であり、第２の駆動信号は、リセットまたはセットの書込み電圧である。ある実施態様では、ＳＴＤＰは、シナプス前細胞で生成されるスパイク信号とシナプス後細胞で生成されるスパイク信号の差分である。ある実施態様では、第１の駆動信号および第２の駆動信号は、正のパルス信号である。ある実施態様では、第１の電圧信号は、正の矩形波のパルス信号であり、第２の電圧信号は、正の三角波のパルス信号であり、第３の電圧信号は、正の矩形波のパルス信号であり、第４の電圧信号は、正の三角波のパルス信号である。
本発明に係るシナプスアレイ装置は、バイポーラタイプの抵抗変化型メモリ素子を用いたクロスバーアレイと、前記クロスバーアレイの抵抗変化型メモリ素子を選択する選択手段と、抵抗変化型メモリ素子への書込みを行う書込み手段とを有し、前記書込み手段は、抵抗変化型メモリ素子の一方の端子に接続された第１および第２の正電位のドライバと、他方の端子に接続された正電位の第３および第４のドライバとを含み、第１のドライバは、シナプス前細胞で生成されるスパイク信号の正の部分に対応する第１の電圧信号を生成し、第２のドライバは、シナプス後細胞で生成されるスパイク信号の負の部分に対応する第２の電圧信号を生成し、第３のドライバは、シナプス後細胞で生成されるスパイク信号の正の部分に対応する第３の電圧信号を生成し、第４のドライバは、シナプス前細胞で生成されるスパイク信号の負の部分に対応する第４の電圧信号を生成し、前記書込み手段は、第１の電圧信号と第２の電圧信号とを加算した第１の駆動信号を選択された抵抗変化型メモリ素子の一方の端子に印加し、第３の電圧信号と第４の電圧信号とを加算した第２の駆動信号を当該選択された抵抗変化型メモリ素子の他方の端子に印加する。
ある実施態様では、第１の駆動信号は、セットまたはリセットの書込み電圧であり、第２の駆動信号は、リセットまたはセットの書込み電圧である。ある実施態様では、ＳＴＤＰは、シナプス前細胞で生成されるスパイク信号とシナプス後細胞で生成されるスパイク信号の差分である。ある実施態様では、前記抵抗変化型メモリ素子がセレクタデバイスを含む。ある実施態様では、前記セレクタデバイスは、ダイオードまたはトランジスタである。
本発明によれば、正電位を利用した第１ないし第４のドライバにより第１ないし第４の電圧信号を生成し、第１の電圧信号と第２の電圧信号とを加算した第１の駆動信号を選択された抵抗変化型メモリ素子の一方の端子に印加し、第３の電圧信号と第４の電圧信号とを加算した第２の駆動信号を当該選択された抵抗変化型メモリ素子の他方の端子に印加するようにしたので、抵抗変化型メモリ素子に正電位を用いたＳＴＤＰの書込みを行うことができる。
クロスバーアレイの構成例を示す図である。 抵抗変化型メモリ素子を用いたクロスバーアレイへのＳＴＤＰの書込み方法を説明する図である。 ＳＴＰＤの書込みを行ったときのパルス波形を示す図である。 ＳＴＤＰラーニングルールを説明する図である。 本発明の実施例に係るシナプスアレイ装置の一例を示すブロック図である。 本発明の実施例による抵抗変化型メモリ素子を用いたクロスバーアレイへのＳＴＤＰの書込み方法を説明する図である。 本発明の実施例によるクワッド型書込み回路の構成を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明のある実施態様では、クロスバーアレイは、ＡＩハードウエアとしてのニューラルネットワークを構成するためのシナプスアレイ装置として使用される。クロスバーアレイは、行列の交差部にメモリスタとしての抵抗変化型メモリ素子を含み、抵抗変化型メモリ素子は、極性の異なる電流または電圧を印加することで異なるコンダクタンス状態（高抵抗状態と低抵抗状態）を記憶することができるバイポーラタイプである。抵抗変化型メモリ素子はシナプスを構成し、クロスバーアレイは、シナプスアレイ装置を構成する。シナプスアレイ装置は、コンピュータ装置あるいはコンピュータシステムに組み込まれ、マイクロプロセッサあるいはＣＰＵ等によるデータ処理または演算処理の少なくとも一部を担う。
図５は、本発明の実施例に係るシナプスアレイ装置の構成例を示すブロック図である。本実施例のシナプスアレイ装置１００は、抵抗変化型メモリ素子を含むクロスバーアレイ１１０、行選択／駆動回路１２０、列選択／駆動回路１３０、制御部１４０および入出力（Ｉ／Ｏ）部１５０を含んで構成される。シナプスアレイ装置１００は、例えば、ＡＩチップまたは半導体集積回路に実装される。
クロスバーアレイ１１０は、例えば、図１に示すように、行方向に延在する複数の行ラインと、列方向に延在する複数の列ラインと、行ラインと列ラインとの交差部に接続された抵抗変化型メモリ素子（メモリスタ）とを含んで構成される。抵抗変化型メモリ素子は、酸化ハフニウム（ＨｆＯｘ）や酸化タンタル（ＴａＯｘ）等の金属遷移酸化物を用いて構成される。行ラインおよび列ラインの数、形状、導電性材料等は任意である。また、クロスバーアレイ１１０は、図１に示すようなクロスバーアレイを一対として、これを垂直方向に複数対積層するものであってもよい。
行選択／駆動回路１２０は、制御部１４０からの行選択信号や制御信号等に基づきクロスバーアレイ１１０の行ラインを選択し、選択した行ラインに書込み電圧や読出し電圧を印加したり、非選択の行ラインに書込み禁止電圧等を印加する。行選択／駆動回路１２０は、後述するように（図７を参照）、２つの独立して動作可能な行＿正部分ドライバ１２２と、行＿負部分ドライバ１２４と、加算器１２６とを含む。２つのドライバ１２２、１２４は、正電位を用いて動作され、行＿正部分ドライバ１２２は、シナプス前細胞（Pre Neuron）で生成されるスパイク信号の正の部分に対応する電圧信号を生成し、行＿負部分ドライバ１２４は、シナプス後細胞（Post Neuron）で生成されるスパイク信号の負の部分に対応する電圧信号を生成する。
列選択／駆動回路１３０は、制御部１４０からの列選択信号や制御信号等に基づきクロスバーアレイ１１０の列ラインを選択し、選択した列ラインに書込み電圧や読出し電圧を印加したり、非選択の列ラインに書込み禁止電圧等を印加する。列選択／駆動回路１３０は、後述するように（図７を参照）、２つの独立して動作可能な列＿正部分ドライバ１３２と、列＿負部分ドライバ１３４と、加算器１３６とを含む。２つのドライバ１３２、１３４は、正電位を用いて動作され、列＿正部分ドライバ１３２は、シナプス後細胞（Post Neuron）で生成されるスパイク信号の正の部分に対応する電圧信号を生成し、列＿負部分ドライバ１３４は、シナプス前細胞（Pre Neuron）で生成されるスパイク信号の負の部分に対応する電圧信号を生成する。
制御部１４０は、ハードウエアおよび／またはソフトウエアにより構成され、読出し動作や書込み動作を制御する。ある実施態様では、制御部１４０は、ＲＯＭ／ＲＡＭを含むマイクロコントローラ、マイクロプロセッサ、あるいはステートマシン等を含み、例えば、ＲＯＭ／ＲＡＭに格納されたソフトウエアを実行することで読出し動作や書込み動作を制御する。
本実施例では、制御部１４０は、クロスバーアレイ１１０の抵抗変化型メモリ素子へのＳＴＤＰの書込みをする機能を含む。制御部１４０は、行選択／駆動回路１２０を介して、選択された行にシナプス前細胞で生成されるスパイク信号に相当する駆動信号Ｖｐｒｅを印加し、列選択／駆動回路１３０を介して、選択された列にシナプス後細胞で生成されるスパイク信号に相当する駆動信号Ｖｐｏｓｔを印加する。行に印加される駆動信号Ｖｐｒｅは、行＿正部分ドライバ１２２によって生成された電圧信号と行＿負部分ドライバ１２４によって生成された電圧信号とを加算した信号であり、これは、抵抗変化型メモリ素子のセットの書込みに対応する。列に印加される駆動信号Ｖｐｏｓｔは、列＿正部分ドライバ１３２によって生成された電圧信号と列＿負部分ドライバ１３４によって生成された電圧信号とを加算した信号であり、これは、抵抗変化型メモリ素子のリセットの書込みに対応する。
また、制御部１４０は、読出し動作時に、行選択／駆動回路１２０または列選択／駆動回路１３０によって選択された行または列の電圧または電流をセンスするセンス回路を含むことができる。
入出力部１５０は、例えば、内部データバスを介して制御部１４０と接続され、外部から受け取ったデータを制御部１４０へ提供したり、制御部１４０から受け取ったデータを外部に出力する。制御部１４０は、抵抗変化型メモリ素子ＭＣへのＳＴＤＰの書込みを行うためのデータを入出力部１５０から得ることができる。
次に、本実施例のＳＴＤＰの書込み方法について図６を参照して説明する。図６（Ａ）は、シナプス前細胞で生成される電圧信号Ｖｐｒｅと、シナプス後細胞で生成される電圧信号Ｖｐｏｓｔのオリジナル波形である。電圧信号Ｖｐｒｅは、正の矩形波パルスＰａと、急峻な負の電位から緩やかに減衰する負の三角波パルスＰｂとを含み、電圧信号Ｖｐｏｓｔは、正の矩形波パルスＴａと、急峻な負の電位から緩やかに減衰する負の三角波パルスＴｂとを含む。ここでは、電圧信号Ｖｐｒｅが電圧信号Ｖｐｏｓｔよりも先に発生するものとする（Δｔ＞０）。
ＳＴＤＰは、電圧信号Ｖｐｒｅと電圧信号Ｖｐｏｓｔとの差分（Ｖｐｏｓｔ−Ｖｐｒｅ）を抵抗変化型メモリ素子に印加するプロセスである。上記差分は、式（１）のように変換することができる。
Ｖｐｏｓｔ−Ｖｐｒｅ＝（Ｔａ−Ｔｂ）−（Ｐａ−Ｐｂ）
＝（Ｔａ＋Ｐｂ）−（Ｐａ＋Ｔｂ）・・・（１）
式（１）において、（Ｔａ＋Ｐｂ）を抵抗変化型メモリ素子のセット書込みに対応させた場合、これと極性の異なる（Ｐａ＋Ｔｂ）をリセット書込みに対応させることができる。あるいは、（Ｔａ＋Ｐｂ）をリセット書込みに対応させた場合には、（Ｐａ＋Ｔｂ）をセット書込みに対応させることができる。以下の例では、（Ｐａ＋Ｔｂ）をセット書込み電圧とし、（Ｔａ＋Ｐａ）をリセット書込み電圧とする。
図６（Ｂ）は、オリジナルの電圧信号Ｖｐｒｅ、Ｖｐｏｓｔを、式（１）に示す４つの項にそれぞれ変換した様子を示している。ここで留意すべきは、負の三角波パルスＰｂ、Ｔｂが正の三角波パルスＰｂ、Ｔｂに変換され、４つの全てのパルスが正であることである。従って、４つのパルスは、正電位を利用した４つのドライバによってそれぞれ生成することが可能である。
図６（Ｃ）は、式（１）に従い、電圧信号Ｖｐｒｅの矩形波パルスＰａと電圧信号Ｖｐｏｓｔの三角波パルスＴｂとを合成した駆動信号Ｖｐｒｅと、電圧信号Ｖｐｏｓｔの矩形波パルスＴａと電圧信号Ｖｐｒｅの三角波パルスＰｂとを合成した駆動信号Ｖｐｏｓｔとを例示している。図６（Ｄ）は、抵抗変化型メモリ素子に印加される電位差Ｖｎｅｔ（＝Ｖｐｏｓｔ−Ｖｐｒｅ）を例示している。抵抗変化型メモリ素子には、セット書込みのしきい値ＶＴＳＥＴを超えるパルスが印加され、抵抗変化型メモリ素子のコンダクタンスが大きくなり、つまり、シナプスの結合強度が強化される。なお、ここには、Δｔ＜０の場合を示していないが、この場合には、抵抗変化型メモリ素子には、リセット書込みのしきい値ＶＴＲＥＳＥＴを超えるパルスが印加され、抵抗変化型メモリ素子のコンダクタンスが低下し、つまり、シナプスの結合強度が減衰される。
図７は、本実施例の行選択／駆動回路１２０および列選択／駆動回路１３０に含まれるクワッドドライバ２００を示す。クワッドドライバ２００は、行選択／駆動回路１２０に含まれる行＿正部分ドライバ１２２および行＿負部分ドライバ１２４と、列選択／駆動回路１３０に含まれる列＿正部分ドライバ１３２および列＿負部分ドライバ１３４との４つのドライバを含む。行＿正部分ドライバ１２２および行＿負部分ドライバ１２４は、式（１）の（Ｐａ＋Ｔｂ）のパルス信号をそれぞれ生成し、列＿正部分ドライバ１３２および列＿負部分ドライバ１３４は、（Ｔａ＋Ｐｂ）のパルス信号をそれぞれ生成する。４つのドライバ１２２、１２４、１３２、１３４は、正のパルス波形を生成するものであり、全て正電位により動作され、負電位または負電源は利用しない。
クロスバーアレイ１１０の抵抗変化型メモリ素子ＭＣにＳＴＤＰの書込みを行うとき、行選択／駆動回路１２０は、制御部１４０からの行アドレスに基づき、行＿正部分ドライバ１２２および行＿負部分ドライバ１２４を選択された行ラインＲ１に接続し、列選択／駆動回路１３０は、制御部１４０からの列アドレスに基づき、列＿正部分ドライバ１３２および列＿負部分ドライバ１３４を選択された列ラインＣ１に接続する。
行＿正部分ドライバ１２２は、制御部１４０からのイネーブル信号ＯＥＰに応答して矩形波パルスＰａを生成し、行＿負部分ドライバ１２４は、制御部１４０からのイネーブル信号／ＯＥＴに応答して三角波パルスＴｂを生成し、矩形波パルスＰａと三角波パルスＴｂとが加算器１２６で合成され、合成された駆動信号Ｖｐｒｅがセット書込み電圧として行ラインＲ１を介して抵抗変化型メモリ素子ＭＣの一方の端子に印加される。また、列＿正部分ドライバ１３２は、制御部１４０からのイネーブル信号ＯＥＴに応答して矩形波パルスＴａを生成し、列＿負部分ドライバ１３４は、制御部１４０からのイネーブル信号／ＯＥＰに応答して三角波パルスＰｂを生成し、矩形波パルスＴａと三角波パルスＰｂとが加算器１３６で合成され、合成された駆動信号Ｖｐｏｓｔがリセット書込み電圧として列ラインＣ１を介して抵抗変化型メモリ素子ＭＣの他方の端子に印加される。また、行選択／駆動回路１２０は、非選択の行ラインＲ２をフローティング状態または書込み禁止電圧Ｖｉｎｈを印加し、列選択／駆動回路１３０は、非選択の列ラインＣ２をフローティング状態または書込み禁止電圧Ｖｉｎｈを印加する。
制御１４０は、イネーブル信号を介して４つのドライバをそれぞれ独立して動作させ、（Ｐａ＋Ｔｂ）の駆動信号Ｖｐｒｅおよび（Ｔａ＋Ｐｂ）の駆動信号Ｖｐｏｓｔを所望のタイミングで抵抗変化型メモリ素子ＭＣに印加させることができる。これにより、抵抗変化型メモリ素子ＭＣにＳＴＤＰの書込みが行われる。
このように本実施例によれば、１つのニューロンにつき少なくとも４つの正電位のドライバを用いることによって、クロスバーアレイの周辺回路は、負電位を扱うことなく、正電位を利用したバイポーラ動作でＳＴＤＰの書込みを行うことができる。これにより、シナプスアレイ装置の低コスト化および低消費電力化を図ることができる。
上記実施例では、行ラインおよび列ラインを選択することで抵抗変化型メモリ素子に駆動信号Ｖｐｒｅ／Ｖｐｏｓｔを印加したが、クロスバーアレイの高集積化あるいは小型化が進むと、行ラインおよび列ラインのバイアスによる制御では、隣接する抵抗変化型メモリ素子との隔離が不十分になるおそれがある。そこで、抵抗変化型メモリ素子を選択するための選択装置（セレクタデバイス）を設けるようにしてもよい。
選択装置は、例えば、アクセス用トランジスタであり、抵抗変化型メモリ素子は、可変抵抗素子とトランジスタ（１Ｔ１Ｒ）から構成される。この場合、アクセス用トランジスタのゲートが行ライン（ワード線）に接続され、アクセス用トランジスタがオンしたとき、可変抵抗素子の一方の端子がビット線に電気的に接続され、他方の端子がソース線に電気的に接続される。ＳＴＤＰの書込みを行うとき、例えば、ビット線に駆動信号Ｖｐｒｅが印加され、ソース線に駆動信号Ｖｐｏｓｔが印加される。また、選択装置として、全ての可変抵抗素子にダイオードを集積させ、非選択の可変抵抗素子に不所望な電流が流れるのを防止するようにしてもよい。この場合、ダイオードは、順方向バイアスが一定以上になると順方向に電流を流し、また、逆方向バイアスが一定以上になると逆方向に電流を流す特性を有する。
上記実施例では、スパイク信号を正の矩形波パルスと負の三角波パルスに近似し、その結果、１つの抵抗変化型メモリ素子へのＳＴＤＰの書込みを行うために４つの正電位のドライバ１２２、１２４、１３２、１３４を用いたが、本発明は、必ずしもこれに限定されない。例えば、１つのスパイク信号を１つの正の矩形波パルスと、１つの負の矩形波パルスと、１つの負の三角波パルスで近似するような場合、行ラインに印加する駆動信号Ｖｐｒｅは、３つの正電位のドライバの正のパルス信号の合成であり、列ラインに印加する駆動信号Ｖｐｏｓｔは、３つの正電位のドライバの正のパルス信号の合成である。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：シナプスアレイ装置
１１０：クロスバーアレイ
１２０：行選択／駆動回路
１２２：行＿正部分ドライバ
１２４：行＿負部分ドライバ
１２６：加算器
１３０：列選択／駆動回路
１３２：列＿正部分ドライバ
１３４：列＿負部分ドライバ
１３６：加算器
１４０：制御部
１５０：入出力部

Claims (10)

  1. バイポーラタイプの抵抗変化型メモリ素子を用いたクロスバーアレイへのＳＴＤＰの書込み方法であって、
    正電位を利用した第１のドライバによりシナプス前細胞で生成されるスパイク信号の正の部分に対応する第１の電圧信号を生成し、正電位を利用した第２のドライバによりシナプス後細胞で生成されるスパイク信号の負の部分に対応する第２の電圧信号を生成し、正電位を利用した第３のドライバによりシナプス後細胞で生成されるスパイク信号の正の部分に対応する第３の電圧信号を生成し、正電位を利用した第４のドライバによりシナプス前細胞で生成されるスパイク信号の負の部分に対応する第４の電圧信号を生成し、
    第１の電圧信号と第２の電圧信号とを加算した第１の駆動信号を選択された抵抗変化型メモリ素子の一方の端子に印加し、第３の電圧信号と第４の電圧信号とを加算した第２の駆動信号を当該選択された抵抗変化型メモリ素子の他方の端子に印加する、書込み方法。
  2. 第１の駆動信号は、セットまたはリセットの書込み電圧であり、第２の駆動信号は、リセットまたはセットの書込み電圧である、請求項１に記載の書込み方法。
  3. ＳＴＤＰは、シナプス前細胞で生成されるスパイク信号とシナプス後細胞で生成されるスパイク信号の差分である、請求項１に記載の書込み方法。
  4. 第１の駆動信号および第２の駆動信号は、正のパルス信号である、請求項１または２に記載の書込み方法。
  5. 第１の電圧信号は、正の矩形波のパルス信号であり、第２の電圧信号は、正の三角波のパルス信号であり、第３の電圧信号は、正の矩形波のパルス信号であり、第４の電圧信号は、正の三角波のパルス信号である、請求項４に記載の書込み方法。
  6. バイポーラタイプの抵抗変化型メモリ素子を用いたクロスバーアレイと、
    前記クロスバーアレイの抵抗変化型メモリ素子を選択する選択手段と、
    抵抗変化型メモリ素子への書込みを行う書込み手段とを有し、
    前記書込み手段は、抵抗変化型メモリ素子の一方の端子に接続された第１および第２の正電位のドライバと、他方の端子に接続された正電位の第３および第４のドライバとを含み、
    第１のドライバは、シナプス前細胞で生成されるスパイク信号の正の部分に対応する第１の電圧信号を生成し、第２のドライバは、シナプス後細胞で生成されるスパイク信号の負の部分に対応する第２の電圧信号を生成し、第３のドライバは、シナプス後細胞で生成されるスパイク信号の正の部分に対応する第３の電圧信号を生成し、第４のドライバは、シナプス前細胞で生成されるスパイク信号の負の部分に対応する第４の電圧信号を生成し、
    前記書込み手段は、第１の電圧信号と第２の電圧信号とを加算した第１の駆動信号を選択された抵抗変化型メモリ素子の一方の端子に印加し、第３の電圧信号と第４の電圧信号とを加算した第２の駆動信号を当該選択された抵抗変化型メモリ素子の他方の端子に印加する、シナプスアレイ装置。
  7. 第１の駆動信号は、セットまたはリセットの書込み電圧であり、第２の駆動信号は、リセットまたはセットの書込み電圧である、請求項６に記載のシナプスアレイ装置。
  8. ＳＴＤＰは、シナプス前細胞で生成されるスパイク信号とシナプス後細胞で生成されるスパイク信号の差分である、請求項６に記載のシナプスアレイ装置。
  9. 前記抵抗変化型メモリ素子がセレクタデバイスを含む、請求項６に記載のシナプスアレイ装置。
  10. 前記セレクタデバイスは、ダイオードまたはトランジスタである、請求項９に記載のシナプスアレイ装置。
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