TWI787813B - 尖峰時序相依可塑性的寫入方法及突觸陣列裝置 - Google Patents

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Abstract

本發明提供一種可使用正電位進行STDP寫入的電阻變化型突觸陣列裝置。本發明的突觸陣列裝置包括縱橫式陣列40中選擇的電阻變化型記憶元件MC進行寫入的寫入單元。寫入單元具有：驅動器122，生成與由突觸前神經元生成的尖峰訊號的正部分相對應的正脈衝訊號Pa；驅動器124，生成與由突觸後神經元生成的尖峰訊號的負部分相對應的正脈衝訊號Tb；驅動器132，生成與由突觸後神經元生成的尖峰訊號的正部分相對應的正脈衝訊號Ta；以及驅動器123，生成與由突觸前神經元生成的尖峰訊號的負部分相對應的正脈衝訊號Pb。

Description

尖峰時序相依可塑性的寫入方法及突觸陣列裝置
本發明是有關於一種使用電阻變化型記憶元件的縱橫式陣列（crossbar array），特別是有關於向電阻變化型記憶元件進行的尖峰時序相依可塑性（STDP）的寫入。
所謂突觸，是指於神經資訊的輸出側與輸入側之間發展起來的用於資訊傳輸的接觸結構。最基本的結構為突觸前神經元的軸突末端與突觸後神經元的樹突接觸。當突觸前神經元與突觸後神經元均以高頻率連續放電時，突觸的傳輸效率會增加。近年來，已知僅因突觸前神經元與突觸後神經元的放電時間差，結合強度中亦顯現出變化。將此稱為尖峰時序相依突觸可塑性（STDP；Spike Timing Dependent Plasticity）。
例如，專利文獻1是有關於一種生成STDP的神經元網路（neuron network），神經元網路具有多個電子神經元以及為了將多個電子神經元互連而結合的互連電路。互連電路包括用於經由軸突、樹突等通路將電子神經元互連的多個突觸裝置。各突觸裝置包括可變電阻器與電晶體，各突觸裝置結合於軸突與樹突之間。 [現有技術文獻] [專利文獻]
[專利文獻1]美國專利第9,269,042號公報
[發明所欲解決之課題]
人工類神經網路（artificial neural network）於圖案辨識等辨識分類技術中作為軟體的演算法而被引入，其已成為藉由高積體的數位互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）技術進行安裝的必要技術。然而，藉由數位技術安裝的類神經網路於功率、規模的方面逐漸達到極限。特別是於將來受到期待的物聯網（internet of things，IoT）領域中重視規模、功率、成本，難以將該類神經網路直接引入設備中。另一方面，最近幾年，正在進行將電阻元件用作突觸的類神經網路的研究及開發，低功率且小規模、達成終極學習功能的類神經網路的實用化取得進展。
已知腦部的記憶及學習與神經網的突觸的結合強度有關。當進行其訊號傳輸時使用電位脈衝，且因兩個電位脈衝的時間差，突觸的結合強度被調節。此為所述尖峰時序相依性可塑性（STDP），且於腦部的記憶及學習中具有重要的作用。
圖1中示出使用了可變電阻元件的縱橫式陣列的一例。縱橫式陣列包括於列方向上延伸存在的多個列線10、以與列線10正交的方式於行方向上延伸存在的多個行線20、以及連接於各列線10與行線20之間的交叉部的憶阻器（memristor）30而構成。憶阻器30例如為藉由施加電壓或電流來記憶不同的電阻狀態的非揮發性電阻變化型記憶元件。
於將此種縱橫式陣列應用於神經元網路的情況下，藉由將STDP的電訊號寫入憶阻器（電阻變化型記憶元件）30中來進行突觸的結合強度的調節。
圖2是說明STDP的寫入方法的原理的圖。於圖2中，作為縱橫式陣列的一部分40而示出了兩個列線R1、R2、兩個行線C1、C2、以及連接於該些的交叉部分的四個電阻變化型記憶元件。於該例子中，設為選擇的是電阻變化型記憶元件MC，列線R1表示突觸前神經元（前神經元（Pre Neuron）），行線C1表示突觸後神經元（後神經元（Post Neuron）），電阻變化型記憶元件MC表示突觸。
電阻變化型記憶元件使用氧化鉿等金屬過渡氧化物構成，且是使設定（SET）/重設（RESET）時施加的寫入電壓的極性反轉的雙極型，設定是將電阻變化型記憶元件設為低電阻狀態，重設是將電阻變化型記憶元件設為高電阻狀態。例如，來自列線R1的寫入電壓的施加為設定，來自行線C1的寫入電壓的施加為重設。對列線R1施加尖峰訊號Spre，對行線C1施加尖峰訊號Spost，於電阻變化型記憶元件MC中寫入由突觸前神經元與突觸後神經元生成的尖峰訊號Spre/Spost的差，藉此，電阻變化型記憶元件MC的電導、即突觸的結合強度被調節。
圖3的（A）表示藉由STDP突觸的結合強度被強化的例子，圖3的（B）表示藉由STDP突觸的結合強度被抑制的例子。對電阻變化型記憶元件MC的實際寫入是使用對尖峰訊號Spre/Spost進行近似而成的脈衝狀的電壓訊號Vpre/Vpost來進行。電壓訊號Vpre是由突觸前神經元生成的脈衝訊號，電壓訊號Vpost是由突觸後神經元生成的脈衝訊號。電壓訊號Vpre/Vpost由正矩形波脈衝（Pa/Ta）、以及陡峭的自負電位緩慢衰減的負三角波脈衝（Pb/Tb）構成。
如圖3的（A）所示，於電壓訊號Vpre比電壓訊號Vpost於時間上更早地產生時（Δt＞0），Vpost-Vpre的電位差Vnet中產生比設定時的寫入的臨限值VTSET大Veff的正脈衝。若該脈衝重覆多次，則電阻變化型記憶元件MC的電導變大，即突觸的結合強度被強化（長效強化（LTP：Long Term Potentiation））。相反，如圖3的（B）所示，當電壓訊號Vpre比電壓訊號Vpost於時間上更晚地產生時（Δt＜0），Vpost-Vpre的電位差Vnet中產生比重設時的寫入的臨限值VTRESET大Veff的負脈衝。若該脈衝重覆多次，則電阻變化型記憶元件MC的電導降低，即突觸的結合強度被抑制（長效抑制（LTD：Long Term Depression））。
Vpost-Vpre的時間差Δt與突觸結合強度的變化Δw的關係被稱為STDP學習規則，且將該關係示於圖4的圖表中。如圖4所示，Δt與Δw的關係由直角雙曲線表示。可進行極性不同的寫入的雙極型的電阻變化型記憶元件是適合於表現突觸的結合強度的器件。然而，VPost-Vpre的電位差Vnet包括負電位或負脈衝，因此縱橫式陣列的周邊電路必須處理負電位。例如，需要用於生成負電位或負電源的內部電路，因此必須使半導體製程為三重井（triple-well），其結果，產生器件的成本增加且電流消耗增加的問題。
本發明是為解決此種課題而成者，其目的在於提供一種可使用正電位進行STDP的寫入的電阻變化型突觸陣列裝置。 [解決課題之手段]
本發明的寫入方法向使用了雙極型的電阻變化型記憶元件的縱橫式陣列進行STDP的寫入，其中，由利用正電位的第一驅動器生成與由突觸前神經元生成的尖峰訊號的正部分相對應的第一電壓訊號，由利用正電位的第二驅動器生成與由突觸後神經元生成的尖峰訊號的負部分相對應的第二電壓訊號，由利用正電位的第三驅動器生成與由突觸後神經元生成的尖峰訊號的正部分相對應的第三電壓訊號，由利用正電位的第四驅動器生成與由突觸前神經元生成的尖峰訊號的負部分相對應的第四電壓訊號，將第一電壓訊號與第二電壓訊號相加而得的第一驅動訊號施加至所選擇的電阻變化型記憶元件的一個端子，將第三電壓訊號與第四電壓訊號相加而得的第二驅動訊號施加至所述所選擇的電阻變化型記憶元件的另一個端子。
於某實施方式中，第一驅動訊號為設定或重設時的寫入電壓，第二驅動訊號為重設或設定時的寫入電壓。於某實施方式中，STDP是由突觸前神經元生成的尖峰訊號與由突觸後神經元生成的尖峰訊號的差。於某實施方式中，第一驅動訊號及第二驅動訊號為正的脈衝訊號。於某實施方式中，第一電壓訊號為正的矩形波脈衝訊號，第二電壓訊號為正的三角波脈衝訊號，第三電壓訊號為正的矩形波脈衝訊號，第四電壓訊號為正的三角波脈衝訊號。
本發明的突觸陣列裝置具有：縱橫式陣列，使用了雙極型的電阻變化型記憶元件；選擇單元，選擇所述縱橫式陣列的電阻變化型記憶元件；以及寫入單元，向電阻變化型記憶元件進行寫入，所述寫入單元包括與電阻變化型記憶元件的一個端子連接的正電位的第一驅動器及第二驅動器、以及與另一個端子連接的正電位的第三驅動器及第四驅動器，第一驅動器生成與由突觸前神經元生成的尖峰訊號的正部分相對應的第一電壓訊號，第二驅動器生成與由突觸後神經元生成的尖峰訊號的負部分相對應的第二電壓訊號，第三驅動器生成與由突觸後神經元生成的尖峰訊號的正部分相對應的第三電壓訊號，第四驅動器生成與由突觸前神經元生成的尖峰訊號的負部分相對應的第四電壓訊號，所述寫入單元將第一電壓訊號與第二電壓訊號相加而得的第一驅動訊號施加至所選擇的電阻變化型記憶元件的一個端子，將第三電壓訊號與第四電壓訊號相加而得的第二驅動訊號施加至所述所選擇的電阻變化型記憶元件的另一個端子。
於某實施方式中，第一驅動訊號為設定或重設時的寫入電壓，第二驅動訊號為重設或設定時的寫入電壓。於某實施方式中，STDP是由突觸前神經元生成的尖峰訊號與由突觸後神經元生成的尖峰訊號的差。於某實施方式中，所述電阻變化型記憶元件包括選擇器器件。於某實施方式中，所述選擇器器件為二極體或電晶體。 [發明的效果]
根據本發明，由利用正電位的第一驅動器至第四驅動器生成第一電壓訊號至第四電壓訊號，將第一電壓訊號與第二電壓訊號相加而得的第一驅動訊號施加至所選擇的電阻變化型記憶元件的一個端子，將第三電壓訊號與第四電壓訊號相加而得的第二驅動訊號施加至所述所選擇的電阻變化型記憶元件的另一個端子，因此可向電阻變化型記憶元件進行使用了正電位的STDP的寫入。
接著，參照附圖對本發明的實施形態進行詳細說明。於本發明的某實施方式中，縱橫式陣列被用作構成人工智慧（artificial intelligence，AI）硬體的類神經網路的突觸陣列裝置。縱橫式陣列於矩陣的交叉部包括作為憶阻器的電阻變化型記憶元件，電阻變化型記憶元件為雙極型，可藉由施加極性不同的電流或電壓來記憶不同的電導狀態（高電阻狀態與低電阻狀態）。電阻變化型記憶元件構成突觸，縱橫式陣列構成突觸陣列裝置。突觸陣列裝置被組入電腦裝置或電腦系統中，負責由微處理機或中央處理單元（central processing unit，CPU）等進行的資料處理或演算處理的至少一部分。 [實施例]
圖5是表示本發明實施例突觸陣列裝置的結構例框圖。本實施例的突觸陣列裝置100包括具有電阻變化型記憶元件的縱橫式陣列110、列選擇/驅動電路120、行選擇/驅動電路130、控制部140及輸入/輸出（input/output，I/O）部150。突觸陣列裝置100例如安裝於AI晶片或半導體積體電路中。
例如，如圖1所示，縱橫式陣列110包括於列方向上延伸存在的多個列線、於行方向上延伸存在的多個行線、以及連接於列線與行線之間的交叉部的電阻變化型記憶元件。電阻變化型記憶元件使用氧化鉿（HfOx）或氧化鉭（TaOx）等金屬過渡氧化物而構成。列線及行線的數量、形狀、導電性材料等為任意的。另外，縱橫式陣列110亦可為將如圖1所示的縱橫式陣列成對地於垂直方向上積層多對而成者。
列選擇/驅動電路120基於來自控制部140的列選擇訊號或控制訊號等選擇縱橫式陣列110的列線，並對所選擇的列線施加寫入電壓或讀出電壓，或者對非選擇的列線施加寫入禁止電壓等。如後所述（參照圖7），列選擇/驅動電路120包括兩個可獨立地運作的列_正部分驅動器122、列_負部分驅動器124、以及加法器126。兩個驅動器122、124使用正電位運作，列_正部分驅動器122生成與由突觸前神經元（Pre Neuron）生成的尖峰訊號的正部分相對應的電壓訊號，列_負部分驅動器124生成與由突觸後神經元（Post Neuron）生成的尖峰訊號的負部分相對應的電壓訊號。
行選擇/驅動電路130基於來自控制部140的行選擇訊號或控制訊號等選擇縱橫式陣列110的行線，並對所選擇的行線施加寫入電壓或讀出電壓，或者對非選擇的行線施加寫入禁止電壓等。如後所述（參照圖7），行選擇/驅動電路130包括兩個可獨立地運作的行_正部分驅動器132、行_負部分驅動器134、以及加法器136。兩個驅動器132、134使用正電位運作，行_正部分驅動器132生成與由突觸後神經元（Post Neuron）生成的尖峰訊號的正部分相對應的電壓訊號，行_負部分驅動器134生成與由突觸前神經元（Pre Neuron）生成的尖峰訊號的負部分相對應的電壓訊號。
控制部140由硬體及/或軟體構成，並對讀出動作或寫入動作進行控制。於某實施方式中，控制部140包括具有唯讀記憶體/隨機存取記憶體（read-only memory/random access memory，ROM/RAM）的微控制器、微處理機或狀態機（state machine）等，並例如藉由執行ROM/RAM中所儲存的軟體來對讀出動作或寫入動作進行控制。
於本實施例中，控制部件140包括向縱橫式陣列部件110的電阻變化型記憶元件進行STDP的寫入的功能。控制部140經由列選擇/驅動電路120，對所選擇的列施加與由突觸前神經元生成的尖峰訊號相當的驅動訊號Vpre，並經由行選擇/驅動電路130，對所選擇的行施加與由突觸後神經元生成的尖峰訊號相當的驅動訊號Vpost。對列施加的驅動訊號Vpre是將由列_正部分驅動器122生成的電壓訊號與由列_負部分驅動器124生成的電壓訊號相加而得的訊號，其對應於電阻變化型記憶元件的設定時的寫入。對行施加的驅動訊號Vpost是將由行_正部分驅動器132生成的電壓訊號與由行_負部分驅動器134生成的電壓訊號相加而得的訊號，其對應於電阻變化型記憶元件的重設時的寫入。
另外，控制器140可包括感測電路，當進行讀出動作時，感測電路感測由列選擇/驅動電路120或行選擇/驅動電路130選擇的列或行的電壓或電流。
輸入/輸出部150例如經由內部資料匯流排而與控制部140連接，並向控制部140提供自外部接收的資料，或者將自控制部140接收的資料輸出至外部。控制部140可自輸入/輸出部150獲得用於向電阻變化型記憶元件MC進行STDP的寫入的資料。
接著，參照圖6中的（A）～（D）對本實施例的STDP的寫入方法進行說明。圖6的（A）是由突觸前神經元生成的電壓訊號Vpre與由突觸後神經元生成的電壓訊號Vpost的原始波形。電壓訊號Vpre包括正的矩形波脈衝Pa、以及陡峭的自負電位緩慢衰減的負三角波脈衝Pb，電壓訊號Vpost包括正的矩形波脈衝Ta、以及陡峭的自負電位緩慢衰減的負三角波脈衝Tb。此處，設為電壓訊號Vpre比電壓訊號Vpost更早地產生（Δt＞0）。
STDP是將電壓訊號Vpre與電壓訊號Vpost之差（Vpost-Vpre）施加至電阻變化型記憶元件的過程。所述差可如式（1）般進行轉換。 Vpost-Vpre=（Ta-Tb）-（Pa-Pb） =（Ta+Pb）-（Pa+TB）…（1） 式（1）中，於使（Ta+Pb）對應於電阻變化型記憶元件的設定寫入的情況下，可使極性與（Ta+Pb）不同的（Pa+Tb）對應於重設寫入。或者，於使（Ta+Pb）對應於重設寫入的情況下，可使（Pa+Tb）對應於設定寫入。於以下的例子中，將（Pa+Tb）設為設定寫入電壓，將（Ta+Pa）設為重設寫入電壓。
圖6的（B）表示將原始的電壓訊號Vpre、電壓訊號Vpost分別轉換為式（1）所示的四個項的狀況。此處應注意，負的三角波脈衝Pb、三角波脈衝Tb被轉換為正的三角波脈衝Pb、三角波脈衝Tb，四個脈衝全部為正。因此，四個脈衝可由利用正電位的四個驅動器分別生成。
圖6的（C）例示了依照式（1）將電壓訊號Vpre的矩形波脈衝Pa與電壓訊號Vpost的三角波脈衝Tb合成而得的驅動訊號Vpre、以及將電壓訊號Vpost的矩形波脈衝Ta與電壓訊號Vpre的三角波脈衝Pb合成而得的驅動訊號Vpost。圖6的（D）例示了對電阻變化型記憶元件施加的電位差Vnet（=Vpost-Vpre）。對電阻變化型記憶元件施加超過設定寫入的臨限值VTSET的脈衝，電阻變化型記憶元件的電導變大，即，突觸的結合強度被強化。再者，雖然此處未示出Δt＜0的情況，但於該情況下，對電阻變化型記憶元件施加超過重設寫入的臨限值VTRESET的脈衝，電阻變化型記憶元件的電導降低，即突觸的結合強度衰減。
圖7表示本實施例的列選擇/驅動電路120及行選擇/驅動電路130中所含的四路驅動器（quad driver）200。四路驅動器200包括以下四個驅動器：列選擇/驅動電路120中所含的列_正部分驅動器122及列_負部分驅動器124、以及行選擇/驅動電路130中所含的行_正部分驅動器132及行_負部分驅動器134。列_正部分驅動器122及列_負部分驅動器124分別生成式（1）的（Pa+Tb）的脈衝訊號，行_正部分驅動器132及行_負部分驅動器134分別生成（Ta+Pb）的脈衝訊號。四個驅動器122、124、132、134生成正的脈衝波形，且全部利用正電位運作，而不利用負電位或負電源。
當向縱橫式陣列110的電阻變化型記憶元件MC進行STDP的寫入時，列選擇/驅動電路120基於來自控制部140的列位址，將列_正部分驅動器122及列_負部分驅動器124連接於所選擇的列線R1，行選擇/驅動電路130基於來自控制部140的行位址，將行_正部分驅動器132及行_負部分驅動器134連接於所選擇的行線C1。
列_正部分驅動器122響應於來自控制部140的賦能訊號OEP而生成矩形波脈衝Pa，列_負部分驅動器124響應於來自控制部140的賦能訊號OET而生成三角波脈衝Tb，利用加法器126對矩形波脈衝Pa與三角波脈衝Tb進行合成，並將所合成的驅動訊號Vpre作為設定寫入電壓而經由列線R1施加至電阻變化型記憶元件MC的一個端子。另外，行_正部分驅動器132響應於來自控制部140的賦能訊號OET而生成矩形波脈衝Ta，行_負部分驅動器134響應於來自控制部140的賦能訊號OEP而生成三角波脈衝Pb，利用加法器136對矩形波脈衝Ta與三角波脈衝Pb進行合成，並將所合成的驅動訊號Vpost作為重設寫入電壓而經由行線C1施加至電阻變化型記憶元件MC的另一個端子。另外，列選擇/驅動電路120使非選擇的列線R2成為浮接（floating）狀態或對非選擇的列線R2施加寫入禁止電壓Vinh，行選擇/驅動電路130使非選擇的行線C2成為浮接狀態或對非選擇的行線C2施加寫入禁止電壓Vinh。
控制部140可經由賦能訊號使四個驅動器分別獨立地運作，並將（Pa+Tb）的驅動訊號Vpre及（Ta+Pb）的驅動訊號Vpost以所期望的時序施加至電阻變化型記憶元件MC。藉此，向電阻變化型記憶元件MC進行STDP的寫入。
如上所述，根據本實施例，藉由針對一個神經元而使用至少四個正電位的驅動器，縱橫式陣列的周邊電路可於不處理負電位的情況下，藉由利用正電位的雙極動作來進行STDP的寫入。藉此，可謀求突觸陣列裝置的低成本化及低電力消耗化。
於所述實施例中，藉由選擇列線及行線來對電阻變化型記憶元件施加驅動訊號Vpre/Vpost，但若縱橫式陣列進一步高積體化或小型化，則於藉由列線及行線的偏壓（bias）而進行的控制中，有與鄰接的電阻變化型記憶元件的隔離不充分之虞。因此，亦可設置用於選擇電阻變化型記憶元件的選擇裝置（選擇器器件）。
選擇裝置例如為存取用電晶體，且電阻變化型記憶元件包括可變電阻元件與電晶體（1T1R）。該情況下，存取用電晶體的閘極與列線（字線）連接，當存取用電晶體導通時，可變電阻元件的一個端子與位元線電性連接，另一個端子與源極線電性連接。當進行STDP的寫入時，例如對位元線施加驅動訊號Vpre，並對源極線施加驅動訊號Vpost。另外，作為選擇裝置，亦可使全部的可變電阻元件與二極體整合，以防止不期望的電流流至非選擇的可變電阻元件。該情況下，二極體具有如下特性：當正向偏壓成為一定以上時，正向地流動電流，當反向偏壓成為一定以上時，反向地流動電流。
於所述實施例中，將尖峰訊號近似成正的矩形波脈衝與負的三角波脈衝，其結果，為了向一個電阻變化型記憶元件進行STDP的寫入而使用了四個正電位的驅動器122、124、132、134，但本發明並非一定限定於此。例如，於將一個尖峰訊號近似為一個正的矩形波脈衝、一個負的矩形波脈衝、以及一個負的三角波脈衝的情況下，對列線施加的驅動訊號Vpre為三個正電位的驅動器的正的脈衝訊號的合成，對行線施加的驅動訊號Vpost為三個正電位的驅動器的正的脈衝訊號的合成。
對本發明的較佳實施形態進行了詳述，但本發明並不限定於特定的實施形態，而是可於申請專利範圍所記載的本發明的主旨的範圍內進行各種變形、變更。
10:列線 100:突觸陣列裝置 110:縱橫式陣列 20:行線 120:列選擇/驅動電路 122:列_正部分驅動器 30:憶阻器 124:列_負部分驅動器 126:加法器 40:縱橫式陣列的一部分 130:行選擇/驅動電 Δt:時間差 132:行_正部分驅動器 134:行_負部分驅動器 136:加法器 140:控制部 150:輸入/輸出部 200:四路驅動器 C1、C2:行線 MC:電阻變化型記憶元件 OET、OEP:賦能訊號 Pa、Ta:矩形波脈衝 Pb、Tb:三角波脈衝 R1、R2:列線 Spre、Spost:尖峰訊號 Vnet:電位差 Vpre、Vpost:電壓訊號/驅動訊號 VTSET、VTRESET:臨限值 Δw:突觸結合強度的變化
圖1是表示縱橫式陣列結構例圖。 圖2是說明向使用了電阻變化型記憶元件的縱橫式陣列進行STDP寫入方法圖。 圖3的（A）～（B）是表示進行STDP的寫入時脈衝波形圖。 圖4是說明STDP學習規則圖。 圖5是表示本發明實施例突觸陣列裝置的一例的框圖。 圖6中的（A）～（D）是說明由本發明實施例提供的向使用了電阻變化型記憶元件的縱橫式陣列進行STDP寫入方法圖。 圖7是表示由本發明實施例提供的四路型寫入電路的結構圖。
110:縱橫式陣列
120:列選擇/驅動電路
122:列_正部分驅動器
124:列_負部分驅動器
126:加法器
130:行選擇/驅動電路
132:行_正部分驅動器
134:行_負部分驅動器
136:加法器
200:四路驅動器
C1、C2:行線
MC:電阻變化型記憶元件
OET、OEP:賦能訊號
Pa、Ta:矩形波脈衝
Pb、Tb:三角波脈衝
R1、R2:列線
Vpre、Vpost:電壓訊號/驅動訊號

Claims (10)

  1. 一種尖峰時序相依可塑性的寫入方法，向使用了雙極型的電阻變化型記憶元件的縱橫式陣列進行所述尖峰時序相依可塑性的寫入，其中，由利用正電位的第一驅動器生成與由突觸前神經元生成的尖峰訊號的正部分相對應的第一電壓訊號，由利用正電位的第二驅動器生成與由突觸後神經元生成的尖峰訊號的負部分相對應的第二電壓訊號，由利用正電位的第三驅動器生成與由所述突觸後神經元生成的尖峰訊號的正部分相對應的第三電壓訊號，由利用正電位的第四驅動器生成與由所述突觸前神經元生成的尖峰訊號的負部分相對應的第四電壓訊號，將所述第一電壓訊號與所述第二電壓訊號相加而得的第一驅動訊號施加至所選擇的電阻變化型記憶元件的一個端子，將所述第三電壓訊號與所述第四電壓訊號相加而得的第二驅動訊號施加至所述所選擇的電阻變化型記憶元件的另一個端子。
  2. 如請求項1所述的寫入方法，其中，所述第一驅動訊號為設定或重設時的寫入電壓，所述第二驅動訊號為重設或設定時的寫入電壓。
  3. 如請求項1所述的寫入方法，其中，所述尖峰時序相依可塑性是由所述突觸前神經元生成的所述尖峰訊號與由所述突觸後神經元生成的所述尖峰訊號的差。
  4. 如請求項1或請求項2所述的寫入方法，其中，所 述第一驅動訊號及所述第二驅動訊號為正的脈衝訊號。
  5. 如請求項4所述的寫入方法，其中，所述第一電壓訊號為正的矩形波脈衝訊號，所述第二電壓訊號為正的三角波脈衝訊號，所述第三電壓訊號為正的矩形波脈衝訊號，所述第四電壓訊號為正的三角波脈衝訊號。
  6. 一種突觸陣列裝置，具有：縱橫式陣列，使用了雙極型的電阻變化型記憶元件；選擇單元，選擇所述縱橫式陣列的電阻變化型記憶元件；以及寫入單元，向所述電阻變化型記憶元件進行尖峰時序相依可塑性的寫入，所述寫入單元包括與所述電阻變化型記憶元件的一個端子連接的正電位的第一驅動器及第二驅動器、以及與另一個端子連接的正電位的第三驅動器及第四驅動器，所述第一驅動器生成與由突觸前神經元生成的尖峰訊號的正部分相對應的第一電壓訊號，所述第二驅動器生成與由突觸後神經元生成的尖峰訊號的負部分相對應的第二電壓訊號，所述第三驅動器生成與由所述突觸後神經元生成的尖峰訊號的正部分相對應的第三電壓訊號，所述第四驅動器生成與由所述突觸前神經元生成的尖峰訊號的負部分相對應的第四電壓訊號，所述寫入單元將所述第一電壓訊號與所述第二電壓訊號相加而得的第一驅動訊號施加至所選擇的電阻變化型記憶元件的一個 端子，將所述第三電壓訊號與所述第四電壓訊號相加而得的第二驅動訊號施加至所述所選擇的電阻變化型記憶元件的另一個端子。
  7. 如請求項6所述的突觸陣列裝置，其中，所述第一驅動訊號為設定或重設時的寫入電壓，所述第二驅動訊號為重設或設定時的寫入電壓。
  8. 如請求項6所述的突觸陣列裝置，其中，所述尖峰時序相依可塑性是由所述突觸前神經元生成的所述尖峰訊號與由所述突觸後神經元生成的所述尖峰訊號的差。
  9. 如請求項6所述的突觸陣列裝置，其中，所述電阻變化型記憶元件包括選擇器器件。
  10. 如請求項9所述的突觸陣列裝置，其中，所述選擇器器件為二極體或電晶體。
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