JP6956191B2 - 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 - Google Patents
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Description
始めに、ニューラルネットワーク演算の基礎理論について説明する。
図6は、実施形態に係る不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路の全体構成を示す図である。本発明のニューラルネットワーク演算回路は、メモリセルアレイ20、ワード線選択回路30、カラムゲート40、判定回路50、書き込み回路60、制御回路70を備えている。
図7A〜図7Cは、実施形態に係る不揮発性半導体記憶素子の回路図、断面図、及び各動作における印加電圧を示す図である。
図1A及び図1Bは、実施形態に係る不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路の詳細構成を示す図である。
図8A及び図8Bは、実施形態に係るニューラルネットワーク演算回路の動作原理を示す計算、及び演算ユニットの動作を示す図である。
前述にて本発明の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路の動作原理について説明した。以下では具体的な実施形態について説明する。
図13A〜図13Dは、第2の実施形態に係るニューラルネットワーク回路の構成、真理値表、結合重み係数の値、及び入力層、隠れ層、出力層の演算動作を示す図である。
以上のように、本発明の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路は、不揮発性半導体記憶素子に流れる電流値を用いてニューラルネットワーク回路の積和演算動作を行う。これにより、従来のデジタル回路で構成される大容量のメモリ回路やレジスタ回路、大規模な乗算回路や累積回路(アキュムレータ回路)、及び複雑な制御回路を搭載することなく、積和演算動作を行うことが可能となるため、ニューラルネットワーク演算回路の低消費電力化、及び半導体集積回路のチップ面積縮小化が可能となる。また、ニューロンの入力データと出力データが0データ、あるいは1データの2値のデジタルデータを取り得るニューラルネットワーク回路であるため、ニューロン間の情報伝達をデジタル伝送することが可能となり、複数のニューロンを用いた大規模なニューラルネットワーク回路の実装が容易となり、大規模なニューラルネットワーク回路の半導体集積化が可能となる。すなわち、本発明の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路は、低消費電力化と大規模集積化を実現することが可能である。
2 隠れ層
3 出力層
10 ニューロン
11 結合重み
20 メモリセルアレイ
30 ワード線選択回路
40 カラムゲート
50 判定回路
60 書き込み回路
70 制御回路
80 半導体基板
81a、81b 拡散領域
82 酸化膜
83 ゲート電極(ワード線)
84a、84b、86、88、92 ビア
85a、85b 第1配線層
87 第2配線層
89 下部電極
90 抵抗変化層
91 上部電極
93 第3配線層
100 電流印加回路
110、111 電流源
120、121 電流発生回路
x0〜xn 入力
w0〜wn、wαp〜wαn 結合重み係数
b バイアス係数
f 活性化関数
y 出力
PU0〜PUn、PU10〜PU13、PU20〜PU23 演算ユニット
PUαp、PUαn 電流印加ユニット
MC メモリセル
T0、T1 セルトランジスタ
RP、RN 抵抗変化素子
Rw、Rw0、Rw1、Rw2 抵抗素子(固定抵抗素子あるいは抵抗変化素子)
YT0、YT1、YT2、YT3 カラムゲートトランジスタ
YTp、YTn スイッチトランジスタ
ST0、ST1、ST2 選択トランジスタ
WT、WT0、WT1、WT2 ロードトランジスタ
DT0、DT1、DT2、DT3、DTα ディスチャージトランジスタ
WL0〜WLn、WLαp、WLαn ワード線
BL0〜BLm ビット線
SL0〜SLm ソース線
YG カラムゲート選択信号
DIS ディスチャージ制御信号
Vbl ビット線電圧
Rpi、Rni 抵抗変化素子の抵抗値
Ipi、Ini 抵抗変化素子に流れる電流値
Claims (22)
- 第1の論理値、あるいは第2の論理値のデータを取り得る複数の入力データと、
前記複数の入力データに各々対応する複数の結合重み係数と、
前記複数の入力データと、対応する前記結合重み係数との積和演算結果に応じて第1の論理値、あるいは第2の論理値の出力データを出力するニューラルネットワーク演算回路であって、
複数のワード線と、
第1のデータ線と、
第2のデータ線と、
第3のデータ線と、
第4のデータ線と、
第1の不揮発性半導体記憶素子と第1のセルトランジスタとの直列接続で構成され、前記第1の不揮発性半導体記憶素子の一端が前記第1のデータ線に、前記第1のセルトランジスタの一端が前記第2のデータ線に、前記第1のセルトランジスタのゲートが前記ワード線に接続され、且つ、第2の不揮発性半導体記憶素子と第2のセルトランジスタとの直列接続で構成され、前記第2の不揮発性半導体記憶素子の一端が前記第3のデータ線に、前記第2のセルトランジスタの一端が前記第4のデータ線に、前記第2のセルトランジスタのゲートが前記ワード線に接続される複数の演算ユニットと、
前記複数のワード線を選択状態あるいは非選択状態とするワード線選択回路と、
前記第1のデータ線と前記第3のデータ線に生じる電圧値あるいは電流値の大小関係を判定して第1の論理値、あるいは第2の論理値のデータを出力する判定回路に接続され、
前記第2のデータ線と前記第4のデータ線は接地電位に接続され、前記第1のデータ線あるいは前記第3のデータ線の少なくとも1本に接続された電流印加回路とを備え、
または、前記第2のデータ線と前記第4のデータ線に生じる電圧値あるいは電流値の大小関係を判定して第1の論理値、あるいは第2の論理値のデータを出力する判定回路に接続され、前記第1のデータ線と前記第3のデータ線は接地電位に接続され、前記第2のデータ線あるいは前記第4のデータ線の少なくとも1本に接続された電流印加回路とを備え、
前記複数の演算ユニットの前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子に複数の結合重み係数を格納し、
前記第1のデータ線、あるいは前記第2のデータ線、あるいは前記第3のデータ線、あるいは前記第4のデータ線の任意の1本に前記電流印加回路から電流を印加することで、任意の結合重み係数を調整する機能を持ち、
前記ワード線選択回路が、前記複数の入力データに応じて前記複数のワード線を選択状態あるいは非選択状態とし、
前記判定回路が出力データを出力する、
不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記電流印加回路は、
第1の電流源の入力が、第1のスイッチトランジスタを介して、前記第1のデータ線あるいは前記第2のデータ線、又は第2のスイッチトランジスタを介して、前記第3のデータ線あるいは前記第4のデータ線の、少なくともどちらか片方に接続される
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記電流印加回路は、
第2の電流源の入力が第1のスイッチトランジスタを介して、前記第1のデータ線あるいは前記第2のデータ線に接続され、
第3の電流源の入力が第2のスイッチトランジスタを介して、前記第3のデータ線あるいは前記第4のデータ線に接続される
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記電流印加回路は、
第1の電流発生回路の一端が第1のスイッチトランジスタを介して、前記第1のデータ線あるいは前記第2のデータ線、又は第2のスイッチトランジスタを介して、前記第3のデータ線あるいは前記第4のデータ線の、少なくともどちらか片方に接続され、
前記第1の電流発生回路のもう一端は接地電位に接続される
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記電流印加回路は、
第2の電流発生回路の一端が第1のスイッチトランジスタを介して、前記第1のデータ線あるいは前記第2のデータ線に接続され、前記第2の電流発生回路のもう一端は接地電位に接続され、
第3の電流発生回路の一旦が第2のスイッチトランジスタを介して、前記第3のデータ線あるいは前記第4のデータ線に接続され、前記第3の電流発生回路のもう一端は接地電位に接続される
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の電流発生回路は、第1の抵抗素子で構成され、
前記第1の抵抗素子の一端が前記第1の電流発生回路の一端に接続され、
前記第1の抵抗素子のもう一端が接地電位に接続される
請求項4記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の電流発生回路は、第1のロードトランジスタで構成され、
前記第1のロードトランジスタの一端が前記第1の電流発生回路の一端に接続され、
前記第1のロードトランジスタのもう一端が接地電位に接続され、
前記第1のロードトランジスタのゲートが第1のロードゲート線に接続された
請求項4記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の電流発生回路は、
第1の抵抗素子と第1の選択トランジスタとの直列接続の構成が、少なくとも1つ以上並列に接続され、
前記第1の抵抗素子の一端が前記第1の電流発生回路の一端に接続され、
前記第1の選択トランジスタの一端が接地電位に接続され、
前記第1の選択トランジスタのゲートが第1の選択ゲート線に接続された
請求項4記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の電流発生回路は、
第1のロードトランジスタと第1の選択トランジスタとの直列接続の構成が、少なくとも1つ以上並列に接続され、
前記第1のロードトランジスタの一端が前記第1の電流発生回路の一端に接続され、
前記第1の選択トランジスタの一端が接地電位に接続され、
前記第1のロードトランジスタのゲートが第1のロードゲート線に接続され、
前記第1の選択トランジスタのゲートが第1の選択ゲート線に接続された
請求項4記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第2、第3の電流発生回路は、第1の抵抗素子と第2の抵抗素子で構成され、
前記第1の抵抗素子の一端が前記第2の電流発生回路の一端に接続され、
前記第2の抵抗素子の一端が前記第3の電流発生回路の一端に接続され、
前記第1の抵抗素子と前記第2の抵抗素子のもう一端が接地電位に接続される
請求項5記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第2、第3の電流発生回路は、第1のロードトランジスタと第2のロードトランジスタで構成され、
前記第1のロードトランジスタの一端が前記第2の電流発生回路の一端に接続され、
前記第2のロードトランジスタの一端が前記第3の電流発生回路の一端に接続され、
前記第1のロードトランジスタと前記第2のロードトランジスタのもう一端が接地電位に接続され、
前記第1のロードトランジスタのゲートが第1のロードゲート線に接続され、
前記第2のロードトランジスタのゲートが第2のロードゲート線に接続された
請求項5記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第2、第3の電流発生回路は、
第1の抵抗素子と第1の選択トランジスタとの直列接続の構成が、少なくとも1つ以上並列に接続され、
前記第1の抵抗素子の一端が前記第2の電流発生回路の一端に接続され、
前記第1の選択トランジスタの一端が接地電位に接続され、
第2の抵抗素子と第2の選択トランジスタとの直列接続の構成が、少なくとも1つ以上並列に接続され、
前記第2の抵抗素子の一端が前記第3の電流発生回路の一旦に接続され、
前記第2の選択トランジスタの一端が接地電位に接続され、
前記第1の選択トランジスタのゲートが第1の選択ゲート線に接続され、
前記第2の選択トランジスタのゲートが第2の選択ゲート線に接続された
請求項5記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第2、第3の電流発生回路は、
第1のロードトランジスタと第1の選択トランジスタとの直列接続の構成が、少なくとも1つ以上並列に接続され、
前記第1のロードトランジスタの一端が前記第2の電流発生回路の一端に接続され、
前記第1の選択トランジスタの一端が接地電位に接続され、
第2のロードトランジスタと第2の選択トランジスタとの直列接続の構成が、少なくとも1つ以上並列に接続され、
前記第2のロードトランジスタの一端が前記第3の電流発生回路の一旦に接続され、
前記第2の選択トランジスタの一端が接地電位に接続され、
前記第1のロードトランジスタのゲートが第1のロードゲート線に接続され、
前記第2のロードトランジスタのゲートが第2のロードゲート線に接続され、
前記第1の選択トランジスタのゲートが第1の選択ゲート線に接続され、
前記第2の選択トランジスタのゲートが第2の選択ゲート線に接続された
請求項5記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記電流印加回路は、
第3の抵抗素子と第3のセルトランジスタとの直列接続で構成され、第3の抵抗素子の一端が前記第1のデータ線に、前記第3のセルトランジスタの一端が前記第2のデータ線に、前記第3のセルトランジスタのゲートが前記ワード線に接続され、且つ、第4の抵抗素子と第4のセルトランジスタとの直列接続で構成され、前記第4の抵抗素子の一端が前記第3のデータ線に、前記第4のセルトランジスタの一端が前記第4のデータ線に、前記第4のセルトランジスタのゲートが前記ワード線に接続される少なくとも1つ以上の電流印加ユニットで構成される
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1、第2の抵抗素子は、
固定抵抗素子、あるいは第3の不揮発性半導体記憶素子で構成される
請求項6、請求項8、請求項10、又は請求項12記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第3の抵抗素子、前記第4の抵抗素子は、
固定抵抗素子、あるいは第3の不揮発性半導体記憶素子で構成される
請求項14記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記複数の演算ユニットの前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子への前記複数の結合重み係数の格納において、
前記結合重み係数が正の値の場合、前記第1の不揮発性半導体記憶素子に流れる電流値が前記結合重み係数の値に比例した電流値となるように、前記第1の不揮発性半導体記憶素子に書き込みを行い、
前記結合重み係数が負の値の場合、前記第2の不揮発性半導体記憶素子に流れる電流値が前記結合重み係数の値に比例した電流値となるように、前記第2の不揮発性半導体記憶素子に書き込みを行う、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記複数の演算ユニットの前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子への前記複数の結合重み係数の格納において、
前記結合重み係数が正の値の場合、前記第1の不揮発性半導体記憶素子に流れる電流値が前記第2の不揮発性半導体記憶素子に流れる電流値よりも大きくなり、且つその電流差が前記結合重み係数の値に比例した電流値となるように、前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子に書き込みを行い、
前記結合重み係数が負の値の場合、前記第2の不揮発性半導体記憶素子に流れる電流値が前記第1の不揮発性半導体記憶素子に流れる電流値よりも大きくなり、且つその電流差が前記結合重み係数の値に比例した電流値となるように、前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子に書き込みを行う、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記ワード線選択回路は、
前記入力データが第1の論理値の場合、対応するワード線を非選択状態とし、
前記入力データが第2の論理値の場合、対応するワード線を選択状態とする、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1のデータ線あるいは前記第2のデータ線に、結合重み係数が正の値である複数の入力データと、対応する正の値の結合重み係数との積和演算結果に対応した電流値が流れ、
前記第3のデータ線あるいは前記第4のデータ線に、結合重み係数が負の値である複数の入力データと、対応する負の値の結合重み係数との積和演算結果に対応した電流値が流れる、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記判定回路は、
前記第1のデータ線あるいは前記第2のデータ線に流れる電流値が前記第3のデータ線あるいは前記第4のデータ線に流れる電流値よりも小さい場合、第1の論理値を出力し、
前記第1のデータ線あるいは前記第2のデータ線に流れる電流値が前記第3のデータ線あるいは前記第4のデータ線に流れる電流値よりも大きい場合、第2の論理値を出力する、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記電流印加回路を前記第1のデータ線あるいは前記第2のデータ線に接続し、電流を印加した場合には、
前記第1のデータ線あるいは前記第2のデータ線に、結合重み係数が正の値である複数の入力データと、対応する正の値の結合重み係数との積和演算結果に対応した電流値と、前記電流印加回路で印加した電流値との和が流れ、
前記電流印加回路を前記第3のデータ線あるいは前記第4のデータ線に接続し、電流を印加した場合には、
前記第3のデータ線あるいは前記第4のデータ線に、結合重み係数が負の値である複数の入力データと、対応する負の値の結合重み係数との積和演算結果に対応した電流値と、前記電流印加回路で印加した電流値との和が流れる
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。
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