CN105404925A - 一种三维神经网络芯片 - Google Patents

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易敬军
陈邦明
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    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means

Abstract

本发明涉及半导体器件制造技术领域，尤其涉及一种三维神经网络芯片。包括，存储单元，所述存储单元采用三维立体式堆叠形成；用以存储权重因子，运算单元，连接所述存储单元，接收所述权重因子，并根据外部输入的数据结合所述权重因子计算形成一计算结果输出。与现有技术相比，本发明的优点是：本申请中，三维神经网络芯片的存储单元采用三维立体式堆叠形成；大大提高了存储单元的存储容量，提高了三维神经网络芯片的集成度，同时降低了存储单元的生产成本。

Description

一种三维神经网络芯片
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种三维神经网络芯片。
背景技术
随着工艺的进步，传统的基于CPU的计算机系统里面，单位面积上的晶体管数目越来越多，单位时间里能完成的计算也越来越多，但这同时出现的问题是单位面积的功耗越来越大，大功耗产生的热引起的速度减小也在越来越严重。人工神经网络则可以解决上述问题的一个方案
人工神经网络是有大量处理单元(人工神经元)及其相互联结所组成，每个处理单元可有许多输入端，但一般仅有一个输出端，而每个输出端又是其他处理单元的输入端，处理单元之间的每个连接都有一个决定其连接强度的“权重”，其值决定处理单元所处的状态以及整个神经网络系统的性能，对于具有不同权重的同一网络结构，所表现出的行为特点往往就不同，权值可通过某种“学习规则”进行修正，权值的这种可塑性是神经网络具有学习、记忆、联想等功能的关键，若某一输入导致神经元兴奋，则相应的连接权值便增加，反之则减少。
如图1所示，现有的神经元模型，包括神经元的多个输入端口1，每个神经元输入的权重因子2，权重输入端3，加法运算单元4，阈值函数运算单元5，输出端6，只有当加法运算单元4的输出结果满足一定的条件的状态下，阈值函数运算单元5进行形成一个有效结果通过输出端6输出。如果m个神经元分别都有n个输入端，那总的权重因子的数目是n*m，在n＝m的时，权重因子远远大于神经元本身的数目，即存储权重因子的存储单元所占用的面积就较大，不利于人工神经网络的集成化。
发明内容
针对现有技术的不足，本发明提供一种集成度较高、且存储能力强的三维神经网络芯片。
本发明的技术目的通过以下技术手段实现：一种三维神经网络芯片，其中：包括，
存储单元，所述存储单元采用三维立体式堆叠形成；用以存储权重因子，
运算单元，连接所述存储单元，接收所述权重因子，并根据外部输入的数据结合所述权重因子计算形成一计算结果输出。
优选地，上述的三维神经网络芯片，其中：所述运算单元采用三维立体式堆叠形成。
优选地，上述的三维神经网络芯片，其中：所述运算单元以所述存储单元为中心沿所述运算单元外围堆叠形成。
优选地，上述的三维神经网络芯片，其中：所述存储单元堆叠设置于所述运算单元上端。
优选地，上述的三维神经网络芯片，其中：所述存储单元采用N型晶体管和P型晶体管通过堆叠形成。
优选地，上述的三维神经网络芯片，其中：所述运算单元采用N型晶体管和P型晶体管通过堆叠形成。
优选地，上述的三维神经网络芯片，其中：所述运算单元预存储有加法运算结果组合，通过一逻辑单元于加法运算结果组合中查询与逻辑条件相匹配的加法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
优选地，上述的三维神经网络芯片，其中：所述运算单元预存储有乘法运算结果组合，通过一逻辑单元于所述乘法运算结果组合中查询与逻辑条件相匹配的所述乘法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
优选地，上述的三维神经网络芯片，其中：所述运算单元预存储有加法运算结果组合和乘法运算结果组合，通过一逻辑单元于加法运算结果组合和乘法运算结果组合中查询与逻辑条件相匹配的加法运算结果、和/或所述乘法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
与现有技术相比，本发明的优点是：
本申请中，三维神经网络芯片的存储单元采用三维立体式堆叠形成；大大提高了存储单元的存储容量，提高了三维神经网络芯片的集成度，同时降低了存储单元的生产成本。
附图说明
图1为现有的神经元模型结构示意图；
图2为本发明中三维神经网络芯片一种实施方式结构示意图；
图3为本发明中三维神经网络芯片一种实施方式结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图2所示，一种三维神经网络芯片，其中：包括，
存储单元10，所述存储单元10采用三维立体式堆叠形成；用以存储权重因子，
运算单元20，连接所述存储单元10，接收所述权重因子，并根据外部输入的数据结合所述权重因子计算形成一计算结果输出。
实施例一
一种神经元模型，包括三维神经网络芯片，复数个输入端口，输入端口连接三维神经网络芯片的运算单元20，输入端口用以接收外部输入的数据，三维神经网络芯片的存储单元10存储每个输入端口的权重因子，运算单元20包括加法计算单元和阈值函数运算单元20，加法计算单元对外部的输入为1的数据结合与所述数据对应的权重因子进行加法运算形成以加法计算结果，当加法计算结果满足一预定值时，对其进行阈值函数计算，形成所述计算结果输出。
本申请中，三维神经网络芯片的存储单元10采用三维立体式堆叠形成；大大提高了存储单元10的存储容量，提高了三维神经网络芯片的集成度，同时降低了存储单元10的生产成本。
作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述运算单元20采用三维立体式堆叠形成。在存储单元10采用三维立体式堆叠形成的基础之上，所述运算单元20也采用三维立体式堆叠形成，大大提高了存储单元10的存储容量，同时也提高了运算单元20的运算效率，进一步提高了三维神经网络芯片的集成度，
继续参考如图2所示，作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述运算单元20以所述存储单元10为中心沿所述运算单元20外围堆叠形成。
如图3所示，，作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述存储单元10堆叠设置于所述运算单元20上端。
作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述存储单元采用N型晶体管和P型晶体管通过堆叠形成。
作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述运算单元采用N型晶体管和P型晶体管通过堆叠形成。
作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述运算单元预存储有加法运算结果组合，通过一逻辑单元于加法运算结果组合中查询与逻辑条件相匹配的加法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。将有限位宽的加法所有可能组合存储在运算单元里面，然后用N型和P型晶体管实现的控制逻辑查询已存储的结果即可完成计算部件的功能。
例如，一个8位二进制数的加法，加法运算结果组合只需要256*256*9或者不到1Mb的存储空间。在实际运算过冲中，先通过逻辑单元于加法运算结果组合获取相应的查询结果，然后对查询结果进行运行形成输出结果。
作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述运算单元预存储有乘法运算结果组合，通过一逻辑单元于所述乘法运算结果组合中查询与逻辑条件相匹配的所述乘法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。将有限位宽的乘法所有可能组合存储在运算单元里面，然后用N型和P型晶体管实现的控制逻辑查询已存储的结果即可完成计算部件的功能。
例如，一个8位二进制数的乘法，加法运算结果组合只需要256*256*16或者1Mb的存储空间。在实际运算过冲中，先通过逻辑单元于加法运算结果组合获取相应的查询结果，然后对查询结果进行运行形成输出结果。
作为进一步优选实施方案，上述的三维神经网络芯片，其中：所述运算单元预存储有加法运算结果组合和乘法运算结果组合，通过一逻辑单元于加法运算结果组合和乘法运算结果组合中查询与逻辑条件相匹配的加法运算结果、和/或所述乘法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种三维神经网络芯片，其特征在于：包括，
存储单元，所述存储单元采用三维立体式堆叠形成，用以存储权重因子；
运算单元，连接所述存储单元，接收所述权重因子，并根据外部输入的数据结合所述权重因子计算形成一计算结果输出。
2.根据权利要求1所述的三维神经网络芯片，其特征在于：所述运算单元采用三维立体式堆叠形成。
3.根据权利要求1所述的三维神经网络芯片，其特征在于：所述运算单元以所述存储单元为中心沿所述运算单元外围堆叠形成。
4.根据权利要求1所述的三维神经网络芯片，其特征在于，所述存储单元堆叠设置于所述运算单元上端。
5.根据权利要求1所述的三维神经网络芯片，其特征在于，所述存储单元采用N型晶体管和P型晶体管通过堆叠形成。
6.根据权利要求1所述的三维神经网络芯片，其特征在于，所述运算单元采用N型晶体管和P型晶体管通过堆叠形成。
7.根据权利要求1所述的三维神经网络芯片，其特征在于，所述运算单元预存储有加法运算结果组合，通过一逻辑单元于加法运算结果组合中查询与逻辑条件相匹配的加法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
8.根据权利要求1所述的三维神经网络芯片，其特征在于，所述运算单元预存储有乘法运算结果组合，通过一逻辑单元于所述乘法运算结果组合中查询与逻辑条件相匹配的所述乘法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
9.根据权利要求1所述的三维神经网络芯片，其特征在于，所述运算单元预存储有加法运算结果组合和乘法运算结果组合，通过一逻辑单元于加法运算结果组合和乘法运算结果组合中查询与逻辑条件相匹配的加法运算结果、和/或所述乘法运算结果并形成查询结果，所述查询结果接合所述权重因子形成所述输出结果。
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