JP7356393B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、ＡＩ（Artificial Intelligence）に用いられる半導体装置に関する。
ＡＩの推論と学習（転移学習）を行うためには、転置行列演算が必要とされる。非特許文献１には、クロスポイント型のＲＲＡＭを用いて転置行列演算を行う方式が示される。クロスポイント型のＲＲＡＭは、抵抗素子のみをメモリセルとする対称型メモリセルを有する。対称型メモリセル（抵抗素子）に流れる電流の大きさは、メモリセルに接続される交差配線の電圧を入れ替えても変わらない。このため、転置行列演算を容易に実現できる。
Ming Cheng, et al., "TIME:A Training-in-memory Architecture for Memristor-based Deep Neural Networks", 2017 54th ACM/EDAC/IEEE Design Automation Conference (DAC)
近年、ＡＩ市場が成長し、クラウドにおける演算負荷や通信負荷等が増加している。また、例えば、生産ラインなどでは、クラウドに、ＡＩの学習で必要とされる機密データをアップデートしたくないといった事情がある。このため、例えば、生産ラインの現場といったエンドポイントにて、学習または一部学習（すなわち、転移学習）を行える仕組みが望まれる。
エンドポイントのインテリジェント化を省電力で実現する方式として、非特許文献１に示されるクロスポイント型のＲＲＡＭを用いる方式が考えられる。しかし、クロスポイント型のＲＲＡＭにおいて、交差配線には、選択メモリセルに限らず非選択メモリセルも接続される。このため、非選択メモリセルへのディスターブ等によって、信頼性を確保することが容易でない。一方、メモリセル内に、抵抗素子に加えて選択トランジスタ等を設けることも考えられる。ただし、この場合、メモリセルの対称性が得られなくなり、転置行列演算を高精度に実現することが困難となる恐れがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、演算メモリを含む。演算メモリは、第１の配線と、第２の配線と、第１の配線に対応する第１の端子と、第２の配線に対応する第２の端子と、非対称型メモリセルと、第１の電圧印加回路と、第２の電圧印加回路と、電圧制御回路とを有する。非対称型メモリセルは、第１の配線と第２の配線との間に接続され、第１の配線の電圧と第２の配線の電圧とを入れ替えた場合に、流れる電流の大きさが異なる特性を有する。第１の電圧印加回路は、第１の配線に、第１の電圧値に定められる第１の電圧を印加する。第２の電圧印加回路は、第２の配線に、第２の電圧値に定められる第２の電圧を印加する。電圧制御回路は、第１の電圧値と第２の電圧値とを定める。ここで、電圧制御回路は、第１の端子からの第１の入力値を受けた第１の場合に、第２の電圧値を固定し、第１の電圧値を、第２の電圧値以上の範囲内で、第１の入力値に対して正の傾きで変化させる。さらに、電圧制御回路は、第２の端子からの第２の入力値を受けた第２の場合に、第１の電圧値を固定し、第２の電圧値を、第１の電圧値以下の範囲内で、第２の入力値に対して負の傾きで変化させる。
一実施の形態の半導体装置を用いることで、非対称型メモリセルであっても、転置行列演算を高精度に実現することが可能になる。
図１は、本発明の一実施の形態による半導体装置の概略構成例を示すブロック図である。 図２は、ＡＩにおける推論動作の一例を説明する概略図である。 図３は、図２のニューラルネットワークを演算メモリに実装した場合の基本構成例を示す概略図である。 図４は、ＡＩにおける学習時の誤差補正演算の一例を説明する概略図である。 図５は、図１において、演算メモリの主要部の概略構成例および動作例を示す概略図である。 図６は、図５における電圧制御回路の詳細な動作例を説明する図である。 図７は、図５の演算メモリが図６の電圧設定テーブルに基づいて動作した場合における電気的特性の検証結果の一例を示す図である。 図８は、図１において、演算メモリの主要部のより詳細な構成例、およびフォワードプロパゲーション（ＦＰ）時の動作例を示す回路図である。 図９は、図８と異なり、バックプロパゲーション（ＢＰ）時の構成例および動作例を示す回路図である。 図１０は、図８における各周辺回路のより詳細な構成例および動作例を示す回路図である。 図１１は、図９における各周辺回路のより詳細な構成例および動作例を示す回路図である。 図１２は、図７における一部の特性を抽出した図である。 図１３は、図６の電圧設定テーブルの図１２の特性に基づく変形例を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
《半導体装置の概略構成》
図１は、本発明の一実施の形態による半導体装置の概略構成例を示すブロック図である。実施の形態の半導体装置は、例えば、１個の半導体チップで構成される。当該半導体装置は、少なくとも演算メモリＰＩＭを備えたマイクロコントローラ、ＳｏＣ（System on Chip）、または単体の半導体記憶装置等である。
その一例として、図１の半導体装置ＤＥＶは、例えば、演算メモリＰＩＭに加えて、ＣＰＵ（Central Processing Unit）またはＧＰＵ（Graphics Processing Unit）、ＲＡＭ（Random Access Memory）、フラッシュメモリＦＭＥＭ、および通信インタフェースＣＩＦ等を備える。これらの各部は、互いにバスＢＳで接続される。演算メモリＰＩＭは、詳細は後述するが、例えば、ＡＩで必要な積和演算を行う機能を有している。
《ＡＩにおける演算メモリ》
図２は、ＡＩにおける推論動作の一例を説明する概略図である。図２には、入力層ＩＬと、中間層ＭＬと、出力層ＯＬとを含む複数層のニューラルネットワークＮＮが示される。図２において、入力層ＩＬには、ｉ個の入力データｘｉが入力される。これに応じて、各入力データｘｉに重み係数ｗｉｊが積和演算されることで、中間層ＭＬには、ｊ個のデータｙｊが生成される。さらに、当該ｊ個のデータｙｊに重み係数ｗｊｋが積和演算されることで、出力層ＯＬには、ｋ個のデータｚｋが生成される。そして、このｋ個のデータｚｋが出力データｏｋとして出力される。
具体例として、中間層ＭＬから出力層ＯＬへデータを伝播する場合を想定する。この場合、中間層ＭＬのデータ（ｙ１，ｙ２，ｙ３）は、列方向に（ｗ１１，ｗ２１，ｗ３１）を含む行列Ｗを用いて積和演算される。このような推論動作は、フォワードプロパゲーション（ＦＰ）と呼ばれる。なお、中間層ＭＬは、１層に限らず複数層であってよい。ここで、このようなニューラルネットワークＮＮは、演算メモリＰＩＭに実装されることが可能である。
図３は、図２のニューラルネットワークを演算メモリに実装した場合の基本構成例を示す概略図である。図３には、図２における中間層ＭＬと出力層ＯＬとの間のニューラルネットワークＮＮの構成例が示される。中間層ＭＬの各データｙ１～ｙ３は、入力となり、３本のビット線ＢＬの各電圧値で表される。一方、出力層ＯＬの各データｚ１～ｚ３は、出力となり、３本のソース線ＳＬの各電流値で表される。そして、重み係数ｗｊｋは、３本のビット線ＢＬと３本のソース線ＳＬの交点にそれぞれ配置されるメモリセルＭＣの電気的特性（例えば、印加電圧に対する電流特性）で表される。
図４は、ＡＩにおける学習時の誤差補正演算の一例を説明する概略図である。学習動作の方式として、バックプロパゲーション（ＢＰ）が広く知られている。バックプロパゲーション（ＢＰ）では、次の処理［Ａ］と処理［Ｂ］とが行われる。処理［Ａ］では、図２のフォワードプロパゲーション（ＦＰ）が行われ、教師データｔｋと出力データｏｋとの差分に基づいて誤差データδｋが算出される。処理［Ｂ］では、算出された誤差データδｋを、フォワードプロパゲーション（ＦＰ）とは逆に、出力層ＯＬから入力層ＩＬに向けて順に伝播させていくことで、各重み係数の補正量が算出される。なお、このような誤差補正演算によって算出された各重み係数の補正量は、別途、各重み係数を実際に更新する際に用いられる。
具体例として、図４に示されるように、入力層ＩＬと中間層ＭＬとの間の重み係数Ｗ１１［１］の補正量を算出する場合を想定する。この場合、誤差データδ１，δ２，δ３を、出力層ＯＬから中間層ＭＬに向けて、それぞれ、重み係数ｗ１１，ｗ１２，ｗ１３を用いて伝播させる必要がある。すなわち、図４に示されるように、誤差データ（δ１，δ２，δ３）を対象に、列方向に（ｗ１１，ｗ１２，ｗ１３）を含む行列ＷＴを用いた積和演算が行われる。なお、誤差データδ１，δ２，δ３は、それぞれ、教師データｔ１，ｔ２，ｔ３と、出力データｏ１，ｏ２，ｏ３との差分に基づいて算出される。
このように、バックプロパゲーション（ＢＰ）では、図３のフォワードプロパゲーション（ＦＰ）の際に用いた行列Ｗとは異なり、当該行列Ｗの転置行列ＷＴを用いた演算が必要となる。ここで、転置行列ＷＴを用いた演算は、図３の演算メモリＰＩＭにおいて、入力と出力とを入れ替えることで実現できる。すなわち、出力層ＯＬの各データｚ１～ｚ３は、出力に代わって入力となり、ソース線ＳＬの各電圧値で表される。一方、中間層ＭＬの各データｙ１～ｙ３は、入力に代わって出力となり、ビット線ＢＬの各電流値で表される。
このように、ニューラルネットワークＮＮを演算メモリＰＩＭに実装することで、行列演算および転置行列演算を高速または低消費電力で実現することが可能になる。すなわち、ＣＰＵやＧＰＵといったプロセッサに代わって、メモリの構成およびメモリセルの電気的特性を利用して演算処理を行えるようになる。
《演算メモリの概略構成および動作》
図５は、図１において、演算メモリの主要部の概略構成例および動作例を示す概略図である。図５には、図２～図４で述べたような、フォワードプロパゲーション（ＦＰ）時とバックプロパゲーション（ＢＰ）時の各動作と、各動作を担う演算メモリＰＩＭの基本構成とが示される。まず、フォワードプロパゲーション（ＦＰ）時における演算メモリＰＩＭの基本構成について説明する。
入力端子（第１の端子）Ｐ１ｉは、ビット線（第１の配線）ＢＬに対応して設けられ、例えば、図２における中間層ＭＬのデータｙｉが入力される。出力端子（第２の端子）Ｐ２ｏは、ソース線（第２の配線）ＳＬに対応して設けられ、例えば、図２における出力層ＯＬのデータｚｋを出力する。ビット線ＢＬとソース線ＳＬは、互い交差する方向に配置される。そして、ビット線ＢＬとソース線ＳＬの交点には、メモリセルＭＣが配置される。
メモリセルＭＣは、この例では、メモリセルトランジスタＭＴおよび選択トランジスタＳＴを備えるフラッシュメモリセルである。メモリセルトランジスタＭＴは、ゲートがコントロールゲート線（第３の配線）ＣＧＬに接続され、しきい値電圧（Ｖｔ）の大きさに基づいて情報を記憶する。すなわち、メモリセルトランジスタＭＴは、しきい値電圧（Ｖｔ）の大きさに基づいて、例えば、図２における重み係数ｗｊｋを記憶する。明細書では、コントロールゲートをＣＧと略す。
一方、選択トランジスタＳＴは、ビット線ＢＬとソース線ＳＬとの間でメモリセルトランジスタＭＴと直列に接続され、ゲートがワード線（第４の配線）ＷＬに接続される。具体的には、選択トランジスタＳＴの一端は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴの一端は、ソース線ＳＬに接続される。選択トランジスタＳＴは、メモリセルＭＣがアクセス対象のメモリセルとなる場合に、ワード線ＷＬを介してオンに制御される。
ビット線ドライバ（第１の電圧印加回路）ＢＤは、ビット線ＢＬに、所定の電圧値に定められるビット線電圧Ｖｂｌを印加する。一方、ソース線ドライバ（第２の電圧印加回路）ＳＤは、ソース線ＳＬに、所定の電圧値に定められるソース線電圧Ｖｓｌを印加する。ここで、当該ビット線ＢＬおよびソース線ＳＬの各電圧値は、電圧制御回路ＶＩＣＴＬによって定められる。
電圧制御回路ＶＩＣＴＬは、入力端子Ｐ１ｉからの入力値（例えば電圧値）ＶｉｎＦを受けた場合に、ソース線ドライバＳＤへ電圧制御信号Ｓｓｌを出力することで、ソース線電圧Ｖｓｌの電圧値を固定する。この状態で、電圧制御回路ＶＩＣＴＬは、ビット線ドライバＢＤへ電圧制御信号Ｓｂｌを出力することで、ビット線電圧Ｖｂｌの電圧値を、ソース線電圧Ｖｓｌの電圧値以上の範囲内で入力値ＶｉｎＦに対して正の傾きで変化させる。すなわち、電圧制御回路ＶＩＣＴＬは、ビット線電圧Ｖｂｌ≧ソース線電圧Ｖｓｌとなるように電圧を制御する。
これにより、ビット線ＢＬからソース線ＳＬの方向へ、ビット線電圧Ｖｂｌ（ひいては入力値ＶｉｎＦ）に応じて変化し、かつメモリセルトランジスタＭＴによって重み付けられた出力電流ＩｏｕｔＦ（ソース線電流Ｉｓｌ）が流れる。ソース線電流検出回路（第２の電流検出回路）ＩＳＤＴは、このソース線ＳＬに流れる出力電流ＩｏｕｔＦを検出し、それを出力値（例えば電圧値）ＶｏｕｔＦに変換して出力端子Ｐ２ｏへ出力する。
次に、バックプロパゲーション（ＢＰ）時における演算メモリＰＩＭの基本構成について説明する。入力端子Ｐ２ｉは、ソース線ＳＬに対応して設けられ、例えば、図４における出力層ＯＬからのデータ（誤差データδｋ）が入力される。出力端子Ｐ１ｏは、ビット線ＢＬに対応して設けられ、例えば、図４において、入力層ＩＬに向けた中間層ＭＬのデータ（誤差データδｗｊ）を出力する。
ここで、電圧制御回路ＶＩＣＴＬは、フォワードプロパゲーション（ＦＰ）時とは反対に、入力端子Ｐ２ｉからの入力値（例えば電圧値）ＶｉｎＢを受けた場合に、ビット線ドライバＢＤへ電圧制御信号Ｓｂｌを出力することで、ビット線電圧Ｖｂｌの電圧値を固定する。この状態で、電圧制御回路ＶＩＣＴＬは、ソース線ドライバＳＤへ電圧制御信号Ｓｓｌを出力することで、ソース線電圧Ｖｓｌの電圧値を、ビット線電圧Ｖｂｌの電圧値以下の範囲内で、入力値ＶｉｎＢに対して負の傾きで変化させる。すなわち、電圧制御回路ＶＩＣＴＬは、バックプロパゲーション（ＢＰ）時においても、フォワードプロパゲーション（ＦＰ）時と同じく、ビット線電圧Ｖｂｌ≧ソース線電圧Ｖｓｌとなるように各電圧を制御する。
これにより、ビット線ＢＬからソース線ＳＬの方向へ、ソース線電圧Ｖｓｌ（ひいては入力値ＶｉｎＢ）に応じて変化し、かつメモリセルトランジスタＭＴによって重み付けられた出力電流ＩｏｕｔＢ（ビット線電流Ｉｂｌ）が流れる。ビット線電流検出回路（第１の電流検出回路）ＩＢＤＴは、このビット線ＢＬに流れる出力電流ＩｏｕｔＦを検出し、それを出力値（例えば電圧値）ＶｏｕｔＢに変換して出力端子Ｐ１ｏへ出力する。
ここで、例えば、非特許文献１に示されるクロスポイント型のＲＲＡＭでは、対称型メモリセルが用いられる。対称型メモリセルは、ビット線ＢＬの電圧とソース線ＳＬの電圧とを入れ替えた場合に、流れる電流の方向が異なるのみで、流れる電流の大きさは同一となる特性を有する。このため、フォワードプロパゲーション（ＦＰ）時とバックプロパゲーション（ＢＰ）時とで、単純に電圧を入れ替えることで、行列演算と転置行列演算とを実現できる。
しかし、例えば、図５に示したようなメモリセル（フラッシュメモリセル）ＭＣは、非対称型メモリセルである。非対称型メモリセルは、ビット線ＢＬの電圧とソース線ＳＬの電圧とを入れ替えた場合に、流れる電流の方向に加えて、流れる電流の大きさも異なる特性を有する。そこで、図５に示されるような方式によって、フォワードプロパゲーション（ＦＰ）時とバックプロパゲーション（ＢＰ）時とで、ビット線ＢＬの電圧とソース線ＳＬの電圧との大小関係が変わらないように制御することが有益となる。
ここで、特に、フラッシュメモリは、例えば、クロスポイント型のＲＲＡＭと比べて、製造プロセス等が成熟している。また、メモリセルＭＣ内に選択トランジスタＳＴを備えることで、クロスポイント型のＲＲＡＭにおける信頼性の問題等も生じない。このため、非対称型メモリセルとしてフラッシュメモリセルを用いることで、コストや信頼性等の観点で有益な効果が得られる。ただし、非対称型メモリセルは、フラッシュメモリセルに限らず、例えば、選択トランジスタおよび抵抗素子を備えたＲＲＡＭメモリセル等であってもよい。
図６は、図５における電圧制御回路の詳細な動作例を説明する図である。電圧制御回路ＶＩＣＴＬは、例えば、図６に示されるような電圧設定テーブルＶＴＢＬを有し、これに基づいて各電圧を定める。電圧設定テーブルＶＴＢＬは、フォワードプロパゲーション（ＦＰ）の入力値Ｖｉｎ（ＶｉｎＦ）と、ビット線電圧Ｖｂｌ、ソース線電圧Ｖｓｌ、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値との対応関係を記憶する。ＣＧ線電圧Ｖｃｇは、ＣＧ線ＣＧＬの電圧であり、ワード線電圧Ｖｗｌは、ワード線ＷＬの電圧である。
この例では、電圧制御回路ＶＩＣＴＬは、フォワードプロパゲーション（ＦＰ）の入力値Ｖｉｎ（ＶｉｎＦ）を受けた場合、ソース線電圧Ｖｓｌの電圧値を０．２Ｖに固定する。そして、電圧制御回路ＶＩＣＴＬは、ビット線電圧Ｖｂｌの電圧値を、０．０～０．６の入力値ＶｉｎＦに応じて、０．２～０．８Ｖで変化させる。この際に、入力値Ｖｉｎ（例えば電圧値［Ｖ］）は、“ビット線電圧Ｖｂｌ－ソース線電圧Ｖｓｌ”に反映される。
また、電圧制御回路ＶＩＣＴＬは、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値を、共にソース線電圧Ｖｓｌ（０．２Ｖ）を基準に一定の電位差（この例では１．０Ｖ）を持つように定める。すなわち、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値は、共に１．２Ｖに定められる。
さらに、電圧設定テーブルＶＴＢＬは、バックプロパゲーション（ＢＰ）の入力値Ｖｉｎ（ＶｉｎＢ）と、ビット線電圧Ｖｂｌ、ソース線電圧Ｖｓｌ、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値との対応関係を記憶する。この例では、電圧制御回路ＶＩＣＴＬは、バックプロパゲーション（ＢＰ）の入力値Ｖｉｎ（ＶｉｎＢ）を受けた場合、ビット線電圧Ｖｂｌの電圧値を０．６Ｖに固定する。そして、電圧制御回路ＶＩＣＴＬは、ソース線電圧Ｖｓｌの電圧値を、０．０～０．６の入力値ＶｉｎＢに応じて、０．６～０．０Ｖで変化させる。
また、電圧制御回路ＶＩＣＴＬは、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値を、共にソース線電圧Ｖｓｌ（０．６～０．０Ｖ）の変化に追従するように定める。この際には、フォワードプロパゲーション（ＦＰ）時と異なり、ソース線電圧Ｖｓｌの変化に伴うバックバイアス効果の変化分が補正される。例えば、ソース線電圧Ｖｓｌの電圧値が０．６Ｖの場合、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値は、１．６Ｖではなく１．７Ｖに定められる。また、ソース線電圧Ｖｓｌの電圧値が０．０Ｖの場合、ＣＧ線電圧Ｖｃｇおよびワード線電圧Ｖｗｌの各電圧値は、１．０Ｖではなく０．９５Ｖに定められる。
なお、電圧制御回路ＶＩＣＴＬは、図６の電圧設定テーブルＶＴＢＬで定められた各入力値Ｖｉｎの間の値が入力された場合には、適宜線形補間を行うことで各電圧値を定める。例えば、フォワードプロパゲーション（ＦＰ）の入力値Ｖｉｎ（ＶｉｎＦ）として０．１を受けた場合、電圧制御回路ＶＩＣＴＬは、ビット線電圧Ｖｂｌの電圧値を０．３Ｖに定めればよい。また、電圧制御回路ＶＩＣＴＬは、このような電圧設定テーブルＶＴＢＬに限らず、例えば、電圧設定テーブルＶＴＢＬに対応する数式等を用いて各電圧値を定めてもよい。
図７は、図５の演算メモリが図６の電圧設定テーブルに基づいて動作した場合における電気的特性の検証結果の一例を示す図である。図７において、横軸は入力値Ｖｉｎ（ＶｉｎＦ，ＶｉｎＢ）［Ｖ］であり、縦軸は出力電流Ｉｏｕｔ（ＩｏｕｔＦ，ＩｏｕｔＢ）［Ａ］である。図７に示されるように、図５の制御方式を用いると共に、図６で述べたようなバックバイアス効果の補正も加えることで、フォワードプロパゲーション（ＦＰ）時とバックプロパゲーション（ＢＰ）時とで同等の特性を実現できる。なお、図７に示されるように、出力電流Ｉｏｕｔ（ひいては重み係数ｗ）は、メモリセルトランジスタＭＴのしきい値電圧（Ｖｔ）が低い場合には大きくなり、しきい値電圧（Ｖｔ）が高い場合には小さくなる。
《演算メモリの詳細》
図８は、図１において、演算メモリの主要部のより詳細な構成例、およびフォワードプロパゲーション（ＦＰ）時の動作例を示す回路図である。図９は、図８と異なり、バックプロパゲーション（ＢＰ）時の構成例および動作例を示す回路図である。図８および図９に示す演算メモリＰＩＭは、メモリアレイＭＡＲＹと、アレイ制御回路ＡＣＴＬと、ビット線制御回路ＢＬＣＴＬと、ソース線制御回路ＳＬＣＴＬと、電圧制御回路ＶＩＣＴＬと、出力制御回路ＶＯＣＴＬとを備える。
メモリアレイＭＡＲＹは、複数のビット線ＢＬｍ（ｍ＝１，２，…）と、複数のソース線ＳＬｎ（ｎ＝１，２，…）と、複数のワード線ＷＬｎＡ，ＷＬｎＢ（ｎ＝１，２，…）と、複数のＣＧ線ＣＧＬｎＡ，ＣＧＬｎＢ（ｎ＝１，２，…）と、複数のメモリセルＭＣｎｍＡ，ＭＣｎｍＢ（ｎ＝１，２，…、ｍ＝１，２，…）とを備える。“ｎ”は、ロウ方向の識別番号を表し、“ｍ”は、ロウ方向と交差するカラム方向の識別番号を表す。
複数のワード線ＷＬｎＡ，ＷＬｎＢ、複数のＣＧ線ＣＧＬｎＡ，ＣＧＬｎＢおよび複数のソース線ＳＬｎは、共に、ロウ方向に並んで配置される。一方、複数のビット線ＢＬｍは、カラム方向に並んで配置される。メモリセルＭＣｎｍＡは、複数のワード線ＷＬｎＡ（またはＣＧ線ＣＧＬｎＡ）と複数のビット線ＢＬｍの交点にそれぞれ配置される。同様に、メモリセルＭＣｎｍＢは、複数のワード線ＷＬｎＢ（またはＣＧ線ＣＧＬｎＢ）と複数のビット線ＢＬｍの交点にそれぞれ配置される。
この例では、隣接して配置される２個のメモリセルＭＣｎｍＡ，ＭＣｎｍＢ（例えばＭＣ１１Ａ，ＭＣ１１Ｂ）は、ソース線ＳＬｎ（ＳＬ１）を共有している。このため、１本のビット線ＢＬｍと、１本のソース線ＳＬｎの交点には、２個のメモリセルＭＣｎｍＡ，ＭＣｎｍＢが配置されることになる。このように、ソース線ＳＬｎを共有することで、演算メモリＰＩＭの集積度を高めることが可能になる。ただし、この場合、例えば、図３において、１個のメモリセルＭＣの代わりに２個のメモリセルＭＣが配置されるような形となる。このため、この２個のメモリセルＭＣを何らかの形で分離する必要がある。
そこで、例えば、複数の中間層ＭＬを含むニューラルネットワークＮＮの場合、２個のメモリセルＭＣｎｍＡ，ＭＣｎｍＢの一方は、ある中間層ＭＬを実装し、２個のメモリセルＭＣｎｍＡ，ＭＣｎｍＢの他方は、別の中間層ＭＬを実装すればよい。このように、対応する層を分け、２個のメモリセルＭＣｎｍＡ，ＭＣｎｍＢに同時にアクセスする必要性を無くすことで、集積度を高めつつ、所望の動作を実現できるようになる。
アレイ制御回路ＡＣＴＬは、複数のワード線ドライバＷＤｎＡ，ＷＤｎＢ（ｎ＝１，２，…）と、複数のＣＧ線ドライバＣＧＤｎＡ，ＣＧＤｎＢ（ｎ＝１，２，…）とを備える。複数のワード線ドライバＷＤｎＡ，ＷＤｎＢは、それぞれ、複数のワード線ＷＬｎＡ，ＷＬｎＢに、ワード線電圧ＶｗｌｎＡ，ＶｗｌｎＢ（ｎ＝１，２，…）を印加する。複数のＣＧ線ドライバＣＧＤｎＡ，ＣＧＤｎＢは、それぞれ、複数のＣＧ線ＣＧＬｎＡ，ＣＧＬｎＢに、ＣＧ線電圧ＶｃｇｎＡ，ＶｃｇｎＢ（ｎ＝１，２，…）を印加する。なお、以降では、ある中間層ＭＬの動作を対象として、前述したように、別の中間層ＭＬで用いられるワード線電圧ＶｗｌｎＢおよびＣＧ線電圧ＶｃｇｎＢは、０Ｖに固定される（ひいては、メモリセルＭＣｎｍＢへのアクセスは行われない）ものとして説明する。
ビット線制御回路ＢＬＣＴＬは、各ビット線ＢＬｍに対応して、図５に示したようなビット線ドライバＢＤｍ（ｍ＝１，２，…）と、ビット線電流検出回路ＩＢＤＴｍ（ｍ＝１，２，…）とを備える。ソース線制御回路ＳＬＣＴＬは、各ソース線ＳＬｎに対応して、図５に示したようなソース線ドライバＳＤｎ（ｎ＝１，２，…）と、ソース線電流検出回路ＩＳＤＴｎ（ｎ＝１，２，…）とを備える。
電圧制御回路ＶＩＣＴＬは、図６に示したような電圧設定テーブルＶＴＢＬを備える。また、電圧制御回路ＶＩＣＴＬには、入力端子Ｐ１１ｉ，Ｐ１２ｉ，…，Ｐ２１ｉ，Ｐ２２ｉ，…からの入力値（Ｖｉｎ）が入力される。入力端子Ｐ１１ｉ，Ｐ１２ｉ，…は、例えば、図２における中間層ＭＬの各ノード（ｙ１，ｙ２，…）にそれぞれ対応する。一方、入力端子Ｐ２１ｉ，Ｐ２２ｉ，…は、例えば、図４における出力層ＯＬの各ノード（ｚ１，ｚ２，…）にそれぞれ対応する。
電圧制御回路ＶＩＣＴＬは、入力端子Ｐ１１ｉ，Ｐ１２ｉ，…からの入力か入力端子Ｐ２１ｉ，Ｐ２２ｉ，…からの入力かに基づいてフォワードプロパゲーション（ＦＰ）かバックプロパゲーション（ＢＰ）かを判別する。そして、電圧制御回路ＶＩＣＴＬは、電圧設定テーブルＶＴＢＬに基づいて、各電圧値を定めるための各電圧制御信号を出力する。具体的には、電圧制御信号Ｓｂｌ１，Ｓｂｌ２，…は、ビット線ドライバＢＤ１，ＢＤ２，…に対して、ビット線電圧Ｖｂｌ１，Ｖｂｌ２，…の電圧値を指示する。
また、電圧制御信号Ｓｗｌ１Ａ，Ｓｗｌ２Ａ，…は、ワード線ドライバＷＤ１Ａ，ＷＤ２Ａ，…に対して、ワード線電圧Ｖｗｌ１Ａ，Ｖｗｌ２Ａ，…の電圧値を指示する。電圧制御信号Ｓｃｇ１Ａ，Ｓｃｇ２Ａ，…は、ＣＧ線ドライバＣＧＤ１Ａ，ＣＧＤ２Ａ，…に対して、ＣＧ線電圧Ｖｃｇ１Ａ，Ｖｃｇ２Ａ，…の電圧値を指示する。電圧制御信号Ｓｓｌ１，Ｓｓｌ２，…は、ソース線ドライバＳＤ１，ＳＤ２，…に対して、ソース線電圧Ｖｓｌ１，Ｖｓｌ２，…の電圧値を指示する。
出力制御回路ＶＯＣＴＬには、ソース線電流検出回路ＩＳＤＴ１，ＩＳＤＴ２，…からの出力値ＶｏｕｔＦ１，ＶｏｕｔＦ２，…と、ビット線電流検出回路ＩＢＤＴ１，ＩＢＤＴ２，…からの出力値ＶｏｕｔＢ１，ＶｏｕｔＢ２，…とが入力される。出力制御回路ＶＯＣＴＬは、電圧制御回路ＶＩＣＴＬからのフォワードプロパゲーション（ＦＰ）かバックプロパゲーション（ＢＰ）かの判別結果に基づいて、出力値ＶｏｕｔＦ１，ＶｏｕｔＦ２，…か出力値ＶｏｕｔＢ１，ＶｏｕｔＢ２，…の一方を選択する。
そして、出力制御回路ＶＯＣＴＬは、選択した出力値を、対応する出力端子Ｐ１１ｏ，Ｐ１２ｏ，…，Ｐ２１ｏ，Ｐ２２ｏ，…へ出力する。出力端子Ｐ１１ｏ，Ｐ１２ｏ，…は、例えば、図４における中間層ＭＬの各ノード（ｙ１，ｙ２，…）にそれぞれ対応する。一方、出力端子Ｐ２１ｏ，Ｐ２２ｏ，…は、例えば、図２における出力層ＯＬの各ノード（ｚ１，ｚ２，…）にそれぞれ対応する。
このような構成において、図８のフォワードプロパゲーション（ＦＰ）時の主要な動作について説明する。ここでは、説明の簡素化のため、ビット線ＢＬおよびソース線ＳＬのそれぞれが２本である場合を想定する。まず、電圧制御回路ＶＩＣＴＬは、入力端子Ｐ１１ｉ，Ｐ１２ｉからの入力値ＶｉｎＦ１，ＶｉｎＦ２に応じて、それぞれ、ビット線電圧Ｖｂｌ１，Ｖｂｌ２を制御する。
これに応じて、ソース線ＳＬ１には、ビット線電圧Ｖｂｌ１とメモリセルＭＣ１１Ａの重み係数とに基づく電流と、ビット線電圧Ｖｂｌ２とメモリセルＭＣ１２Ａの重み係数とに基づく電流とを加算した電流が流れる。ソース線電流検出回路ＩＳＤＴ１は、この加算電流を検出し、電圧値に変換することで出力値ＶｏｕｔＦ１を出力する。同様に、ソース線ＳＬ２には、ビット線電圧Ｖｂｌ１とメモリセルＭＣ２１Ａの重み係数とに基づく電流と、ビット線電圧Ｖｂｌ２とメモリセルＭＣ２２Ａの重み係数とに基づく電流とを加算した電流が流れる。ソース線電流検出回路ＩＳＤＴ２は、この加算電流を検出し、電圧値に変換することで出力値ＶｏｕｔＦ２を出力する。
出力制御回路ＶＯＣＴＬは、この出力値ＶｏｕｔＦ１，ＶｏｕｔＦ２を、それぞれ、出力端子Ｐ２１ｏ，Ｐ２２ｏへ出力する。このように、フォワードプロパゲーション（ＦＰ）時には、入力端子Ｐ１１ｉ，Ｐ１２ｉ（図２の中間層ＭＬの各ノード（ｙ１，ｙ２））からの入力値ＶｉｎＦ１，ＶｉｎＦ２が行列の重み係数を用いて積和演算され、その結果が、出力端子Ｐ２１ｏ，Ｐ２２ｏ（図２の出力層ＯＬの各ノード（ｚ１，ｚ２））へ出力される。
次に、図９のバックプロパゲーション（ＢＰ）時の主要な動作について説明する。ここでも、ビット線ＢＬおよびソース線ＳＬのそれぞれが２本である場合を想定する。まず、電圧制御回路ＶＩＣＴＬは、入力端子Ｐ２１ｉ，Ｐ２２ｉからの入力値ＶｉｎＢ１，ＶｉｎＢ２に応じて、それぞれ、ソース線電圧Ｖｓｌ１，Ｖｓｌ２を制御する。
これに応じて、ビット線ＢＬ１には、ソース線電圧Ｖｓｌ１とメモリセルＭＣ１１Ａの重み係数とに基づく電流と、ソース線電圧Ｖｓｌ２とメモリセルＭＣ２１Ａの重み係数とに基づく電流とを加算した電流が流れる。ビット線電流検出回路ＩＢＤＴ１は、この加算電流を検出し、電圧値に変換することで出力値ＶｏｕｔＢ１を出力する。同様に、ビット線ＢＬ２には、ソース線電圧Ｖｓｌ１とメモリセルＭＣ１２Ａの重み係数とに基づく電流と、ソース線電圧Ｖｓｌ２とメモリセルＭＣ２２Ａの重み係数とに基づく電流とを加算した電流が流れる。ビット線電流検出回路ＩＢＤＴ２は、この加算電流を検出し、電圧値に変換することで出力値ＶｏｕｔＢ２を出力する。
出力制御回路ＶＯＣＴＬは、この出力値ＶｏｕｔＢ１，ＶｏｕｔＢ２を、それぞれ、出力端子Ｐ１１ｏ，Ｐ１２ｏへ出力する。このように、バックプロパゲーション（ＢＰ）時には、入力端子Ｐ２１ｉ，Ｐ２２ｉ（図４の出力層ＯＬの各ノード（ｚ１，ｚ２））からの入力値ＶｉｎＢ１，ＶｉｎＢ２が転置行列の重み係数を用いて積和演算され、その結果が、出力端子Ｐ１１ｏ，Ｐ１２ｏ（図４の中間層ＭＬの各ノード（ｙ１，ｙ２））へ出力される。
ここで、入力端子Ｐ１１ｉ，Ｐ１２ｉ，Ｐ２１ｉ，Ｐ２２ｉは、それぞれ、出力端子Ｐ１１ｏ，Ｐ１２ｏ，Ｐ２１ｏ，Ｐ２２ｏと共通化されてもよい。すなわち、例えば、入力端子Ｐ１１ｉと出力端子Ｐ１１ｏは、入出力端子（Ｐ１１）として共通化されてもよい。この場合、出力制御回路ＶＯＣＴＬは、例えば、図８において、入力と出力とが衝突しないよう、出力端子Ｐ１１ｏ，Ｐ１２ｏをハイインピーダンスに制御すればよい。
図１０は、図８における各周辺回路のより詳細な構成例および動作例を示す回路図である。図１１は、図９における各周辺回路のより詳細な構成例および動作例を示す回路図である。図１０および図１１において、ビット線ドライバＢＤは、駆動トランジスタＴＤ１とアンプ回路ＡＭＰ１とを備える。アンプ回路ＡＭＰ１は、駆動トランジスタＴＤ１の出力電圧値（すなわちビット線電圧Ｖｂｌの電圧値）が電圧制御信号Ｓｂｌで指示される値となるように、駆動トランジスタＴＤ１のゲートを負帰還で制御する。
ビット線電流検出回路ＩＢＤＴは、センストランジスタＴＳ１と、電流センサＩＳＥＮ１とを備える。センストランジスタＴＳ１は、駆動トランジスタＴＤ１とカレントミラー回路を構成する。電流センサＩＳＥＮ１は、例えば、抵抗素子等によってセンストランジスタＴＳ１に流れる電流を検出する。
ソース線ドライバＳＤは、駆動トランジスタＴＤ２とアンプ回路ＡＭＰ２とを備える。アンプ回路ＡＭＰ２は、駆動トランジスタＴＤ２の出力電圧値（すなわちソース線電圧Ｖｓｌの電圧値）が電圧制御信号Ｓｓｌで指示される値となるように、駆動トランジスタＴＤ２のゲートを負帰還で制御する。ソース線電流検出回路ＩＳＤＴは、センストランジスタＴＳ２と、電流センサＩＳＥＮ２とを備える。センストランジスタＴＳ２は、駆動トランジスタＴＤ２とカレントミラー回路を構成する。電流センサＩＳＥＮ２は、例えば、抵抗素子等によってセンストランジスタＴＳ２に流れる電流を検出する。
ワード線ドライバＷＤは、駆動トランジスタＴＤ３とアンプ回路ＡＭＰ３とを備える。アンプ回路ＡＭＰ３は、駆動トランジスタＴＤ３の出力電圧値（すなわちワード線電圧Ｖｗｌの電圧値）が電圧制御信号Ｓｗｌで指示される値となるように、駆動トランジスタＴＤ３のゲートを負帰還で制御する。ＣＧ線ドライバＣＧＤは、駆動トランジスタＴＤ４とアンプ回路ＡＭＰ４を備える。アンプ回路ＡＭＰ４は、駆動トランジスタＴＤ４の出力電圧値（すなわちＣＧ線電圧Ｖｃｇの電圧値）が電圧制御信号Ｓｃｇで指示される値となるように、駆動トランジスタＴＤ４のゲートを負帰還で制御する。
図１０のフォワードプロパゲーション（ＦＰ）時には、ビット線ＢＬに向けて入力値ＶｉｎＦが入力され、ソース線ＳＬに出力電流ＩｏｕｔＦが流れる。電流センサＩＳＥＮ２は、この出力電流ＩｏｕｔＦに応じてセンストランジスタＴＳ２に流れる検出電流ＩｄｅｔＦを検出し、出力値ＶｏｕｔＦを出力する。一方、図１１のバックプロパゲーション（ＢＰ）時には、ソース線ＳＬに向けて入力値ＶｉｎＢが入力され、ビット線ＢＬに出力電流ＩｏｕｔＢが流れる。電流センサＩＳＥＮ１は、この出力電流ＩｏｕｔＢに応じてセンストランジスタＴＳ１に流れる検出電流ＩｄｅｔＢを検出し、出力値ＶｏｕｔＢを出力する。
《電圧設定テーブルの変形例》
図１２は、図７における一部の特性を抽出した図である。例えば、図５におけるメモリセルトランジスタＭＴは、主に線形領域で動作する。ただし、厳密には、図１２に示されるように、電圧と電流の関係は、非線形な特性となり得る。これに伴い、ＡＩからの入力値とＡＩへの出力値との関係も、非線形な特性となり得る。そこで、線形性を保てるように補正を行ってもよい。
図１２の例では、例えば、ＡＩからの入力値（ＡＩ Ｖｉｎ）が０．００，０．２５，０．５０，０．７５，１．００の場合に、ＡＩへの出力値（ＡＩ Ｖｏｕｔ）も同じく０．００，０．２５，０．５０，０．７５，１．００となるように、演算メモリＰＩＭへの入力値Ｖｉｎが補正される。具体的には、ＡＩからの入力値（ＡＩ Ｖｉｎ）が０．００，０．２５，０．５０，０．７５，１．００の場合に、演算メモリＰＩＭへの入力値Ｖｉｎは、０．００，０．０７，０．１４，０．２４，０．４５に補正される。
図１３は、図６の電圧設定テーブルの図１２の特性に基づく変形例を示す図である。電圧制御回路ＶＩＣＴＬは、図１３に示されるような電圧設定テーブルＶＴＢＬ２に基づいて、ＡＩからの入力値（ＡＩ Ｖｉｎ）を演算メモリＰＩＭへの入力値Ｖｉｎに補正する。そして、電圧制御回路ＶＩＣＴＬは、この演算メモリＰＩＭへの入力値Ｖｉｎに基づいて各電圧値を定める。例えば、フォワードプロパゲーション（ＦＰ）時で、ＡＩからの入力値（ＡＩ Ｖｉｎ）が０．２５の場合、演算メモリＰＩＭへの入力値Ｖｉｎは、０．０７に補正される。これに応じて、ビット線電圧Ｖｂｌの電圧値は、ソース線電圧Ｖｓｌの電圧値（０．２０Ｖ）を基準として０．２７Ｖに定められる。
《実施の形態の主要な効果》
以上、実施の形態の半導体装置を用いることで、代表的には、非対称型メモリセルであっても、転置行列演算を高精度に実現することが可能になる。その結果、フラッシュメモリセルを代表とする成熟した設計資産を利用して、ニューラルネットワークを構築できるようになり、コストの低減や信頼性の向上等が図れる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＤ ビット線ドライバ
ＢＬ ビット線
ＣＧＬ コントロールゲート（ＣＧ）線
ＶＴＢＬ 電圧設定テーブル
ＤＥＶ 半導体装置
ＩＢＤＴ ビット線電流検出回路
ＩＳＤＴ ソース線電流検出回路
ＭＣ メモリセル
ＭＴ メモリセルトランジスタ
ＮＮ ニューラルネットワーク
Ｐ１ｉ，Ｐ２ｉ，Ｐ１１ｉ，Ｐ１２ｉ，Ｐ２１ｉ，Ｐ２２ｉ 入力端子
Ｐ１ｏ，Ｐ２ｏ，Ｐ１１ｏ，Ｐ１２ｏ，Ｐ２１ｏ，Ｐ２２ｏ 出力端子
ＰＩＭ 演算メモリ
ＳＤ ソース線ドライバ
ＳＬ ソース線
ＳＴ 選択トランジスタ
ＶＩＣＴＬ 電圧制御回路
ＶｉｎＦ，ＶｉｎＢ 入力値
ＷＬ ワード線

Claims (7)

  1. 演算メモリを含む半導体装置であって、
    前記演算メモリは、
    第１の配線と、
    第２の配線と、
    前記第１の配線に対応する第１の端子と、
    前記第２の配線に対応する第２の端子と
    前記第１の配線と前記第２の配線との間に接続され、前記第１の配線の電圧と前記第２の配線の電圧とを入れ替えた場合に、流れる電流の大きさが異なる特性を有する非対称型メモリセルと、
    前記第１の配線に、第１の電圧値に定められる第１の電圧を印加する第１の電圧印加回路と、
    前記第２の配線に、第２の電圧値に定められる第２の電圧を印加する第２の電圧印加回路と、
    前記第１の電圧値と前記第２の電圧値とを定める電圧制御回路と、
    を有し、
    前記電圧制御回路は、
    前記第１の端子からの第１の入力値を受けた第１の場合に、前記第２の電圧値を固定し、前記第１の電圧値を、前記第２の電圧値以上の範囲内で、前記第１の入力値に対して正の傾きで変化させ、
    前記第２の端子からの第２の入力値を受けた第２の場合に、前記第１の電圧値を固定し、前記第２の電圧値を、前記第１の電圧値以下の範囲内で、前記第２の入力値に対して負の傾きで変化させ、
    前記非対称型メモリセルは、
    ゲートが第３の配線に接続され、しきい値電圧の大きさに基づいて情報を記憶するメモリセルトランジスタと、
    前記第１の配線と前記第２の配線との間で前記メモリセルトランジスタと直列に接続され、ゲートが第４の配線に接続される選択トランジスタと、
    を有する、
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１の場合に、前記第２の配線に流れる電流を検出する第２の電流検出回路と、
    前記第２の場合に、前記第１の配線に流れる電流を検出する第１の電流検出回路と、
    を更に有する、
    半導体装置。
  3. 請求項１記載の半導体装置において、
    前記電圧制御回路は、
    前記第１の場合に、前記第３の配線の電圧値と前記第４の配線の電圧値とを固定し、
    前記第２の場合に、前記第３の配線の電圧値と前記第４の配線の電圧値とを、共に、前記第２の入力値に応じて変化させる、
    半導体装置。
  4. 請求項１記載の半導体装置において、
    前記電圧制御回路は、電圧設定テーブルを有し、
    前記電圧設定テーブルは、
    前記第１の入力値と、前記第１の電圧値、前記第２の電圧値、前記第３の配線の電圧値および前記第４の配線の電圧値との対応関係と、
    前記第２の入力値と、前記第１の電圧値、前記第２の電圧値、前記第３の配線の電圧値および前記第４の配線の電圧値との対応関係と、
    を予め記憶している、
    半導体装置。
  5. 請求項１記載の半導体装置において、
    前記演算メモリは、ニューラルネットワークを実装する、
    半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１の配線は、第１の方向に並んで複数配置され、
    前記第２の配線は、前記第１の方向と交差する第２の方向に並んで複数配置され、
    前記非対称型メモリセルは、前記複数の第１の配線と前記複数の第２の配線の交点に配置される、
    半導体装置。
  7. 請求項６記載の半導体装置において、
    前記演算メモリは、第１の層および第２の層を含む複数層の前記ニューラルネットワークを実装し、
    隣接して配置される２個の前記非対称型メモリセルは、前記第２の配線を共有しており、
    前記２個の前記非対称型メモリセルの一方は、前記第１の層を実装し、
    前記２個の前記非対称型メモリセルの他方は、前記第２の層を実装する、
    半導体装置。
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