JP7356393B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の一実施の形態による半導体装置の概略構成例を示すブロック図である。実施の形態の半導体装置は、例えば、1個の半導体チップで構成される。当該半導体装置は、少なくとも演算メモリPIMを備えたマイクロコントローラ、SoC(System on Chip)、または単体の半導体記憶装置等である。
図2は、AIにおける推論動作の一例を説明する概略図である。図2には、入力層ILと、中間層MLと、出力層OLとを含む複数層のニューラルネットワークNNが示される。図2において、入力層ILには、i個の入力データxiが入力される。これに応じて、各入力データxiに重み係数wijが積和演算されることで、中間層MLには、j個のデータyjが生成される。さらに、当該j個のデータyjに重み係数wjkが積和演算されることで、出力層OLには、k個のデータzkが生成される。そして、このk個のデータzkが出力データokとして出力される。
図5は、図1において、演算メモリの主要部の概略構成例および動作例を示す概略図である。図5には、図2~図4で述べたような、フォワードプロパゲーション(FP)時とバックプロパゲーション(BP)時の各動作と、各動作を担う演算メモリPIMの基本構成とが示される。まず、フォワードプロパゲーション(FP)時における演算メモリPIMの基本構成について説明する。
図8は、図1において、演算メモリの主要部のより詳細な構成例、およびフォワードプロパゲーション(FP)時の動作例を示す回路図である。図9は、図8と異なり、バックプロパゲーション(BP)時の構成例および動作例を示す回路図である。図8および図9に示す演算メモリPIMは、メモリアレイMARYと、アレイ制御回路ACTLと、ビット線制御回路BLCTLと、ソース線制御回路SLCTLと、電圧制御回路VICTLと、出力制御回路VOCTLとを備える。
図12は、図7における一部の特性を抽出した図である。例えば、図5におけるメモリセルトランジスタMTは、主に線形領域で動作する。ただし、厳密には、図12に示されるように、電圧と電流の関係は、非線形な特性となり得る。これに伴い、AIからの入力値とAIへの出力値との関係も、非線形な特性となり得る。そこで、線形性を保てるように補正を行ってもよい。
以上、実施の形態の半導体装置を用いることで、代表的には、非対称型メモリセルであっても、転置行列演算を高精度に実現することが可能になる。その結果、フラッシュメモリセルを代表とする成熟した設計資産を利用して、ニューラルネットワークを構築できるようになり、コストの低減や信頼性の向上等が図れる。
BL ビット線
CGL コントロールゲート(CG)線
VTBL 電圧設定テーブル
DEV 半導体装置
IBDT ビット線電流検出回路
ISDT ソース線電流検出回路
MC メモリセル
MT メモリセルトランジスタ
NN ニューラルネットワーク
P1i,P2i,P11i,P12i,P21i,P22i 入力端子
P1o,P2o,P11o,P12o,P21o,P22o 出力端子
PIM 演算メモリ
SD ソース線ドライバ
SL ソース線
ST 選択トランジスタ
VICTL 電圧制御回路
VinF,VinB 入力値
WL ワード線
Claims (7)
- 演算メモリを含む半導体装置であって、
前記演算メモリは、
第1の配線と、
第2の配線と、
前記第1の配線に対応する第1の端子と、
前記第2の配線に対応する第2の端子と
前記第1の配線と前記第2の配線との間に接続され、前記第1の配線の電圧と前記第2の配線の電圧とを入れ替えた場合に、流れる電流の大きさが異なる特性を有する非対称型メモリセルと、
前記第1の配線に、第1の電圧値に定められる第1の電圧を印加する第1の電圧印加回路と、
前記第2の配線に、第2の電圧値に定められる第2の電圧を印加する第2の電圧印加回路と、
前記第1の電圧値と前記第2の電圧値とを定める電圧制御回路と、
を有し、
前記電圧制御回路は、
前記第1の端子からの第1の入力値を受けた第1の場合に、前記第2の電圧値を固定し、前記第1の電圧値を、前記第2の電圧値以上の範囲内で、前記第1の入力値に対して正の傾きで変化させ、
前記第2の端子からの第2の入力値を受けた第2の場合に、前記第1の電圧値を固定し、前記第2の電圧値を、前記第1の電圧値以下の範囲内で、前記第2の入力値に対して負の傾きで変化させ、
前記非対称型メモリセルは、
ゲートが第3の配線に接続され、しきい値電圧の大きさに基づいて情報を記憶するメモリセルトランジスタと、
前記第1の配線と前記第2の配線との間で前記メモリセルトランジスタと直列に接続され、ゲートが第4の配線に接続される選択トランジスタと、
を有する、
半導体装置。 - 請求項1記載の半導体装置において、
前記第1の場合に、前記第2の配線に流れる電流を検出する第2の電流検出回路と、
前記第2の場合に、前記第1の配線に流れる電流を検出する第1の電流検出回路と、
を更に有する、
半導体装置。 - 請求項1記載の半導体装置において、
前記電圧制御回路は、
前記第1の場合に、前記第3の配線の電圧値と前記第4の配線の電圧値とを固定し、
前記第2の場合に、前記第3の配線の電圧値と前記第4の配線の電圧値とを、共に、前記第2の入力値に応じて変化させる、
半導体装置。 - 請求項1記載の半導体装置において、
前記電圧制御回路は、電圧設定テーブルを有し、
前記電圧設定テーブルは、
前記第1の入力値と、前記第1の電圧値、前記第2の電圧値、前記第3の配線の電圧値および前記第4の配線の電圧値との対応関係と、
前記第2の入力値と、前記第1の電圧値、前記第2の電圧値、前記第3の配線の電圧値および前記第4の配線の電圧値との対応関係と、
を予め記憶している、
半導体装置。 - 請求項1記載の半導体装置において、
前記演算メモリは、ニューラルネットワークを実装する、
半導体装置。 - 請求項5記載の半導体装置において、
前記第1の配線は、第1の方向に並んで複数配置され、
前記第2の配線は、前記第1の方向と交差する第2の方向に並んで複数配置され、
前記非対称型メモリセルは、前記複数の第1の配線と前記複数の第2の配線の交点に配置される、
半導体装置。 - 請求項6記載の半導体装置において、
前記演算メモリは、第1の層および第2の層を含む複数層の前記ニューラルネットワークを実装し、
隣接して配置される2個の前記非対称型メモリセルは、前記第2の配線を共有しており、
前記2個の前記非対称型メモリセルの一方は、前記第1の層を実装し、
前記2個の前記非対称型メモリセルの他方は、前記第2の層を実装する、
半導体装置。
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JP2020070703A Active JP7356393B2 (ja) | 2020-04-10 | 2020-04-10 | 半導体装置 |
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WO2019049842A1 (ja) | 2017-09-07 | 2019-03-14 | パナソニック株式会社 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
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- 2020-04-10 JP JP2020070703A patent/JP7356393B2/ja active Active
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