CN1212622C

CN1212622C - 介层码掩膜只读存储器电路

Info

Publication number: CN1212622C
Application number: CN 01110107
Authority: CN
Inventors: 郑一民
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2005-07-27
Anticipated expiration: 2021-03-23
Also published as: CN1377043A

Abstract

本发明提供一种介层码掩膜只读存储器的存储单元数组电路，包括一晶体管数组、多数字元线及多数字元线。其中，同列的晶体管以漏极与源极连接的方式串连，而首行晶体管的源极及末行晶体管的漏极均连接至一电位。每一位线选择性地连接同行晶体管的漏极。每一字符线连接同列晶体管的栅极。由于在此电路中，晶体管均位于两位线之间而使在制作内存时所需的面积减小。

Description

介层码掩膜只读存储器电路

本发明涉及一种掩膜只读存储器，特别有关于一种使用介层码(Via Code)且同时使内存电路规模缩小的掩膜只读存储器的存储单元数组。

掩膜只读存储器(Mask ROM)是一最基本的只读存储器，是利用一光罩来决定其存储单元数组中的晶体管连接状态，达到储存数据的目的。所以不需因产品的改变而将其生产工艺做大幅的修改，仅需更换光罩而非常适合大量生产。其中为人所熟知的是一种并联式的掩膜只读存储器(NOR Type Mask ROM)。

图1是一旧式的并联式罩幕只读存储器电路的方块图。其中以使用一4×4的存储单元数组为例，该内存包括一接收列地址值104的列地址译码器101、一接收行地址值105并输出一输出值106的行地址译码器102、一内含16个晶体管111~144，且具有四条连接至行地址译码器102的，位线C1~C4及四条连接至列地址译码器101的，字符线R1~R4的存储单元数组103。该存储单元数组103是利用填入介层的方式，将位线C1~C4与晶体管111~144连接，其预设的连接配置如图1所示，其中圆黑点代表连接点而没有圆黑点的部份代表未连接。另外每一个晶体管除了与位线C1~C4及字符线R1~R4连接之外，尚与一代表低电位「0」的直流电压VSS(图未显示)连接。

图1的存储体操作如下。在初始状态下，该内存所有的晶体管均为关闭状态，所以字符线R1~R4的电压值是低于开启其所连接的晶体管所需的电压值，且位线C1~C4在初始状态下是处于高电位状态「1」。首先列地址译码器101接收一列地址值104并将其译码，再依据译码的结果，从字符线R1~R4中择一提高其电压而使所有与此被选择字符线连接的晶体管开启。当R1是被选择的字符线时，便具有一电压值使晶体管111~114开启。此时，由于位线C1、C3、C4与晶体管111、113、114连接，所以C1、C2、C3、C4的值在R1被选择时，分别为0、1、0、0。当R2是被选择的字符线时，便具有一电压值使晶体管121~124开启。此时由于位线C1、C3与晶体管121、123连接，所以C1、C2、C3、C4的值在R2被选择时，分别为0、1、0、1。当R3是被选择的字符线时，便具有一电压值使晶体管131~134开启。此时由于位线C2、C4与晶体管132、134连接，所以C1、C2、C3、C4的值在R3被选择时分别为1、0、1、0。当R4是被选择的字符线时，便具有一电压值使晶体管141~144开启。此时由于位线C1、C2、C3、C4与晶体管141、142、143、144连接，所以C1、C2、C3、C4的值在R4被选择时分别为0、0、0、0。

接着，行地址译码器102接收一行地址值105，并依据此值从位线C1~C4中择一将其输出为输出值106。所以依据列地址值104的不同，行地址译码器102分别可以依据行地址值105的不同，而从(0、1、0、0)、(0、1、0、1)、(1、0、1、0)及(0、0、0、0)四组共16个值中择一输出为输出值106。因此，图1中的电路是一可以储存16位的并联式掩膜只读存储器。

一般来说，掩膜只读存储器，用来决定位线，与一晶体管是否作用的填码方式有两种，它们分别为埋入码(Burried P⁺ Code)及介层码(Via Code)。其中由于埋入码的位置位于做为存储单元的MOS的多晶硅栅极的正下方，所以无论是它的源极，或漏极均可与相邻的MOS共享。但是，若是以介层码做为填码方式，由于，其位置是位于MOS的漏极端，而造成漏极无法与相邻的MOS共享，所以必需将其分开。因此，造成在使用介层码，来设计并联式罩幕只读存储器时所需的电路面积会较使用埋入码所需的电路面积来得大。

为了解决上述的问题，本发明的目的是提供一种介层码掩膜只读存储器电路，该掩膜只读存储器，在使用介层码来决定其位线与晶体管的连接状态时，依然能够保持较小的电路面积。

本发明的目的可以通过以下措施来达到：

一种介层码掩膜只读存储器的存储单元数组电路，包括：

一晶体管数组，同列的晶体管以漏极与源极连接的方式串连，其中首行晶体管的源极及末行晶体管的漏极均连接至一电位；

多数字元线，每一位线选择性地连接同行晶体管的漏极；

多数字元线，每一字符线连接同列晶体管的栅极。

本发明还提供一种介层码掩膜只读存储器电路，包括：

一存储单元数组，包括：

多数字元线，每一字符线连接同列晶体管的栅极；

多数字元线，每一位线选择性地连接同行晶体管的漏极；

一列地址译码器，连接至这些字符线，接收一列地址值，而选择性地使一行晶体管导通；以及

一行地址译码器，连接至这些位线，接收一行地址值，而选择性地输出一位线上的电位。

因此，换言之，本发明是提供了一种介层码掩膜只读存储器的存储单元数组电路，包括一晶体管数组、多数字元线及多数字元线。其中，同列的晶体管以漏极与源极连接的方式串连，首行晶体管的源极及末行晶体管的漏极均连接至一电位。每一位线选择性地连接同行晶体管的漏极。每一字符线连接同列晶体管的栅极。

其中，该电位为零，即直接接地。这些位线与晶体管漏极的连接，是利用填入一介层而达成。

本发明亦提供了一种介层码掩膜只读存储器电路，包括：一上述本发明的存储单元数组，一行地址译码器及一列地址译码器。列地址译码器连接至该些字符线，接收一列地址值，而选择性地使一行晶体管导通。行地址译码器则连接至这些位线，接收一行地址值，而选择性地输出一位线上的电位。

其中，该电位为零，即直接接地。这些位线与晶体管漏极的连接是利用填入一介层而达成。

由于这种存储单元数组的电路配置利用了位线间必需留下的空隙来放置晶体管，所以不需要为了建置晶体管而额外再增加电路面积，也省去了地线。因此本发明减小了所需使用的电路面积。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图简单说明

图1是一旧式的并联式罩幕只读存储器的电路图。

图2是一本发明的实施例中的掩膜只读存储器的电路图。

图号说明

111~114、211~245：晶体管；

101、201：列地址译码器；

102、202：行地址译码器；

103：旧式存储单元数组；

203：本发明的存储单元数组；

104、204：列地址值；

105、205：行地址值；

106、206：输出值。

实施例

图2是本发明的掩膜只读存储器电路的方块图。它是具有与图1中的内存同样存储功能与内容的内存，唯一与图1中的内存不同的是，图2中的内存使用了一个同样为4×4但其内部晶体管配置方式不同的存储单元数组。图2中的内存包括一接收列地址值204的列地址译码器201、一接收行地址值205并输出一输出值206的行地址译码器202、一内含20个晶体管211~245，且具有四条连接至行地址译码器202的位线R1~R4，及四条连接至列地址译码器201的字符线C1~C4的存储单元数组203。在存储单元数组203中，同一列的晶体管(如211~215)以漏极与源极相互连接的方式串接成一列，而为首的晶体管(如晶体管211)的源极是连接至一代表低电位「0」的直流电压VSS(图未显示)且尾端的晶体管(如晶体管215)的漏极亦与直流电压VSS连接。位线C1~C4是位于两相邻行的晶体管间，其预设的连接配置是与图1相同，且，利用填入介层的方式达成连接。所以图2中所使用的介层码亦与图1中所使用的相同。

图2的存储体操作如下。在初始状态下，该内存中所有的晶体管均为关闭状态，所以字符线R1~R4的电压值是低于开启其所连接的晶体管所需的电压值，且位线C1~C4在初始状态下是处于高电位状态「1」。首先列地址译码器201接收一列地址值204并将其译码，再依据译码的结果在字符线R1~R4中，选择一个提高其电压而使所有与此被选择字符线连接的晶体管开启，结果使得整列晶体管的漏极与源极的电压值均为VSS而全部处于低电位状态「0」。因此，当R1是被选择的字符线时，其便具有一电压值使晶体管211~215开启。此时由于位线C1、C3、C4与此列晶体管有连接点，所以C1、C2、C3、C4的值在R1被选择时分别为0、1、0、0。当R2是被选择的字符线时，其便具有一电压值使晶体管221~225开启。此时由于位线C1、C3与此列晶体管有连接点，所以C1、C2、C3、C4的值在R2被选择时分别为0、1、0、1。当R3是被选择的字符线时，便具有一电压值使晶体管231~235开启。此时由于位线C2、C4与此列晶体管有连接点，所以C1、C2、C3、C4的值在R3被选择时分别为1、0、1、0。当R4是被选择的字符线时，便具有一电压值，使晶体管241~245开启。此时，由于位线C1、C2、C3、C4与此列晶体管有连接点，所以C1、C2、C3、C4的值在R4被选择时分别为0、0、0、0。

接着，行地址译码器202接收一行地址值205，并依据此值从位线C1~C4中择一将其输出为输出值206。所以依据列地址值204的不同，行地址译码器202分别可以依据行地址值205的不同从(0、1、0、0)、(0、1、0、1)、(1、0、1、0)及(0、0、0、0)四组共16个值中择一输出为输出值206。因此，图2中的电路是一依据本发明，可以储存16位的掩膜只读存储器。

由以上的说明可以看出本发明的有益效果在于，在使用同样的介层码的情况下，虽然图2中内存的存储单元数组的电路配置与图1中内存使用的不同，但其结果却与图1中的内存相同。另外，由于图2内存的存储单元数组的电路配置在内存电路制作时，是将晶体管置于位线之间，而且位线间的空隙是无法省去的，也就是说，这种电路配置利用了位线间必需留下的空隙来放置晶体管，因而不需要为了晶体管而额外再增加电路面积。至于图2的存储单元数组较图1的存储单元数组多出了一行晶体管的问题，在存储单元数组庞大时，其因上述原因而节省的面积远较因多出一行晶体管所需的面积大，所以并不会造成电路面积的增加。因此本发明提供了一种掩膜只读存储器，可使用与旧式并联式掩膜只读存储器同样的介层码来制作，且依然能够保持较小的电路面积。

本发明虽已以一较佳实施例披露如上，但其并非用以限制本发明。任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可做少量的更动与润饰。因此本发明的保护范围当视权利要求并结合说明书与附图的范围所界定者为准。

Claims

1.一种介层码掩膜只读存储器的存储单元数组电路，其特征是：包括：

多数字元线，每一位线选择性地连接同行晶体管的漏极；

多数字元线，每一字符线连接同列晶体管的栅极；

其中这些位线与晶体管漏极的连接是利用填入一介层而达成。

2.如权利要求1所述的介层码掩膜只读存储器的存储单元数组电路，其特征是：该电位为接地电位。

3.一种介层码掩膜只读存储器电路，其特征是：包括：一存储单元数组，包括：

多数字元线，每一字符线连接同列晶体管的栅极；

多数字元线，每一位线选择性地连接同行晶体管的漏极；

一行地址译码器，连接至这些位线，接收一行地址值，而选择性地输出一位线上的电位；

4.如权利要求3所述的介层码掩膜只读存储器电路，其特征是：该电位为接地电位。