CN1175775A

CN1175775A - 虚地结构的矩阵存储器

Info

Publication number: CN1175775A
Application number: CN97115480.5A
Authority: CN
Inventors: R·特韦斯; P·W·巴瑟; M·波尔夫; D·施密特－兰德西德尔
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-08-01
Filing date: 1997-07-31
Publication date: 1998-03-11
Also published as: JPH1069794A; US5831892A; DE19631169A1; EP0825613A3; EP0825613A2; DE19631169C2; TW335493B

Abstract

具有改善的虚地结构和分析电路的矩阵存储器,在读过程中,可以从中通过位线同时读出二个相邻的存储单元(Z_n,k)的信息内容。每一个预先规定用于读的位线(BL_n)和二个各自行内的相邻的场效应晶体管的漏极端口相连接。源极端口被置于两个不同电位中的某一个上。根据情况,在选择了相关字线的情况下,导通一些场效应晶体管,在位线上获得不同的合成电位,在分析电路中被转换成二进制信号,它代表了被读出的信息。

Description

虚地结构的矩阵存储器

在ROM结构中，通过真实的存储单元的尺寸和通过引线到存储单元的所需空间确定存储单元区域的所需面积，存储单元可以被制成掩膜程序化的晶体管，浮动门单元或者相似的。为了在预先确定单元尺寸的情况下，每个芯片晶面获得增加的存储容量，必须降低引线的所需面积。通过单元区域的所谓虚地结构来实现这个情况，正例如在B.Eitan etal的发表中，在IEEE Electron Device Letters 12中，450～452页(1991)；在IEDM91中的311～314页(1991)，和在1993年VLSITSA中336～338页(1993)描述的。根据诸如在附图6a介绍的示意图中的这种编排，存储晶体管的源极和漏极端位于共同使用的位线(BLn)上。在与图6b的示意图相符合的常规编排中，漏极端位于一个位线上，而源极端位于接地地线上。除其他因素外，读过程的速度主要是通过在存储单元区域的内部实现控制，并且它确定标准的时间常数。阅读存取的持续时间是重要参数之一，它描述一个存储器的品质。为了提高读速度，到目前为止主要采取这样的措施，即，降低存储单元的寄生电容和电阻，或者提高存储晶体管的电流驱动能力。

本发明的任务是，给出一个矩阵存储器，它在原理上能实现缩短读过程的持续时间。

此任务通过具有权利要求1特征的矩阵存储器解决。其它的布置由从属权利要求得出。

在按照本发明的矩阵存储器中，预先规定一个读出线路，它可能在一个读过程期间，通过一个位线同时分析二个相邻存储单元的信息内容。与此同时通过这个位线，读出被选择字线上的二个相关存储单元的共同节点。这个存储单元如此设计，以致在选择了附属字线的情况下，根据情况，无论存储在单元中的是逻辑“0”还“1”，这个存储单元都被接入。哪一个状态理解为“0”或“1”，这在原则上是可自由决定的。在下面的说明中和在权利要求中，在加上合适的电位情况下，通过附属字线被接入的单元赋予信息“0”。

在原理上，一个这样的单元通过一个可以控制的电阻得出，正如通过一个场效应晶体管实现这个电阻，如果在第三端口上加上一个适合的电位，这个电阻值大范围地降低，则在这个电阻第一端口和第二端口之间的一个现存的电位差得到平衡。如果在一个单元内，不存在这样的电阻，或者这个电阻的值没有或没有大范围地降低，则至少在预先规定用于读过程的持续时间保持期间，在第一端口和第二端口上存在的电位差保持不变。此单元的这个信息相当于预先分配在此的一个“1”。如果一个预先规定用于读出的位线和两个在同一单元内相邻的这样电阻的第一端口相连接，并且这些电阻的每个第二端口位于两个彼此不同电压的某一个上，那么在选择连接到这二个电阻的字线情况下，按为此而存在的信息，获得位线上的有区别的合成电位。因此，通过这个位线上当时的电位同时给出二个存储单元的信息。

下面借助附图1至6详细说明本发明的矩阵存储器的结构和工作原理。

图1示出了一个被选择的实施例的示意图，

图2和3示出了用于确定线路中产生电压的图表，

图4和5以示意图形式示出了分析电路，

图6a和6b示出了在开头时说明的技术情况的编排。

在图1的存储单元编排中，编排的列是从左到右上升编号的，编排的行是从上到下上升编号的。此外，一个这样的编排可以在存储单元区域一个任意面上，以一个任意数字开始。用Z_n，k的形式标明存储单元，同时，第一个下标(n)标明列的号码或者一个相邻的位线BL_n，第二个下标(k)标明行的号码或者一个相邻的字线WL_k。在一行中的相邻存储单元Z_n，k和Z_n+1，k的信息应当通过共同位线BL_n读出。如果不存在存储晶体管，或者存在的场效应晶体管具有一个非常高的、通过电路的工作电位(此处为正)V_DD而导通的阈值电压，那么存储单元的信息应当相应于逻辑“1”。如果完全存在场效应晶体管，或者用区别于其它晶体管的形式表明一个低的阈值电压，那么存储单元的信息应当相应于逻辑“0”。第一种上述的可能性涉及例如掩膜程序化的ROM，第二种可能性涉及例如EPROM和掩膜程序化的ROM的变化类型。在图1示出的实施例中，实现的总是第二种可能性。

存储单元Z_n，k的信息内容在下面用二元变量Z_n，k表明，它具有0或1的值。在被描述的实施例中，借助一个高的电位代表“1”，这个电位在这里和全部线路的正工作电位VDD是相等的。借助一个低电位代表“0”，这个电位在这里和全部线路的接地地线电位是相等的。

当为确定n和确定k读出图1中编辑的存储单元Z_n，k和Z_n+1，k的信息内容时，它传出电位V_pc上共同的位线BL_n给这些单元。在使用n沟道MOS场效应晶体管的情况下，在这些单元中，这个电位V_pc是漏极电位。适合于这个电位的某一值由读过程的以下说明给出。在很多种情况中，这个电位V_pc选择与正的工作电位V_DD相同是实用的。

对于位线来说，预先规定开关S_n，通过它位线以它的顺序可以轮流和电位V_pc相连接，或者根据时间上的变化可以和二个不同的低电位之一相连接，这里用V_vm和V_gnd标明。在传呼位线BL_n(确定n)的情况下，接通开关S_n，pc，所有其余开关S_n+2m，pc，其中m为非0整数，是打开的。为了传递用于分析的读出信息而预先规定的开关S_n+2m，read同样是打开的，其中m为整数。

在单元Z_n，k中的晶体管的源极端口，通过开关S_n-1，gnd和位线BL_n-1与电位V_gnd相连接；在单元Z_n+1，k中的晶体管的源极端口通过开关S_n+1，vm和位线BL_n+1与电位V_vm相连接。其余的开关S_m+1+2m,gnd，其中m为非-1的整数，和其余的开关S_n+1+2m，vm，其中m为非0整数，例如是打开的。根据尽可能简单的控制存储单元区域的算法和根据损耗功率的对比，正如图1中所介绍的，所位线BL_n-1-2m，其中m＝0，1，2，3，4…，通过开关S_n-1-2m，gnd与V_gnd相连接，其中m＝0，1，2，3，4，…；并且所有位线BL_n+1+2m，其中m＝0，1，2，3，4，…，通过开关S_n+1+2m，vm，与V_vm相连接，其中m＝0，1，2，3，4，…：这是合理的。对于读出单元Z_n，k和Z_n+1，k来说，这些单元的晶体管的源极端口与V_gnd或与V_vm相连接可是很重要的，同时，这些电位是可以交换的。

电位V_vm主要位于V_gnd和V_DD之间。优先给出值V_vm＝V_gnd+α(V_DD-V_gnd)，其中α最小为0.3，最高为0.6。这个电位V_vm比用于传呼位线而存在的电位V_pc低。

预先确定开关S’_k，gnd和S_k，vwL，通过它位线WL_K总是可以和电位V_gnd或电位V_WL相连接。在传呼位线B_ln期间，例如接通所有开关S’_k，gnd，并且打开所有开关S’_k，vwl，以致所有字线处于地电位V_gnd。在传呼位线后，通过确定的被读出单元的k打开开关S_n，pc和S’_k，gnd，通过确定的被读出单元的n接通开关S_n，read，通过确定的被读出单元的k接通开关S’_k，vwl。因此，在被读出的存储单元中晶体管的栅极端口位于电位V_wl，它主要是与工作电位V_DD(这里是正的)相等。为了使具有一个“0”单元中的晶体管导通，至少以相关晶体管的阈值电压的间隔从二个电位V_gnd和V_vm中清除电位V_WL，(这里V_WL＞V_vm+V_th，0，其中V_th，0是阈值电压，它代表一个逻辑“0”)。根据实际情况，在单元Z_n，k和Z_n+1，k中是否存在晶体管或者晶体管是否具有一个低的阈值电压，在位线BL_n上置入一个确定的电位。对于这个电位来说，按情况Z_n，k和Z_n+1，k是否为0或1，有四种不同的值V_BL(Z_n，k，Z_n+1，k)。

a)如果Z_n，k＝Z_n+1，k＝1，BL_n保持电位为V_pc，也就是V_BL(1，1)＝V_pc。在两个单元Z_n，k和Z_n+1，k中不存在导通的晶体管(在源极和漏极间)，在位线BL_n和位线BL_n-1或位线BL_n和位线Bl_n+1之间可以不进行电位差的补偿。

b)如果Z_n，k＝0并且Z_n+1，k＝1，单元Z_n，k的晶体管导通，位线BL_n直接转接到位于单元Z_n，k中晶体管源极端口的电位V_gnd上，也就是V_BL(0，1)＝V_gnd，

c)如果Z_n，k＝1并且Z_n+1，k＝0，单元Z_n+1，k中的晶体管导通，位线BL_n直接转接到电位V_vm上，V_vm接在单元Z_n+1，k＝中的晶体管的源极上，也就是V_BL(1，0)＝V_vm。

d)如果Z_n，k＝0并且Z_n+1，k＝0，两个单元Z_n，k和Z_n+1，k中的晶体管全都导通，位线BL_n直接转接到电位V_BL(0，0)上，它在下面和在权利要求中被称作为中间电位。这个中间电位通过以下方式得到，即，导通的晶体管在相邻单元中形成一个分压器，这样在晶体管之间存在一个介于V_vm和V_gnd之间的一个电位。这个中间电位不正在V_vm和V_gnd之间的中间，而是大约在0.5(V_vm+V_gnd)以下，因为这个晶体管，在它的源极端口存在一个较高电位，(在本例中，Z_n+1，k单元中晶体管上的电位是V_vm)，与其它晶体管相比，用一个较低的栅极--源极电压即可运作这个晶体管，并且因此具有一个稍微大一点的电阻。

对于这个描述的实施例来说，在图2中，这个中间电位V_BL(0，0)＝V_gnd+β(V_vm-V_gnd)是作为函数V_vm(＝V_gnd+α(V_DD-V_gnd))，或者作为在图表中描述的V_DD＝V_WL＝V_gnd+5V的α函数，并且二个晶体管具有沟道长度为0.8μm，氧化膜厚度t_ox＝20nm(技术参数：0.8μm5VCMOS方法，t_ox＝20nm)。

图3指示的是系数β作为V_vm(＝V_gnd+α(V_DD-V_gnd))的函数，或在一个图表中作为α的函数。对于在0.3和0.6之间的α来说，β大约介于0.3和0.45之间。

在这个实施例中也优先给出

V_BL(0，0)＝V_gnd+β(V_vm-V_gnd)，其中β在0.3和0.45之间，

V_BL(1，0)＝V_vm，

V_BL(0，1)＝V_gnd，

V_BL(1，1)＝V_pc。

稍微一般的(在使用n沟道场效应晶体管时，并且这里做好“0”和“1”的配合)给出。

V_BL(0，1)＜V_BL(0，0)＜V_BL(1，0)＜V_BL(1，1)

或者在其它的电位选择情况下，

V_BL(1，0)＜V_BL(0，0)＜V_BL(0，1)＜V_BL(1，1)。

在实现对连接在读出位线上电位V_BL计算的瞬间，通过其它的开关S_n，read，这个位线与一个分析电路AWS的输入端正相连接，分析电路的任务是把电位值转换成输出端A_i，j＝1，2，上的二进制的2位信号。

在把电位V_WL加在一个晶体管的栅极端口上时，一个较小的栅极--源极电压(V_WL-V_VM)和一个较小漏极-源极电压(V_pc-V_vm)，或者一个较大的栅极-源极电压(V_pc-V_gnd)和一个较大的漏极-源极电压(V_pc-V_gnd)从列到列交替地连接到晶体管上。因此，在使用同种晶体管的情况下，在一个较高的栅极-源级电压和这里的较低电阻的情况下，实现较大电位差的平衡。因此，通过在每一个邻接的列中的一个导通的晶体管，大约同样快地实现对总是用于读出两个单元而选择的位线的传呼。如果为了大程度的优化，使晶体管适应于附加的不同的被使用的电位，这可以置入具有稍微不同性能的特别是不同的阈值电压，以列方式交替的场效应晶体管。为了在加电位Vwl于栅极端口上，使具有一个逻辑“0”单元中的晶体管导通，于是在读取时总是把一个某种预先确定的电位(在本例中为V_gnd或V_vm)加到一个成偶数编号的列中的晶体管的源极端口上，它的值是足够低的。为了在加电位V_wl于相适应的栅极端口上时，使具有一个逻辑“0”单元中的晶体管导通，总是把一个某种其它预先确定的电位(在本例中是V_vm或V_gnd)加到一个非偶数编号的单元中的晶体管的源极端口上，它的值是足够低的。

P沟道场效应晶体管可以代替n沟道场效应晶体管使用。于是凭借一个低电位传呼预先规定于读出单元的位线。加在源极端器上的电位按列的方式轮流改变，并且至少每隔比控制电压高的阈值电压来选择一个行。在此合适的说明和权利要求中标记的定义也在更换阈值电压符号时起作用。原则上它取决于在单元中(至少在那些具有一个“0”)，存在可控制的电阻。假如把具有一个某种值或具有一个某种间隔值的电位连接在这个电阻的第三连接端上，这个电阻能使足够的电流流过第一连接端和第二连接端之间。否则这个电阻减小或切断流过的电流。也许在场效应晶体管的情况中，也必须顾及在可控制电阻的第三连接端和二个其它连接端中的一个连接端之间的电位差。

如果置入单元中的可控制电阻具有下面的性质它才合适：

对列进行编号(从左到右升序或降序，并且以任意数字开始)

所有的这些排列在成偶数编号列中的电阻总是按列编排得到的，以致当在一个这样电阻的第一端口上加上一个第一级预先确定的电位，在它的第二端口上加上一个第二级预先确定的电位，在它的第三端口上加上一个第三级预先确定的电位时，在这个第一和这个第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差；并且以致当在这个第一端口上这个第一级预先确定的电位，在这个第二端口上切上这个第二级预先确定的电位并且在这个第三端上加上一个第四级预先确定的电位时，在这个第一和这个第二端口之间的这个电阻是如此高，以致在基本上保持这个预先规定用于读过程的时间时，在这个第一端口和这个第二端口之间的电位差保持不变；并且所有这些排列在非偶数编号列中的电阻总是按列编排得到，以致当在一个这样电阻的第一端口上加上这个第一级预先确定的电位，在它的第二端口上加上一个不同于这个第二级预先确定的电位的第五级预先确定的电位，并且在它的第三端口上加上这个第三级预先确定的电位时，在这个第一和这个第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内进行平衡在这个第一和这个第二端之间的电位差，并且当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上这个第五级预先确定的电位并且在这个第三端口上加上这个第四级预先确定的电位时，在这个第一和这个第二端口之间的电阻是如此高，以致在基本上保持这个预先规定用于读过程的时间时，在这个第一端口和第二端口之间的电位差保持不变。

在图1的实施例中，仅仅预先规定每个用于读出的第二位线是可能的。开关可以代替读出如此建立，以致基本上可以选出每个用于读出两个邻接单元而存在的位线，也就是说，可以通过第一级预先规定的电位(本例中为V_pc)传呼每个用于读出两个邻接单元而存在的位线。此后，把为此而相邻的位线置于第二级电位上(本例中为V_gnd)，或置于第五级电位上(本例中为V_vm)。这当然假设：为了在双向中使在第一和第二端口之间的所述工作原理成为可能，这个可控制的电阻是十分对称的。

在图4和图5中，以简图形式描述了电路，通过它可以构造分析电路。为了把读出过程的结果转换成可以继续处理的逻辑信号，这个结果作为电位存在于为读出而选择的位线上，例如可以按图4置入三个比较电路K1，K2，K3。这个电路首先提供一个3位信号。在这个电路中，这个比较电路的所有非反向输入端互相连接在一起。这个电路节点形成分析电路AWS的输入端E(参见图1)，并且通过数据线和所有其它的开关S_n，read相连接。比较电路的反向输入端置于参考电位V_ref，1，V_ref，2，V_ref，3上。这样选择参考电位，把二个连续的由读过程而产生的电位中的每一个置于相关的位线上，也就是说。

V_BL(0，1)＜V_ref，1＜V_BL(0，0)＜V_ref，2＜V_BL(1，0)＜V_ref，3＜V_BL(1，1)

或在其它的电位选择情况下

V_BL(1，0)＜V_ref，1＜V_BL(0，0)＜V_ref，2＜V_BL(0，1)＜V_ref，3＜V_BL(1，1)。

在本例中，用V_BL(0，0)＝V_gnd+β(V_vm-V_gnd)(β在0.3和0.45之间)，V_BL(1，0)＝V_vm，V_BL(0，1)＝V_gnd和V_BL(1，1)＝V_pc选择例如首先实现的V_ref，1，V_ref,2，V_ref，3：

V_ref，1≈V_gnd+0，5β(V_vm-V_gnd)≤ V_gnd+0，225(V_vm-V_gnd)，

V_ref，2≈V_gnd+β(V_vm-V_gnd)+0，5(V_vm-V_gnd-β(V_vm-V_gnd))＝

V_gnd+0.5(1+β)(V_vn-V_gnd)≤V_gnd+0.725(V_vm-V_gnd)，

V_ref，3≈V_gnd+1.25(V_vm-V_gnd)≤V_gnd+0.75(V_DD-V_gnd).

根据这个方法，参考电位V_ref，1和V_ref，2总是准确位于V_BL(0，1)值和V_BL(0，0)之间，或位于V_BL(0，0)值和V_BL(1，0)值之间。在选择V_ref，3时，假设满足条件V_pc＞V_gnd+1.2(V_vm-V_gnd)。首先V_pc＞V_gnd+1.5(V_vm-V_gnd)，伴随条件是V_pc＝V_DD并且V_vm＝V_gnd+α(V_DD-V_gnd)，其中α最小为0.3，最高为0.6。如果在其它输出时，在选择传呼电位V_pc＜V_DD的情况下或者在选择因数α情况下，在给出范围外可能产生的条件下能满足，那么在每一种情况中，V_ref，3首先准确位于V_BL(0，1)和V_BL(1，0)的较大值和V_BL(1，1)值之间。

作为例子，对于V_pc＝V_DD＝V_gnd+5V和α＝0.5的情况得出：

V_vm＝V_gnd+2.5V，和β＝0.36由此得出

V_BL(0，1)＝V_gnd，V_BL(0，0)＝V_gnd+0.9V，V_BL(1，0)＝V_gnd+2.5V和V_BL(1，1)＝V_gnd+5V以及

V_ref，1＝V_gnd+0.45V，V_ref，2＝V_gnd+1.7V和V_ref，3＝V_gnd+3.75V。

在按照图4的电路的输出端B₁，B₂，B₃上，依靠分配给单元Z_n，k和Z_n+1，k的二元变量Z_n，k和Z_n+1，k得出下表中的输出二进值B₁，B₂，B₃(与一个低或高的电位相对应)。

Z_n，k	Z_n+1，k	B₁	B₂	B₃
Z_n，k	Z_n+1，k	B₁	B₂	B₃	1	1	1	1	1
1	0	1	1	0	1	1	1	1	1
1	0	1	1	0	0	1	0	0	0
1	0	1	0	0	0	1	0	0	0

从这个表中可以直接读出单元信息内容的逻辑表达式：

图5指出的是对按照图4电路的扩展，它在输出端A₁和A₂上提供具有单元Z_n，k的信息内容(在A₂输出端上)和单元Z_n+1，k的信息内容(在A₁输出端上)的2位信号。就此而言，借助门电路产生与预先规定的表达式相适应的Z_n，k和Z_n+1，k的逻辑关系式。比较电路K₃与图4的电路相比，非反向连接端和反向连接端互换。因此，在这个比较器K3的输入端上，也就是在“与非”门电路NAND1的两个输入端中的一个输入端上，直接存在所使用的必要信号B₃。借助“与”门电路AND1，通过信号B₁和B₂的一个“与”逻辑连接实现Z_n，k。

联系按照本发明的矩阵存储的前述实施例，读过程是这样描述的，当通过电位V_pc终止传呼位线的过程时，也就是当开关S_n，pc打开或其它开关S_n，read闭合时，首先通过闭合开关S’_k，VWL，于是把电位V_wl加到被选出的字线上。代替以上动作，当把电位V_pc加到被选出的位线上时，于是电位V_wl也已经被加到被选出的字线上。这就变为这个结果，如果至少存在一个包含逻辑“0”的单元邻接于被选出单元的位线，则位线没有全部被加电。因此，这种情况下，在终止传呼位线后将发生的放开位线的过程需要一个较短暂的时间。全部的读过程也在较短时间内进行，因为在这种情况下，很快获得在被选出用于读出的位线上的能够求得的电位值(电平)。在传呼被选出的位线期间，分析电路AWS的输入端E可能已经与这个位线相连接。符合本发明的矩阵存储器的和附属读过程的其它可行变形由原则上的工作原理得出，正如依本例所介绍的。

Claims

1.具有按行和列排列的存储单元(Z_n，k)的矩阵存储器，

其中，这个存储单元被预先规定用于存储一个逻辑“0”或“1”，

其中，具有一个第一，一个第二和一个第三端口的可变导电电阻被排列在每一个存储一个逻辑“0”的这个存储单元中，

其中，所有的这些排列在成偶数编号列中的电阻总是按列排列得到，以致当在这个第一端口上加上一个第一级预先确定的电位(V_pc)，在这个第二端口上加上一个第二级预先确定的电位(V_gnd)和在这个第三端口上加上一个第三级预先确定的电位(V_WL)时，在第一端口和第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差，并且以致当在这个第一端口上加上这个第一级预先规定的电位在这个第二端口上加上这个第二级预先规定的电位和在这个第三端口上加上一个第四级预先规定的电位(V_gnd)时，在第一和第二端口之间的这个电阻是如此高，以致基本上在保持这个预先规定用于读过程的时间时，在这个第一端口和这个第二端口之间的电位差保持不变；

并且所有这些排列在非偶数编号列中的电阻总是按列编号得到，以致当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上一个不同于这个第二级预先确定的电位的第五级预先确定的电位(V_vm)和在这个第三端口上加上这个第三级预先规定的电位时，在这个第一和这个第二端口之间的这个电阻是如此低，以致在一个预先规定用于读过程的时间内，进行平衡在这个第一和这个第二端口之间的电位差，并且当在这个第一端口上加上这个第一级预先确定的电位，在这个第二端口上加上这个第五级预先确定的电位和在这个第三端口上加上这个第四级预先确定的电位时，在这个第一和这个第二端口之间的这个电阻是如此高，以致基本上在保持这个预先规定用于读过程的时间时，在这个第一端口和第二端口之间的电位差保持不变。

其中存在位线(BL_n)，它总是只与所有这些电阻的第一端口电导通地连接在一起，或者都是只与所有这些电阻的第二端口电导通地连接在一起，这些电阻排列在这些列的某一列中，

其中，在每一个由一个非偶数编号列和一个接下来的成偶数编号列所组成的对上，这些位线之一与这样电阻的所有第一端口连接在一起，这些电阻被排列在这对的列中，在每一个由一个成偶数编号列和一个接下来的非偶数编号列所组成的对上，这些位线之一与这样电阻的所有第二端口连接在一起，这些电阻被排列在这对的列中，

其中，存在字线(WL_K)，它总是与这样电阻的第三端口电导通地连接在一起，这个电阻被排列在这样单元的某一单元中，

其中，预先规定了开关(S_n，pc，S_n，gnd，S_n，vm)，通过它位线与这个第一级、这个第二级和这个第五级预先确定的电位(V_pc，V_gnd，V_vm)是可以如此连接的，即在每一个由一个非偶数编号列和一个接下来的成偶数编号列所组成的对上，这个第一级预先确定的电位可以被加到这些电阻的第一端口上，这些电阻被排列在这对的列中，这个第二级预先确定的电位可以被加到这些电阻的第二端口上，这些电阻被排列在这对的成偶数编号的列中，这个第五级预先确定的电位可以被加到这些电阻的第二端口上，这些电阻被排列在这对的非偶数编号的列中，

其中，预先规定了开关(S′_k，vwl，S′_k，gnd)，通过它这些位线可以和这个第四级预先确定的电位相连接，并且通过它这些位线中的一个可以和这个第三级预先确定的电位相连接，

其中，预先规定了其它开关(S_n，read)，通过它一个位线总可以和一个分析电路(AWS)相连接，这个位线与一部分这些电阻的第一端口连接在一起。

2.按照权利要求1的矩阵存储器，其中，电阻是场效应晶体管，它的漏极端口是第一端口，它的源极端口是第二端口，它的栅极端口为第三端口。

3.按照权利要求2的矩阵存储器，其中，场效应晶体管是n沟道MOS场效应晶体管，并且第三级预先规定的电位至少以排列在成偶数编号列中的场效应晶体管的最大阈值电压的间隔高出第二级预先确定的电位，并且它至少以排列在非偶数编号列中的场效应晶体管的最大阈值电压的间隔高出第五级预先确定的电位。

4.按照权利要求2的矩阵存储器，其中，场效应晶体管是P沟道MOS场效应晶体管，并且，第三级预先确定的电位至少以排列在成偶数编号列中的场效应晶体管的最大阈值电压的间隔低于第二级预先确定的电位，并且至少以排列在非偶数编号列中的场效应晶体管的最大阈值电压的间隔低于第五级预先确定的电位。

5.按照权利要求1至4之一的矩阵存储器，其中，第二级和第四级预先确定的电位，或者第五级和第四级预先确定的电位是与地电位相等的。

6.按照权利要求5的矩阵存储器，其中，在第二级和第五级预先确定的电位中间的电位差值，最低0.3倍、最高0.6倍于在第一级和第二级预先确定的电位中的较大电位差值和在第一级和第五级预先规定电位中的较大的电位差值。

7.按照权利要求1至6之一的矩阵存储器，其中，分析电路(AWS)包含三个比较电路(K1，K2，K3)，

其中，第一个比较电路(K1)的输入端和一个第一参考电位(V_ref，1)相连接，第二个比较电路(K2)的输入端和一个第二参考电位(V_ref，2)相连接，第三个比较电路(K3)的输入端和一个第三参考电位(V_ref，3)相连接，

其中，这些比较电路的各个其它输入端相互电导通地连接在一起，并且和另外的开关(S_n，read)电导通地连接，

其中，如果第二级预先确定的电位位于在这个成偶数编号列中的电阻的第二端口上，第五级预先确定的电位位于在这个非偶数编号列中的电阻的第二端口上，并且第三级预先确定的电位位于这些电阻每次至少一个这样电阻的第三端口上，这些电阻被排列在这个成偶数编号的列中，并且第三级预先确定的电位位于这些电阻每次至少一个这样电阻的第三端口上，这些电阻被排列在非偶数编号的列中，那么位于在电阻的相互连接在一起的第一端口上的这个第一参考电位处在第二级电位和这个中间电位的之间，这些电阻是在一个非偶数编号列和接下来成偶数编号列之内，

其中，这个第二参考电位处于第五级预先确定的电位和这个中间电位的中间，

其中，这个第三参考电位处于第一级预先确定的电位和第二级预先确定的电位中间，并且处于第一级预先确定电位和第五级预先确定的电位中间。

8.按照权利要求7的矩阵存储器，其中，预先规定了逻辑门电路，它的输入端和比较电路(K1，K2，K3)的输出端是如此连接的，在这个门电路的输出端上实现了用低或高电平代表的二个同时被读出存储单元中某一个单元的内容。

9.按照权利要求8的矩阵存储器，

其中，第一比较电路(K1)的反向输入端和第一参考电位(V_ref，1)相连接，

其中，第二比较电路(K2)的反向输入端和第二参考电位(V_ref，2)相连接，

其中，第三比较电路(K3)的非反向输入端和第三参考电位(V_ref，3)相连接，

其中，逻辑门电路是一个“与”门电路(AND1)和一个“与非”门电路(NAND1)，

其中，第一和第二比较电路的输出端和这个“与”门电路的某一个输入端相连接，

其中，这样的比较电路的输出端和这个“与非”门电路的输入端相连接，其中的这些比较电路的输入端是与最低的和最高的参考电位相连接的。