JPH1069794A - マトリクスメモリ - Google Patents
マトリクスメモリInfo
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- JPH1069794A JPH1069794A JP21704697A JP21704697A JPH1069794A JP H1069794 A JPH1069794 A JP H1069794A JP 21704697 A JP21704697 A JP 21704697A JP 21704697 A JP21704697 A JP 21704697A JP H1069794 A JPH1069794 A JP H1069794A
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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- G11C2211/563—Multilevel memory reading aspects
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】
【課題】 行および列に配置されているメモリセルを有
するマトリクスメモリの読出し過程の継続時間を根本的
に短縮する。 【解決手段】 改良された仮想‐接地‐アーキテクチュ
アおよび評価回路を有するマトリクスメモリから、読出
し過程の間にビット線を介して同時に２つの隣接するメ
モリセルＺn,k の情報内容が読出される。情報“０”を
有するメモリセルはたとえば低いしきい電圧を有する各
１つの電界効果トランジスタにより実現されている。読
出しのために予定されている各ビット線ＢＬn は同一の
行内で隣接している２つのＦＥＴのドレイン端子に接続
されている。ソース端子は２つの互いに異なる電位の各
１つにおかれる。ＦＥＴのどちらが当該のワード線の選
択の際に導通するかに応じて、ビット線上に相い異なる
電位が得られ、これらの電位が評価回路で、読出された
情報を表す２値信号に変換される。
するマトリクスメモリの読出し過程の継続時間を根本的
に短縮する。 【解決手段】 改良された仮想‐接地‐アーキテクチュ
アおよび評価回路を有するマトリクスメモリから、読出
し過程の間にビット線を介して同時に２つの隣接するメ
モリセルＺn,k の情報内容が読出される。情報“０”を
有するメモリセルはたとえば低いしきい電圧を有する各
１つの電界効果トランジスタにより実現されている。読
出しのために予定されている各ビット線ＢＬn は同一の
行内で隣接している２つのＦＥＴのドレイン端子に接続
されている。ソース端子は２つの互いに異なる電位の各
１つにおかれる。ＦＥＴのどちらが当該のワード線の選
択の際に導通するかに応じて、ビット線上に相い異なる
電位が得られ、これらの電位が評価回路で、読出された
情報を表す２値信号に変換される。
Description
【０００１】
【発明の属する技術分野】本発明は、行および列に配置
されているメモリセルを有するマトリクスメモリに関す
る。
されているメモリセルを有するマトリクスメモリに関す
る。
【０００２】
【従来の技術】ＲＯＭ構造におけるメモリセル領域の所
要面積は、たとえばマスクプログラムされたトランジス
タ、フローティングゲートセルなどとして構成すること
のできる本来のメモリセルの大きさにより、またメモリ
セルへの導線の所要スペースにより決定されている。所
与のセルの大きさにおいてチップ面積あたりのメモリ容
量の上昇を達成するためには、導線の所要面積を減少す
る必要がある。これは、たとえば「アイ・イー・イー・
イー・エレクトロン・デバイス・レターズ（ＩＥＥＥ
Ｅｌｅｃｒｔｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）１
２」第４５０〜４５２頁（１９９１年）、「アイ・イー
・ディー・エム（ＩＥＤＭ）９１、第３１１〜３１４頁
（１９９１年）および「１９９３ヴィ・エル・エス・ア
イ・ティー・エス・エイ（ＶＬＳＩＴＳＡ）」第３３６
〜３３８頁（１９９３年）エイタン（B.Eitan ）ほかの
刊行物に記載されているようないわゆる仮想接地アーキ
テクチュアにより達成される。この装置では、添付の図
６ａ）に概要図で示されているように、メモリトランジ
スタはそれらのソースおよびドレイン端子で共通に利用
されるビット線（ＢＬn ）に接続されている。図６ｂ）
の概要図に相応する従来通常の配置ではドレイン端子は
ビット線に接続されているが、ソース端子は接地されて
いる。読出し過程の速度は、他の因子を別として、主に
メモリセル領域の内部で行われる駆動およびそれに対し
て標準的な時定数により決定される。読出しアクセスの
継続時間は、メモリの特性を特徴付ける最も重要なパラ
メータの１つである。読出し速度を高めるため、従来は
主として、メモリセルの寄生的なキャパシタンスおよび
抵抗を減少し、またメモリトランジスタの電流駆動能力
を高めるという措置が講じられていた。
要面積は、たとえばマスクプログラムされたトランジス
タ、フローティングゲートセルなどとして構成すること
のできる本来のメモリセルの大きさにより、またメモリ
セルへの導線の所要スペースにより決定されている。所
与のセルの大きさにおいてチップ面積あたりのメモリ容
量の上昇を達成するためには、導線の所要面積を減少す
る必要がある。これは、たとえば「アイ・イー・イー・
イー・エレクトロン・デバイス・レターズ（ＩＥＥＥ
Ｅｌｅｃｒｔｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）１
２」第４５０〜４５２頁（１９９１年）、「アイ・イー
・ディー・エム（ＩＥＤＭ）９１、第３１１〜３１４頁
（１９９１年）および「１９９３ヴィ・エル・エス・ア
イ・ティー・エス・エイ（ＶＬＳＩＴＳＡ）」第３３６
〜３３８頁（１９９３年）エイタン（B.Eitan ）ほかの
刊行物に記載されているようないわゆる仮想接地アーキ
テクチュアにより達成される。この装置では、添付の図
６ａ）に概要図で示されているように、メモリトランジ
スタはそれらのソースおよびドレイン端子で共通に利用
されるビット線（ＢＬn ）に接続されている。図６ｂ）
の概要図に相応する従来通常の配置ではドレイン端子は
ビット線に接続されているが、ソース端子は接地されて
いる。読出し過程の速度は、他の因子を別として、主に
メモリセル領域の内部で行われる駆動およびそれに対し
て標準的な時定数により決定される。読出しアクセスの
継続時間は、メモリの特性を特徴付ける最も重要なパラ
メータの１つである。読出し速度を高めるため、従来は
主として、メモリセルの寄生的なキャパシタンスおよび
抵抗を減少し、またメモリトランジスタの電流駆動能力
を高めるという措置が講じられていた。
【０００３】
【発明が解決しようとする課題】本発明の課題は、読出
し過程の継続時間の根本的な短縮を可能にするマトリク
スメモリを提供することにある。
し過程の継続時間の根本的な短縮を可能にするマトリク
スメモリを提供することにある。
【０００４】
【課題を解決するための手段】この課題は請求項１の特
徴を有するマトリクスメモリにより解決される。他の実
施態様は従属請求項にあげられている。
徴を有するマトリクスメモリにより解決される。他の実
施態様は従属請求項にあげられている。
【０００５】本発明によるマトリクスメモリには、ビッ
ト線を介しての読出し過程の間に同時に２つの隣接する
メモリセルの情報を評価することを可能にする読出し回
路が設けられている。この回路では、それを介して読出
しが行われるビット線が選ばれたワード線における当該
の両メモリセルの共通の節点をなしている。メモリセル
は、それらが付属のワード線の選択の際に、論理“０”
または“１”がセルに記憶されているかどうかに応じ
て、導通状態になるように構成されている。どの状態を
“０”としてまたは“１”としてとらえるかは基本的に
自由である。以下の説明および特許請求の範囲では、付
属のワード線を介しての適当な電位の印加の際に導通状
態になるセルに情報“０”が付与される。
ト線を介しての読出し過程の間に同時に２つの隣接する
メモリセルの情報を評価することを可能にする読出し回
路が設けられている。この回路では、それを介して読出
しが行われるビット線が選ばれたワード線における当該
の両メモリセルの共通の節点をなしている。メモリセル
は、それらが付属のワード線の選択の際に、論理“０”
または“１”がセルに記憶されているかどうかに応じ
て、導通状態になるように構成されている。どの状態を
“０”としてまたは“１”としてとらえるかは基本的に
自由である。以下の説明および特許請求の範囲では、付
属のワード線を介しての適当な電位の印加の際に導通状
態になるセルに情報“０”が付与される。
【０００６】このようなセルは原理的に、たとえば電界
効果トランジスタにより実現されるような制御可能な抵
抗により与えられる。この抵抗の第１の端子と第２の端
子との間に存在している電位差は、第３の端子への適当
な電位の印加の際にこの抵抗の値が十分に減少させられ
る場合には、相殺される。セルにこのような抵抗が存在
していない場合またはこの抵抗の値が減少していない、
または十分には減少していない場合には、第１の端子と
第２の端子との間に存在している電位差は少なくとも読
出し過程に対して予定されている時間中は持続する。セ
ルの情報はその場合にここで仮定されている設定に応じ
て“１”である。読出しのために予定されているビット
線が同一の行のなかで隣接している２つのこのような抵
抗の第１の端子に接続されており、またこれらの抵抗の
それぞれ第２の端子が２つの互いに異なる電位の各１つ
に接続されているならば、これらの両抵抗に通ずるワー
ド線の選択の際にその線に存在している情報に応じて相
い異なる電位がビット線上に得られる。従って、このビ
ット線上のそのつどの電位は２つのメモリセルの情報を
同時に与える。
効果トランジスタにより実現されるような制御可能な抵
抗により与えられる。この抵抗の第１の端子と第２の端
子との間に存在している電位差は、第３の端子への適当
な電位の印加の際にこの抵抗の値が十分に減少させられ
る場合には、相殺される。セルにこのような抵抗が存在
していない場合またはこの抵抗の値が減少していない、
または十分には減少していない場合には、第１の端子と
第２の端子との間に存在している電位差は少なくとも読
出し過程に対して予定されている時間中は持続する。セ
ルの情報はその場合にここで仮定されている設定に応じ
て“１”である。読出しのために予定されているビット
線が同一の行のなかで隣接している２つのこのような抵
抗の第１の端子に接続されており、またこれらの抵抗の
それぞれ第２の端子が２つの互いに異なる電位の各１つ
に接続されているならば、これらの両抵抗に通ずるワー
ド線の選択の際にその線に存在している情報に応じて相
い異なる電位がビット線上に得られる。従って、このビ
ット線上のそのつどの電位は２つのメモリセルの情報を
同時に与える。
【０００７】
【実施例】本発明によるマトリクスメモリの構成および
機能の仕方を以下に添付の図１ないし図５により一層詳
細に説明する。
機能の仕方を以下に添付の図１ないし図５により一層詳
細に説明する。
【０００８】図１中のメモリセルの配置では配置の列は
左から右へ、また配置の行は上から下へ増すように番号
付けされている。このような番号付けは、その他の点で
は、任意の数で、またメモリセル領域の任意の側で開始
し得る。メモリセルは形式Ｚn,k で示されており、その
際に第１の添字（n ）は列または隣接するビット線ＢＬ
n の番号を、また第２の添字（k ）は行または隣接する
ワード線ＷＬk の番号を示す。１つの行内で隣接するメ
モリセルＺn,k およびＺn+1,k の情報は共通のビット線
ＢＬn を介して読まれなければならない。メモリセルの
情報は、メモリトランジスタが存在していない場合また
は存在している電界効果トランジスタが回路の（ここで
は正の）作動電位ＶDDより非常に高いしきい電圧を有す
る場合には、論理“１”に相応しなければならない。メ
モリセルの情報は、電界効果トランジスタがそもそも存
在している場合またはその他のトランジスタと異なって
低いしきい電圧を有する場合には、論理“０”に相応し
なければならない。上記の第１の可能性はたとえばマス
クプログラムされたＲＯＭに該当し、また上記の第２の
可能性はたとえばＥＰＲＯＭおよびマスクプログラムさ
れたＲＯＭの変種に該当する。図１中に示されている実
施例ではそれぞれ第２の可能性が実現されている。
左から右へ、また配置の行は上から下へ増すように番号
付けされている。このような番号付けは、その他の点で
は、任意の数で、またメモリセル領域の任意の側で開始
し得る。メモリセルは形式Ｚn,k で示されており、その
際に第１の添字（n ）は列または隣接するビット線ＢＬ
n の番号を、また第２の添字（k ）は行または隣接する
ワード線ＷＬk の番号を示す。１つの行内で隣接するメ
モリセルＺn,k およびＺn+1,k の情報は共通のビット線
ＢＬn を介して読まれなければならない。メモリセルの
情報は、メモリトランジスタが存在していない場合また
は存在している電界効果トランジスタが回路の（ここで
は正の）作動電位ＶDDより非常に高いしきい電圧を有す
る場合には、論理“１”に相応しなければならない。メ
モリセルの情報は、電界効果トランジスタがそもそも存
在している場合またはその他のトランジスタと異なって
低いしきい電圧を有する場合には、論理“０”に相応し
なければならない。上記の第１の可能性はたとえばマス
クプログラムされたＲＯＭに該当し、また上記の第２の
可能性はたとえばＥＰＲＯＭおよびマスクプログラムさ
れたＲＯＭの変種に該当する。図１中に示されている実
施例ではそれぞれ第２の可能性が実現されている。
【０００９】メモリセルＺn,k の情報内容は以下では値
０または１を有する付属のブール変数ｚn,k により示さ
れる。この実施例では、“１”はここでは回路全体の正
の作動電位ＶDDと同一である高い電位により表されなけ
ればならない。“０”はここでは回路全体の接地電位Ｖ
gnd と同一である低い電位により表されなければならな
い。
０または１を有する付属のブール変数ｚn,k により示さ
れる。この実施例では、“１”はここでは回路全体の正
の作動電位ＶDDと同一である高い電位により表されなけ
ればならない。“０”はここでは回路全体の接地電位Ｖ
gnd と同一である低い電位により表されなければならな
い。
【００１０】図１の配置のメモリセルＺn,k およびＺ
n+1,k の情報内容が特定のｎおよび特定のｋに対して読
出されなければならないときには、これらのセルに共通
のビット線ＢＬn が電位Ｖpcに予充電される。この電位
Ｖpcは、セル中にｎチャネルＭＯＳＦＥＴが使用されて
いる際には、ドレイン電位である。この電位に対するど
の値が考慮の対象になるかは、以下の説明から明らかに
なる。多くの場合に、この電位Ｖpcを正の作動電位ＶDD
に等しく選ぶことが実際的である。
n+1,k の情報内容が特定のｎおよび特定のｋに対して読
出されなければならないときには、これらのセルに共通
のビット線ＢＬn が電位Ｖpcに予充電される。この電位
Ｖpcは、セル中にｎチャネルＭＯＳＦＥＴが使用されて
いる際には、ドレイン電位である。この電位に対するど
の値が考慮の対象になるかは、以下の説明から明らかに
なる。多くの場合に、この電位Ｖpcを正の作動電位ＶDD
に等しく選ぶことが実際的である。
【００１１】ビット線に対してはスイッチＳn が設けら
れており、これらのスイッチによりビット線はそれらの
順序を交代して電位Ｖpcと、また時間的に交互に２つの
異なるより低い電位、ここではＶvmおよびＶgnd と呼ば
れる電位の１つに接続される。（特定のｎの）のビット
線ＢＬn の予充電の際にはスイッチＳn,pcは閉じられて
おり、０に等しくない整数ｍを有するすべてのその他の
スイッチＳn+2m,pc は開かれている。評価のために読出
された情報を転送するために設けられている整数ｍを有
するすべてのその他のスイッチＳn+2m,read は同じく開
かれている。
れており、これらのスイッチによりビット線はそれらの
順序を交代して電位Ｖpcと、また時間的に交互に２つの
異なるより低い電位、ここではＶvmおよびＶgnd と呼ば
れる電位の１つに接続される。（特定のｎの）のビット
線ＢＬn の予充電の際にはスイッチＳn,pcは閉じられて
おり、０に等しくない整数ｍを有するすべてのその他の
スイッチＳn+2m,pc は開かれている。評価のために読出
された情報を転送するために設けられている整数ｍを有
するすべてのその他のスイッチＳn+2m,read は同じく開
かれている。
【００１２】セルＺn,k 内のトランジスタのソース端子
はスイッチＳn-1,gnd およびビット線ＢＬn-1 を介して
電位Ｖgnd に接続され、セルＺn+1,k 内のトランジスタ
のソース端子はスイッチＳn+1,vmおよびビット線ＢＬ
n+1 を介して電位Ｖvmに接続される。−１に等しくない
整数ｍを有するその他のスイッチＳn+1 2m,gndおよび０
に等しくない整数ｍを有するその他のスイッチＳ
n+1 2m,vm はたとえば開かれている。メモリセル領域を
駆動するための可能なかぎり簡単なアルゴリズムの理由
から、また損失電力のバランスの理由から、図１中に示
されているように、ｍ＝０、１、２、３、４、…を有す
るすべてのビット線ＢＬn-1-2mをｍ＝０、１、２、３、
４、…を有するスイッチＳn-1-2m, gnd を介してＶgnd
に接続し、またｍ＝０、１、２、３、４、…を有するす
べてのビット線ＢＬn+1 2mをｍ＝０、１、２、３、４、
…を有するスイッチＳn+1+2m,vm を介してＶvmに接続す
ることは有意義である。しかしセルＺn,k およびＺ
n+1,k の読出しのためには、これらのセルのトランジス
タのソース端子がＶgnd またはＶvmに接続されているこ
とのみが重要であり、その際にこれらの電位は交換する
こともできる。
はスイッチＳn-1,gnd およびビット線ＢＬn-1 を介して
電位Ｖgnd に接続され、セルＺn+1,k 内のトランジスタ
のソース端子はスイッチＳn+1,vmおよびビット線ＢＬ
n+1 を介して電位Ｖvmに接続される。−１に等しくない
整数ｍを有するその他のスイッチＳn+1 2m,gndおよび０
に等しくない整数ｍを有するその他のスイッチＳ
n+1 2m,vm はたとえば開かれている。メモリセル領域を
駆動するための可能なかぎり簡単なアルゴリズムの理由
から、また損失電力のバランスの理由から、図１中に示
されているように、ｍ＝０、１、２、３、４、…を有す
るすべてのビット線ＢＬn-1-2mをｍ＝０、１、２、３、
４、…を有するスイッチＳn-1-2m, gnd を介してＶgnd
に接続し、またｍ＝０、１、２、３、４、…を有するす
べてのビット線ＢＬn+1 2mをｍ＝０、１、２、３、４、
…を有するスイッチＳn+1+2m,vm を介してＶvmに接続す
ることは有意義である。しかしセルＺn,k およびＺ
n+1,k の読出しのためには、これらのセルのトランジス
タのソース端子がＶgnd またはＶvmに接続されているこ
とのみが重要であり、その際にこれらの電位は交換する
こともできる。
【００１３】電位Ｖvmは好ましくはＶgnd とＶDDとの間
に位置している。好ましい値は少なくとも０．３また最
大で０．６のαを有するＶvm＝Ｖgnd ＋α（ＶDD−Ｖ
gnd ）に対して生ずる。電位Ｖvmはビット線の予充電の
ために与えられる電位Ｖpcよりも低い。
に位置している。好ましい値は少なくとも０．３また最
大で０．６のαを有するＶvm＝Ｖgnd ＋α（ＶDD−Ｖ
gnd ）に対して生ずる。電位Ｖvmはビット線の予充電の
ために与えられる電位Ｖpcよりも低い。
【００１４】ワード線ＷＬk をそれぞれ電位Ｖgnd また
はＶw1に接続し得るスイッチＳ´k, gnd およびＳ´
k, vw1が設けられている。ビット線ＢＬn の予充電の間
はたとえばすべてのスイッチＳ´k,gnd は閉じられてお
り、またすべてのスイッチＳ´k, vw1 は開いており、従
ってすべてのワード線は接地電位Ｖgnd に位置してい
る。ビット線が予充電された後は、読出すべきセルの特
定のｋを有するスイッチＳn, pcおよびＳ´k,gnd は開か
れ、また読出すべきセルの特定のｎを有するスイッチＳ
n,readおよび読出すべきセルの特定のｋを有するスイッ
チＳ´k,vw1 は閉じられる。読出すべきメモリセルＺ
n,k およびＺn+1,k 内のトランジスタのゲート端子はこ
うして、好ましくは（ここでは正の）作動電位ＶDDに等
しい電位Ｖw1に位置している。“１”を有するセル内の
トランジスタを導電性にするため、電位Ｖw1は少なくと
も当該のトランジスタのしきい電圧の間隔で両電位Ｖ
gnd およびＶvmから離されている（ここでＶw1＞Ｖvm＋
Ｖth,0、その際にＶth,0は論理“０”を表すトランジス
タのしきい電圧である）。セルＺn,k およびＺn+1,k に
トランジスタが存在しているか否か、またはトランジス
タが低いしきい電圧を有するかどうかの事実に関係し
て、ビット線ＢＬn の上に特定の電位が生ずる。この電
位に対して、Ｚn,k およびＺn+1,k が０か１かに応じ
て、４つの異なる値ＶBL（Ｚn,k ，Ｚn+1,k ）が考慮さ
れる。
はＶw1に接続し得るスイッチＳ´k, gnd およびＳ´
k, vw1が設けられている。ビット線ＢＬn の予充電の間
はたとえばすべてのスイッチＳ´k,gnd は閉じられてお
り、またすべてのスイッチＳ´k, vw1 は開いており、従
ってすべてのワード線は接地電位Ｖgnd に位置してい
る。ビット線が予充電された後は、読出すべきセルの特
定のｋを有するスイッチＳn, pcおよびＳ´k,gnd は開か
れ、また読出すべきセルの特定のｎを有するスイッチＳ
n,readおよび読出すべきセルの特定のｋを有するスイッ
チＳ´k,vw1 は閉じられる。読出すべきメモリセルＺ
n,k およびＺn+1,k 内のトランジスタのゲート端子はこ
うして、好ましくは（ここでは正の）作動電位ＶDDに等
しい電位Ｖw1に位置している。“１”を有するセル内の
トランジスタを導電性にするため、電位Ｖw1は少なくと
も当該のトランジスタのしきい電圧の間隔で両電位Ｖ
gnd およびＶvmから離されている（ここでＶw1＞Ｖvm＋
Ｖth,0、その際にＶth,0は論理“０”を表すトランジス
タのしきい電圧である）。セルＺn,k およびＺn+1,k に
トランジスタが存在しているか否か、またはトランジス
タが低いしきい電圧を有するかどうかの事実に関係し
て、ビット線ＢＬn の上に特定の電位が生ずる。この電
位に対して、Ｚn,k およびＺn+1,k が０か１かに応じ
て、４つの異なる値ＶBL（Ｚn,k ，Ｚn+1,k ）が考慮さ
れる。
【００１５】ａ）Ｚn,k ＝Ｚn+1,k ＝１である場合に
は、ＢＬn は電位Ｖpcにとどまる。すなわちＶBL（１，
１）＝Ｖpcである。両セルＺn,k およびＺn+1,k に（ソ
ースとドレインとの間で）導通しているトランジスタは
存在せず、従ってビット線ＢＬn とビット線ＢＬn-1 ま
たはＢＬn+1 との間の電位差の等化は行われない。
は、ＢＬn は電位Ｖpcにとどまる。すなわちＶBL（１，
１）＝Ｖpcである。両セルＺn,k およびＺn+1,k に（ソ
ースとドレインとの間で）導通しているトランジスタは
存在せず、従ってビット線ＢＬn とビット線ＢＬn-1 ま
たはＢＬn+1 との間の電位差の等化は行われない。
【００１６】ｂ）Ｚn,k ＝０かつＺn+1,k ＝１である場
合には、セルＺn,k のトランジスタは導通状態にあり、
またビット線ＢＬn はセルＺn,k のトランジスタのソー
ス端子における電位Ｖgnd まで放電される。すなわちＶ
BL（０，１）＝Ｖgnd である。
合には、セルＺn,k のトランジスタは導通状態にあり、
またビット線ＢＬn はセルＺn,k のトランジスタのソー
ス端子における電位Ｖgnd まで放電される。すなわちＶ
BL（０，１）＝Ｖgnd である。
【００１７】ｃ）Ｚn,k ＝１かつＺn+1,k ＝０である場
合には、セルＺn+1,k のトランジスタは導通状態にあ
り、またビット線ＢＬn はセルＺn+1,k のトランジスタ
のソース端子における電位Ｖvmまで放電される。すなわ
ちＶBL（１，０）＝Ｖvmである。
合には、セルＺn+1,k のトランジスタは導通状態にあ
り、またビット線ＢＬn はセルＺn+1,k のトランジスタ
のソース端子における電位Ｖvmまで放電される。すなわ
ちＶBL（１，０）＝Ｖvmである。
【００１８】ｄ）Ｚn,k ＝０かつＺn+1,k ＝０である場
合には、両セルＺn,k およびＺn+1, k のトランジスタは
導通状態にあり、またビット線ＢＬn は、以下の説明お
よび特許請求の範囲において中央の電位と呼ばれる電位
ＶBL（０，０）まで放電される。この中央の電位は、隣
接するセルの導電状態にあるトランジスタが分圧器を形
成し、トランジスタ間にＶvmとＶgnd の間の電位が生ず
ることにより成立する。この中央の電位はＶvmとＶand
との間の中央ではなく０．５（Ｖvm＋Ｖgnd ）の少し下
に位置している。なぜならば、そのソース端子がより高
い電位（この例ではセルＺn+1,k のトランジスタにおけ
る電位Ｖvm）にあるトランジスタは他方のトランジスタ
よりも低いゲート‐ソース間電圧により作動させられ、
従ってそれよりも少し大きい抵抗を有するからである。
合には、両セルＺn,k およびＺn+1, k のトランジスタは
導通状態にあり、またビット線ＢＬn は、以下の説明お
よび特許請求の範囲において中央の電位と呼ばれる電位
ＶBL（０，０）まで放電される。この中央の電位は、隣
接するセルの導電状態にあるトランジスタが分圧器を形
成し、トランジスタ間にＶvmとＶgnd の間の電位が生ず
ることにより成立する。この中央の電位はＶvmとＶand
との間の中央ではなく０．５（Ｖvm＋Ｖgnd ）の少し下
に位置している。なぜならば、そのソース端子がより高
い電位（この例ではセルＺn+1,k のトランジスタにおけ
る電位Ｖvm）にあるトランジスタは他方のトランジスタ
よりも低いゲート‐ソース間電圧により作動させられ、
従ってそれよりも少し大きい抵抗を有するからである。
【００１９】前記の実施例に対して図２には中央の電位
ＶBL（０，０）＝Ｖgnd ＋β（Ｖvm−Ｖgnd ）がＶ
vm（＝Ｖgnd ＋α（ＶDD−Ｖgnd ））の関数として、ま
たはαの関数として、ＶDD＝Ｖw1＝Ｖgnd ＋５Ｖおよび
０．８μｍのチャネル長および酸化物の厚みｔox＝２０
ｎｍ（テクノロジーデータ：０．８μｍ、５Ｖ、ＣＭＯ
Ｓプロセス、ｔox＝２０ｎｍ）を有する２つのトランジ
スタに対してダイアグラムで示されている。
ＶBL（０，０）＝Ｖgnd ＋β（Ｖvm−Ｖgnd ）がＶ
vm（＝Ｖgnd ＋α（ＶDD−Ｖgnd ））の関数として、ま
たはαの関数として、ＶDD＝Ｖw1＝Ｖgnd ＋５Ｖおよび
０．８μｍのチャネル長および酸化物の厚みｔox＝２０
ｎｍ（テクノロジーデータ：０．８μｍ、５Ｖ、ＣＭＯ
Ｓプロセス、ｔox＝２０ｎｍ）を有する２つのトランジ
スタに対してダイアグラムで示されている。
【００２０】図３は係数βをＶvm（＝Ｖgnd ＋α（ＶDD
−Ｖgnd ））の関数として、またはαの関数としてダイ
アグラムで示す。０．３と０．６との間のαに対してβ
はほぼ０．３と０．４５との間に位置している。
−Ｖgnd ））の関数として、またはαの関数としてダイ
アグラムで示す。０．３と０．６との間のαに対してβ
はほぼ０．３と０．４５との間に位置している。
【００２１】この実施例では特に０．３と０．４５との
間のβを有するＶBL（０，０）＝Ｖgnd ＋β（Ｖvm−Ｖ
gn d ）、 ＶBL（１，０）＝Ｖvm ＶBL（０，１）＝Ｖgnd ＶBL（１，１）＝Ｖpc が成り立つ。
間のβを有するＶBL（０，０）＝Ｖgnd ＋β（Ｖvm−Ｖ
gn d ）、 ＶBL（１，０）＝Ｖvm ＶBL（０，１）＝Ｖgnd ＶBL（１，１）＝Ｖpc が成り立つ。
【００２２】それよりも少し一般的には（ｎチャネル電
界効果トランジスタおよびここに仮定されている“０”
および“１”の対応付けの際には） ＶBL（０，１）＜ＶBL（０，０）＜ＶBL（１，０）＜Ｖ
BL（１，１） または電位の他の選択の際には ＶBL（１，０）＜ＶBL（０，０）＜ＶBL（０，１）＜Ｖ
BL（１，１） が成り立つ。
界効果トランジスタおよびここに仮定されている“０”
および“１”の対応付けの際には） ＶBL（０，１）＜ＶBL（０，０）＜ＶBL（１，０）＜Ｖ
BL（１，１） または電位の他の選択の際には ＶBL（１，０）＜ＶBL（０，０）＜ＶBL（０，１）＜Ｖ
BL（１，１） が成り立つ。
【００２３】読出すべきビット線に最後に存在している
電位の評価が行われる時点で、このビット線は別のスイ
ッチＳn,readを介して評価回路ＡＷＳの入力端Ｅに接続
されている。この評価回路の課題は、電位のチャネル形
式を出力端Ａi （ｉ＝１，２）における２進の２ビット
信号に変換することである。
電位の評価が行われる時点で、このビット線は別のスイ
ッチＳn,readを介して評価回路ＡＷＳの入力端Ｅに接続
されている。この評価回路の課題は、電位のチャネル形
式を出力端Ａi （ｉ＝１，２）における２進の２ビット
信号に変換することである。
【００２４】トランジスタの１つの行のゲート端子へ電
位Ｖw1を印加するとトランジスタには列から列へと交互
により小さいゲート‐ソース間電圧（Ｖw1−Ｖvm）およ
びより小さいドレイン‐ソース間電圧（Ｖpc−Ｖvm）ま
たはより大きいゲート‐ソース間電圧（Ｖw1−Ｖgnd ）
およびより大きいドレイン‐ソース間電圧（Ｖpc−Ｖ
gnd ）が与えられる。従って、同じ種類のトランジスタ
を使用する際には、ソースとドレインとの間のより大き
い電位差の等化がより高いゲート‐ソース間電圧、従っ
てまたより低い抵抗において行われる。従って、それぞ
れ２つのセルの読出しのために選ばれたビット線の放電
は隣接している列の各々のなかの導通しているトランジ
スタを介してほぼ等しい速さで行われる。それ以上の最
適化のためにトランジスタが追加的に使用される種々の
電位に適合されるべきであれば、列ごとに交互に若干異
なる特性、特に相い異なるしきい電圧を有する電界効果
トランジスタが使用され得る。読出しの際には、その場
合に、偶数に番号付けされた列内のトランジスタのソー
ス端子にそれぞれ特定の予め定められた電位（この例で
はＶgnd またはＶvm）が与えられ、その値は、ゲート端
子への電位Ｖw1の印加の際に論理“０”を有するセル内
のこれらのトランジスタを導通状態にするために十分に
低い。奇数に番号付けされた列内のトランジスタのソー
ス端子には特定の異なって予め定められた電位（この例
ではＶvmまたはＶgnd ）が与えられ、その値は、ゲート
端子への電位Ｖw1の印加の際に相応に論理“０”を有す
るセル内のこれらのトランジスタを導通状態にするため
に十分に低い。
位Ｖw1を印加するとトランジスタには列から列へと交互
により小さいゲート‐ソース間電圧（Ｖw1−Ｖvm）およ
びより小さいドレイン‐ソース間電圧（Ｖpc−Ｖvm）ま
たはより大きいゲート‐ソース間電圧（Ｖw1−Ｖgnd ）
およびより大きいドレイン‐ソース間電圧（Ｖpc−Ｖ
gnd ）が与えられる。従って、同じ種類のトランジスタ
を使用する際には、ソースとドレインとの間のより大き
い電位差の等化がより高いゲート‐ソース間電圧、従っ
てまたより低い抵抗において行われる。従って、それぞ
れ２つのセルの読出しのために選ばれたビット線の放電
は隣接している列の各々のなかの導通しているトランジ
スタを介してほぼ等しい速さで行われる。それ以上の最
適化のためにトランジスタが追加的に使用される種々の
電位に適合されるべきであれば、列ごとに交互に若干異
なる特性、特に相い異なるしきい電圧を有する電界効果
トランジスタが使用され得る。読出しの際には、その場
合に、偶数に番号付けされた列内のトランジスタのソー
ス端子にそれぞれ特定の予め定められた電位（この例で
はＶgnd またはＶvm）が与えられ、その値は、ゲート端
子への電位Ｖw1の印加の際に論理“０”を有するセル内
のこれらのトランジスタを導通状態にするために十分に
低い。奇数に番号付けされた列内のトランジスタのソー
ス端子には特定の異なって予め定められた電位（この例
ではＶvmまたはＶgnd ）が与えられ、その値は、ゲート
端子への電位Ｖw1の印加の際に相応に論理“０”を有す
るセル内のこれらのトランジスタを導通状態にするため
に十分に低い。
【００２５】ｎチャネル電界効果トランジスタの代わり
にｐチャネル電界効果トランジスタも使用できる。セル
の読出しのために設けられているビット線は、その場
合、低い電位に予充電される。ソース端子に与えられる
電位は列ごとに交互に異なっており、また少なくともし
きい電圧だけ行を選択するためのゲート電位Ｖw1よりも
高い。ここでの説明および特許請求の範囲における定義
はしきい電圧の極性を交換した際にも当てはまる。原理
的には、セル内（少なくとも“０”を有するセル内）に
制御可能な抵抗が存在していることが重要である。これ
らの抵抗は、特定の値または特定の間隔の値を有する電
位がこの抵抗の第３の端子に与えられている場合に、第
１の端子と第２の端子との間の十分な電流の流れを可能
にする。他の場合には、これらの抵抗は電流の流れを減
少し、または妨げる。場合によっては、電界効果トラン
ジスタの場合のように、制御可能な抵抗の第３の端子と
他の両端子の１つとの間の電位差も考慮に入れる必要が
ある。
にｐチャネル電界効果トランジスタも使用できる。セル
の読出しのために設けられているビット線は、その場
合、低い電位に予充電される。ソース端子に与えられる
電位は列ごとに交互に異なっており、また少なくともし
きい電圧だけ行を選択するためのゲート電位Ｖw1よりも
高い。ここでの説明および特許請求の範囲における定義
はしきい電圧の極性を交換した際にも当てはまる。原理
的には、セル内（少なくとも“０”を有するセル内）に
制御可能な抵抗が存在していることが重要である。これ
らの抵抗は、特定の値または特定の間隔の値を有する電
位がこの抵抗の第３の端子に与えられている場合に、第
１の端子と第２の端子との間の十分な電流の流れを可能
にする。他の場合には、これらの抵抗は電流の流れを減
少し、または妨げる。場合によっては、電界効果トラン
ジスタの場合のように、制御可能な抵抗の第３の端子と
他の両端子の１つとの間の電位差も考慮に入れる必要が
ある。
【００２６】セルに使用される可制御抵抗は下記の特性
を有していれば十分である。
を有していれば十分である。
【００２７】列の番号付け（左から右へ上昇または下降
し、また任意の数で始まる）のために、これらの抵抗の
うち偶数に番号付けされた列に配置されているそれぞれ
すべての抵抗が、これらの第１の端子への第１の予め定
められた電位、これらの第２の端子への第２の予め定め
られた電位およびこれらの第３の端子への第３の予め定
められた電位の印加の際にこの抵抗がこの第１の端子と
この第２の端子との間で、電位差の等化が読出し過程に
対して予定されている時間中に行われるように低く、ま
たこれらの第１の端子への第１の予め定められた電位、
これらの第２の端子への第２の予め定められた電位およ
びこれらの第３の端子への第４の予め定められた電位の
印加の際にこの抵抗がこの第１の端子とこの第２の端子
との間で、この第１の端子とこの第２の端子との間の電
位差が読出し過程に対して予定されているこの時間中に
ほぼ持続するように高いような性質を有する。
し、また任意の数で始まる）のために、これらの抵抗の
うち偶数に番号付けされた列に配置されているそれぞれ
すべての抵抗が、これらの第１の端子への第１の予め定
められた電位、これらの第２の端子への第２の予め定め
られた電位およびこれらの第３の端子への第３の予め定
められた電位の印加の際にこの抵抗がこの第１の端子と
この第２の端子との間で、電位差の等化が読出し過程に
対して予定されている時間中に行われるように低く、ま
たこれらの第１の端子への第１の予め定められた電位、
これらの第２の端子への第２の予め定められた電位およ
びこれらの第３の端子への第４の予め定められた電位の
印加の際にこの抵抗がこの第１の端子とこの第２の端子
との間で、この第１の端子とこの第２の端子との間の電
位差が読出し過程に対して予定されているこの時間中に
ほぼ持続するように高いような性質を有する。
【００２８】また、これらの抵抗のうち奇数に番号付け
された列に配置されているそれぞれすべての抵抗が、こ
れらの第１の端子への第１の予め定められた電位、これ
らの第２の端子へのこの第２の予め定められた電位と異
なる第５の電位およびこれらの第３の端子への第３の予
め定められた電位の印加の際にこの抵抗がこの第１の端
子とこの第２の端子との間で、電位差の等化が読出し過
程に対して予定されている時間中に行われるように低
く、またこれらの第１の端子への第１の予め定められた
電位、これらの第２の端子への第５の予め定められた電
位およびこれらの第３の端子への第４の予め定められた
電位の印加の際にこの抵抗がこの第１の端子とこの第２
の端子との間で、この第１の端子とこの第２の端子との
間の電位差が読出し過程に対して予定されているこの時
間中にほぼ持続するように高いような性質を有する。
された列に配置されているそれぞれすべての抵抗が、こ
れらの第１の端子への第１の予め定められた電位、これ
らの第２の端子へのこの第２の予め定められた電位と異
なる第５の電位およびこれらの第３の端子への第３の予
め定められた電位の印加の際にこの抵抗がこの第１の端
子とこの第２の端子との間で、電位差の等化が読出し過
程に対して予定されている時間中に行われるように低
く、またこれらの第１の端子への第１の予め定められた
電位、これらの第２の端子への第５の予め定められた電
位およびこれらの第３の端子への第４の予め定められた
電位の印加の際にこの抵抗がこの第１の端子とこの第２
の端子との間で、この第１の端子とこの第２の端子との
間の電位差が読出し過程に対して予定されているこの時
間中にほぼ持続するように高いような性質を有する。
【００２９】図１の実施例中のように、各第２のビット
線のみを読出しのために予定することが可能である。ス
イッチはその代わりに、基本的に各々の存在しているビ
ット線が２つの隣合うセルに対して選ばれるように、す
なわち第１の予め定められた電位（例ではＶpc）に予充
電され得るように構成することもできる。それに隣接す
るビット線が次いで第２の電位（この例ではＶgnd ）
に、または第５の電位（この例ではＶvm）におかれる。
しかしながら、このことは、制御可能な抵抗が両方向で
第１の端子と第２の端子との間の前記の機能の仕方を可
能にするために十分に対称であることを前提としてい
る。
線のみを読出しのために予定することが可能である。ス
イッチはその代わりに、基本的に各々の存在しているビ
ット線が２つの隣合うセルに対して選ばれるように、す
なわち第１の予め定められた電位（例ではＶpc）に予充
電され得るように構成することもできる。それに隣接す
るビット線が次いで第２の電位（この例ではＶgnd ）
に、または第５の電位（この例ではＶvm）におかれる。
しかしながら、このことは、制御可能な抵抗が両方向で
第１の端子と第２の端子との間の前記の機能の仕方を可
能にするために十分に対称であることを前提としてい
る。
【００３０】図４および図５には、評価回路ＡＷＳを構
成し得る回路が概要図で示されている。電位として読出
しのために選ばれたビット線に存在している読出し過程
の結果を爾後処理され得る２値信号に変換するため、た
とえば図４のように３つのコンパレータＫ１、Ｋ２、Ｋ
３が使用される。この回路は差当り３ビット信号を供給
する。この回路ではこれらのコンパレータのすべての非
反転入力端は互いに接続されている。この回路節点は評
価回路ＡＷＳ（図１を参照）の入力端Ｅを形成してお
り、またデータ線を介してすべての別のスイッチＳ
n,readに接続されている。コンパレータの反転入力端は
基準電位Ｖref,1 、Ｖref,2 、Ｖref,3 におかれる。こ
れらの基準電位は、それらの各１つが読出し過程の結果
としての当該のビット線上の電位の２つの相い続く電位
の間に位置するように、すなわちＶBL（０，１）＜Ｖ
ref,1 ＜ＶBL（０，０）＜Ｖref,2 ＜ＶBL（１，０）＜
Ｖref,3 ＜ＶBL（１，１）または他の電位の選択の際に
ＶBL（１，０）＜Ｖref,1 ＜ＶBL（０，０）＜Ｖref,2
＜ＶBL（０，１）＜Ｖref,3 ＜ＶBL（１，１）に選ばれ
る。ＶBL（０，０）＝Ｖgnd ＋β（Ｖvm−Ｖgnd ）（β
は０．３と０．４５との間）、ＶBL（１，０）＝Ｖvm、
ＶBL（０，１）＝Ｖgnd およびＶBL（１，１）＝Ｖpcを
有する例ではＶref,1 、Ｖref,2 、Ｖref,3 は好ましく
はたとえば下記のように選ばれる。 Ｖref,1 ≒Ｖgnd ＋０．５β（Ｖvm−Ｖgnd ）≦Ｖgnd
＋０．２２５（Ｖvm−Ｖgnd ） Ｖref,2 ≒Ｖgnd ＋β（Ｖvm−Ｖgnd ）＋０．５（Ｖvm
−Ｖgnd −β（Ｖvm−Ｖgnd ））＝Ｖgnd ＋０．５（１
＋β）（Ｖvm−Ｖgnd ）≦Ｖgnd ＋０．７２５（Ｖvm−
Ｖgnd ） Ｖref,3 ≒Ｖgnd ＋１．２５（Ｖvm−Ｖgnd ）≦Ｖgnd
＋０．７５（ＶDD−Ｖgn d ）
成し得る回路が概要図で示されている。電位として読出
しのために選ばれたビット線に存在している読出し過程
の結果を爾後処理され得る２値信号に変換するため、た
とえば図４のように３つのコンパレータＫ１、Ｋ２、Ｋ
３が使用される。この回路は差当り３ビット信号を供給
する。この回路ではこれらのコンパレータのすべての非
反転入力端は互いに接続されている。この回路節点は評
価回路ＡＷＳ（図１を参照）の入力端Ｅを形成してお
り、またデータ線を介してすべての別のスイッチＳ
n,readに接続されている。コンパレータの反転入力端は
基準電位Ｖref,1 、Ｖref,2 、Ｖref,3 におかれる。こ
れらの基準電位は、それらの各１つが読出し過程の結果
としての当該のビット線上の電位の２つの相い続く電位
の間に位置するように、すなわちＶBL（０，１）＜Ｖ
ref,1 ＜ＶBL（０，０）＜Ｖref,2 ＜ＶBL（１，０）＜
Ｖref,3 ＜ＶBL（１，１）または他の電位の選択の際に
ＶBL（１，０）＜Ｖref,1 ＜ＶBL（０，０）＜Ｖref,2
＜ＶBL（０，１）＜Ｖref,3 ＜ＶBL（１，１）に選ばれ
る。ＶBL（０，０）＝Ｖgnd ＋β（Ｖvm−Ｖgnd ）（β
は０．３と０．４５との間）、ＶBL（１，０）＝Ｖvm、
ＶBL（０，１）＝Ｖgnd およびＶBL（１，１）＝Ｖpcを
有する例ではＶref,1 、Ｖref,2 、Ｖref,3 は好ましく
はたとえば下記のように選ばれる。 Ｖref,1 ≒Ｖgnd ＋０．５β（Ｖvm−Ｖgnd ）≦Ｖgnd
＋０．２２５（Ｖvm−Ｖgnd ） Ｖref,2 ≒Ｖgnd ＋β（Ｖvm−Ｖgnd ）＋０．５（Ｖvm
−Ｖgnd −β（Ｖvm−Ｖgnd ））＝Ｖgnd ＋０．５（１
＋β）（Ｖvm−Ｖgnd ）≦Ｖgnd ＋０．７２５（Ｖvm−
Ｖgnd ） Ｖref,3 ≒Ｖgnd ＋１．２５（Ｖvm−Ｖgnd ）≦Ｖgnd
＋０．７５（ＶDD−Ｖgn d ）
【００３１】このようにして基準電位Ｖref,1 およびＶ
ref,2 はそれぞれ正確に値ＶBL（０，１）とＶBL（０，
０）との間または値ＶBL（０，０）とＶBL（１，０）と
の間におかれる。Ｖref,3 の選択の際には、条件Ｖpc＞
Ｖgnd ＋１．２５（Ｖvm−Ｖgnd ）、好ましくはＶpc＞
Ｖgnd ＋１．５（Ｖvm−Ｖgnd ）が満足されていること
が仮定された。このことはＶpc＝ＶDD、かつ少なくとも
０．３また最大で０．６のαを有するＶvm＝Ｖgnd ＋α
（ＶDD−Ｖgnd ）の仮定のもとに成り立つ。他の実施例
において、予充電電位Ｖpc＜ＶDDの選択の際または示さ
れた範囲の外側の係数αの選択の際に生じ得るように、
これらの条件が満足されていないとすれば、Ｖref,3 は
あらゆる場合に好ましくは正確にＶBL（０，１）および
ＶBL（１，０）の値の大きいほうの値とＶBL（１，１）
との間におかれる。
ref,2 はそれぞれ正確に値ＶBL（０，１）とＶBL（０，
０）との間または値ＶBL（０，０）とＶBL（１，０）と
の間におかれる。Ｖref,3 の選択の際には、条件Ｖpc＞
Ｖgnd ＋１．２５（Ｖvm−Ｖgnd ）、好ましくはＶpc＞
Ｖgnd ＋１．５（Ｖvm−Ｖgnd ）が満足されていること
が仮定された。このことはＶpc＝ＶDD、かつ少なくとも
０．３また最大で０．６のαを有するＶvm＝Ｖgnd ＋α
（ＶDD−Ｖgnd ）の仮定のもとに成り立つ。他の実施例
において、予充電電位Ｖpc＜ＶDDの選択の際または示さ
れた範囲の外側の係数αの選択の際に生じ得るように、
これらの条件が満足されていないとすれば、Ｖref,3 は
あらゆる場合に好ましくは正確にＶBL（０，１）および
ＶBL（１，０）の値の大きいほうの値とＶBL（１，１）
との間におかれる。
【００３２】例としてＶpc＝ＶDD＝Ｖgnd ＋５Ｖでα＝
０．５の場合に対しては下記のようになる。Ｖvm＝Ｖ
gnd ＋２．５Ｖおよびβ＝０．３６、これからＶ
BL（０，１）＝Ｖgnd 、ＶBL（０，０）＝Ｖgnd ＋０．
９Ｖ、ＶBL（１，０）＝Ｖgnd ＋２．５ＶかつＶ
BL（１，１）＝Ｖgnd ＋５Ｖ、ならびにＶref,1 ＝Ｖ
gnd ＋０．４５Ｖ、Ｖref,2 ＝Ｖgnd ＋１．７ＶかつＶ
ref,3 ＝Ｖgne ＋３．７５Ｖ
０．５の場合に対しては下記のようになる。Ｖvm＝Ｖ
gnd ＋２．５Ｖおよびβ＝０．３６、これからＶ
BL（０，１）＝Ｖgnd 、ＶBL（０，０）＝Ｖgnd ＋０．
９Ｖ、ＶBL（１，０）＝Ｖgnd ＋２．５ＶかつＶ
BL（１，１）＝Ｖgnd ＋５Ｖ、ならびにＶref,1 ＝Ｖ
gnd ＋０．４５Ｖ、Ｖref,2 ＝Ｖgnd ＋１．７ＶかつＶ
ref,3 ＝Ｖgne ＋３．７５Ｖ
【００３３】図４による回路の出力端Ｂ1 、Ｂ2 、Ｂ3
には、セルＺn,k およびＺn+1,k に対応付けられている
ブール変数ｚn,k およびｚn+1,k の値に関係して下記の
表に示されている２値の値Ｂ1 、Ｂ2 、Ｂ3 （低いまた
は高い電位に相応）が生ずる。
には、セルＺn,k およびＺn+1,k に対応付けられている
ブール変数ｚn,k およびｚn+1,k の値に関係して下記の
表に示されている２値の値Ｂ1 、Ｂ2 、Ｂ3 （低いまた
は高い電位に相応）が生ずる。
【００３４】
【表１】 ｚn,k ｚn+1,k Ｂ1 Ｂ2 Ｂ3 １ １ １ １ １ １ ０ １ １ ０ ０ １ ０ ０ ０ ０ ０ １ ０ ０
【００３５】この表からセルの情報内容に対する下記の
論理表現が直接的に読出される。 ｚn,k ＝Ｂ1 Ｂ2 および ｚn+1,k ＝バーＢ1 Ｂ3 ＝バーＢ1 バーＢ3
論理表現が直接的に読出される。 ｚn,k ＝Ｂ1 Ｂ2 および ｚn+1,k ＝バーＢ1 Ｂ3 ＝バーＢ1 バーＢ3
【００３６】図５は、出力端Ａ1 およびＡ2 に（出力端
Ａ2 に）セルｚn,k および（出力端Ａ1 に）ｚn+1,k の
情報内容を有する所望の２ビット信号を供給する図４に
よる回路の拡張例を示す。その際にｚn,k およびｚ
n+1,k に対する論理表現は上記の式に相応して論理ゲー
トにより発生される。信号ｚn+1,k はナンドゲートＮＡ
ＮＤ１により発生される。コンパレータＫ３では図４の
回路にくらべて非反転および反転入力端の端子が互いに
交換されている。このコンパレータＫ３の入力端、従っ
てまたナンドゲートＮＡＮＤ１の両入力端の１つに直接
に必要とされる信号バーＢ3 が与えられる。ｚn,k はア
ンドゲートＡＮＤ１による信号Ｂ1 およびＢ2 のアンド
論理演算により実現される。
Ａ2 に）セルｚn,k および（出力端Ａ1 に）ｚn+1,k の
情報内容を有する所望の２ビット信号を供給する図４に
よる回路の拡張例を示す。その際にｚn,k およびｚ
n+1,k に対する論理表現は上記の式に相応して論理ゲー
トにより発生される。信号ｚn+1,k はナンドゲートＮＡ
ＮＤ１により発生される。コンパレータＫ３では図４の
回路にくらべて非反転および反転入力端の端子が互いに
交換されている。このコンパレータＫ３の入力端、従っ
てまたナンドゲートＮＡＮＤ１の両入力端の１つに直接
に必要とされる信号バーＢ3 が与えられる。ｚn,k はア
ンドゲートＡＮＤ１による信号Ｂ1 およびＢ2 のアンド
論理演算により実現される。
【００３７】読出し過程は本発明によるマトリクスメモ
リの前記の実施例と関連して、電位Ｖw1が、電位Ｖpcへ
のビット線の予充電の過程が終了されているとき、すな
わちスイッチＳn,pcが開かれ、または別のスイッチＳ
n,readが閉じられるときに初めて、スイッチＳ´k,vw1
の閉成により選択されたワード線に与えられるように示
された。その代わりに電位Ｖw1は、電位Ｖpcが選択され
たビット線に与えられるときに既に、選択されたワード
線に与えられてもよい。その結果として、論理“０”を
含んでいる少なくとも１つのセルがこのビット線に隣接
して選択された行内に存在している場合には、ビット線
が完全には充電されない。従って、この場合にビット線
の予充電の終了後に行われるビット線の放電の過程はよ
り短い時間を必要とする。すなわち、全体の読出し過程
がより短い時間中に行われる。なぜならば、読出しのた
めに選択されたビット線における電位の評価すべき値
（レベル）があらゆる場合により速く到達されるからで
ある。評価回路ＡＷＳの入力端Ｅは既に選択されたビッ
ト線の予充電の間にこのビット線に接続され得る。本発
明によるマトリクスメモリおよび付属の読出し仮定の他
の可能な変形例は、以上の実施例により説明されたよう
な原理的な機能の仕方から生ずる。
リの前記の実施例と関連して、電位Ｖw1が、電位Ｖpcへ
のビット線の予充電の過程が終了されているとき、すな
わちスイッチＳn,pcが開かれ、または別のスイッチＳ
n,readが閉じられるときに初めて、スイッチＳ´k,vw1
の閉成により選択されたワード線に与えられるように示
された。その代わりに電位Ｖw1は、電位Ｖpcが選択され
たビット線に与えられるときに既に、選択されたワード
線に与えられてもよい。その結果として、論理“０”を
含んでいる少なくとも１つのセルがこのビット線に隣接
して選択された行内に存在している場合には、ビット線
が完全には充電されない。従って、この場合にビット線
の予充電の終了後に行われるビット線の放電の過程はよ
り短い時間を必要とする。すなわち、全体の読出し過程
がより短い時間中に行われる。なぜならば、読出しのた
めに選択されたビット線における電位の評価すべき値
（レベル）があらゆる場合により速く到達されるからで
ある。評価回路ＡＷＳの入力端Ｅは既に選択されたビッ
ト線の予充電の間にこのビット線に接続され得る。本発
明によるマトリクスメモリおよび付属の読出し仮定の他
の可能な変形例は、以上の実施例により説明されたよう
な原理的な機能の仕方から生ずる。
【図１】本発明の好ましい実施例の概要図。
【図２】回路内で生ずる電位を決定するためのダイアグ
ラム。
ラム。
【図３】回路内で生ずる電位を決定するためのダイアグ
ラム。
ラム。
【図４】評価回路の概要図。
【図５】評価回路の概要図。
【図６】従来例の配置を示す図。
【符号の説明】 ＡＮＤ アンドゲート ＡＷＳ 評価回路 ＢＬ ビット線 Ｋ コンパレータ ＮＡＮＤ ナンドゲート ＷＬ ワード線 Ｚ セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミヒアエル ボル ドイツ連邦共和国 81671 ミユンヘン ヘヒトゼーシユトラーセ 13ベー (72)発明者 ドリス シユミツト‐ラントジーデル ドイツ連邦共和国 85521 オツトーブル ン ルートヴイツヒ‐トーマ‐シユトラー セ ４
Claims (9)
- 【請求項１】 行および列に配置されているメモリセル
（Ｚn,k ）を有するマトリクスメモリにおいて、 これらのメモリセルが論理“０”または“１”を記憶す
るために設けられ、 論理“０”を記憶するこれらのメモリセルの各々に、第
１、第２および第３の端子を有する可変の電気抵抗が配
置され、 これらの列の番号付けのために、これらの抵抗のうち偶
数に番号付けされた列に配置されているそれぞれすべて
の抵抗が、これらの第１の端子への第１の予め定められ
た電位（Ｖpc）、これらの第２の端子への第２の予め定
められた電位（Ｖgnd ）およびこれらの第３の端子への
第３の予め定められた電位（Ｖw1）の印加の際にこの抵
抗がこの第１の端子とこの第２の端子との間で、電位差
の等化が読出し過程に対して予定されている時間中に行
われるように低く、またこれらの第１の端子への第１の
予め定められた電位、これらの第２の端子への第２の予
め定められた電位およびこれらの第３の端子への第４の
予め定められた電位（Ｖgn d ）の印加の際にこの抵抗が
この第１の端子とこの第２の端子との間で、この第１の
端子とこの第２の端子との間の電位差が読出し過程に対
して予定されているこの時間中にほぼ持続するように高
いような性質を有し、 また、これらの抵抗のうち奇数に番号付けされた列に配
置されているそれぞれすべての抵抗が、これらの第１の
端子への第１の予め定められた電位、これらの第２の端
子へのこの第２の予め定められた電位と異なる第５の電
位（Ｖvm）およびこれらの第３の端子への第３の予め定
められた電位の印加の際にこの抵抗がこの第１の端子と
この第２の端子との間で、電位差の等化が読出し過程に
対して予定されている時間中に行われるように低く、ま
たこれらの第１の端子への第１の予め定められた電位、
これらの第２の端子への第５の予め定められた電位およ
びこれらの第３の端子への第４の予め定められた電位の
印加の際にこの抵抗がこの第１の端子とこの第２の端子
との間で、この第１の端子とこの第２の端子との間の電
位差が読出し過程に対して予定されているこの時間中に
ほぼ持続するように高いような性質を有し、 これらの抵抗のうちこれらの列のそれぞれ１つに配置さ
れているすべての抵抗のそれぞれ第１の端子のみまたは
それぞれ第２の端子のみを導電的に互いに接続するビッ
ト線（ＢＬn ）が設けられ、 奇数に番号付けされた列およびそれに続く偶数に番号付
けされた列から成る各対に対して、これらのビット線の
１つがこれらの抵抗のうちこの対の列に配置されている
抵抗のすべての第１の端子を互いに接続し、また偶数に
番号付けされた列およびそれに続く奇数に番号付けされ
た列から成る各対に対して、これらのビット線の１つが
これらの抵抗のうちこの対の列に配置されている抵抗の
すべての第２の端子を互いに接続し、 これらの抵抗のうちこれらの行のそれぞれ１つに配置さ
れているすべての抵抗のそれぞれ第３の端子を導電的に
互いに接続するワード線（ＷＬk ）が設けられ、 これらのビット線をこの第１、第２および第５の予め定
められた電位（Ｖpc、Ｖgnd 、Ｖvm）と、奇数に番号付
けされた列およびそれに続く偶数に番号付けされた列か
ら成る各対に対してこれらの抵抗のうちこの対の列に配
置されている抵抗の第１の端子にこの第１の予め定めら
れた電位が、これらの抵抗のうちこの対の偶数に番号付
けされた列に配置されている抵抗の第２の端子にこの第
５の予め定められた電位が与えられるように、接続し得
るスイッチ（Ｓn,pc、Ｓn,gnd 、Ｓn,vm）が設けられ、 これらのワード線をこの第４の予め定められた電位に接
続し、またこれらのワード線のそれぞれ１つをこの第３
の予め定められた電位に接続し得るスイッチ（Ｓ´
k,vw1 、Ｓ′k,gnd ) が設けられ、 これらの抵抗の一部分の第１の端子を互いに接続するビ
ット線をそれぞれ評価回路（ＡＷＳ）に接続し得る別の
スイッチ（Ｓn,read）が設けられることを特徴とするマ
トリクスメモリ。 - 【請求項２】 抵抗が電界効果トランジスタであり、そ
れらのドレイン端子が第１の端子、それらのソース端子
が第２の端子、またそれらのゲート端子が第３の端子で
あることを特徴とする請求項１記載のマトリクスメモ
リ。 - 【請求項３】 電界効果トランジスタがｎチャネル‐Ｍ
ＯＳＦＥＴであり、また第３の予め定められた電位が少
なくとも偶数に番号付けされた列に配置されている電界
効果トランジスタの最大のしきい電圧の間隔をおいて第
２の予め定められた電位の上に、また少なくとも奇数に
番号付けされた列に配置されている電界効果トランジス
タの最大のしきい電圧の間隔をおいて第５の予め定めら
れた電位の上に位置していることを特徴とする請求項２
記載のマトリクスメモリ。 - 【請求項４】 電界効果トランジスタがｐチャネル‐Ｍ
ＯＳＦＥＴであり、また第３の予め定められた電位が少
なくとも偶数に番号付けされた列に配置されている電界
効果トランジスタの最大のしきい電圧の間隔をおいて第
２の予め定められた電位の下に、また少なくとも奇数に
番号付けされた列に配置されている電界効果トランジス
タの最大のしきい電圧の間隔をおいて第５の予め定めら
れた電位の下に位置していることを特徴とする請求項２
記載のマトリクスメモリ。 - 【請求項５】 第２および第４の予め定められた電位ま
たは第５および第４の予め定められた電位が基本電位
（接地）に等しいことを特徴とする請求項１ないし４の
１つに記載のマトリクスメモリ。 - 【請求項６】 第２の予め定められた電位と第５の予め
定められた電位との間の電位差の大きさが第１の予め定
められた電位と第２の予め定められた電位との間の電位
差および第１の予め定められた電位と第５の予め定めら
れた電位との間の電位差のいずれか大きいほうの少なく
とも０．３倍であり、また最大で０．６倍であることを
特徴とする請求項５記載のマトリクスメモリ。 - 【請求項７】 評価回路（ＡＭＳ）が３つのコンパレー
タ（Ｋ１、Ｋ２、Ｋ３）を含み、 これらのコンパレータのうちの第１のコンパレータ（Ｋ
１）の入力端が第１の基準電位（Ｖref,1 ）に、これら
のコンパレータのうちの第２のコンパレータ（Ｋ２）の
入力端が第２の基準電位（Ｖref,2 ）に、またこれらの
コンパレータのうちの第３のコンパレータ（Ｋ３）の入
力端が第３の基準電位（Ｖref,3 ）に接続され、 これらのコンパレータのそれぞれ他方の入力端が互い
に、また前記別のスイッチ（Ｓn,read）に導電的に接続
され、 この第１の基準電位（Ｖref,1 ）が第２の電位と、奇数
に番号付けされた列およびそれに続く偶数に番号付けさ
れた列内の抵抗の互いに接続されている第１の端子に、
この偶数に番号付けされた列内の抵抗の第２の端子に第
２の予め定められた電位が、この奇数に番号付けされた
列内の抵抗の第２の端子に第５の予め定められた電位
が、またこれらの偶数に番号付けされた列に配置されて
いるこれらの抵抗およびこれらの奇数に番号付けされた
列に配置されているこれらの抵抗の各少なくとも１つの
抵抗の第３の端子に第３の予め定められた電位が与えら
れているときに、与えられている中央の電位との間に位
置し、 この第２の基準電位が第５の予め定められた電位とこの
中央の電位との間に位置し、 この第３の基準電位が第１の予め定められた電位と第２
の予め定められた電位との間かつ第１の予め定められた
電位と第５の予め定められた電位との間に位置すること
を特徴とする請求項１ないし６の１つに記載のマトリク
スメモリ。 - 【請求項８】 ２つの論理ゲートが設けられており、そ
れらの入力端がコンパレータ（Ｋ１、Ｋ２、Ｋ３）の出
力端に、これらのゲートの出力端に２つの同時に読まれ
たメモリセルの内容が低い電位または高い電位として表
されるように接続されていることを特徴とする請求項７
記載のマトリクスメモリ。 - 【請求項９】 第１のコンパレータ（Ｋ１）の反転入力
端が第１の基準電位（Ｖref,1 ）に接続され、 第２のコンパレータ（Ｋ２）の反転入力端が第２の基準
電位（Ｖref,2 ）に接続され、 第３のコンパレータ（Ｋ３）の非反転入力端が第３の基
準電位（Ｖref,3 ）に接続され、 論理ゲートがアンドゲート（ＡＮＤ１）およびナンドゲ
ート（ＮＡＮＤ１）であり、 第１および第２のコンパレータの出力端がこのアンドゲ
ートの各入力端に接続され、 入力端で最低および最高の基準電位に接続されているコ
ンパレータの出力端がこのナンドゲートの入力端に接続
されることを特徴とする請求項８記載のマトリクスメモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19631169.1 | 1996-08-01 | ||
| DE19631169A DE19631169C2 (de) | 1996-08-01 | 1996-08-01 | Matrix-Speicher in Virtual-ground-Architektur |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069794A true JPH1069794A (ja) | 1998-03-10 |
Family
ID=7801552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21704697A Pending JPH1069794A (ja) | 1996-08-01 | 1997-07-28 | マトリクスメモリ |
Country Status (6)
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| EP (1) | EP0825613A3 (ja) |
| JP (1) | JPH1069794A (ja) |
| CN (1) | CN1175775A (ja) |
| DE (1) | DE19631169C2 (ja) |
| TW (1) | TW335493B (ja) |
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| US6154864A (en) * | 1998-05-19 | 2000-11-28 | Micron Technology, Inc. | Read only memory embedded in a dynamic random access memory |
| US6438018B1 (en) * | 1999-10-05 | 2002-08-20 | Winbond Electronics Corporation | Via code Mask ROM |
| US20040226041A1 (en) * | 2000-02-18 | 2004-11-11 | Xsides Corporation | System and method for parallel data display of multiple executing environments |
| US6861714B2 (en) * | 2001-04-18 | 2005-03-01 | Samsung Electronics Co., Ltd. | High-speed programmable read-only memory (PROM) devices |
| FR2826170B1 (fr) * | 2001-06-15 | 2003-12-12 | Dolphin Integration Sa | Memoire rom a points memoire multibit |
| JP3734726B2 (ja) * | 2001-07-17 | 2006-01-11 | 松下電器産業株式会社 | 読み出し専用メモリ |
| US6385079B1 (en) * | 2001-08-31 | 2002-05-07 | Hewlett-Packard Company | Methods and structure for maximizing signal to noise ratio in resistive array |
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| US6747889B2 (en) * | 2001-12-12 | 2004-06-08 | Micron Technology, Inc. | Half density ROM embedded DRAM |
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|---|---|---|---|---|
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-
1997
- 1997-06-24 EP EP97110309A patent/EP0825613A3/de not_active Withdrawn
- 1997-07-25 TW TW086110587A patent/TW335493B/zh active
- 1997-07-28 JP JP21704697A patent/JPH1069794A/ja active Pending
- 1997-07-31 CN CN97115480.5A patent/CN1175775A/zh active Pending
- 1997-08-01 US US08/904,373 patent/US5831892A/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040902 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050210 |