JPS604320Y2 - ランダム・アクセス・メモリ - Google Patents

Description

【考案の詳細な説明】 本考案はランダム・アクセス・メモリ （ＲＡＭ）に係り、特にワード線が付勢されたときに一
対のビット線を介して読出し又は書込みが行なわれるメ
モリ・セルを含むＲＡＭに係る。

メモリ・セルが行列状に配置されているＲＡＭにおいて
は、一般にその各列に読出し用の感知回路が接続されて
いる。

ＦＥＴメモリの場合は、このような感知回路として、交
差結合された一対のＦＥＴを含むラッチ回路が使用され
る。

ところが従来の感知ラッチ回路は、その交差結合点が関
連するビット線対に接続されているため、次のような問
題点があった。

（１）大きな寄生容量を持ったビット線が感知ラッチ回
路の負荷になるので、動作が遅い。

（２）感知ラッチ回路にセットされた２進値を最終的に
外部へ出力するまでは、ビット線の状態を元に戻せない
。

従って、次のメモリ・アクセスまでの時間が長くなる。

（３１（２＋の問題を解決するためには、特定のタイミ
ングでオン／オフされる結合素子をビット線対と感知ラ
ッチ回路の交差結合点との間に設けておく必要がある。

従って本考案の目的は、高速動作が可能であり且つビッ
ト線対へ直接接続され得る感知ラッチ回路を備えたＲＡ
Ｍを提供することにある。

本考案に係るＲＡＭは、ワード線が付勢されたときに一
対のビット線を介して読出し又は書込みが行なわれる複
数のメモリ・セルを含み、各ビット線は動作に先立って
初期設定されるようになっている。

初期設定回路にデプレッション・モードＦＥＴを使用す
ると、高速の初期設定動作が可能になり、またエンハン
スメント・モードＦＥＴを用いた場合に比べて閾値電圧
の差に起因する初期設定電圧の相違がない、即ち一対の
ビット線が同じ電圧へ初期設定されるという利点がある
。

選択されたメモリ・セルから一対のビット線へ読出され
た情報をラッチする感知ラッチ回路は、交差結合された
一対の第１ＦＥＴと、該第１ＦＥＴの交差結合点及び電
源の間に接続された一対の負荷素子と、読出し時に一対
のビット線間の差信号に応答して第１ＦＥＴをスイッチ
させる一対の第ｆＥＴとを含んでいる。

各ビット線は、結合素子を介することなく、関連する第
２ＦＥＴのゲートへ直接接続される。

ビット線を第２ＦＥＴのゲートへ接続しておくと、大き
な寄生容量を持ったビット線が感知ラッチ回路の負荷に
なることはないから、感知ラッチ回路の高速動作が可能
であり、しかも感知ラッチ回路が一旦セットされた後は
いつでもビット線の電圧を元に戻すことができる。

後述する実施例では、第１ＦＥＴ及び第２ＦＥＴとして
エンハンスメント・モードＦＥＴが使用され、負荷素子
としてデプレッション・モードＦＥＴが使用される。

第１ＦＥＴの交差結合点には、出力を取出すための回路
が接続される。

この回路を上述の感知ラッチ回路と同様な構成にしてお
くと、ＲＡＭ外部への出力取出しを正確に且つ高速度で
行なうことができる。

選択されたメモリ・セルへの書込みは、関連するビット
線対に接続された書込み回路から行なわれる。

以下、添付図面を参照しながら、本考案の良好な実施例
について具体的に説明する。

第１図は、本考案に従うｍ列ｎ行のＲＡＭのうちの１列
を示したものである。

図において“Ｄ”はデプレッション・モードＦＥＴ （
以下Ｄ−ＦＥＴと略称する）を表わし ４４ Ｅ ｔｔ
はエンハンスメント・モードＦＥＴ （以下、Ｅ−ＦＥ
Ｔと略称する）を表わす。

Ｎチャンネルの［）−ＦＥＴＴ□のドレインは正電位十
Ｖに接続される。

この正電位十■は、５乃至１５ボルトの大きさを有する
のが好ましい。

Ｔ１のソースには左側のビット線ＢＳＬ ｌの一端が接
続される。

ＢＳＬｌの他端は、ＮチャンネルのＥ−ＦＥＴＴｌｏの
ドレインに接続される。

Ｎチャンネルの［）−ＦＥＴＴ２のドレインも、Ｔ１と
同じく正電位十Ｖに接続される。

Ｔ２のソースには１、右側のビット線ＢＳＲｌの一端が
接続される。

Ｂ５Ｒ１の他端は、ＮチャンネルのＥ−ＦＥＴＴ１３の
ドレインに接続される。

Ｔ１゜及びＴ１□のソースは、ＮチャンネルのＥ −Ｆ
ＥＴ Ｔ１□のドレインへ共通に接続される。

Ｔ１□のソースは、ＮチャンネルのＥ−ＦＥＴＴ１３の
ドレインに接続される。

Ｔ１３のソースは基準電源（例えばアース）に接続され
る。

Ｔ１及びＴ２のゲートは、共に信号Ｒを受取るように、
共通に接続される。

Ｔｌｏのゲートは信号りを受取るようにされ、一方、Ｔ
１１のゲートは信号６を受取るようにされる。

信号り及びＤ（データ信号を意味する）は論理的相補関
係にある。

Ｔ１□のゲートは信号Ｃ□を、Ｔ１３のゲートは信号Ｗ
を各々受取るようにされる。

図示の如く、ビット線ＢＳＬ ｌ及びＢＳＲｌの間には
、ｎ個のメモリ・セル１０が接続されている。

各メモリ・セルには１本のワード線ＷＬが接続される。

一対のビット線間に接続されるメモリ・セルの数ｎは、
回路設計、製造プロセスにおける制限及びチップ・トポ
ロジーに応じて大きく異なることがある。

図面が繁雑になるのを避けるため、第１図には、そのう
ちの４個しか示されていない。

各メモリ・セル１０は、例えば第５Ａ図に示されている
ような型のものであってもよい。

第５Ａ図のセルは、６素子セルとして周知のものであり
、例えば米国特許第３７９５８５吋及び同第３７９８６
２１号に記載されている。

また、メモリ・セル１０として、第５Ｂ図に示されるよ
うな周知の４素子セルを用いることもできる。

電界効果素子を基本素子として含むメモリ・セルは多数
知られているが、以下の説明から明らかになるように、
少なくともその幾つかは本考案の実施において使用可能
である。

第１図に示されるように、相互接続された７個のＦＥＴ
下３〜Ｔ９から成る感知ラッチ２０が、ビット線ＢＳＬ
ｌとＢＳＲｌの間に接続される。

Ｔ３及びＴ４はＮチャンネルのＤ−ＦＥＴであり、Ｔ、
〜Ｔ９はＮチャンネルのＥ−ＦＥＴである。

図示の如く、Ｔ３のドレインは正電位子Ｖに接続され、
Ｔ３のソースはＴ、のドレイン、Ｔ３のゲート、Ｔ６の
ゲート及びラッチ２０の第１出力ＳＬｌに接続され、Ｔ
５のソースはＴ７のドレインに接続され、Ｔ７のソース
はＴ９のドレインに接続され、Ｔ９のソースは基準電位
（例えばアース）に接続され、Ｕのドレインは正電位子
■に接続され、Ｔ４のソースはＴ６のドレイン、Ｔ４の
ゲート、Ｔ５のゲート及びラッチ２０の第２出力ＳＲ１
に接続され、Ｔ６のソースはＴ８のドレインに接続され
、Ｔ８のソースはＴ９のドレインに接続され、Ｔ７のゲ
ートはビット線ＢＳＬ ｌに接続され、モしてＴ８のゲ
ートはビット線ＢＳＲｉに接続される。

Ｔ９のゲートは、信号りを受取るようにされる。

更に、第１感知ラツチ出力ＳＬｌは節点ＳＬから取出さ
れ、また第２感知ラツチ出力ＳＲ１は節点ＳＲから取出
される。

次に、第１図と共に第３図及び第４図を参照して、本考
案に従うメモリの動作にって説明する。

第３図は、第１図のセル１から２進゛１”を読出す場合
の各部分の波形及びそのタイミングを示し、第４図は、
セル２に２進“１゛を書込む場合を示している。

他のセルに対する読出し及び書込みの場合も同様な波形
が得られることに注意されたい。

“Ｒ゛パルス、［）−ＦＥＴＴ１及びＴ２のゲートへ印
加される。

この°“Ｒ”パルスは、通常は高い方のレベルにあり、
従って、この時Ｔ□及びＴ２はオン状態にある。

この結果、ビット／感知線ＢＳＬ ｌ及びＢ５Ｒ１は、
通常は＋■に充電されている。

読出し又は書込みが行なわれる時には、“°Ｒパパルス
は０ボルトに落される。

この結果、Ｔ□及びＴ２は、それらのゲート電位がソー
ス電位に対して素子の閾値電圧よりも負になるので、タ
ーン・オフされる。

［）−ＦＥＴの閾値電圧を一２ボルトとすると、ビット
／感知線ＢＳＬ ｌ及びＢ５Ｒ１の電位が約２ボルトに
降下するまでこの状態が続く。

読出し動作においては書込み制御信号Ｗは低レベルに保
たれ、従ってＴ１３はオフのままである。

Ｔ、がオフの時には、Ｔｌｏ−Ｔ□２を無視することが
できる。

読出しサイクルにおける動作シーケンスは次のようにな
っている。

まず゛Ｒｅ１パルスが０ボルトに降下し、これと同時に
又は幾らか遅れて、各ビット線対に沿った１つのセルが
ワード線ＷＬを介して付勢される。

ここでは、ビット線ＢＳＬ ｌ及びＢＳＲｌ並びにワー
ド線ＷＬｌの交点に接続されたメモリ・セル１０が選択
され、従って、対応するワード線ＷＬｌに駆動パルスが
印加されるものとする。

この結果、一方のビット線が０ボルトへ向って放電を始
める。

第３図に示されるように、この例では左側のビット線Ｂ
ＳＬ ｉが放電される。

この放電により、Ｔ７のゲート−ソース間電圧は減少す
るが、Ｔ８のゲート−ソース間電圧は変化しない。

この時パルスＬは低レベルに保たれており（第３図参照
）従ってこの間はＴ７又はＴ８には電流は流れない。

Ｔ。及びＴ６も電流を流さないが、それらのゲートには
各々Ｔ、及びＴ３を介して＋Ｖが印加されている。

次いで、Ｔ９のゲート電位を上げることにより、即ち、
高レベルのＬ′”パルスをＴ９のゲートへ印加すること
により、感知ラッチ２０がセットされる。

Ｔ９が導通すると節点Ａの電圧が下がり、Ｔ８及びＴ６
がターン・オフされる。

Ｔ７のゲート−ソース間電圧はＴ８のそれよりも小さい
ので、Ｔ７はオフに保たれるか、又は導通状態になると
してもその程度は僅かである。

この結果、節点ＳＲは節点ＳＬよりも速く放電する。

ラッチ２０の再生特性のため、節点ＳＲの電位は略０ボ
ルトまで下がり、一方、節点ＳＬの電位は＋Ｖへ復帰さ
れる。

従って、第３図に示されるように、節点ＳＬの電位には
小さな°°グリッチ゛が生じるだけである。

感知ラッチ２０をセットするには、約０．６ボルトの差
電圧で十分である。

感知ラッチ２０は、ビット線から有効に分離され、従っ
て、ビット線ＢＳＬ ｌ及びＢＳＲｌは、ラッチされた
データを乱すことなく次の読出しサイクルに対して準備
され得る。

即ち、信号Ｒを高レベルにすることにより、共に＋■へ
向って再び予備充電され得る。

Ｔ□ｏ−Ｔ１３は、選択されたビット線対に接続された
セルの１つにデータを書込む時に使用される。

書込みが行なわれるメモリ・セルは、行入力及び列入力
によって決定される。

書込まれるべきデータは、真数り及び補数百の形でＴｌ
ｏ及びＴ１□のゲートへ各々供給される。

Ｔ□２に関しては、アドレス入力によって選択された列
に対応するものだけがオンきれる。

Ｔ１□のターン・オンは、第４図に波形が示される゛Ｃ
１゛パルスの印加により行なわれる。

Ｔ１３のゲートへ正の“Ｗ”パルスが印加されると、選
択された列にある選択されたメモリ・セルは、データ信
号り及びＤに従って書込まれる。

第４図に示される種々の波形は、第１図のメモリ・セル
２へ２進“１”を書込む場合の様子を示している。

次に第２図を参照して、データ出力駆動回路１４、出力
ラッチ１２及び列選択回路１６についてｉ′ｉ＜ｔ’、
明する。

、１ 、ＩＩ”−タ出力駆動回路１４は、基本的には２
旧・Ｔ＋ ｌ・’、 Ｆｔ’、１− ＴＲＩ及びＴ７
□で構成される。

Ｔ７．の１・ｒ ｒｌ、１．＋ｌ’、電位十■に接続
され、ソースはＴ７□の１・１．・Ｖ−宇１’ｆｆＪ：
・にされる。

Ｔ７□のソースは基準電位（例え（１〕゛−スｘ”Ｊｉ
ｇ続される。

Ｔ７□のゲートは出力ラッチ１２の左出力（節点Ｌｌ）
に接続され、Ｔ７２のゲートは出カラツー１−１２の右
出力（節点Ｒ１）に接続される。

データ出力端子ＤＯは、Ｔ７．のソース及びＴ７２のド
レインの共通接続点から取出される。

出力ラッチ１２は、基本的には２個のＤ−ＦＥＴ下２３
及びＴ２４並びに４個のＥ−ＦＥＴ下２５゜Ｔ２６．Ｔ
２７及びＴ２８から戊っている。

各ＦＥＴの接続は、第１図に示された感知ラッチ２０と
殆んど同じであるが、入出力は異なっている。

即ち、出力ラッチ１２の節点Ｌ１及びＲ１は、左出力線
ＬＯ及び右出力線ＲＯを介して、データ出力駆動回路１
４のＴ７□及びＴ７２のゲートに各々接続され、Ｔ２７
のゲートは列選択回路１６の節点りに接続され、モして
Ｔ２８のゲートは同じく節点Ｒに接続される。

Ｔ２□及びＴ２８のソースは、基準電位（例えばアース
）へ共通に接続される。

列選択回路１６は、基本的には２個のＤ−ＦＥＴ下９１
及びＴ、２並びにＥ −Ｆ ＥＴ Ｔ３ｏ−１〜Ｔ３０
−ｍｌ Ｔ４０−１”Ｔ４０ ｍｙ Ｔ５０−１′Ｔ
５０ ｍｙ Ｔｅｏ−ｔ−Ｔ６ｏ ｍ及びＴ８９から
戒っている。

Ｔ、１及びＴ９２のドレインは、各々正電位十■に接続
される。

Ｔ９１のソースは節点りに接続され、ゲートはソースに
接続される。

Ｔ９２のソースは節点Ｒに接続され、ゲートはソースに
接続される。

Ｔ３０−１〜Ｔ’ａｏ−ｍの各ドレインは節点りに接続
され、ソースはＴ４０−１〜Ｔ４．−ｍの対応するドレ
インへ別個に接続される。

Ｔ４０−１〜Ｔ４０ ｍのソースは、Ｔ８９のドレイ
ンへ共通に接続される。

Ｔ８９のソースは基準電位（例えばアース）に接続され
る。

Ｔ、。−□〜Ｔ’ｓｏ−ｍの各ドレインは節点Ｒに接続
され、ソースはＴｏ。

−１〜Ｔ’１３ｏ−ｍの対応するドレインへ別個に接続
される。

Ｔ’６ｏ−ｉ〜Ｔｅ０−ｍのソースは、Ｔ８９のドレイ
ンへ共通に接続される。

第２図の列選択回路１６においては、Ｔ３ｏ−□。

Ｔ４０−１９ Ｔｓｏ−を及び’ｒｅｏ−ｔはｍ列のメ
モリの列１を選択するのに用いられ、Ｔ３０−２９ Ｔ
４０−２？ Ｔ５０−２及びＴ６゜−２（図面には示さ
れていない）は列２を選択するのに用いられ、以下同様
にして、Ｔ３ｏ−ｍ、 Ｔ４０−ｍ、 Ｔ５０−ｍ及び
Ｔ＆）−ｍは列ｍを選択するのに用いられる。

第１図、第２図及び第６図から明らかなように、感知ラ
ッチ２０の出力ＳＬｌ〜ＳＬｍ （即ち、ｍ列メモリの
各感知ラッチの左出力）は、Ｔ４ｏ−１〜Ｔ４０ ｍ
の対応するゲートへ別々に接続される。

同様に、各感知ラッチ２０の右出力ＳＲｉ〜ＳＲｍは、
Ｔａｏ−１〜Ｔ６０ ｍの対応するゲートへ別々に接
続される。

Ｔ３０−１〜Ｔ３ｏ−ｍは、それらのゲートへ印加され
る列選択パルスＣ□〜Ｃｍにより各々選択される。

Ｔｓｏ−□〜Ｔ’ｓｏ−ｍも同様である。

列選択パルスＣ１〜Ｃｍは図示されていない列選択装置
から各々供給される（第１図に示されるＣ１も同じ）。

読出しサイクル中は、列選択パルス０１〜Ｃｍの１つだ
けが供給される。

次に第１図をも参照しながら、ｍ列メモリの列１を選択
する場合の第２図の回路装置の動作について説明する。

読出しサイクル時に列選択パルスＣ１が印加されて、Ｔ
９−１及びＴ、。

−１をターン・オンするか又はＴ５０−１及び’ｒｅｏ
−ｉをターン・オンする。

この場合、Ｔ３０−１及びＴ、。−１のゲートは各々条
件付けられるが、’ｒ４ｏ−を及びＴ’ｅｏ １のゲー
トに関しては、セルに記憶されているデータに応じて一
方のみが条件付けられる。

ここでは、ｍ列メモリの列１の感知ラッチ２０の状態で
は、Ｔ３０−１及びＴ、−１のゲートを条件付ける（Ｔ
２Ｏ−１及びＴ、。

−□をターン・オンする）ようになっているものとする
。

この状態でＴ８９のゲートに°゛Ｌ′Ｌ′パルスされる
と、Ｔ８９がターン・オンし、その結果節点りは＋■か
らＯボルト近くまで放電される。

これによりＴ２□がターン・オフされるので、出力−ラ
ッチ１２の左出力線ＬＯ（節点Ｌｌ）が高レベルになり
、右出力線ＲＯ（節点Ｒ１）は低レベルになる。

Ｌ“パルスがＯボルトに戻されると、節点りの電位は＋
Ｖへ復帰し、最終ラッチに書込まれたデータは有効に保
たれる。

Ｔ７１及びＴ７゜はオフ・チップ駆動トランジスタであ
る。

Ｔ７１のゲートは出力ラッチ１２の左出力Ｉ、０（節点
Ｌｌ）により駆動され、Ｔ７２のゲートは右出力ＲＯ（
節点Ｒ１）により駆動される。

Ｔ７□はソース・フォロワ・モードで動作する。

チップ・データ出力（第２図のデータ出力端子Ｄｏ）は
、ラッチ１２の左出力ＬＯが上昇する゛と上昇し、右出
力ＲＯが上昇すると下降する。

即ち、Ｔ７２は節点Ｒ１の電位が上昇するとターン・オ
ンされ、節点Ｒ１の電位が下がるとターン・オフされる
。

第６図は本考案に従うｍ列のメモリの全体を示したもの
であるが、第２図に示された出力回路装置を各列（＃１
〜＃ｍ）に対して共通に接続すると、１ビツトずつの読
出しが行なわれることになり、このような回路装置を複
数個用いると、最大ｍ個までの２進ビツトを同時に読出
すことができる。

同時読出しを行なう場合には、第２図に示されたＴ２Ｏ
−１〜Ｔ３０ ｍｙ Ｔ２Ｏ−１〜Ｔ４０ ｍｔ
Ｔ２Ｏ−１〜Ｔ５０−ｍ及びＴａｏ−ｔ 〜Ｔｏｏ
ｍの構成は、読出されるべきビットの数に応じて変更さ
れることは明らかであろう。

同時に、第６図のｍ列メモリにおいては、複数のビット
を同時に書込むようにすることもできる。

例えばｍビットを同時に書込みたい場合には、列選択信
号Ｃ１〜Ｃｍを同時に印加すると共に、データ信号Ｄ□
〜Ｄｍ及びＤ工〜Ｄｍを同時に印加すればよい。

以上の他にも、本考案の範囲を逸脱することなく、種々
の変更をなし得ることは言うまでもない。

【図面の簡単な説明】

第１図は本考案に従うＲＡＭの１列を示した回路図、第
２図は本考案に従うＲＡＭに使用され得る最終ラッチ、
データ出力駆動回路及び列選択回路の一例を示す回路図
、第３図は２進“１゛°の読出しサイクル時に生じる種
々の信号の波形図、第４図は２進“１゛の書込みサイク
ル時の波形図、第５Ａ図及び第５Ｂ図は本考案と共に使
用され得る代表的な６素子セル及び４素子セルを各々示
す回路図、第６図はｍ列２行のＲＡＭの全体を示す回路
図である。 １０・・・・・・メモリ・セル、１２・・・・・・出力
ラッチ、１４・・・・・・データ出力駆動回路、１６・
・・・・・列選択回路、２０・・・・・・感知ラッチ、
Ｄ・・・・・・デプレッション・モードＦＥＴ、 Ｅ・
・・・・・エンハンスメント・モードＦＥＴ、ＷＬ−・
・・・・ワード線、ＢＳＬ、 ＢＳＲ・・・・・・ビッ
ト線。

Claims (1)

1. 【実用新案登録請求の範囲】 下記の（イ）乃至（ホ）を具備するランダム・アクセス
   ・メモリ。 （イ）ワード線が付勢されたときに一対のビット線を介
   して読出し又は書込みが行なわれる複数のメモリ・セル
   。 （ロ）上記ビット線の各々と電源との間に接続された初
   期設定用のデプレッション・モード ＥＴ０ （ハ）選択されたメモリ・セルから上記一対のビット線
   へ読出された情報をラッチするために（バー１）交差結
   合された一対の第１エンハンスメント・モードＦＥＴと
   、（バー２）該第１エンハンスメント・モードＦＥＴの
   交差結合点にケート及びソースが接続され電源にドレイ
   ンが接続された一対のデプレッション・モードＦＥＴと
   、（バー３）ゲートが上記一対のビット線へ別々に直接
   接続され、読出し時に上記一対のビット線の間の差信号
   に応答して上記第１Ｆ ＥＴをスイッチさせる一対の第
   ２エンハンスメント・モードＦＥＴとを含む感知ラッチ
   回路。 に）上記一対の第１エンハンスメント・モードＦＥＴの
   交差結合点から出力を取出すための手段。 （ホ）上記一対のビット線に接続された書込み手段。