KR900000173B1

KR900000173B1 - 메모리 디바이스

Info

Publication number: KR900000173B1
Application number: KR1019850006493A
Authority: KR
Inventors: 쓰네오 마노; 준조 야마다; 노부따로 시바따
Original assignee: 닛뽕 텔리그래프 앤드 텔리포운 코오포레이숀; 원본미기재
Priority date: 1984-09-05
Filing date: 1985-09-05
Publication date: 1990-01-23
Also published as: GB2166615A; KR860002826A; GB8521920D0; US4771404A; GB2166615B; DE3531580A1

Abstract

내용 없음.

Description

메모리 디바이스

제1도는 본 발명의 디바이스의 제1실시예를 예시한 결선도.

제2도는 상기 메모리 디바이스의 기록회의 (D₁)의 한 예를 도시한 결선도.

제3도는 본 발명을 설명하기 위한 여러 데이터의 관계도.

제4도는 게이트 회로(I₁)의 일 예를 예시한 결선도.

제5도는 다 레벨 검출 회로(J₁)의 일 예를 예시한 결선도.

제6도는 게이트 회로(L₁)의 일 예를 도시한 결선도.

제7도는 인코우더(Q₁)의 일 예를 예시한 결선도.

제8도는 재 기억용 리프래쉬 회로 (E₁)의 일 예를 예시한 결선도.

제9도는 본 발명의 메모리 디바이스의 다른 실시예를 도시한 결선도.

제10도는 본 발명에 사용하기 위한 감지회로의 일예를 예시한 결선도.

제11도는 메모리 셀 감지 회로에의 감지회로의 사용의 일 예를 도시한 결선도.

제12도는 본 발명의 개선된 감지회로의 일 실시예를 예시한 회로도.

제13도는 제12도의 감지회로의 클럭 신호들을 설명하기 위한 타이밍 챠아트.

제14도는 제12도의 노우드 N₁, N₂, N₄및 N₅에서 발생하는 전위 파형들의 예들을 도시한 그래프도.

제15도는 본 발명의 메모리 디바이스의 신호 검출 회로에 사용하기 위한 기준 레벨 제어회로(기준 레벨 발생기)의 다른 실시예를 예시한 회로도.

제16도는 기준 레벨제어회로의 또 다른 실시예를 예시한 회로도.

제17도는 사차 메모리 셀들을 사용한 메모리 디바이스의 전체 시스템을 예시한 결선도.

＊ 도면의 주요부분에 대한 부호의 설명

D_i: 기록회로, I₁게이트회로 J_i: 다 레벨 검출 회로

L_i: 게이트회로 Q_i: 인코우더

E_i: 리프레쉬 회로 R : 비교회로

M_ij: 메모리 셀 C_j: 워어드 라인

A_i: 데이터 라인 B_i: 칼럼(column) 선택라인

C_j: 워어드 선택 신호 4 : 로우(row)디코우더

5, 7 : 디코우더 8 : FET

6 : 2진 데이터 입출력 회로 30 : 전원단자

31, 41, 51, 61 : 저항 71, 72, 73, 74 : 인버어터

101, 102, 103 : 클럭 신호 발생 회로 104 : 전원

본 발명은 다 레벨 메모리 회로(다 레벨 메모리 셀)들을 사용한 메모리 디바이스에 관한 것이며, 좀 더 구체적으로 말하면, 메모리 동작의 가속과 비트 영역(1비트를 기억하는데 필요한 영역)의 감소를 시키는 고속 다 레벨 DRAM(Dynamic Random Access Memory)에 관한 것이다.

지금까지 m.n(여기서 m

1, n

1이고, m,n : 정수)메모리 셀(M₁₁∼M_1n, M₂₁∼M_2n……M_m1∼M_mn)들과, m비트라인(데이터 라인) (A₁∼A_m)들과, m칼럼선택라인 (B₁∼B_m)들 및 n 워어드 라인 (C₁∼C_n)들을 가지고 있고, 메모리 셀(M_ij∼M_mj) : 여기서 j=1∼n)들중 하나가 워어드 라인(C_j)으로부터 워어드 선택 신호에 의해 선택된 상태에서 정보가 메모리 셀(M_ij)에의 기억을 위하여 칼럼 선택 라인 (B_i)으로부터의 칼럼 선택 신호를 사용하여 비트라인(A_i)상에 제공되고 정보가 칼럼 선택 라인(B_i)으로부터의 칼럼 선택 신호를 사용하며 데이터 라인 (A_i)으로부터 독출(read-out)되는 형태의 각종 메모리 디바이스들이 제시되어 왔다.

그러나, 일반적으로, 종래의 메모리 디바이스들은 2진 표현의 "1"또는 "0"을 취하는 1비트의 2진 정보가 메모리 셀(M_ij)에 기억 또는 거기로부터 독출되도록 배열된다.

이 때문에, 메모리 디바이스에 전체 기억 용량은 메모리 셀(M₁₁∼M_1n,M₂₁∼M_2n,…M_m1∼M_mn)들의 수와 동일한 m × n비트들로 특정하게 제한된다. 따라서, 메모리 디바이스의 전체 기억용량의 증가는 메모리셀들의 수, m × n, 의 증가를 가져오고, 그리하여 메모리 소자가 전체적으로 커지게 된다.

본 발명의 목적은 3차 이상의 정보를 기억할 수 있는 메모리 셀들을 가진 신규의 메모리 디바이스를 제공하는 것이다.

본 발명의 다른 목적은 비트 영역을 감소하게 하는 메모리 디바이스를 제공하는 것이다.

본 발명의 또 다른 목적은 3차 이상의 정보를 기억 할 수 있는 메모리 셀들의 정보를 고속으로 동시에 검출할 수 있는 정보독출 비교 회로가 구비된 메모리 디바이스를 제공하는 것이다.

본 발명의 또 다른 목적은 3차 이상의 정보를 기억 할수있는 메모리 셀들의 정보를 고속으로 동시에 검출 할 수 있는 정보독출 비교 회로가 구비된 메모리 디바이스를 제공하는 것이다.

본 발명의 또 다른 목적은 3차 이상의 정보를 기억할 수 있는 메모리 셀들의 정보를, 동시에 검출하는데 사용하기 위하여 기준신호를 발생하기위한 기준 레벨 발생 회로를 거기에 채용하고 있고 거의 기능 장애가 없는 메모리 디바이스를 제공하는 것이다

상기 목적을 달성하기 위하여, 본 발명의 메모리 디바이스는 메모리셀(M₁₁∼M_1n,M₂₁∼M_2n,…M_m1∼M_mn)들과 m비트라인 (A₁∼A_m)들과 m칼럼선택라인(B₁∼B_m)들 및 n 워어드 라인 (C₁∼C_n)들을 구비하고 있고, 위어드 라인 (C_j)으로부터의 워어드 선택 신호에 의해 메모리 셀(M_ij∼M_mj; 여기서 j=1∼n)들중 하나가 선택된 상태에서, 메모리 셀(M_ij)에의 기억을 위하여 칼럼 선택 라인(B_i)으로부터의 칼럼 선택 신호를 사용하여 비트라인(A_i; i=1∼m)상에 정보가 제공되고, 상기 종래의 메모리 디바이스들의 경우와 같이 칼럼 선택 라인(B_i)으로부터의 칼럼선택신호를 사용하여 비트라인(A_i)에서 정보가 독출되는 배열을 가지고 있다.

그러나, 본 발명의 메모리 디바이스는 그 외에 정보기록(write)수단과 정보 독출 수단을 포함하고 있다. 정보기록수단이 칼럼 선택라인(B_i)으로부터의 칼럼선택신호에 의해 선택된 상태에서, 다수의 2진 데이터에 해당하는 q-레벨정보는 비투라인(A_i)상에 제공된다. 메모리 셀(M_ij)이 워어드 라인 (C_j)으로부터의 워어드 선택신호에 의해 선택된 상태에서, 비트라인(A_i)상의 q-레벨정보가 기억되고 비트라인(a₁)상에 q-레벨정보가 제공된다. 또한 정보 독출 수단이 칼럼선택 라인(B₁)으로부터의 칼럼 선택 신호에 의해 선택된 상태에서, 비트라인(A_i)상의 q-레벨정보에 해당하는 다수의 비트들이 2진 데이터는 메모리셀(M_ij)로부터 출력된다.

본 발명에 따른 그러한 기본 배열을 한 메모리 디바이스로서, q-레벨정보는 메모리셀(M_ij)에 기억되고 독출된다.

본 발명의 메모리 디바이스는 q-레벨정보가 상술한 바와 같이 메모리셀(M_ij)에 기억되고 독출되도록 배열되어 있기 때문에, 그것의 전체 기억 용량은 비록 그것의 메모리 셀(M₁₁∼M_1n,M₂₁∼M_2n,…M_m1∼M_mn)들의 수, m × n 가 종래의 기술의 것과 동일할지라도 충분히 크게 증가될 수 있다.

따라서, 본 발명은 메모리 디바이스의 기억 용량이 장치의 부피가 커지게 하지 않고 전술한 메모리 디바이스들보다 훨씬 더 크게 증가될 수 있는 이점을 가진다.

덧붙여서, 메모리 동작속도를 감소하지 않는 것이 메모리 디바이스의 기억 용량을 증가시키는데 중요한 요인이다.

본 발명의 한 양상에 따라, 상기 조건들을 만족시키기 위하여, 다 레벨 메모리셀(M_ij)에 기억된 다 레벨(q-레벨)정보는 다 레벨 검출회로(J_i)에 포함된 다수의 비교회로들에 의해 동시에 검출된다. 다 레벨검출회로(J_i)는, 하나의 신호 입력 단자 및 하나의 기준 입력 단자를 각각이 가진(q-1)비교회로(R₁∼R_q-1)들이 구비되어 있다. (q-1)비교회로(R₁∼R_q-1)들은 선택된 메모리 셀(M_ij)이 연결된 비트라인(A₁) 에 함께 연결된 그들의 신호 입력 단자들을 가지고 있고, (q-1)개의 다른 종류의 기준 레벨들이 그들의 기준 입력단자들에 공급된다.

본 발명의 다른 양상에 의하면, 메모리 디바이스는 고속으로 다 레벨 정보를 감지하기 위하여 다수의 기준 신호들을 사용하여 고속으로 동시에 다 레벨 입력 신호를 검출하기 위한 다 레벨 검출기로서 사용하기에 적합한 감지회로를 가지고 있다. 본 발명에 따른 감지 회로는 입력신호를 수신하기 위한 입력 노우드(node)와 감지된 신호를 전달하기 위한 출력 노우드가 서로 분리된 배열을 하고있고, 고속으로 그것을 검출하기 위하여 클럭 제어 없이 작은 비트 라인 신호에서 취한다.

본 발명의 메모리 디바이스에 사용하기에 적합한 감지회로는 제1커패시터가 제1MOS트랜지스터의 드레인(또는 소오스)과 제1트랜지스와 동일한 전도형의 제2MOS 트랜지스터의 게이트를 연결하고 있는 제1노우드와 접지 사이에 연결되어 있고, 제1MOS 트랜지스터와 전도형이 다른 제3MOS 트랜지스터의 소오스(또는 드레인)가 제1MOS 트랜지스터의 드레인(또는 소오스)에 연결되고, 제2커패시터가 제1MOS트랜지스터의 게이트와 제2MOS 트랜지스터의 드레인(또는 소오스)을 연결하는 제2노우드와 접지 사이에 연결되고, 제2MOS 트랜지스터와 전도형이 다른 제4MOS 트랜지스터의 소오스(또는 드레인)가 2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 배열을 가지고 있다. 동작에 있어서, 제1 및 제2커패시터들은 전위차가 검출될 두 개의 입력 신호들이 제1 및 제2노우드들 사이의 전위차의 검출된 전위차를 반영하도록 제3및 제4MOS 트랜지스터의 게이트들에 가해진 후 제1 및 제2노우드 들이 동 전위를 이루도록 충전 또는 방전된다. 그리고 나서, 제1 및 제2커패시터들은 제1 및 제2MOS 트랜지스터들을 통하여 방전 또는 충전되고, 그리하여 전위차가 증대된 감지된 출력신호를 제1 및 제2노우드 양단에서 얻는다.

그러한 감지회로에 의하면, 제1 및 제2노우드들이 제1 및 제2커패시터들을 충전 또는 방전시킴에 의해 등 전위가 된후, 전위차가 검출되는 두 개의 입력신호들은 제3및 제4MOS 트랜지스터들의 게이트들에 가해지고, 그리하여 제1 및 제2노우드들 사이의 전위차가 감지된 전위차를 반영한다. 그리고 나서, 제1 및 제2MOS 트랜지스터들을 통하여 제1 및 제2커패시터들을 충전 또는 방전시킴에 의해, 증대된 전위차를 가진 감지된 출력신호는 제1 및 제2노우드들 사이에 제공된다.

감지회로는 입력과 출력이 서로 분리된 형이기 때문에, 입력신호는 출력에 의해 영향을 받지 않고, 다수의 그러한 감지 회로들의 입력 노우드들이 연결될 수 있고, 그 외에 아무런 클럭이 입력 신호를 취하는 데 필요하지 않기 때문에 고속 동작이 가능하다. 그러므로, 감지회로는 다 레벨 메모리 셀들을 가진 다 레벨 검출 회로에 사용될 때 커다란 이점이 있다.

본 발명의 또 다른 양상에 의하면, 본 발명의 메모리 디바이스는 다 레벨 정보를 감지하기 위하여 좋은 잡음 평형의 신호 검출 시스템을 가지고 있다.

본 발명의 메모리 디바이스에 신호 검출 시스템이 사용되어, 다 레벨 정보 메모리셀의 다 레벨(q-레벨)정보를 감지하도록 다 레벨검출회로에 필요한 다수의 기준 레벨들은 데이터 라인 상의 더미 셀들을 사용하여 효율적으로 발생된다. 신호 검출 시스템은 지정 워어드 라인을 따라 배열된 메모리 셀들만을 선택하기 위한 로우 디코우더와, 지정데이터 라인을 선택하기 위한 셀렉터와, 하나의 신호 입력단자와 하나의 기준 입력 단자를 가지고 있고 선택된 지정 데이터 라인에 연결된 최소한(q-1)개의 비교회로들과, 비교 회로들의 기준 입력 단자들에 각각 연결된 데이터 라인들 상에 기준 레벨들을 발생하기 위한 최소한(q-1)종류의 더미 셀들이 구비되어 있다. 동작에 있어서, 셀렉터의 제어하에 선택된 메모리 셀들을 연결하고 있는 지정 데이터 라인은 해당 비교회로의 신호 입력단자에 연결되고, 더미셀이 연결된 데이터 라인이 비교 회로의 기준 입력 단자에 연결된다.

그러한 신호 검출 시스템에 의하면, q-레벨 정보를 감지하기에 필요한 (q-1)종류의 기준 레벨들이 상술한 바와 같이 그런 장치로 더미 셀들에 의해 발생되기 때문에 독출 동작을 위한 다수의 기준 레벨들은 데이터 라인들의 불평형과 잡음들에 의해 영향받지 않고 정확하게 세트될 수 있다. 또한 신호 검출 시스템은 각각 다른 종류의 더미 셀들을 각 그룹의 데이터 라인들 중 하나에 연결하는 것만이 필요하기 때문에 소형으로 형성될 수 있다.

본 발명의 다른 목적들과 특징들 및 이점들은 첨부도면들을 참고로 하여 다음 상세한 설명으로부터 더욱 완전히 분명해질 것이다.

제1도를 참고하여, m,n(여기서 m

1 이고 n

1임)개의 메모리 셀(M₁₁∼M_1n, M₂₁∼M_2n……M_m1∼M_mn)을 가진 본 발명의 메모리 디바이스의 일 실시예를 설명하고자 한다.

메모리 셀(M_ij)(여기서 i=1,2,…m이고 j=1,2,…n 임)은 후술되는 워어드 라인(C_j)으로부터의 워어드 선택신호가 2진 표현으로 하여 "1"일 때 턴온(ON) 된 FET(c)에 의해 형성된 게이트 회로(b)와 기억 커패시터(a)로 구성한다.

또한 메모리 디바이스는 m개의 데이터 라인(A₁∼A_m)들을 가지고 있다. 데이터 라인(A_i)(여기서 i=1,2,…임)은 각각의 메모리 셀(M_i1∼M_in)들의 게이트회로(b)의 FET(c)를 경유하여 접지의 맞은 편 측의 기억 커패시터(a)에 연결된다.

또한 메모리 디바이스는 2진 값으로 표현된 칼럼 디코우더(5)의 칼럼 선택신호(H₁∼H_m)들로부터 각각 제공된 칼럼 선택라인(B₁∼Bm)들을 가지고 있다.

칼럼선택라인(B_i)(여기서 i=1∼-m임)은 후술되는 바와 같이 게이트회로(I_i및 L_i)들에 연결되어 있다. 또한 메모리 디바이스는 m개의 기록(write)회로(D_i~D_m)들과 m개의 게이트 회로(I₁~I_m)들을 가지고 있다. 기록회로(D₁)는 예를 들어 제2도에 도시된 바와 같은 배열을 가지고 있다. 부언하면, 다음은 본 발명을 일반형으로 기술할 것이나, 제2도는 q=4 그리고 p=2인 경우를 도시하고 있다.

기록회로(D₁)는 디코우더(7)와, FET(8)로 각각 형성된 q개의 게이트회로 (K₁∼K_q)들로 구성한다. 이 예에서, 디코우더(7)는 2진 데이터 입출력회로(6)로부터 P-비트(여기서 P

2)2진 데이터(S₁∼S_q)를 수신하고 q레벨정보에 해당하는 디지털신호(F₁∼F_q)(여기서 2P

q

3)들로 2진 데이터(S₁∼S_q)를 변환시킨다.

그러나, 이 경우에, q레벨정보에 해당하는 디지털신호(F₁∼F_q)들은, 제2P종류의 2진 데이터((S₁∼S_q)내용들에 따라, q-비트데이터(F₁∼F_q)중 하나만이 "1"과 다른 "0"들, 즉, ("1","0","0",…"0"),("0","1","0",…"0"), … 및 ("0","0","0",…"1")인 그러한 q 종류의 내용들을 가질 것이다.

예를 들어, p-비트 2진 데이터(S₁∼S_q)가 2-비트 2진 데이터(S₁,S₂)인 경우에, q-레벨정보에 해당하는 디지털 신호(F₁∼F_q)들은 4차 정보(여기서 q=2^p=4)에 해당하는 디지털 신호(F₁∼F₄)들이고, 2-비트 2진 데이터(S₁∼S₂)는 네 종류의 내용("0","0"),("0","1"),("1","0") 및 ("1","1"),들을 가지며, 4차 정보에 해당하는 디지털 신호(F₁∼F₄)들은 예를 들어 제3도에 도시된 바와 같이("1","0","0","0"), ("0","1","0","0"),("0","0","1","0") 및 ("0","0","0","1"),과 같은 4종류의 내용들을 가진다.

기록회로(D_i)이 게이트 회로(K₁∼K_q)들은 각각 게이트 회로(I_i)의 입력측 상의 그들의 FET(8)들의 소오스 (또는 드레인)에 연결된 전원단자(T₁∼T_q)들은 가지고 있다. 전원단자(T₁∼T_q)에는 각각 V₁＜V₂＜V₃…＜V_q와 같은 관계를 가진 전압(V₁∼V_q)들이 가해진다.

제4도에 도시된 바와 같이, 게이트 회로(I_i)는 칼럼 선택 라인(B_i)상에 제공된 칼럼 선택 신호((H_i)가 "1"일 때 데이터라인(A_i)에 기록회로(D_i)의 출력단을 연결한 FET(10)에 의해 형성된다.

기록회로(D_i)에서 q-레벨정보에 해당하는 디지털신호(F₁∼F_q)들이, 상기 언급한 바와 같이, q종류의 내용들을 가지고 있기 때문에, q전압(V₁∼V_q)들중 하나만이 게이트회로(I_i)의 입력 측에 공급된다. 부언하여, q-레벨정보에 해당하는 디지털신호(F₁∼F_q)들과, 전압(V₁∼V_q)들과, p-비트2진 데이터(S₁∼S_q)사이의 관계들은 q=4 및 p=2로 가정하여 제3도에 도시되어 있다.

게이트 회로(I_i)의 FET(10)가 칼럼 선택 라인(B_i)로부터 "1"레벨의 칼럼 선택신호(H_i)를 게이트에 공급될 때, 게이트 회로(I_i)는 데이터 라인(A_i)에 입력전압(V₁∼V_q)들 중 선택된 하나를 공급한다.

또한, 본 발명의 메모리 디바이스는 m개의 다 레벨검출회로(J₁∼J_m)들과, m개의 게이트 회로(L₁∼L_m)들 및 m개의 인코우더(Q₁∼Q_m)들을 가진다.

다 레벨 검출 회로(J_i)는 예를 들어 제5도에 도시된 바와 같은 배열을 하고 있다. 다음은 제5도가 단지 q=4인 경우를 도시한 것을 제외하고 일반적인 형태의 다 레벨 검출회로(J_i)를 기술하고자 한다. q-레벨정보를 독출하는 경우에, 다레벨검출회로(J_i)는 (q--1)개의 비교회로(R₁∼R_q-1)들을 가진다.

비교회로 R_k(여기서 k=1,2,…(q-1))는 순서대로 직렬로 연결된 FET(12,13,14)들로 구성된 직렬 회로와 순서대로 연결된 FET(16,17,18)들로 구성된 직렬 회로의 병렬 회로가 전원 단자(11)와 접지 사이의 FET(15)에 직렬로 연결되어 있는 배열을 하고 있다. FET(12 및 16)들은 "1"과 "0"으로 되는 클럭신호 ( B)를 게이트에 각각 공급된다. FET(17)의 게이트는 데이터 라인(A_i)에 연결된다. FET(15)의 게이트에는 "1"과 "0"으로 되는 클럭신호(øD)가 가해진다. 또한, 비교회로(R₁∼R_q-1)들의 FET(13)들의 게이트들은 각각 기준레벨들은 기준 전압(V_f1,V_f2……V_f(q-1))들이 공급된다.

이제, 전압(V₁∼V_q)들중 하나, 즉 q-레벨정보가 데이터 라인(A_i)상에 유효하다고 가정하자.

상기 전압들 V₁과 V₂사이, V₂와 V₃사이,……V_q-1과 V_q사이의 중간의 V₁, V₂, ……V_q-1을 기준 전압으로 선택함에 의해, 그리고 상기 클릭 신호(øB)를 "0" 상태로 클럭신호(øD)를 "1"상태로 하고 나서 클럭신호(øB)를 "1"상태로 복귀시킴에 의해, (q-1)-비트 2진 데이터(P₁∼P_q-1)는 비교회로 (R₁∼R_q-1)들의 FET(13 및 14)들의 노우드들로부터 끌어내어진 출력라인(N₁∼N_q-1)들 상에서 산출되고, (q-1)-비트 2진 데이터(P₁∼P_q-1)의 부 논리의 2진 데이터(P_1'∼P_q-1')는 FET(17 및 18)들로부터 끌어내어진 출력 라인(N₁∼N_q-1)들 상에서 제공된다. 이들 두 종류의 2진 데이터는 감지회로 출력 신호들로서 이후에 언급될 것이다.

감지회로 출력 신호들의 내용들은, 즉, 2진 데이터(P₁∼P_q-1)와 전압 (V₁∼V_q)들은, 제3도에 예시된 바와 같은 관계가 있다.

케이트 회로(L_i)는, q=4인 경우를 예시한 제6도에 도시된 바와 같이, 게이트 회로들의 쌍(X₁과 X_1,X₂와 X₂, X_q-1과 X_q-1)들로 구성한다. 게이트회로(X₁과 X₁',X₂와 X₂',........X_q-1과 X_q-1')들은 각각 인코우더(Q1)의 입력라인(U₁과 U₁' , U₂와 U₂', ....... U_q-1과 U_q-1')들에 다 레벨 검출회로(J1)의 출력라인(N₁과 N₁', N₂와 N₂'......N_q-1과 N_q-1')들을 접속한다. 게이트회로(X₁∼X_q-1)들은 예를 들어 FET(21)들로 형성되고, 칼럼 선택라인(B₁)으로부터 이용 가능한 칼럼 선택신호(H₁)에 의해 턴 온 된다.

인코우더(Q₁)는 q=4인 경우를 예시하는 제7도에 도시한 바와 같은 배열을 갖고 있다. 전원단자(30)와 접지사이에는 저항(31)을 경유한 FET(32, 33 및 34)들의 직렬회로와, 저항(41)을 경유한 FET(42, 43, 및 44)들의 직렬 회로와, 저항(51)을 경유한 FET(52, 53 및 54)들의 직렬 회로와, 저항(61)을 경유한 FET(62, 63 및 64)들의 직렬회로가 연결되어 있다. 전원 단자(80)와 접지 사이 유사하게 FET(81 및 84)들의 직렬회로와, FET(81 및 87)들의 직렬회로와, FET(82 및 86)들의 직렬회로와, FET(83 및 88)들의 직렬회로와, FET(85 및 87)들의 직렬회로와, FET(85 및 84)들의 직렬회로가 연결되어 있다.

입력라인(U₁,U₁',U₂,U₂',U₃및₃')들은 FET(32)의 게이트, FET(42, 52 및 62)들의 게이트들, FET(33 및 43)들의 게이트들, FET(53 및 63)들의 게이트들, FET(34, 44 및 54)들의 게이트들과 FET(64)의 게이트에 각각 연결된다.

전원단자(30)의 맞은 편 측의 저항(31, 41, 51 및 61)들의 단부들은 각각 인버어터(71)를 경유한 FET(81 및 82)들의 게이트들, 인버어터(72)를 경유한 FET(83 및 84)들의 게이트들, 인버어터(73)를 경유한 FET(85 및 86)들의 게이트들 및 인버어터(74)를 경유한 FET(87 및 88)들의 게이트들에 연결된다.

또한, FET(81,84, 85 및 87)들의 접속점은 출력 라인(Y₁)을 경유하여 2진 데이터 입출력회로(6)에 연결되고, FET(82, 83, 86 및 88)들의 접속 점은 출력라인(Y₂)을 경유하여 2진 데이터 입출력회로(6)에 연결된다.

그런 배열을 한 인코우터(Q₁)로, 게이트 회로(L₁)로부터 얻을 수 있는 감지회로 출력신호들을 나타내는 2진 데이터(S₁' 와 S₂'), 즉, (q-1)-비트 2진 데이터(P₁∼P_q-1과 P₁'∼P_q-1')들은 각각 출력라인(Y₁과 Y₂)들 상에 제공된다. 데이터 (S₁' 와 S₂')들은 상기 2진 데이터와 동일하다.

또한 본 발명의 메모리 디바이스는 프리 챠아지 회로(W₁∼W_m)들을 가진다. 비록 도시되지는 않았지만, 프리챠아지 회로(W_i;여기서 i=1∼m)는 FET로 형성된 게이트 회로를 가지고 있고, 프리챠아징 전압이 FET에 클럭신호(øR)를 가함에 의해 얻어진 그것의 전원 단자는 다른 FET를 경유하여 데이터 라인 (A_i)에 연결된다.

또한 본 발명의 메모리 디바이스는 리프레쉬 회로(E₁∼E_m)들을 가진다. 리프레쉬회로(E_i;여기서 i=1∼m)는 예를 들어 제8도에 예시된 바와 같은 배열을 하고 있다. 부언하여, 다음에 제8도가 인 경우를 예시한 것을 제외하고는 일반적인 형태로 리프레쉬 회로를 기술하고자 한다.

제8도에 예시한 바와 같이, 리프레쉬 회로(E_i)는 인코우터(7')와 FET로 각각 형성된 q개의 게이트 회로(K₁'∼K_q')들로 구성한다. 인코우터(7')는 비교회로(J_i)로부터의 (q-1)-비트 2진 데이터(P₁∼P_q-1)를 q-레벨정도에 해당하는 q종류의 디지털 신호(F₁'∼F_q')들로 변환한다. ("0","0","1","0")과 ("0","0","0","1")들은 기록회의(D_i)의 인코우더(7)로 얻을 수 있는 4차 정보에 해당하는 디지털 신호(F₁∼F₄)들의 4종류의 내용들과 동일한 것이다.

리프레쉬(E_i)의 게이트 회로(K₁'∼K_q')들은 전원단자(T₁'∼T_q')들을 데이터라인(A_i)에 연결한다. q-레벨정도에 해당하는 q종류의 디지털 신호(F₁'∼F_q')들은 각각 FET(8')들의 게이트들에 가해진다. 전원단자(T₁'∼T_q')들은 각각 전압 V₁V_q들의 경우와 같이 V₁'〈V₂',……그리고 V_q-1'의 관계가 있는 전압(V₁'∼V_q')들이 공급된다.

q-레벨정보에 해당하는 q종류의 디지털 신호(F₁'∼F_q')들은 비트(F₁'∼F_q')들중 어느 하나가 "1"이 다른 것들이 "0"인 q종류의 내용들을 가지기 때문에, q개의 전압(V₁'∼V_q')들중 단지 선택된 하나만 데이터 라인(A_i)에 가해진다. 이 예에서, q전압(V₁'∼V_q')들은, 각각, 상기 p-비트정보(S₁∼S_q)의 내용들과 대응한다.

상술한 바와 같이, 본 발명의 디바이스로, 워어드 드라이버(4)를 포함하는 로우 디코우더로 부터만 워어드 선택라인(C_j)에 "1"레벨로 워어드 선택신호(C_j)를 가함에 의해 메모리 셀(M_1j∼M_mj)들의 게이트회로(b)들은 턴온되어, 메모리 셀(M_1j∼M_mj)들의 기억 커패시터들을 데이터라인(A₁∼A_m)에 접속시킨다. 칼럼 디코우더(5)로부터만 칼럼 선택라인(B_i)에 "1"레벨의 칼럼 선택신호(H_i)들을 가함에 의해, 게이트회로(I_i)는 턴온된다.

따라서, 기록회로(D_i)에 P-비트 2진 데이터(S₁∼S_q)를 가하여 그후 P-비트 진 데이터(S₁∼S_p)에 해당하는 q-레벨정도(구체적 표현으로는 q전압 레벨들중 하나)가 2진 데이터(S₁∼S_p)의 내용들에 해당하는 값으로 기록회로(D_i)로부터 제공된다. q-레벨정보는 데이터라인(A_i)을 경유하여 메모리 셀(M_ij)의 게이트 회로(b)를 통해 메모리 셀(M_ij)의 기억 커패시터(a)에 기억된다.

상술된 바와 같이 메모리 셀(M_ij)의 기억 커패시터(a)에 q-레벨정보를 기억시킨 후 "1"에서 "0"상태로 워어드 선택신호(G_j)를 복귀시킴에 의해, 메모리 셀(M_ij)의 게이트 회로(b)는 턴 오프(turn OFF)되고, 그후 메모리 셀(M_ij)의 기억 커패시터(a)에 기억된 q-레벨정보를 보유한다.

q-레벨정도가 메모리 셀(M₁₁∼M_1n, M₂₁∼M_2n……M_m1∼M_mn)들에 보유된 상태에서 프리챠아지 회로(W_i)에 "1" 레벨로 클럭신호(øR)를 인가할 때, 데이터라인(A₁∼A_m)들은 프리차아지 회로(W_i)로 부터의 프리챠아징 전압에 의해 프리챠아지 된다.

상기 동작후, 워어드 드라이버를 포함한 로우 디코우더(4)로부터만의 워어드 선택라인(C_j)에 "1"레벨로 워어드 선택기호(G_j)를 공급함에 의해, 메모리 셀(M_1j∼M_mj)들의 게이트회로(b)들은 턴온되고, 그리하여 그들의 기억 캐패시터(a)들을 데이터 라인(A₁∼A_m)들에 접속한다.

따라서, 다레벨 검출회로(J₁∼J_m)들은 메모리 셀(M_1j∼M_mj)들의 기억 커패시터(a)들에 기억된 q-레벨정도가 각각 공급된다. 따라서, 다레벨 검출회로(J₁∼J_m)들은 메모리 셀(M_1j∼M_mj)들에 기억된 q-레벨정보에 해당하는 감지회로 출력신호들을 공급한다. 즉, (q-1)-비트2진 데이터(P₁과 P₁', P₂와 P₂',…P_q-1과 P_q-1').

상기 동작후 칼럼 디코우더(칼럼 선택회로)(5)로 부터만의 칼럼 선택라인(B_i)에 "1"레벨로 칼럼 선택신호(H_i)를 가하여, 단지 게이트회로(I_i)만이 턴온되고, 그리하여 인코우터(Q_i)에 의해 다레벨 검출회로(J_i)로부터의 정보를 부호화 한다. 따라서, 메모리 셀(M_ij)에 기억된 다레벨 정보를 나타내는 P-비트 2진 데이터(S₁'∼S_p')는 다레벨 검출회로(J_i)로부터 얻을 수 있는 (q-1)-비트 2진 데이터를 기초로 하여 얻어지고, 2진 데이터 입출력 회로(6)에 공급된다.

또한, 프리챠아지 회로(W_i)에 "1"레벨로 클럭신호(øR)를 가하고 상술한 바와 같이 q-레벨정도가 메모리셀(M₁₁∼M_n,M₂₁∼M_2n,…M_m1∼M_mn)들에 기억되는 상태에서 워어드 드라이버를 포함한 로우 디코우더(4)로 부터의 워어드 선택라인(C_j)에 "1"레벨로 워어드 선택신호(G_j)를 가할 때, 다레벨검출회로(J_i)는 상술한 바와 같이 메모리 셀(M_1j∼M_mj)들에 기억된 q-레벨정도를 나타내는 (q-1)-비트 2진 데이터를 출력한다.

한편, 리프레쉬회로(E₁∼E_m)들은 각각 다레벨 검출회로(J_i: 여기서 i=1∼m)들로부터의 2전 데이터를 기초호하며 메모리셀(M_1j∼M_mj)들에 기억된 q-레벨정보와 동일한 내용들의 q-레벨정보를 발생한다. 그리하여 얻어진 q-레벨정보는 각각 데이터라인(A₁∼A_m)을 경유하여 메모리 셀(M_1j∼M_mj)들에 재기록 된다.

상기에 있어서 게이트 회로(L_i)가 다레벨 검출회로(J_i)와 인코우더(Q_i)사이에 삽입되는 한편, 또한 게이트회로(L_i)는 인코우더(Q_i)에 설치될 수 있다.

게다가, 전술한 설명은 m개의 기록회로(D₁∼D_m)들과 m개의 인코우터(Q₁∼Q_m)들이 구비된 경우에 관해 주어졌으나, 제9도에 예시하는 바와 같이 기록회로들의 또한 데이터 라인(A₁∼A_m)들에 공통인 하나의 기록회로(D)로 교체될 수 있고, 인코우더들은 하나의 인코우더(Q)로 대체될 수 있다.

전술한 것은 본 발명의 메모리 디바이스의 전체 시스템을 기술하였다. 다음에는 고속메모리 동작을 달성하는데 중요한 다레벨 검출회로(J_i)에 사용된 비교회로(R_i)로 사용하기에 적합한 감지회로의 일실시예를 기술하고자 한다.

본 발명의 메모리 디바이스에 사용하기 위한 다레벨검출회로가 전술한 바와 같이 그것의 내부 비교회로(R₁∼R_q-1)들의 사용을 통해 한꺼번에 다레벨(q-레벨)정보를 검출하도록 배열되었기 때문이다. 데이터라인의 신호전압은 공통으로 감지회로들에 연결된다. 그러므로, 감지회로들에 가해진 데이터라인의 신호전압이 보유되고 감지회로들이 정확하게 동작하는 것이 필요하다. 이 필요조건을 만족시키기 위하여, 입력노우드 및 출력 노우드가 서로 분리된 형태의 감지회로를 사용하는 것이 요망된다.

입력노우드 및 출력노우드가 서로 분리된 감지회로는 예를 들어 제10도에 도시된 바와 같은 배열을 한다. 제10도에 있어서, 참고문자(Q1∼Q7)들은 MOS 트랜지스터들을 가리키고, N1∼N6는 제1∼제6노우드들을 가리키고, C1∼C5는 노우들과 접지사이에 형성된 커패시터들을 가리키고, 101∼103은 감지회로를 구동시키기 위한 클럭신호(ø₁∼ø₃)들을 발생하는 클럭신호 발생회로들을 가리키며, 104는 전압(V_DD)의 ＋전원을 가리킨다. 커패시터(C1 및 C2,C4 및 C5)들이 각각 동일한 정전용량치를 가지며, 클럭신호들이 "L"과 "H"레벨의 두 상태를 가진다고 가정하자. n-채널 MOS 트랜지스터를 턴 오프 시키는 것이 필요하기 때문에, "L"레벨이 접지 전위라고 가정하자. 또한 MOS 트랜지스터들을 경유하여 전달된 최고 전위가 ＋전원(104)에 접속된 공통 노우드(N6)에서의 전위(V_DD)이기 때문에, "H"레벨이 다음 방정식을 만족시킨 고정전위라고 가정하자.

"H"레벨

V_DD＋V_th(n-ch)

여기서 V_th는n-채널 MOS 트랜지스터의 한계전압이다.

이제, 초기상태에서 제10도에 도시된 감지회로의 클럭신호(ø₁및 ø₂)들이 "H"레벨이고 클럭신호(ø₃)가 "L"레벨이고, 노우드들과 접지사이에 형성된 커패시터(C1∼C5)들이 MOS트랜지스터(Q1,Q2 그리고 Q4∼Q7)들을 경유하여 전원(104)에 의해 충전되고, 노우드(N1 및 N2, N4 및 N5)들이 각각 등전위로 설정된다고 가정하자.

먼저, 클럭신호(ø₂)는 "L"레벨로 되어, 전원(104)을 감지된 출력 노우드(N1및 N2)들로부터 차단한다. 그리고 나서, 전위차가 검출될 입력신호들은 게이트회로들을 경우하여 입력노우드(N4 및 N5)들에 가해진다. 이것에 의해, 입력 노우드들의 커패시터(C4 및 C5)들과 감지된 출력 노우드들의 커패시터(C1 및 C2)들은 충전 및 방전되어, 입력 노우드(N4 및 N5)들에서의 전위와 동일한 전위들은 감지된 출력 노우드(N1 및 N2)들에 제공한다.

제11도는(제1도에서 게이트회로 b에 해당하는)하나의 n-채널 MOS 트랜지스터와 (제1도에서 기억되는 커패서터에 해당하는)하나의 커패시터로 구성된 (제1도에서 M_ij에 해당하는)메모리 셀(1)의 정보가 제10도에 예시된 회로의 사용으로 검출되는 예를 도시하고 있다. 제11도에 있어서, 참고문자 T1과 T2는 n-채널 MOS트랜지스터들을 가리키고, E1은 메모리 셀 커패시터, E2는 더미 셀 커패시터, E3 및 E4는 데이터 라인과 접지 사이에 형성된 커패시터들, W는 한쌍의 메모리 셀(M_ij)과 더미 셀(M_d)을 선택하기 위한 선택신호(ø_w)를 발생하는 선택신호 발생기를 각각 가리킨다. 선택신호(ø_w)는 메모리 셀이 선택되지 않을 때 "L"레벨을 취한다. 메모리 셀 커패시터는 커패시턴스 치(C_s)를 가지며, V_DD전위와 접지전위의 두상태를 가진다. 메모리셀의 정보를 검출하기 위하여, 더미 셀은 n채널 MOS트랜지스터 게이트와, 한 상태의 접지전위와 커패시턴스치(C_s/2)를 가진 더머 셀 커패시터로 구성되어 제공된다.

많은 메모리 셀 커패시터들과 하나의 더미 셀 커패시터는 n채널 MOS트랜지스터들에 의해 형성된 게이트 회로들을 경유하여 비트라인 또는 데이터라인이라 불리는 (제1도에서 데이터라인 A₁에 해당하는)공통라인에 연결된다. 데이터라인의 종단부는 제10 또는 11도에 도시된 입력 노우드(N4또는 N5)에 연결된다. 데이터라인은 각각 입력 노우드(N4 및 N5)들에 접속된 한쌍의 데이터라인들로 형성된다. 하나의 입력 노우드에 연결된 데이터라인상의 하나의 메모리 셀이 선택될 때, 더미 셀은 다른 입력 노우드에 연결된 데이터라인 상에서 선택된다. 제11도에 도시된 예에서, 입력노우드(N4)에 연결된 데이터라인상의 메모리 셀 커패시터(E1)와 입력 노우드(N5)에 연결된 데이터라인 상의 더미 셀 커패시터(E2)들이 선택된다. 데이터라인들과 접지사이에 형성된 커패시터(E3 및 E4)들은 둘다 커패시턴스값 C_BO를 가지고 있다. 커패시턴스 값 C_BO와, 입력 노우드에서의 커패시턴스 값과 하나의 감지된 출력 노우드에서의 커패시턴스 값은 이후에 C_B로 증명되고, 데이터라인 커패시턴스로서 언급될 것이다.

데이터라인 쌍은 입력 노우드들의 경우와 같이 초기 전위(V_DD)로 설정된다. 한쌍의 메모리 셀과 더미셀이 선택될 때, 선택신호(ø_W)는 "H"레벨로 되어, 메모리 셀 커패시터와 더미 셀 커패시터로부터 각각의 데이터 라인들까지의 경로들을 개방한다. 메모리 셀 커패시터가 초기 상태의 전위 V_DD를 가지는 경우, 아무런 전하전달이 데이터 라인 커패시터와 메모리 셀 커패시터 사이에 발생하지 않기 때문에, 입력 노우드에서의 전위(V4)는 V_DD로 남아있다. 메모리 셀 커패시터가 초기상태의 접지전위를 가질 때, 데이터라인 커패시터로부터 메모리 셀 커패시터로의 전하전달이 발생한다. 전하전달의 완료시 입력 노우드(N4)에서의 전위(V4)는 다음 방정식으로 주어진다.

여기서

한편, 더미 셀 커패시터는 초기에 접지전위를 가지며, 메모리셀의 1/2인 커패시턴스 값을 가지며, 그리하여 더미 셀로부터 데이터라인으로의 경로가 개방될 때, 데이터라인으로부터 더미 셀로의 전하전달이 발생한다. 입력노우드(N5)에서의 전위(V5)는 다음 방정식으로 주어진다.

이 근사치는 C_B가 C_S보다 훨씬 클 때 유지되고, 메모리 셀의 출력 전위의 거의 중간치를 추정한다. 데이터 라인쌍들에서 득출된 더미 셀과 메모리 셀의 출력전위들 사이의 전위차를 검출함에 의해, 메모리 셀의 정보(V_DD전위 또는 접지전위)가 감지된다.

입력노우드(N4와 N5)들 사이의 전위차를 반영한 전위가 감지된 출력 노우드(N1 과 N2)들 사이에 나타난 후에, 클럭신호 발생회로(101)로 부터의 클럭신호(ø₁)는 감지된 출력 노우드(N1 과 N2)들로부터 입력노우드(N4 와 N5)들을 차단하도록 "L"레벨로 되게하고, 그리고나서 클럭신호 발생회로(103)로부터의 클럭신호(ø₃)는 "H"레벨로 되게하여, MOS 트랜지스터(Q1∼Q3)들을 통해 커패서터(C1∼C3)들을 방전시킨다. 메모리 셀이 접속된 데이터라인상의 신호와 더미 셀이 접속된 데이터라인상의 신호가 각각 입력 노우드(N4와 N5)들에 가해져서 입력 노우드(N4)와 감지된 출력 노우드(N1)와 입력 노우드(N5)와 감지된 출력 노우드(N2)에서의 전위들을 V4,V1,V5 및 V2로 나타낸 경우에, 그것들은 예를 들어 V4=V1=V_DD이고 V5=V2=V_DD-V_sig와 같은 관계가 있다.

노우드(N1)에서의 전위(V1)가 노우드(N2)에서의 전위(V2)보다 약간이라도 더 높을 때, 커패시터(C2)는 MOS 트랜지스터(Q1 과 Q2)들의 소오스-게이트전압들 사이의 차로 인하여 커패시터(C1)보다 더 빨리 방전되고, MOS 트랜지스터(Q1)는 턴 오프되어 커패시터(C1)의 방전을 중단한다. 출력노우드(N1)에서의 전위의 낮아짐이 이것으로 종결되나, 출력 노우드(N1)에서의 전위는 n-채널 MOS 트랜지스터의 한계전압 V_th(n-ch)보다 더 높게 남아 있다.

이것을 고려하여 MOS 트랜지스터(Q2)는 온(ON) 상태로 남아있고, 그리하여 출력 노우드(N2)와 접지사이에 연결된 커패시터(C2)에 기억된 모든 전하들을 방전시킨다. 결국 출력 노우드(N2)에서의 전위가 접지전위까지 아래로 강하되기 때문에, 감지된 출력 노우드(N1 과 N2)들 사이의 전위차는 증대된다. 부언하여 MOS 트랜지스터(Q3)가 턴 온되기 전에 입력 노우드(N4와 N5)들이 감지된 출력 노우드(N1과 N2)들로부터 오프(OFF) 상태의 MOS 트랜지스터(Q6와 Q7)들에 의해 격리되기 때문에 초기 입력신호들의 전위들은 유지된다.

그러나, 상기 감지회로에 있어서, 클럭은 입력 노우드(N4와 N5)들에 입력 신호들을 가한 후 그것들을 격리시키기 위하여 감지된 출력 노우드(N1 과 N2)들과 입력 노우드(N4 와 N5)들 사이에 삽입된 트랜지스터들을 턴 오프 하는데 필요하기 때문에, 입력 노우드(N4 및 N5)들에의 입력신호들의 인가로부터 감지된 출력 노우드(N1 및 N2)들에서의 감지된 신호들의 출력까지의 고속동자에 제한이 부과된다. 클럭신호들이 "L" 및 "H"레벨들의 두 상태들을 가지며, "L"레벨이 n-채널 MOS 트랜지스터들을 오프하고, P-채널 MOS 트랜지스터들을 턴 온 시키기 위한 최하전위, 즉, 접지전위이고, "H"레벨이 최고전위, 즉 P-채널 MOS 트랜지스터들을 턴 오프시키고 n-채널 MOS 트랜지스터들은 턴 온 시키기 위한 전원(104')과 동일한 전위이라고 가정하자. 제13도는 예시로 클럭신호(ø₂',ø₃' 및 ø₅')들의 타이밍 차아트를 도시하고 있고, 제14도는 입력노우드(N4' 및 N5')들과 감지된 출력 노우드(N1' 및 N2')들에서의 전위파형도들의 예시이다.

이제, 입력노우드(N4' 및 N5')들이 게이트회로들을 경유하여 전위(V_DD)로 초기화되고, 감지된 출력 노우드(N1' 및 N2')들과 접지사이에 한정된 커패시터(C1' 과 C2')들과 공통 노우드(N3' 및 N7')를 사이의 커패시터(C3' 및 C6')들이 전원(104')으로부터 MOS 트랜지스터(Q4'와 Q5',Q1와 Q2' 및 Q8' 와 Q9')들을 통해 공급된 전하들에 의해 충전되고, 감지된 출력 노우드(N1' 및 N2')들이 전원(104')의 전위와 동일하게 설정되고, 클럭신호(ø₂',ø₃' 및 ø₅')들이 모두 "L"레벨 상태로 있다고 가정하자.

우선, 클럭신호 발생회로(102')로부터의 클럭신호(ø2')는 "H"레벨로 되게되어, 감지된 출력 노우드(N1' 및 N2'들로부터 전원(104')을 차단한다. 그리고 나서 클럭신호(ø5')는 "H"레벨로 되어, 공통 노우드(N7')로부터 접지까지의 경로를 개방하도록 MOS 트랜지스터(Q10')를 턴 온 시킨다. P-채널 MOS 트랜지스터(Q8')는 그것의 소오스-게이트 전압이 P-채널 MOS 트랜지스터의 한계전압｜V_th(p-ch)｜을 초과한 동안 온(ON)상태로 남아있고, 노우드(N1')와 접지 사이의 커패시터(C1')에 축적된 전하들은 MOS 트랜지스터(Q8' 및 Q10')들을 경유하여 방전된다. 이 방전은 감지된 출력 노우드(N1')에서의 전위가 P-채널 MOS 트랜지스터의 한계전압｜V_th(p-ch)｜에 의해 입력노우드(N4')에서의 전위 (V_DD)보다 더 높은 전위로 강하할 때, 즉, V_DD＋｜V_th(p-ch)｜까지 내려갈 때 자동적으로 중단하고, 그리하여 MOS트랜지스터(Q8')를 턴 오프시킨다. 이것은 감지된 출력 노우트(N2')와 MOS트랜지스터(Q9')에 인가한다. 입력 노우드(N4' 및 N5')들이 모두 전위 (V_DD)로 초기화되기 때문에, 감지된 출력 노우드(N1' 및 N2')들이 둘다 전위 V_DD＋｜V_th(p-ch)｜로 자동적으로 설정된다.

다음에, 전위차들이 검출될 신호들은 게이트 회로들을 통해 입력 노우드(N4' 및 N5')들에 가해진다. 예를 들면, 메모리 셀이 연결된 데이터 라인상의 신호(제5도에서 데이터라인 A_i상의 신호에 해당함)는 입력 노우드(N4')에 가해지고, 더미 셀이 연결된 데이터라인상의 신호(제5도 기준 전압들 V_f1, V_f2에 해당함)는 제10도와 관련하여 전술한 바와 같이 입력노우드(N5')에 가해진다. 입력신호들이 가한 후 입력노우드(N4'와 N5')들에서의 전위들을 각각 V_DD-V_DDsig로 나타내자. MOS 트랜지스터(Q9')의 소오스-게이트 전압이 V_sig만큼 입력 노우드(N5')에서의 전위의 감소로 인하여 V_sig만큼 P-채널 MOS 트랜지스터의 한계전압｜V_th(p-ch)｜를 초과하기 때문에, MOS 트랜지스터(Q9')가 턴 온되고, 그리하여 감지된 출력 노우드(N2')와 접지 사이의 캐패시터(C2')에 축적된 전하들이 MOS 트랜지스터(Q9' 및 Q10')들을 통해 방전되어, 감지된 출력 노우드(N2')에서의 전위가 P-채널 MOS 트랜지스터의 한계전압｜V_th(p-ch)｜만큼 입력 노우드(N5')에서의 전위보다 더 높은 전위를 강하시키게 한다. 즉 다시 말해서, 한계전압의 소오스 전위 종속관계는 무시될 경우, 소오스 전압이 V_sig만큼 강하할 때, 트랜지스터는 다시 턴 오프될 것이다. 이와 같이 입력노우드(N4'와 N5')들 사이의 전위차(V_sig)는 감지된 출력 노우드(N1'와 N2')들 사이의 전위차(V_sig)와 같이 반영된다. 입력노우드(N4'와 N5')들에서의 전위들을 V4와 V5로 나타내고, 감지된 출력 노우드(N1'와 N2')들에서의 전위들을 V1과 V2로 나타내고, P-채널 MOS트랜지스터의 한계전압을 ｜V_th(p-ch)｜로 나타내면, V4와 V1사이와 V5와 V2사이에는 평형 상태에서는 다음 방정식들로 유지된다.

V1=V4＋｜V_th(p-ch)｜이고

V2=V5＋｜V_th(p-ch)｜이다.

상기 예에서, V4=V_DD이고 V5=V_DD-V_sig이기 때문에, V1=V_DD＋｜V_th(p-ch)이고 V2=V_DD＋｜V_th(p-ch)｜-V_sig로 나타내어지고, 한계전압의 소오스 전위 종속관계가 무시될 때, 감지된 출력노우드(N1')에서의 전위(V1)는 감지된 출력 노우드 출력 노우드(N2')에서의 전위(V2)보다 V_sig만큼 더 높다.

입력노우드(N4'와 N5')들 사이의 전위차(V_sig)가 감지된 출력 노우드(V1'와 N2')들 사이에 충분히 반영된 상태에서 공통 노우드(N3')로부터 접지까지의 경로를 개방하도록 클럭 신호 발생 회로(103')의 클럭신호(ø3')를 상승시킬 때, 공통 노우드(N3')에서의 전위는 접지 전위로 강하한다. 이때에, 동일한 전도형의 n-채널 MOS 트랜지스터(Q1'와 Q2')들은 그들의 게이트 전위들, 즉, 감지된 출력 노우드(N2'와 N1')들에서의 전위들이 n-채널 MOS 트랜지스터의 한계전압을 초과하는 경우에 턴온 된다. 여기서, 감지된 출력 노우드들 사이의 전위차를 증대하려는 경향이 있기 때문에, MOS 트랜지스터(Q1'와 Q2')들 중 최소한 하나가 턴 온 되도록 초기 상태의 입력 노우드(N4'와 N5')들에서의 전위(V_DD)가 선택된다고 가정하자.

상기 예에서, 클럭 신호(ø₃')가 "H"레벨로 되고 공통 노우드(N3')에서의 전위가 접지 전위로 강하할 때, 감지된 출력 노우드(N1' 및 N2')들에서의 전위들이 n-채널 MOS 트랜지스터의 한계전압을 초과한다고 가정하자. n-채널 MOS 트랜지스터(Q1' 및 Q2')들은 둘다 턴온되고, 그리하여 감지된 출력노우드(N1')와 접지사이의 커패시터(C2')에 축적된 전하들로 MOS 트랜지스터(Q1' 와 Q3')들을 통해 방전되고, 또한 감지된 출력노우드 (N2')와 접지사이의 커패시터(C2')에 축적된 전하들도 MOS 트랜지스터(Q2' 및 Q3')들을 통해 방전된다. 클럭신호(ø₃')가 커패서터(C1'와 C2')들의 방전을 개시하도록 "H"레벨로 될 때, 감지된 출력노우드(N1')에서의 전위가 감지된 출력노우드(N2')에서의 전위보다 V_sig만큼 더 높을 경우 MOS 트랜지스터(Q2')의 소오스 게이트 전압이 MOS 트랜지스터(Q1')의 소오스-게이트전압보다 더 높기 때문에, 커패시터(C2')는 커패시터(C1')보다 더 빨리 방전되고, 그리하여 감지된 출력노우드(N2')에서의 전위(V2)가 감지된 출력 노우드(N2')에서의 전위(V1)보다 더 빨리 강하한다. 감지된 출력 노우드(N2')에서의 전위가 n-채널 MOS 트랜지스터의 한 개 전압으로 강하했을 때, MOS 트랜지스터(Q1')는 커패시터(C1')의 방전을 중단하도록 턴 오프되고, 그리하여 감지된 출력 노우드(N1')에서의 전위 강하를 중단시킨다. 감지된 출력 노우드(N1')에서의 전위 강하가 n-채널 MOS 트랜지스터의 한계전압(V_th(n-bh))보다 충분히 더 높은 전위에서 중단하기 때문에, MOS 트랜지스터(q2')는 ON 상태로 남아 있다. 따라서, 커패시터(C2')는 전하들은 모두 결국 방전되고, 감지된 출력노우드(N2')에서의 전위는 접지 전위로 강하한다. 그리하여, 감지된 출력 노우드(N1'와 N2')들 사이의 전위차의 증대는 완료된다.

제12도에 예시된 바와 같이, 본 발명의 메모리 디바이스에 사용하기에 적합한 감지 회로는 MOS 트랜지스터(Q8'와 Q9')들이 MOS 트랜지스터(Q1' 와 D2')와 전도형에 있어서 다르다는 데에 특징이 있다. 이미 상승한 바와 같이, 감지된 출력 노우드(N1'와 N2')들 사이의 전위차는 캐패시터(C1'와 C2')들 중 전위가 더 낮은 하나의 축적된 전하들을 NOS 트랜지스터(Q1'와 Q3' 또는 Q2'와 Q3')를 통해 양적으로 방전시킴에 의해 커지게 되고, 이 동작은 MOS 트랜지스터(Q8'와 Q9')들이 OFF 상태로 있을 때 실행된다. 따라서 비록 MOS 트랜지스터(Q10')는 감지된 추력 노우드(N1'와 N2')들 사이의 전위차가 커질 때 턴 온 또는 턴오프 될지라도, 감지된 출력 노우드(N1'와 N2')들 사이의 커패시터(C1'와 C2')들에 축적된 전하들은 MOS 트랜지스터(Q8' 또는 Q9')들을 통해 방전되지 않을 것이다.

게다가, 입력 노우드들과 감지된 출력 노우드들이 서로 분리된 제10도에 관해 전술된 감지 회로의 경우에, 클럭신호(ø₁')는 입력 노우드(N4와 N5)들과 감지된 출력 노우드(N1 및 N2)들을 분리하는 데에 필요하나, 제12도에 도시된 회로는 입력 노우드(N4'와 N5')들과 감지된 출력노우드(N1'와 N25')을 분리하기 위하여 그러한 클럭신호를 요구하지 않는다. 그러므로 제12도의 회로를 사용하여, 입력노우드(N4'와 N5')에 입력 신호들을 가하는 것으로부터 감지된 출력 노우드(N1'와 N2')들에서의 증대된 전위치를 가진 감지된 출력 신호의 제공까지의 시간을 감소하는 것이 가능하다.

MOS 트랜지스터(Q4' 와 Q5')들은 n-또는 p-패널일 수 있다. n-패널 MOS 트랜지스터들이 사용될 때, 클럭 신호(ø₂')의 극성은 반전되어야 한다. 게다가, 출력 노우드(N1'와 N2')들에서의 전위들이 초기 상태의 전원(104')의 전위로 상승될 수 있도록 하기 위하여, "H" 레벨이 n-채널 MOS 트랜지스터의 최소한 한계 전압｜V_th(n-ch)｜만큼 전원(104')의 전위 보다 더 높은 것이 필요하다.

MOS 트랜지스터(Q10')는 커패시터(C1', C2', C3')의 충전 중 전원으로부터 MOS 트랜지스터(Q4', Q5', Q8', 및 Q9')들을 통해 접지로서의 DC 경로의 형성을 방지하고, 그리하여 전력 소비를 감소하게 한다. MOS 트랜지스터(Q10')는 DC 경로의 형성을 방지하도록 즉, MOS 트랜지스터(Q8' 및 Q9')들이 턴 온 되지 않도록 하는 방식으로 노우드(N4'와 N1')들 사이와 노우드(N5와 N2')들 사이의 전위 관계들을 설정함에 의해 제거될 수 있다.

게다가, 상기 회로에 보충적인 회로로서, MOS 트랜지스터(Q1', Q3'와 Q10')들이 p-채널 MOS 트랜지스터들로 형성되고 MOS 트랜지스터(Q8' 및 Q9')들이 n-채널 MOS 트랜지스터들로 형성된 회로를 사용하는 것이 고려된다. 후자의 경우에, 네거티브(－)전원을 사용하고 클럭 신호들의 극성을 번전시키는 것이 필요하나, 동작 원리들은 상기 회로의 것과 동일하다.

MOS 트랜지스터(Q10'와 Q3')들이 공통으로 이루어질 수 있고 많은 방법들이 동일한 전위로 초기화하는데 사용될 수 있기 때문에, 감지 회로의 기본 부품들은 동일한 전도형의 MOS 트랜지스터 (Q1'와 Q2')들과, 그들과 전도형이 다른 MOS 트랜지스터(Q8'와 Q9')들이다.

상술한 바와 같이, 제12도에 도시된 회로는 입력노우드들과 감지된 출력 노우드들이 서로 분리되어 있는 이점을 가지고 있고, MOS 트랜지스터(Q1', Q2'와 Q8', Q9')들과 같은 다른 전도형의 MOS 트랜지스터들이 사용되기 때문에 MOS 트랜지스터 (Q8'와 Q9')들이 OFF 상태일 때 감지 출력 노우드(N1'와 N2')들 사이의 전위차가 증대되는 이점을 가지고 있고, 입력 노우드들과 감지 출력 노우드들을 분리시키는데 아무런 클럭 신호가 필요하지 않기 때문에 입력 노우드들에 입력 신호들을 가하는 것으로부터 감지 출력 신호로서 감지 출력 노우드를 사이의 전위차의 제공에까지의 동작 시간이 감소될 수 있다. 따라서, 본 발명의 메모리 디바이스의 다 레벨 검출 회로의 비교 회로로서 제12도의 감지 회로의 사용은 그 동작 시간을 속도 상승하고, 입력 신호 레벨의 지속을 하게 되며, 그리하여 실용상 커다란 이점이 있다.

다음에, 본 발명에 따른 다수의 메모리 셀들로 구성된 집적 회로로서 제작된 반도체 메모리 디바이스를 사용하는 경우에 다 레벨 검출 회로에서 신호들을 감지하는데 필요한 기준 레벨들을 발생하기 위한 기준 레벨 발생 회로의 상세한 설명을 하고자 한다.

제1도에 예시된 다 레벨 검출 회로(J₁∼J_m)들에 (q-1) 종류의 기준 레벨들을 공급하는 것은 또한 분리하여 제공된 기준 레벨 발생회로에 의해 달성된다. 그러나, 그러한 경우에, 각각의 데이터 라인 상에 나타나는 신호 레벨들은 데이터 라인이 구동될 때 잡음에 의해 영향을 받고 셀렉터(5')를 통해 제공되고, 한편 신호 레벨들을 감지하기 위한 기준 레벨들은 워어드 라인(3)들과 셀렉터(5')에 관계없이 기준 레벨 발생회로(RG)에 의해 발생되고, 비교 회로(R₁과 R₂)에 제공된다. 이것은 제적중에 일어나는 트랜지스터 상수들과 절연필름 두께들의 산란들로부터 일어나는 신호 전압의 변동들에 대한 기준 레벨들을 정확하게 설정하는 데 어려움을 가져오고, 그리하여 인접 레벨들 사이에 충분한 여유를 제공하는 것이 필요하게 한다. 게다가, 고밀도를 가진 다수의 메모리 셀들의 집적은 상술한 변동들을 증가시킬 것이고, 그리하여 기능 장애와 같은 것을 가져오도록 동작여유도를 감소시킨다.

다음에는, 상술한 문제점들을 해소하기 위하여 더미셀들을 사용한 그리고 본 발명의 메모리 디바이스에 사용하기에 적합한 기준 레벨 발생회로에 대한 설명이 주어질 것이다.

제15도는 더미 셀들에 의해 발생된 기준 레벨들에 관한 회로를 도시하고 있다. 이 예시는 q=3인 경우에 대해 기술될 것이다. 제15도에 있어서, 메모리셀들은 개방 비트 라인 구조로 배열되게 도시된다.

그러나, 간결하게 하기 위하여 제1도에서의 회로들 D_i, I_i, L_i, Q_i및 E_i와, 칼럼 디코우더(5)와, 입출력 회로(6)들은 도시되지 않았다. 여기에서, 제15도는 선택시 메모리 셀(M₁₂)에 기억된 q-레벨정보를 독출하기 위하여 효과적으로 동작하는 배열만을 도시하였다는 것을 유의해야 한다. 실제로, 하나의 메모리셀 어레이의 데이터 라인들의 것과 같은 수의 다레벨 검출 회로들이 제공되고, q-1(=2)쌍들의 데이터라인(A₁, 및 A₁') 들이 한 그룹으로서 각각의 다 레벨검출 회로에 연결된다. 제15도에 있어서, 참고 부호 1'는 제1기준 레벨을 발생하기 위한 더머 셀들을 가리키고, 1"는 제2기준 레벨을 발생하기 위한 더미 셀들을 가리킨다. 각각의 데이터라인(2 및 2")에는 다수의 메모리 셀들과 최소한 하나의 더미 셀이 연결된다. 데이터 라인들 각각의 반복 순환 착수(1'-1")의 더미 셀들을 가진다. 하나의 로우 디코우터를 포함한 워어드 드라이버(4")는 하나의 메모리 셀(1)을 선택하기 위하여 하나의 워어드 라인(3)을 구동하고 다른 로우 디코우터를 포함하는 워어드 드라이버(4")는 더미 셀(1' 및 2")들 중 하나를 선택하기 위하여 다른 워어드 라인(3')을 구동하여 선택된 메모리 셀이 연결된 그리고 신호 레벨이 나타나는 것과 다른 데이터 라인상에 기준 레벨이 제공된다. 셀렉터(5")는 선택된 메모리셀이 연결된 데이터 라인(A₂)을 비교회로(R₁및 R₂)들의 신호 입력 단자(SS₁과 SS₂)들에 연결하고, 동시에, 더미 셀(1' 및 1")들이 각각 연결된 두 개의 데이터 라인(A₁', A₂')들을 비교회로(R₁, R₂)들의 기준 입력 단자 (r₁및 r₂)들에 연결한다. 비교회로(R₁과 R₂)들로부터의 출력들은 감지 출력단자(d₁및 d₂)들을 경유하여 제1도의 게이트회로(L₁)에 공급된다. 이 실시예에서, 같은 수들의 메모리 셀들과 더미 셀들이 상술한 바와 같이 모든 데이터 라인들에 연결되기 때문에, 데이터 라인들의 기생커패시턴스들과 결선 저항들은 쉽게 동일하게 설정될 수 있다. 비록 잡음이 워어드 라인(3 및 3')들의 구동 중 데이터 라인 레벨들의 변화를 가져오는 잡음이 발생할지라도, 그 영향들은 데이터 라인(2 및 2")사이에서 서로 제거될 수 있다. 게다가, 신호 레벨과 기준 레벨이 둘 다 비교회로(R₁과 R₂)에 셀렉터(5")를 통하여 제공되기 때문에, 메모리 디바이스의 제작시 여러 요인들의 산란에서 오는 레벨 변동은 제거된다.

제16도는 더미 셀들은 사용한 기준 레벨 발생회로의 다른 실시예를 도시하고 있다. 또한 이 실시예는 q=3을 예시한다. 제16도에 있어서, 메모리 셀들은 층진 비트 라인 구조로 배열되게 도시된다. 간결성을 위하여, 회로들 E_i와 I_i및 D_i그리고 입출력 회로(6)는 도시되지 않았고, 회로 L_i와 Q_i그리고 칼럼 디코우더(5)는 DEC로 블록으로 표시되었다. 여기에서 제16도는 선택시 데이터 라인(A_i)상의 메모리셀에 기억된 다 레벨 정보를 독출하기 위하여 효과적으로 동작하는 배열만을 도시하고 있다는 것을 유의해야 한다. 로우 디코우더를 포함한 워어드 드라이버(4")는 각각 그 수가 2l(q-1)인 데이터 라인들에 연결된 l세트의 (q-1) 종류의 더미 셀들과 (q-1)×l메모리 셀들을 선택하기 위하여 워어드 라인(3 및 3')을 구동한다. 참고 문자 J는 각각이 (q-1)개의 비교회로(R) (예를 들어 감지 회로들)들을 포함하는 다 레벨 검출 회로들을 가리키며, JR은 (q-1)개의 다 레벨 검출 회로들을 포함하는 검지 회로를 타나내고, SS₁₀과 SS₂₀은 각각이 감지회로(JR)의 다 레벨 검출회로(J)들의 두 개의 신호 입력 단자들을 함께 연결하고 있는 공통 신호 입력 단자들을 나타내고, RR₁₀과 RR₂₀은 각각이 감지회로(JR)의 다른 다 레벨 검출 회로(J)들의 두 개의 기준 입력 단자(r)들을 함께 연결하고 있는 공통 기준 입력 단자들을 나타내며, DEC는 출력 단자(d₁₀및 d₂₀)에 칼럼 디코우터를 포함하는 멀티 플렉서를 나타낸다. 셀렉터(5")는 선택된 셀들이 연결된 두 개의 데이터 라인들을 공통 신호 입력 단자 (SS₁₀과 SS₂₀)에 연결하고, 그것은 선택된 두 종류의 더미 셀(1' 및 1")들이 연결된 두 개의 데이터 라인들을 공통 기준 입력 단자(RR₁₀과 RR₂₀)들에 연결하고 있다. 그러한 배열로, 어떠한 데이터 라인들도 동일한 수의 비교 회로들에 연결한다. 칼럼 디코우터(DEC)를 포함하고 있는 멀티플렉서로부터의 출력은 제1도에서의 입출력 회로에 가해진다.

이 실시예가 상술한 바와 같은 배열을 가지고 있기 때문에, 비록 워어드 라인들의 구동시 데이터 라인 레벨들에 변화들을 가져오는 잡음이 발생될지라도, 그 결과의 영향들은 데이터 라인들 사이에서 서로 제거된다. 또한, 신호 레벨과 기준 레벨이 셀렉터(5")를 통해 비교회로(R)에 둘 다 공급되기 때문에, 메모리 디바이스의 제작시 여러 요인들의 산란들로부터 오는 레벨 변동들도 제거된다.

제16도에 도시된 배열을 참고해 보면, 신호 레벨의 발생과 기준 레벨의 발생은 (1) 각 데이터 라인에 연결된 메모리 셀과 더미 셀들의 수와, (2) 워어드 라인들의 구동시 잡음 발생의 상황과, (3) 셀렉터의 경로와 (4) 연결된 비교 회로들의 수의 항에 있어서 공통이다. 따라서, 잡음의 영향은 거의 완전하게 제거되고, 이것은 다 레벨 정보를 기억할 수 있는 집적된 메모리 셀들을 가진 반도체 메모리 다바이스에 기준 레벨들을 설정하는 것을 용이하게 하고, 그리하여 제작시 여러 요인들의 산란들과 동작시 잡음으로부터 오는 기능 장애가 거의 없는 반도체 메모리 비다이스의 실현을 하게 한다.

제15 및 제16도에 예시된 기준 레벨 발생 회로들의 사용으로, 상술한 바와 같이 그것들이 메모리 셀들을 독출하는 데 필요한 다수의 기준 레벨들의 정확한 설정을 하게 하기 때문에 다 레벨 정보를 기억하기 위하여 집적 메모리 셀들을 가진 반도체 메모리 디바이스를 쉽게 얻는 것이 가능하다.

본 발명의 메모리 디바이스에 사용하기에 적합한 기준 레벨 발생 회로들이 3차 뿐만 아니라 4차 이상의 정보를 기억하는 메모리 셀들을 사용하는 경우에 실시 가능하다는 것은 당연하다.

제17도는 4차 정보를 기억하는 메모리 셀들을 가진 반도체 메모리 디바이스에 가해진 기준 레벨 발생 회로의 배열의 한 예를 도시하고 있다. 이 예에서, 데이터 라인들은 층진 비트 라인 구조로 배열되고, 메모리 셀들은 데이터 라인들과 워어드 라인들의 모든 다른 교점들에 배치되어 있다. 예를 들어, 메모리 셀(M₁₁, M₃₁, M₅₁,… M₂₁, M₄₁, M₆₁,… M₁₂, M₃₂, M₅₂, 및 M₂₂, M₄₂, M₆₂,…)들은 각각 워어드 라인 (C₁, C₁', C₂및 C₂')들에 연결된다. 더욱이 , 로우디코우더를 포함한 워어드 드라이버(4")는 더미 셀(1', 1" 및 1"')들을 거기에 연결하고 있는 워어드 라인(C_d, C_d')들을 거기에 연결하고 있다. 이 예에서, 다수의 더미 셀들은 각각의 데이터 라인에 연결되지 않는다. 로우 디코우터를 포함한 워어드 드라이버(4"')는 동시에 워어드 라인들 C_j(또는 C_j')그리고 C_d' (C_d)을 선택한다. 제17도에 있어서, 참고부호 1(M₁₁, M₃₁,…)은 메모리 셀들을 가리키고, 1'와 1" 및 1"'는 각각 기준 레벨(VR₁, VR₂및 VR₃)들을 발생하기 위한 더미 셀들을 가리키며, 4"'는 로우 디코우더를 포함한 워어드 드라이버를 가리키고, 5"'는 다 레벨검출 회로(J₁, J₂, J₃,…)들에 데이터 라인(A)들을 선택적으로 연결하는 셀렉터를 나타낸다. 기준 레벨 발생회로는 제16도에 도시된 것과 구성이 동일하다. 최좌측 워어드 라인(C₁)의 레벨은 로우 디코우더를 포함한 워어드 드라이버 (4"')의 출력으로 일어나고, 그리하여 워어드 라인(C₁)에 연결된 메모리 셀(M₁₁, M₃₁및 M₅₁)들이 선택되고, 최우측 워어드 라인(C_d') 레벨이 발생하여, 거기에 연결된 더미 셀(1', 1" 및 1"')들을 선택한다. 이 결과로, 메모리 셀(M₁₁, M₃₁, M₅₁)들에 기억된 4차 정보에 해당하는 전압 레벨들은 그것들이 연결된 데이터 라인(A₁, A₂및 A₃)들에 나타나고, 기준 레벨 (VR₁, VR₂, VR₃)들은 선택된 더미 셀(1', 1" 및 1"')들이 각각 연결된 데이터 라인(A₁', A₂' 및 A₃')들에 나타난다. 유사하게, 메모리 셀(M₇₁, M₉₁…)들 및 더미 셀들은, 도시된 다른 것과는 달리, 로우 디코우터 (4"')에 의해 선택되고, 메모리 셀들에 기억된 4차 정보에 해당하는 전압 레벨들은 그것들이 연결된 데이터 라인들에 나타난다. 이 예에서, 세쌍의 데이터 라인 (A₁과 A₁', A₂와 A₂', A₃와 A₃')은 그룹을 형성하고, 셀렉터(5"')는 메모리 셀들의 데이터라인(A₁, A₂및 A₃)들을 각각 다 레벨 검출 회로(J₁, J₂, 및 J₃)들에 연결하고, 더미 셀들의 데이터 라인(A₁', A₂' 및 A₃')들을 각각 다 레벨 검출 회로(J₁, J₂, 및 J₃)들에 연결한다. 부언하면, l 세트의 그런 그룹이 존재할 때, 데이터 라인들의 수는 2×(q-1)×l이고, l 세트의 (q-1)종류의 더미 셀들은 각 워어드 라인에 연결된다. 예를 들어, 메모리 셀(M₁₁)이 연결된 데이터 라인(A₁)은 다 레벨 검출 회로(J₁)의 신호 입력 단자 (SS₁, SS₂및 SS₃)에 연결되고; 메모리 셀 (M₃₁)이 연결된 데이터 라인(A₂)은 다레벨 검출회로(J₂)의 신호 입력 단자(SS₁, SS₂및 SS₃)에 연결되고, 메모리 셀이 연결된 데이터 라인(A₃)은 다 레벨 검출 회로(J₃)의 신호 입력 단자(SS₁, SS₂및 SS₃)에 연결된다. 한편, 더미 셀이 연결된 데이터 라인(A₁')은 다 레벨 검출 회로(J₁, J₂및 J₃)들의 기준 입력 단자(r₁)들에 연결된 데이터 라인(A₂')은 다 레벨 검출회로(J₁, J₂및 J₃)들의 기준 입력 단자(r₂)들에 연결되고, 더미 셀(1")이 연결된 데이터 라인(A₂')은 다 레벨 검출회로(J₁, J₂및 J₃)들의 기준 입력 단자(r₂)들에 연결되고, 더미 셀(1"')이 연결된 데이터 라인(A₃')은 다 레벨 검출회로(J₁, J₂및 J₃)들의 기준 입력 단자(r₃)들에 연결된다. 다 레벨 검출회로(J₁, J₂및 J₃)들은 감지 회로로 구성하고, l개의 그런 회로들은 이 예에서 형성된다. 이 경우에, 도시되지 않은 다른 그룹들의 데이터 라인들로 셀렉터(5"')에 의해, 도시 안된, 다 레벨 검출 회로들에 연결된다. 부언하여, 다 레벨 검출회로(J₁, J₂및 J₃)들은 하나의 감지 회로를 형성하고, l개의 그러한 감지회로들이 존재한다. 다 레벨검출 회로들은 각각이 기준 입력 단자(r₁)와 신호 입력 단자(SS₁)에 연결된 비교 회로와, 단자(r₂및 SS₂)들에 연결된 비교회로와, 단자(r₃및 SS₃)들에 연결된 비교회로를 가지고 있다. 각각의 다 레벨 검출 회로는 메모리 셀들이 연결된 데이터 라인들의 레벨들을 동시에 감지하고, 감지된 4차 정보를 나타내는 3-비트 2진 신호를 출력한다. 이 예의 다른 부분들은 제1도의 것과 동일하다. 칼럼 디코우더(5)는 입력어드레스를 디코우드하고, 입력 어드레스에 의해 지정된 하나의 칼럼 선택 라인 만을 선택한다. 예를 들어, 칼럼 선택 라인 (B₃)이 선택될 때, 게이트(L₃)는 선택신호(H₃)에 의해 인에이블 되고, 다 레벨 검출 회로(J₃)의 출력신호는 인코우터(Q₃)에 의해 부호화 되고, 그리하여 4차 정보에 해당하는 2-비트 2진 데이터를 2진 데이터입출력 회로(6)로부터 전달한다. 한편, 리프레쉬회로(E₁, E₂, …)들은 각각이 거기에 연결된 다 레벨 검출 회로의 출력 신호를 4차 정보로 변환시키고, 해당 데이터라인 상에 정보를 제공하여 리프레슁하게 한다. 본 발명의 신규 개념의 범위를 벗어남이 없는 많은 변형 예와 변화들을 가져올 수 있다는 것은 분명하다.

제17도에 있어서, 메모리 셀들이 층진 비트 라인 배열을 가지도록 도시된 한편, 그것으로 얻을 수 있는 바와 같은 기능은, 제15도에 도시된 바와 같이, 개방비트 라인 배열에 의해 유사하게 달성될 수 있다. 그러한 경우에, 제17도에서의 워어드 라인(C₁', C₂', …… 및 C_d')들과, 연관된 데이터라인 (A₁', A₂', …)들과 메모리 셀(M₂₁, M₂₂,…)들 및 더미 셀들이 다 레벨 검출 회로들에 관해 대칭으로 배치되는 것만이 필요하다.

게다가, 제17도는 제1도와 대응하는 제16도의 배열을 상세하게 도시하고 있고, 두말할 나위도 없이 제9도에 도시된 배열도 또한 유사하게 변형될 수 있다.

그 외에, 비록 제15내지 17도의 셀렉터(5" 및 5"')들이 독출 동작에 관해 기술되었을지라도, 그것들은 뿐만 아니라 기록 중에 유사한 선택 제어 동작을 실행한다.

Claims

m×n(여기서 m
1 및 n
1이고 m, n은 정수)개의 메모리 셀(M₁₁, M_1m, M₂₁∼M_2n,… M_m1∼ M_mn)들과, m개의 데이터 라인(A₁∼A_m)들과, m개의 칼럼 선택 라인(B₁∼B_m)들과, n개의 워어드 라인(C₁∼C_m)들과, 기록 수단, 및 독출수단으로 구성하고; 기록 수단이, 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택신호에 의해 선택 될 때, 다수의 비트 들이 2진 데이터에 해당하는 q-레벨(여기서 q
3이고 q는 정수임) 정보를 데이터 라인(A₁)상에 제공하고; 메모리 셀(M_ij)이, 워어드 라인 (C_j) (여기서 j=1,2,…, n)으로 부터의 워어드 선택 신호에 의해 선택될 때, 데이터 라인(A₁)상에 제공된 q-레벨정보를 기억시키거나, 데이터라인(A₁)상에 그것의 기억된 q-레벨 정보를 출력하고; 독출 수단이, 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택될 때, 데이터 라인(A₁)상에 메모리 셀(M_ij)로부터 제공된 q-레벨 정보에 해당하는 다수의 비트 들의 2진 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
제1항에 있어서, 기록수단이 m개의 기록회로(D₁∼D_m)들과, m개의 게이트 회로(I₁∼I_m)들로 구성하고, 게이트 회로(I₁)가 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록회로(D₁)가 선택된 게이트 회로(I₁)를 통해 데이터 라인(A₁)상의 다수의 비트들의 2진 데이터에 해당하는 q-레벨정보를 출력하는 것을 특징으로 하는 메모리 디바이스.
제1항에 있어서, 기록수단이 m개의 게이트회로(I₁∼I_m)들과 데이터라인(A₁∼A_m)들에 공통인 기록 회로로 구성하고, 게이트 회로(I₁)가 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록회로는 선택된 게이트 회로(I₁)를 통해 데이터 라인(A₁) 상에 다수의 비트들의 2진 데이터에 해당하는 q-정보를 출력하는 것을 특징으로 하는 메모리 디바이스.
제1항에 있어서, 독출수단이 m개의 다레벨검출회로(J₁∼J_m)들과, m개의 게이트 회로(L₁∼L_m)들과 m개의 인코우터(Q₁∼Q_m)들로 구성하고, 게이트 회로(L₁)가 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 다 레벨 검출 회로(J₁)가 메모리 셀(M_ij)의 q-레벨 정보에 해당하는 감지 회로 출력을 인코우터(Q₁)에 선택된 게이트 회로(L₁)를 통해 제공하고, 인코우터(Q₁)가 q-레벨 정보를 나타내는 다수 비트들의 2진 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
제4항에 있어서, 기록수단이 m개의 기록회로(D₁∼D_m)들과, m개의 게이트 회로(I₁∼I_m)들로 구성하고, 게이트 회로(I₁)가 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록 회로(D₁)가 다수 비트들이 2진 데이터에 해당하는 q-레벨 정보를 데이터 라인(A₁)상에 선택된 게이트 회로(I₁)를 통해 제공하는 것을 특징으로 하는 메모리 디바이스.
제4항에 있어서, m개의 리프레쉬회로(E₁∼E_m)들을 더 포함하고, 리프레쉬 회로(E₁)가 메모리 셀(M_ij)에의 기록을 위하여 데이터 라인(A₁)상에 다레벨 검출 회로(J₁)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
제5항에 있어서, m개의 리프레쉬회로(E₁∼E_m)들을 더 포함하고, 리프레쉬 회로(E₁)가 메모리 셀(M_ij)에의 기록을 위하여 데이터 라인(A₁)상에 다레벨 검출 회로(J₁)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
제1항에 있어서, 독출수단이 m개의 다레벨검출회로(J₁∼J_m)들과, m개의 게이트 회로(L₁∼L_m)들과, 게이트 회로(L₁∼L_m)들과, 게이트 회로(L₁∼L_m)에 공동인 인코우터(Q)로 구성하고 : 게이트 회로(L₁)가 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 다 레벨 검출 회로(J₁)가 선택된 게이트 회로(L₁)를 경유하여 인코우터(Q)에 메모리 셀(M_ij)의 q-레벨 정보 출력에 해당하는 감지 회로 출력 신호를 제공하며, 인코우터(Q₁)가 q-레벨 정보를 나타내는 다수 비트들의 2진 데이터를 제공하는 것을 특징으로 하는 메모리 디바이스.
제8항에 있어서, 기록수단이 m개의 게이트 회로(I₁∼I_m)들과 데이터 라인(A₁∼A_m)들에 공통인 기록 회로로 구성하고, 게이트 회로(I₁)가 칼럼 선택 라인(B₁)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록회로는 선택된 게이트 회로(I₁)를 통해 데이터 라인(A₁)상에 다수 비트들의 2진 데이터에 해당하는 q-레벨 정보를 출력하는 것을 특징으로 하는 메모리 디바이스.
제8항에 있어서, m개의 리프레쉬회로(E₁∼E_m)들을 더 포함하고, 리프레쉬 회로(E₁)가 메모리 셀(M_ij)에의 기록을 위하여 데이터 라인(A₁)상에 다레벨 검출 회로(J₁)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
제9항에 있어서, m개의 리프레쉬회로(E₁∼E_m)들을 더 포함하고, 리프레쉬 회로(E₁)가 메모리 셀(M_ij)에의 기록을 위하여 데이터 라인(A₁)상에 다레벨 검출 회로(J₁)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
제4, 6, 7, 8, 10 및 11항중 어느 하나에 있어서, 다레벨 검출회로(J₁)가, 하나의 신호 입력 단자와 하나의 기준 입력 단자를 각각 가진, (q-1)개의 비교회로들을 구비하고 있고, (q-1)개의 비교회로들의 신호 입력 단자들은 선택된 메모리 셀(M_ij)이 선택된 데이터 라인(A₁)에 함께 연결되고, (q-1)개의 비교회로들의 기준 입력 단자들은 각각 (q-1) 종류의 기준 레벨 들이 공급되는 것을 특징으로 하는 메모리 디바이스.
제12항에 있어서, 비교회로들은 제1노우드에 연결된 그것의 드레인(또는 소오스)을 가진 제1MOS 트랜지스터와, 제1MOS 트랜지스터와 같은 전도형이고 제1노우드에 연결된 그것의 게이트를 가진 제2MOS 트랜지스터와, 제1노우드와 접지 사이에 연결된 제1커패시터와, 제1MOS 트랜지스터와 다른 전도형이고 제1MOS 트랜지스터의 드레인(또는 소오스)과 제1MOS 트랜지스터의 게이트와 제2노우드에 연결된 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제3MOS 트랜지스터와, 제2노우드와 접지 사이에 연결된 제2커패시터와, 제2MOS 트랜지스터와 다른 전도형이고 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제4MOS 트랜지스터로 구성하는 감지 회로로 형성되고; 전위치가 검출될 두 개의 입력 신호들이 제3및 제4MOS 트랜지스터들의 게이트들에 가해지고, 그리고 나서 제1 및 제2커패시터들에 축적된 전하들의 제1 및 제2트랜지스터들을 통하여 방전되는 감지회로로 각각 형성하는 것을 특징으로 하는 메모리 디바이스.
제4, 6, 7, 8, 10 및 11항중의 어느 하나에 있어서, 그 외에, 다레벨 검출회로들에 데이터 라인들을 선택적으로 연결하기 위한 셀렉터와, 각각이 데이터 라인에 연결되고 워어드 라인들로 부터의 워어드 선택 신호들에 의해 선택된 더미 셀들과, 데이터 라인들의 수는 2(q-1)×l(여기서l 〉1)이고 데이터 라인들이 (q-1) 쌍들의 두 개의 다른 데이터 라인들로 구성한 l 그룹들로 분할됨), l그룹의 데이터라인들에 해당하는 l개의 감지 회로들을 포함하고; 각각의 감지 회로는 각각이 하나의 입력 단자와 하나의 기준 입력 단자를 가진(q-1)개의 비교회로들을 포함하고 있는(q-1)개의 다레벨 검출 회로로 형성되고; 셀렉터는 해당 감지 회로의 해당 다레벨 검출 회로의 모든 비교 회로들의 신호 입력 단자들에의 연결을 위하여 각각의 데이터 라인 쌍들의 데이터 라인들 중 하나를 선택하고, 해당감지 회로들의 다른 다레벨 검출 회로들에 속하는 모든 비교 회로들의 기준 입력 단자들에의 연결을 위하여 각각의 데이터라인 쌍들의 데이터 라인들 중의 다른 것을 선택하고, 다른 (q-1)개의 데이터 라인들이 각각 다른 기준 레벨들의 (q-1) 종류의 더미 셀들을 거기에 연결하고 있는 것을 특징으로 하는 메모리 디바이스.
제14항에 있어서, 비교회로들 각각은 제1노우드에 연결된 그것의 드레인(또는 소오스)을 가진 제1MOS 트랜지스터와, 제1MOS 트랜지스터와 같은 전도형이고 제1노우드에 연결된 그것의 게이트를 가진 제2MOS 트랜지스터와, 제1노우드와 접지 사이에 연결된 제1커패시터와, 제1MOS 트랜지스터와 다른 전도형이고 제1MOS 트랜지스터의 드레인(또는 소오스)과 제1MOS 트랜지스터의 게이트와 제2노우드에 연결된 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제3MOS 트랜지스터와, 제2노우드와 접지 사이에 연결된 제2커패시터와, 제2MOS 트랜지스터와 다른 전도형이고 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제4MOS 트랜지스터로 구성하는 감지 회로로 각각 형성되고; 전위치가 검출될 두 개의 입력 신호들이 제3및 제4MOS 트랜지스터들의 게이트들에 가해지고, 그리고 나서 제1 및 제2커패시터들에 축적된 전하들 이 제1 및 제2트랜지스터들을 통하여 방전되는 감지회로로 각각 형성하는 것을 특징으로 하는 메모리 디바이스.
메모리 셀들을 선택하기 위하여 워어드 라인들과 q(여기서 q
3) 종류의 정보 기억 상태들을 취할 수 있는, 집적 메모리 셀들을 거기에 연결한 데이터 라인들이 구비된 것으로, 워어드 라인들 중 지정된 하나에 연결된 메모리 셀들을 선택하기 위한 워어드 드라이버를 포함한 로우 디코우터와, 지정된 하나의 데이터 라인을 선택하기 위한 셀렉터와, 선택된 데이터 라인들에의 접속을 위한 최소한 (q-1)²개의 비교회로들과, 데이터 라인들에서의 기준 레벨들을 발생을 위한 최소한 (q-1) 종류의 더미 셀들로 구성하고; 비교 회로들 각각이 하나의 신호 입력 단자와 하나의 기준 입력 단자를 가지고 있고, (q-1)개의 비교 회로들이 다레벨회로를 형성하고, 감지 회로가 각각의 다레벨 검출회로의 (q-1)개의 비교 회로들의 신호 입력 단자들을 함께 연결하기 위한 (q-1)개의 비교 회로들의 기준입력 단자들을 함께 연결하기 위한 (q-1)개의 공통 신호 입력 단자들과 다른 다레벨검출 회로에 속하는 (q-1)개의 공통 기준 입력단자들을 가지고 있으며, (q-1)개의 다레벨 검출회로들로 구성하고; (q-1) 이상의 메모리 셀들과 (q-1) 종류의 더미셀들이 워어드 드라이버를 포함한 로우 디코우더의 제어하에 동시에 선택되고, 선택된 메모리 셀들과 더미 셀들이 2(q-1)개의 다른 데이터 라인들에 연결되고, 선택된 메모리 셀들이 연결된 (q-1)개의 데이터 라인들이 셀렉터의 제어 하에 다른 공통 신호 입력단자들에 연결되고, 선택된 (q-1) 종류의 더미셀들이 연결된 (q-1)개의 데이터 라인들이 다른 공통 기준입력 단자들에 연결되는 것을 특징으로 하는 메모리 디바이스.