JPS61117796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61117796A JPS61117796A JP59238809A JP23880984A JPS61117796A JP S61117796 A JPS61117796 A JP S61117796A JP 59238809 A JP59238809 A JP 59238809A JP 23880984 A JP23880984 A JP 23880984A JP S61117796 A JPS61117796 A JP S61117796A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- memory cells
- circuit
- input terminal
- comparison circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多値情報を記憶するメモリセルを多数集積化し
た半導体記憶装置に関し、特に情報続出時において信号
の識別に必要な基準レベルの設定が容易（＝出来る半導
体記憶装置に関するものである。
た半導体記憶装置に関し、特に情報続出時において信号
の識別に必要な基準レベルの設定が容易（＝出来る半導
体記憶装置に関するものである。
従来のこの種装置は１例えば第４図に示すように構成さ
れていた。ここで１は３種類の情報記憶状態をとり得る
メモリセル、２はメモリセル１が接続されているデータ
線、３はメモリセル１を選択状態にするためのワード線
、４は特定のツードＭ３ｆ二沿って配置されているメモ
リセル１だけを選択状態にするための行選択回路、５は
特定のデータ線を比較回路６へ接続するための列選択回
路。
れていた。ここで１は３種類の情報記憶状態をとり得る
メモリセル、２はメモリセル１が接続されているデータ
線、３はメモリセル１を選択状態にするためのワード線
、４は特定のツードＭ３ｆ二沿って配置されているメモ
リセル１だけを選択状態にするための行選択回路、５は
特定のデータ線を比較回路６へ接続するための列選択回
路。
５ｉ（ｉ−１，Ｑ）は比較回路６の信号入力端子、Ｅ）
は比較回路６の基準入力端子、Ｄｊは比較回路６の識別
出力端子、７は識別用の基準レベルを発生する基準レベ
ル発生回路である。メモリセル１は例えば第５図に示す
よう構成され、トランジスタＱ１とＱ、の大きさを変え
るかあるいは抵抗Ｒ′の値を変えることにより多値情報
（ここでは５値）を記憶しておく。ワード線５に上って
トランジスタＱ、 、 Ｑ、が導通状ａになると、トラ
ンジスタＱｌ。
は比較回路６の基準入力端子、Ｄｊは比較回路６の識別
出力端子、７は識別用の基準レベルを発生する基準レベ
ル発生回路である。メモリセル１は例えば第５図に示す
よう構成され、トランジスタＱ１とＱ、の大きさを変え
るかあるいは抵抗Ｒ′の値を変えることにより多値情報
（ここでは５値）を記憶しておく。ワード線５に上って
トランジスタＱ、 、 Ｑ、が導通状ａになると、トラ
ンジスタＱｌ。
Ｑｔの寸法及び抵抗Ｒ′の値で決まる３種の情報記憶状
態の何れかに対応するある信号レベル（ニデータ線２が
設定される。２個の比較回路６はデータ線２に現われる
上記信号レベルを基準レベル発生回路７で与えられる二
つの基準レベルと比較し、識別結果を識別出力端子り、
、Ｄ、に出力する。なおＶｃｃは電源電圧を示す。
態の何れかに対応するある信号レベル（ニデータ線２が
設定される。２個の比較回路６はデータ線２に現われる
上記信号レベルを基準レベル発生回路７で与えられる二
つの基準レベルと比較し、識別結果を識別出力端子り、
、Ｄ、に出力する。なおＶｃｃは電源電圧を示す。
従来の構成１：よる半導体記憶装置は、データ線に現わ
れる信号レベルはワード線駆動時の雑音に影響され、尚
かつ列選択回路を経由して比較回路に導かれる。一方で
上記信号レベルの識別（；用いられる基準レベルは、ワ
ード線１列選択回路とは独立に基準レベル発生回路で発
生し比較回路Ｃユ導かれる。このためトランジスタ定数
、絶縁物膜厚等の製造時のばらつきＣ：起因する信号レ
ベルのゆらぎに対して、基準レベルを正しく設定するこ
とは困難であり、各レベル間Ｃ：十分な余裕を見込まな
ければならないという問題があった。又メモリセルを高
密度化して多数集積化すると、上記ゆらぎが増大し、動
作余裕が少くなって誤動作し易くなるという問題があっ
た。
れる信号レベルはワード線駆動時の雑音に影響され、尚
かつ列選択回路を経由して比較回路に導かれる。一方で
上記信号レベルの識別（；用いられる基準レベルは、ワ
ード線１列選択回路とは独立に基準レベル発生回路で発
生し比較回路Ｃユ導かれる。このためトランジスタ定数
、絶縁物膜厚等の製造時のばらつきＣ：起因する信号レ
ベルのゆらぎに対して、基準レベルを正しく設定するこ
とは困難であり、各レベル間Ｃ：十分な余裕を見込まな
ければならないという問題があった。又メモリセルを高
密度化して多数集積化すると、上記ゆらぎが増大し、動
作余裕が少くなって誤動作し易くなるという問題があっ
た。
本発明は従来の問題点を解決するため、特定のワード線
に沿い配置されたメモリセルのみを選択状態にする行選
択回路と、特定のデータ線を選択する列選択回路と、１
個の信号入力端子および１個の基準入力端子を有し１選
択された特定のデータ線に接続される少くとも（”−１
）個の比較回路と、比較回路の各基準入力端子に接続さ
れたデータ線に基準レベルを発生する少くとも（Ｎ−１
）種類のダミーセルを備え１列選択回路の制御により選
択状態にあるメモリセルが接続されている特定のデータ
線を比較回路の信号入力端子に接続するとともに、ダミ
ーセルの接続されているデータ線を比較回路の基準入力
端子（＝接続する構成としたことを特徴としている。
に沿い配置されたメモリセルのみを選択状態にする行選
択回路と、特定のデータ線を選択する列選択回路と、１
個の信号入力端子および１個の基準入力端子を有し１選
択された特定のデータ線に接続される少くとも（”−１
）個の比較回路と、比較回路の各基準入力端子に接続さ
れたデータ線に基準レベルを発生する少くとも（Ｎ−１
）種類のダミーセルを備え１列選択回路の制御により選
択状態にあるメモリセルが接続されている特定のデータ
線を比較回路の信号入力端子に接続するとともに、ダミ
ーセルの接続されているデータ線を比較回路の基準入力
端子（＝接続する構成としたことを特徴としている。
本発明は、複数Ｎ種の多値レベルを識別するのに必要な
（Ｎ−ｊ）種の基準レベルをダミーセルＬ：よって発生
することから、涜出し時に必要な複数の基準レベルの設
定が正しく出来る。以下図により詳細に説明する。
（Ｎ−ｊ）種の基準レベルをダミーセルＬ：よって発生
することから、涜出し時に必要な複数の基準レベルの設
定が正しく出来る。以下図により詳細に説明する。
第１図は本発明の第１の実施例であり、１は第１の基準
レベルを発生するグミー七ル、１は第２の基準レベルを
発生するダミーセルである。上記ダミーセル１′、１
はメモリセル１と同一構成を採り、さ゛きの第５図の
構成を例に説明すると、トランジスタＱｌ ＊ Ｑ！
ｗ抵抗πの値を適当に選ぶことによって所望の基準レベ
ルをデータ線２上に発生するように設定する。本実施例
の行選択回路４は、特定のワード線１本の他にダミーセ
ルを選択状態Ｃ；するワード線３′も同時Ｃ：駆動する
。列選択回路５′は１選択状態にあるメモリセルが接続
されて−る特定のデータ線を比較回路６の信号入力端子
Ｓ１ ｓ Ｓ！ ’二接続するよう制御すると共に、ダ
ミーセル１′、１ の接続されている２本のデータ線
２を各々比較回路６の基準入力端子Ｒ，，Ｒ，ｌ二接続
するように制御する。このような構造Ｃ：なっているの
で、ワード線駆動時（；データ線レベルが変動する雑音
が発生してもその影響はデータ線２とデータ！Ｉ２′の
間で互いシニ相殺するように動作する。又信号レベル、
基準レベルは両者共に列選択回路５を経由して比較回路
６に導かれるので、製造時ばらつきに起因するレベルの
ゆらぎも相殺される。
レベルを発生するグミー七ル、１は第２の基準レベルを
発生するダミーセルである。上記ダミーセル１′、１
はメモリセル１と同一構成を採り、さ゛きの第５図の
構成を例に説明すると、トランジスタＱｌ ＊ Ｑ！
ｗ抵抗πの値を適当に選ぶことによって所望の基準レベ
ルをデータ線２上に発生するように設定する。本実施例
の行選択回路４は、特定のワード線１本の他にダミーセ
ルを選択状態Ｃ；するワード線３′も同時Ｃ：駆動する
。列選択回路５′は１選択状態にあるメモリセルが接続
されて−る特定のデータ線を比較回路６の信号入力端子
Ｓ１ ｓ Ｓ！ ’二接続するよう制御すると共に、ダ
ミーセル１′、１ の接続されている２本のデータ線
２を各々比較回路６の基準入力端子Ｒ，，Ｒ，ｌ二接続
するように制御する。このような構造Ｃ：なっているの
で、ワード線駆動時（；データ線レベルが変動する雑音
が発生してもその影響はデータ線２とデータ！Ｉ２′の
間で互いシニ相殺するように動作する。又信号レベル、
基準レベルは両者共に列選択回路５を経由して比較回路
６に導かれるので、製造時ばらつきに起因するレベルの
ゆらぎも相殺される。
第２図は本発明の第２の実施例であり、′ｓ１図と同じ
符号は同じ部分な示す。データ線２（；は複数のメモリ
セルの他（；少くとも１個のダミーセルを接続する。行
選択回路４はメモリセルを選択するワード線？１本駆動
し、当該メモリセルが接続されて信号レベルが現われる
データ線とは異なるデータ線上（ミ基準レベルを発生さ
せるように、ダミーセル１．１ を選択状態Ｃ：するも
う１本のワード線５′をも駆動するようＣ；構成する。
符号は同じ部分な示す。データ線２（；は複数のメモリ
セルの他（；少くとも１個のダミーセルを接続する。行
選択回路４はメモリセルを選択するワード線？１本駆動
し、当該メモリセルが接続されて信号レベルが現われる
データ線とは異なるデータ線上（ミ基準レベルを発生さ
せるように、ダミーセル１．１ を選択状態Ｃ：するも
う１本のワード線５′をも駆動するようＣ；構成する。
信号レベル及び基準レベルの現われたデータ線を比較回
路６に接続するのは、第１の実施例と同様に列選択回路
５で制御する。このようにすべてのデータ線２が同一個
数のメモリセルおよびダミーセルと接続されており、デ
ータ線の寄生容量、配線抵抗等を等しく設定することが
容易であり、第１の実施例で述べた相殺の効果がより顕
著となる。
路６に接続するのは、第１の実施例と同様に列選択回路
５で制御する。このようにすべてのデータ線２が同一個
数のメモリセルおよびダミーセルと接続されており、デ
ータ線の寄生容量、配線抵抗等を等しく設定することが
容易であり、第１の実施例で述べた相殺の効果がより顕
著となる。
第３図は本発明の第６の実施例であり、行選択回路４
は互いに異なる２（７Ｖ−１）本以上のデータ線（ここ
ではＮ−３，以下同様ロニ接続されている（Ｎ−１）個
以上のメモリセルならびに少くともＬＡ’−１）種のダ
ミーセルを選択状態１ユするようにワード線６および３
を駆動する。７は（Ｎ−９個の比較回′ｔ＆６を含む比
較回路群、８はＣＭ−１）個の比較回路群７を含む識別
回路で少くとも１個必要である。ＳＩｏ、Ｓ２ｏは識別
回路８の中の比較回路群Ｚ内の２個の信号入力端子を共
通接続した共通信号入力端子である。ＲＩｏ、Ｒ２Ｏは
識別回路８内の異なる比較回路群７から各１個ずつ２個
の基準入力端子を共通接続した共通基準入力端子である
。
は互いに異なる２（７Ｖ−１）本以上のデータ線（ここ
ではＮ−３，以下同様ロニ接続されている（Ｎ−１）個
以上のメモリセルならびに少くともＬＡ’−１）種のダ
ミーセルを選択状態１ユするようにワード線６および３
を駆動する。７は（Ｎ−９個の比較回′ｔ＆６を含む比
較回路群、８はＣＭ−１）個の比較回路群７を含む識別
回路で少くとも１個必要である。ＳＩｏ、Ｓ２ｏは識別
回路８の中の比較回路群Ｚ内の２個の信号入力端子を共
通接続した共通信号入力端子である。ＲＩｏ、Ｒ２Ｏは
識別回路８内の異なる比較回路群７から各１個ずつ２個
の基準入力端子を共通接続した共通基準入力端子である
。
９は識別結果を選択して出力端子り、ｏ、 Ｄ２ｏｌ二
導く出力選択回路である。列選択回路５は選択状態のメ
モリセルが接続されているデータ線のうちから２本を共
通信号入力端子ｓ１ａとＳ２゜に接続するようＣ；制御
すると共に、選択状態にある２種類のダミーセル１．１
が接続されている２本のデータ線を共通基準入力端子Ｅ
、、 、 Ｒ，。（；接続するように制御する。このよ
うに構成されているので、どのデータ線も同数の比較回
路Ｃ［続されるように制御されることとなる。即ち信号
レベルの発生と基準レベルの発生が、■データ線に接続
されるメモリセル及びダミーセルの個数、■ワード線駆
動時の雑音発生状況、■列選択回路経由の有無、■接続
される比較回路の数のすべてにわたって同じ条件になる
。
導く出力選択回路である。列選択回路５は選択状態のメ
モリセルが接続されているデータ線のうちから２本を共
通信号入力端子ｓ１ａとＳ２゜に接続するようＣ；制御
すると共に、選択状態にある２種類のダミーセル１．１
が接続されている２本のデータ線を共通基準入力端子Ｅ
、、 、 Ｒ，。（；接続するように制御する。このよ
うに構成されているので、どのデータ線も同数の比較回
路Ｃ［続されるように制御されることとなる。即ち信号
レベルの発生と基準レベルの発生が、■データ線に接続
されるメモリセル及びダミーセルの個数、■ワード線駆
動時の雑音発生状況、■列選択回路経由の有無、■接続
される比較回路の数のすべてにわたって同じ条件になる
。
従って第１及び第２の実施例で述べた相殺の効果がより
完全に近づき、多値情報を記憶するメモリセルを集積化
した牛導体記憶装置における基準レベルの設定が容易と
なり、動作時の雑音。
完全に近づき、多値情報を記憶するメモリセルを集積化
した牛導体記憶装置における基準レベルの設定が容易と
なり、動作時の雑音。
製造時のばらつきに起因する誤動作の起き難い半導体記
憶装置を実現出来る。
憶装置を実現出来る。
なお本発明の説明は、−例として第５図に示すようた続
出専用のメモリセル形式で３値を記憶する場合を採り上
げたが、１トランジスタ＋１容量からなるダイナミック
メモリセル形式、６トランジスタからなるスタティック
メモリセル形式等地の形式でも同様の効果があり、また
３値に限らず４値以上の多値を記憶するメモリセルで構
成する場合にも適用できることは以上の説明から明らか
である。
出専用のメモリセル形式で３値を記憶する場合を採り上
げたが、１トランジスタ＋１容量からなるダイナミック
メモリセル形式、６トランジスタからなるスタティック
メモリセル形式等地の形式でも同様の効果があり、また
３値に限らず４値以上の多値を記憶するメモリセルで構
成する場合にも適用できることは以上の説明から明らか
である。
以上説明したように、本発明によれば、読出し時に必要
な複数の基準レベルの設定か正しく出来るようになされ
ているので、多値情報全記憶するメモリセルを集積化し
に牛導体記憶装置が容易に実現できる利点がある。
な複数の基準レベルの設定か正しく出来るようになされ
ているので、多値情報全記憶するメモリセルを集積化し
に牛導体記憶装置が容易に実現できる利点がある。
さら）二本発明は、続出専用のメモリセル形式で５値を
記憶する場合のほか、１トランジスタ＋１容量からなる
ダイナミックメモリセル形式、６トランジスタからなる
スタティックメモリセル形式等地の形式でも同様の効果
があり、また３値に限らず４値以上の多値を記憶するメ
モリセルで構成する場合Ｃ：も適用でき実用に際し顕著
な効果がある。
記憶する場合のほか、１トランジスタ＋１容量からなる
ダイナミックメモリセル形式、６トランジスタからなる
スタティックメモリセル形式等地の形式でも同様の効果
があり、また３値に限らず４値以上の多値を記憶するメ
モリセルで構成する場合Ｃ：も適用でき実用に際し顕著
な効果がある。
第１図は本発明による第１の実施例、第２図は本発明に
よる第２の実施例、第３図は本発明による第３の実施例
、第４図は従来の半導体記憶装置の構成例、第５図はメ
モリセルの構成例である。 比較回路、７・・・基準レベル発生回路、７・・・比較
回路群、８・・・識別回路、９・・・出力選択回路、Ｓ
、Ｓ、。 Ｓｔ・・・信号入力端子、 Ｒ、Ｒ，、Ｒ２・・・基準
入力端子。 Ｄ、Ｄ、、Ｄ、・・・識別出力端子、Ｓ、。、心。・、
・共通信号入力端子、Ｒ１゜、Ｒ１゜・・・共通基準入
力端子、Ｄｌ。 、Ｄ２゜・・・出力端子 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外２名）第５図 ノセル ータ線 Ｑ２： トランジスタ 抵抗 ：電源電圧
よる第２の実施例、第３図は本発明による第３の実施例
、第４図は従来の半導体記憶装置の構成例、第５図はメ
モリセルの構成例である。 比較回路、７・・・基準レベル発生回路、７・・・比較
回路群、８・・・識別回路、９・・・出力選択回路、Ｓ
、Ｓ、。 Ｓｔ・・・信号入力端子、 Ｒ、Ｒ，、Ｒ２・・・基準
入力端子。 Ｄ、Ｄ、、Ｄ、・・・識別出力端子、Ｓ、。、心。・、
・共通信号入力端子、Ｒ１゜、Ｒ１゜・・・共通基準入
力端子、Ｄｌ。 、Ｄ２゜・・・出力端子 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外２名）第５図 ノセル ータ線 Ｑ２： トランジスタ 抵抗 ：電源電圧
Claims (3)
- （１）複数Ｎ種の情報記憶状態を取り得るメモリセルを
集積化した該メモリセルが接続されるデータ線と、該メ
モリセルを選択状態にするワード線を備えた半導体記憶
装置において、特定の前記ワード線に沿い配置された該
メモリセルのみを選択状態にする行選択回路と、特定の
前記データ線を選択する列選択回路と、前記選択された
特定のデータ線に接続される比較回路を備え、前記比較
回路は少くとも（Ｎ−１）個を備え、前記それぞれの比
較回路は１個の信号入力端子と、１個の基準入力端子を
有し、前記各基準入力端子に接続されたデータ線に基準
レベルを発生する少くとも（Ｎ−１）種類のダミーセル
を備え、前記列選択回路の制御により前記選択状態にあ
るメモリセルが接続されている特定のデータ線を前記比
較回路の信号入力端子に接続するとともに、前記ダミー
セルの接続されているデータ線を前記比較回路の基準入
力端子に接続することを特徴とする半導体記憶装置。 - （２）前記複数のメモリセルと前記ダミーセルを少くと
も１個前記データ線のそれぞれに接続してなる特許請求
の範囲第１項記載の半導体記憶装置。 - （３）複数Ｎ種の情報記憶状態を取り得るメモリセルを
集積化した該メモリセルが接続されるデータ線と、該メ
モリセルを選択状態にするワード線を備えた半導体記憶
装置において、特定の前記ワード線に沿い配置された該
メモリセルのみを選択状態にする行選択回路と、特定の
前記データ線を選択する列選択回路と、前記選択された
特定のデータ線に接続される比較回路を備え、前記比較
回路は少くとも（Ｎ−１）個を備え、前記それぞれの比
較回路は１個の信号入力端子と、１個の基準入力端子を
有し、前記各基準入力端子に接続されたデータ線に基準
レベルを発生する少くとも（Ｎ−１）種類のダミーセル
と前記比較回路を含む比較回路群を形成し、前記比較回
路群（Ｎ−１）組からなる識別回路を少くとも１個形成
し、前記識別回路は各比較回路群内の（Ｎ−１）個の比
較回路の信号入力端子を共通接続した共通信号入力端子
を（Ｎ−１）個および異なる比較回路群からそれぞれ１
個ずつ合計（Ｎ−１）個の比較回路の基準入力端子を共
通接続した共通基準入力端子を（Ｎ−１）個有してなり
、前記行選択回路の制御により前記（Ｎ−１）個以上の
メモリセルと少くとも（Ｎ−１）種類のダミーセルを一
括して選択状態にし、前記選択されたメモリセルとダミ
ーセルを互いに異なる２（Ｎ−１）本以上のデータ線に
接続し、前記列選択回路の制御により、選択状態のメモ
リセルが接続されているデータ線のうちから（Ｎ−１）
本のデータ線をそれぞれ異なる前記共通信号入力端子に
接続するとともに、選択状態にある（Ｎ−１）種類のダ
ミーセルが接続されている（Ｎ−１）本のデータ線をそ
れぞれ異なる前記共通基準入力端子に接続することを特
徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238809A JPS61117796A (ja) | 1984-11-13 | 1984-11-13 | 半導体記憶装置 |
| US06/770,087 US4771404A (en) | 1984-09-05 | 1985-08-28 | Memory device employing multilevel storage circuits |
| GB8521920A GB2166615B (en) | 1984-09-05 | 1985-09-04 | Memory device |
| DE19853531580 DE3531580A1 (de) | 1984-09-05 | 1985-09-04 | Speicheranordnung |
| KR1019850006493A KR900000173B1 (ko) | 1984-09-05 | 1985-09-05 | 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238809A JPS61117796A (ja) | 1984-11-13 | 1984-11-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117796A true JPS61117796A (ja) | 1986-06-05 |
Family
ID=17035605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238809A Pending JPS61117796A (ja) | 1984-09-05 | 1984-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953252A (en) * | 1997-02-27 | 1999-09-14 | Nec Corporation | High read speed multivalued read only memory device |
| JP2007035094A (ja) * | 2005-07-22 | 2007-02-08 | Fujitsu Ltd | アナログ／デジタル変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137181A (ja) * | 1982-02-05 | 1983-08-15 | Toshiba Corp | 半導体メモリ |
| JPS59175097A (ja) * | 1983-03-23 | 1984-10-03 | Sony Corp | メモリ読出し回路 |
-
1984
- 1984-11-13 JP JP59238809A patent/JPS61117796A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137181A (ja) * | 1982-02-05 | 1983-08-15 | Toshiba Corp | 半導体メモリ |
| JPS59175097A (ja) * | 1983-03-23 | 1984-10-03 | Sony Corp | メモリ読出し回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953252A (en) * | 1997-02-27 | 1999-09-14 | Nec Corporation | High read speed multivalued read only memory device |
| JP2007035094A (ja) * | 2005-07-22 | 2007-02-08 | Fujitsu Ltd | アナログ／デジタル変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5638317A (en) | Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit | |
| US4748594A (en) | Integrated circuit device having a memory and majority logic | |
| EP0096556A2 (en) | Associative memory | |
| US3675218A (en) | Independent read-write monolithic memory array | |
| EP0068645A2 (en) | A semiconductor device | |
| EP0408057B1 (en) | Semiconductor memory device | |
| EP0145497A2 (en) | Semiconductor integrated circuit device | |
| EP0121394A2 (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| US4982365A (en) | Semiconductor memory device with a potential level-setting circuit | |
| JPS63160358A (ja) | Ｃｍｏｓゲートアレイ内の高密度ｒｏｍ | |
| US5426432A (en) | IC card | |
| KR960042453A (ko) | 아이씨 메모리 카드 | |
| JPS61117796A (ja) | 半導体記憶装置 | |
| JPS61292296A (ja) | 半導体記憶装置 | |
| US4757218A (en) | Semiconductor IC device with word lines shielded from voltage changes in adjacent lines | |
| US4879715A (en) | Terminal equipment identifier controlling circuit | |
| JPS60121588A (ja) | デイジタル符号検出回路 | |
| EP0488672B1 (en) | Memory device with current mirror type sense amplifiers | |
| US4963862A (en) | Terminal equipment identifier control circuit | |
| JPH0279294A (ja) | データ長変更可能メモリ | |
| EP0661750B1 (en) | Semiconductor device capable of assembling adjacent sub chips into one chip | |
| KR20050067578A (ko) | 일정한 데이터 억세스 타이밍을 유지할 수 있는 반도체메모리 장치 | |
| EP0037734B1 (en) | Semiconductor memory chip, and a memory device including such chips | |
| JPH07335838A (ja) | 単一終端電流検出付きの半導体集積回路ｓｒａｍセルアレー | |
| JPH0215956B2 (ja) |