JP2534733B2

JP2534733B2 - 不揮発性半導体記憶装置

Info

Publication number: JP2534733B2
Application number: JP25582887A
Authority: JP
Inventors: 潔和橋本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1996-09-18
Anticipated expiration: 2011-09-18
Also published as: EP0311137B1; US4887242A; DE3853038T2; DE3853038D1; EP0311137A3; EP0311137A2; JPH0198194A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は不揮発性半導体記憶装置、特に絶縁ゲート型
電界効果トランジスタ（以下IGFETと記す）を主な構成
要素とし、ページライト機能を有する不揮発性半導体記
憶装置に関する。

〔従来の技術〕

メモリーが大容量化するとともに、メモリーに情報を
書き込む、書き込み時間は長くなるが、この書き込み時
間を短縮化する為に、複数バイトを一括して書き込む、
書き込む機能（以下ページライト機能と記す）を備えた
製品が増えている。

第８図は従来のこの種の電気的に書き込み消去可能な
半導体記憶装置（以下EEPROMと記す）をメモリーセル回
りの回路について示したものである。

本例は、256本のＸアドレス線X₁〜X₂₅₆と32本のＹア
ドレス線Y₁〜Y₃₂,YBアドレス線Y_1B〜Y_32Bとでマトリク
ス状に構成された8KBのEEPROMである。256×32のマトリ
クスの四隅、すなわちバイト1,バイト32,バイト8161お
よびバイト8192の詳細が示されている。

各バイトは同構成であるので、バイト１について説明
すると、それぞれが１ビットを記憶しIGFETで構成され
る８つの記憶用セルＭ_M1,1,1〜Ｍ_M1,1,8と、記憶用セル
Ｍ_M1,1,1〜Ｍ_M1,1,8のそれぞれに対応して設けられた８
つの選択用セルＭ_S1,1,1〜Ｍ_S1,1,8と、記憶用セルＭ
_M1,1,1〜Ｍ_M1,1,8のゲートを駆動するＸアドレス選択用
トランジスタＱ_B1,1とから成る。これら全てのトランジ
スタはＮチャネルFETであり、全ての図面において、Ｎ
チャネルFETはソースから矢印が出、またＰチャネルFET
はソースに矢印が入るように図示している。なお、Ｍ
_S1,1,1等の選択用セルは、非選択の記憶用セルからのま
わり込み読出し信号を防止する役目を担う。

Ｘアドレス線X₁は、バイト１〜バイト32の全選択用セ
ルＭ_S1,1,1〜Ｍ_S1,1,8,M_S1,2,1〜Ｍ_S1,2,8,M_S1,3,1〜Ｍ
_S1,3,8……Ｍ_S1,32,1〜Ｍ_S1,32,8と、32個のＸアドレス
選択用トランジスタＱ_B1,1〜Ｑ_B1,32のゲートに接続さ
れている。一方、Ｙアドレス線Y₁は、それぞれのソース
が選択用セルＭ_S1,1,1〜Ｍ_S256,1,1,M_S1,1,2〜Ｍ
_S256,1,2,M_S1,1,3〜Ｍ_S256,1,3……Ｍ_S1,1,8〜Ｍ
_S256,1,8のドレインに接続された８つのＹアドレスセレ
クタ用トランジスタＱ_Y1,1〜Ｑ_Y1,8のゲートに接続され
ている。

また、YBアドレス線Y_1Bは、ソースがＸアドレス選択
用トランジスタＱ_B1,1〜Ｑ_B256,1の各ドレインに接続さ
れており、選択用セルＭ_S1,1,1〜Ｍ_S256,1,1,M_S1,1,2〜
Ｍ_S256,1,2,M_S1,1,3〜Ｍ_S256,1,3……Ｍ_S1,1,8〜Ｍ
_S256,1,8のドレインは、ゲートが書込制御信号ｄ_i1,1〜
ｄ_i1,8で駆動される書込み用トランジスタＱ_D1,1〜Ｑ
_D1,8のソースにも接続され、すべての記憶用セルＭ
_M1,1,1〜Ｍ_M256,32,8のソースはソース電圧制御回路SOC
に接続されている。

さて、EEPROMの書込みサイクルは、書き込もうとする
メモリーセルのアドレスとデータを設定するロード期間
と、アドレスにより選択されたバイト内のメモリーセル
をすべて消去する自動消去期間と、外部から与えられる
入力データに応じてメモリーセルを書き込む書き込み期
間に分けられる。

第８図において、制御信号Vcg,書込電圧V_PPW3,書込信
号WRは、図示省略した回路で発生する。先ず、制御電圧
Vcgは、選択された記憶用セルのゲートに、自動消去期
間に書込・消去電圧（以下V_PPと記す）、読み出し期間
に約１ボルトの電圧となり、その他の期間は“O"であ
る。また、書込電圧V_PPW3は、ロード期間と自動消去期
間は“O"書き込み期間はV_PP、書込信号はWRは、書き込
み期間だけV_CCになる。Ｙアドレスセレクタ用トランジ
スタＱ_Y1,1は、Ｙアドレス線Y₁上の信号に応答して自動
消去期間および書き込み期間はオフとなり、選択された
バイトに対する消去・書き込み動作の影響が節点SC₁を
介して非選択バイトのセンスアンプSA₁に及ぶのを防止
し、Ｙアドレス選択用トランジスタQ_g1は、YBアドレス
線上の信号に応答して制御電圧VcgをＸアドレス選択用
トランジスタＱ_B1,1〜Ｑ_B256,1のドレインに供給する。

書込み用トランジスタＱ_D1,1は、Ｙアドレス線Y₁が選
択されると書込電圧V_PPW3を書込制御信号ｄ_i1,1に応答
して選択用セルＭ_S1,1,1〜Ｍ_S256,1,1のドレインに供給
し、ソース電圧制御回路SOCは、書込信号WRに応答して
ソース電圧を全記憶用セルＭ_M1,1,1〜Ｍ_M256,32,8に供
給する。ソース電圧V_Sは、ロード期間と自動消去期間は
“0"、書き込み期間は“V_CC−V_TN"となる。ここに、V_TN
はＮチャネルFETQ_S3のしきい値である。

次に、第８図〜第15図を用いて、本EEPROMのページラ
イト機能を用いた書込みモード（以下単にページライト
モードと記す）時の動作について説明する。なお、第８
図〜第15図に示すＰチャネルのエンハンスメント型IGFE
T（PE−IGFETと記す）のうち、特に図示していないもの
は、ウェル電位がV_CCであるとする。

第９図は、第８図に示した書込制御信号ｄ_i1,1〜ｄ
_i1,8……ｄ_i32,1〜ｄ_i32,8を発生するデータ入力回路で
ある。第９図を参照すると、本データ入力回路は８つの
ブロックから成り、各ブロックは32個のバイト例（１バ
イト列は256バイト）に対する１ビット分のものである
ことがわかる。例えば、１番目のブロックは、ラッチ回
路LA₁と、それがＹアドレス線Y₁〜Y₃₂で駆動されると32
個の高電圧ラッチ回路HLA_1,1〜HLA_32,1から構成され
る。

ラッチ回路LA₁〜LA₈は、内部的に生成されるラッチ信
号DL,DLで、外部から供給される入力データI_i1〜I_i8を
取り込んでラッチ、Ｙアドレス線Y₁〜Y₃₂で選択された
高電圧ラッチ回路に送り込み、保持する。この結果によ
り、書き込み期間、書き込む記憶用セルに対しては高電
圧を発生させることになる。

第10図は、第９図に示すラッチ回路LA₁の詳細例を示
したもので、IV₁およびIV₂はインバータ、Q_L1およびQ_L3
はPE−IGFET、Q_L2およびQ_L4はNE−IGFETである。

ラッチ信号DLが“H"になるとQ_L1,Q_L2が導通して入力
データI_i1が取り込まれ、またラッチ信号DLが“L"にな
るとQ_L3,Q_L4が導通するので、取り込まれている入力デ
ータI_i1が保持される。

第11図は第９図に示す高電圧ラッチ回路HLA_1,1の詳細
例を示したものである。V_PPは内部的に発生される書込
・消去電圧であり、ロード期間中は“V_CC"、また自動消
去期間および書き込み期間中は“V_PP"となる。Q_H1,Q_H3
はウエルがV_PP′に接続されたPE−IGFET、Q_H2,Q_H4はNE
−IGFETである。

Q_H3,Q_H4のゲート幅／ゲート長は、インバータIV₂を構
成するIGFETのゲート幅／ゲート長に比べて十分小さく
設計されている為、書込制御電圧ｄ_i1,1は入力データＩ
_i1,1により、変化する。

いま、電圧“Na−V_TN"が入力すると、節点I_C11が“0"
になりQ_H3が導通しQ_H4が非導通になってデータが保持さ
れる。この状態で書込・消去電圧V_PP′が“V_CC"から“V
_PP"に上昇するに伴ない、書込制御電圧ｄ_i1,1も“V_CC"
から“V_PP"に上昇する。

一方、“0"が入力すると、節点I_C11が“V_CC"になり、
Q_H4が導通しQ_H3が非導通になってデータが保持される。
この状態で書込・消去電圧V_PP′が“V_CC"から“V_PP"に
上昇してもQ_H1,Q_H4は導通しているため、書込制御電圧
ｄ_i1,1は“0"の状態を保持する。

第12図は、出力が第８図の第１のバイト列に対するＹ
アドレスセレクタ用トランジスタＱ_Y1,1〜Ｑ_Y1,8のゲー
トに入力されるＹデコーダ回路例を示したものである。
これと同構成のＹデコーダ回路が、他のバイト列に対す
るＹアドレスセレクタ用トラジスタＱ_Y2,1〜Ｑ_Y2,8,Q
_Y3,1〜Ｑ_Y3,8……Ｑ_Y32,1〜Ｑ_Y32,8に対しても設けられ
る。AD₁〜AD₅,▲▼〜▲▼は外部部らのア
ドレス信号線であり、Q_A1,Q_A2はPE−IGFET、Q_A3,Q_A4はN
E−IGFETである。書込・消去制御信号WRITEは、自動消
去期間と書き込み期間は“V_CC"になるので、Q_A4が導通
しこれらの期間、Ｙアドレス線Y₁〜Y₃₂は“0"になる。

また、ロード期間中は“0"であるため、Ｙアドレス線
Y₁〜Y₃₂のうち、アドレス信号線AD₁〜AD₅と▲▼
〜▲▼により選択されたものは“V_CC"他は“0"を
出力する。

第13図は出力が第８図の第１バイト列に対するＹアド
レス選択用トランジスタQg₁のゲートに入力されるY_Bデ
コーダ回路例を示したものである。これと同構成のY_Bデ
コーダ回路が、他のバイト列に対するＹアドレス選択用
トランジスタQg₂,Qg₃……Qg₃₂に対しても設けられる。

LBはラッチ回路で、アドレス信号線▲▼〜▲
▼により選択されたことを記憶するもので、後に非
選択になっても、リセット信号RW（内部に発生する）に
よってリセットされるまでデータを保持する。

SWは高電圧スイッチ回路で、Y_Bアドレス線Y_1B〜Y_32B
のうち選択されたものはすべてに自動消去期間および書
き込み期間中はY_PPを出力する。

第14図は、第13図に示したY_Bデコーダ回路例を示した
ものである。

第14図において、Q_E1,Q_E2,Q_E7,Q_E9,Q_E10,Q_E13,Q_E14は
PE−IGFET、Q_E6,Q_E17,Q_E19はウエルが書込・消去電圧V
_PP′に接続されたPE−IGFET、Q_E3,Q_E4,Q_E8,Q_E11,Q_E12,Q
_E15,Q_E16,Q_E18,Q_E20はNE−IGFET、Q_E5はＮチャネルのデ
ィプレッションFET、IV₃はインバータである。

ラッチ回路LBは、アドレス信号AD₁〜AD₅により選択さ
れたY_Bデコーダ回路においては、節点E₂が“V_CC"、節点
E₃が“0"、節点E₄が“V_CC"になり、Q_E11,Q_E12,Q_E13,Q
_E14が導通,Q_E9,Q_E10,Q_E15,Q_E16が非導通になっているの
で、節点E₃は“0"が、節点E₄は“V_CC"が保持され、後に
アドレス信号が変化して、非選択になり節点E₂が“0"に
なっても、ラッチされたデータは壊れない。

高電圧スイッチ回路SWは、選択されたY_Bデコーダ回路
においては節点E₄が“V_CC“になっているので、節点E₅
が“0"、節点E₆が“V_CC"になり、このデータがロード期
間中は保持される。

自動消去期間，書き込み期間中は、書込・消去電圧V
_PP′は“V_CC"から“V_PP"に変化するので選択されたY_Bデ
コーダ回路の出力は“V_PP"になる。

一方、非選択のY_Bデコーダ回路においては、節点E₂が
“0"節点E₃が“V_CC"、節点E₄が“0"になり、これらのデ
ータがラッチ回路LBで保持される。又、節点E₅が
“V_CC"、節点E₆が“0"になり、ロード期間中は、これら
のデータが保持される。

自動消去期間、書き込み期間中は、書込・消去電圧V
_PP′は“V_CC"から“V_PP"に変化するが、Q_E17,Q_E20が常
に導通Q_E18,Q_E19が常に非導通になっているので節点E₅
は“V_PP"になり、Q_E6は非導通になりY_Bデコーダ回路の
出力は、Q_E3とQ_E4により放電される為に“0"となる。

第15図は、第８図に示す従来のEEPROMのページライト
モードの一例として、バイト１とバイト32が選択された
２バイト書き込みの場合における要部の波形を示したも
のである。

以下、バイト１に（10101010）のデータを、またバイ
ト32に（01010101）のデータを書き込むものとして第８
図の従来のEEPROMのページライトモード時の動作につい
て説明する。

（１）ロード期間第15図に示すように、書込・消去電圧V_PP′が
“V_CC"、制御電圧Vcgが“0"、書込電圧V_PPW3が“0"、選
択されたＸアドレス線X₁は“V_CC"、ソース電圧制御回路
SOCにより“0"になる。

ロード期間Ａの前半であるA₁の期間、選択されたＹア
ドレス線Y₁が第12図に示したＹデコーダ回路により“V
_CC"、YBアドレス線Y_1Bが第13図に示したY_Bデコーダ回路
により“V_CC"になる。

又、同時にラッチ信号DL,▲▼により、入力デー
タI_i1〜I_i8が第９図に示すラッチ回路LA₁〜LA₈に取り込
まれてラッチされ、Ｙアドレス線Y₁により選択された高
電圧ラッチ回路HLA_1,1〜HLA_1,8に取り込まれて保持さ
れ、書込制御信号d_i11,d_i12,d_i13,d_i14,d_i15,d_i16,
d_i17,d_i18は、V_CC,0,V_CC,0,V_CC,0,V_CC,Oとなる。このデ
ータは、高電圧ラッチ回路HLA_1,1〜HLA_1,8により、ロー
ド期間Ａが終了するまで保持される。

第14図に示すY_Bデコーダ回路においては、選択された
ものは、節点E₃に“0"が、節点E₄に“V_CC"が、節点F₅に
“0"が保持され、ロード期間の後半であるA₂期間に、本
回路が非選択になり節点E₂が“0"になっても、節点E₃,
節点E₄および節点E₅のデータは壊れず、出力であるYBア
ドレス線Y_1Bは、第15図に示すように、ロード期間Ａが
終了するまで“V_CC"に保持される。

次に、A₂期間においては、Ｙアドレス線Y₃₂が“V_CC"
になり、Ｙアドレス線Y₁が“0"に復帰する。この時、選
択されたY_Bデコーダ回路の出力であるYBアドレス線Y_32B
も“V_CC"になり、A₁期間に設定されたYBアドレス線Y_1B
と同様に、ロード期間中、“V_CC"に保持される。

また、ラッチ信号DL,▲▼により入力データI_i1〜
I_i8が第９図に示すラッチ回路LA₁〜LA₈に取り込まれて
ラッチされ、Ｙアドレス線Y₃₂により選択された高電圧
ラッチ回路HLA_32,1〜HLA_32,8に取り込まれて保持され、
書込制御信号ｄ_i32,1,d_i32,2,d_i32,3,d_i32,4,d_i32,5,d
_i32,6,d_i32,7,d_i32,8は、0,V_CC,0,V_CC,0,V_CC,0,V_CCとな
る。

以上述べたように、ロード期間中、書込制御信号ｄ
_i1,1〜ｄ_i1,8とｄ_i32,1〜ｄ_i32,8は、第８図に示す書込
み用トランジスタＱ_D1,1〜Ｑ_D1,8とＱ_D32,1〜Ｑ_D32,8の
ゲートに入力され、書き込もうとするビットには“V_CC
“が、書き込もうとしないビットには“0"が印加され
る。

一方、選択されたYBアドレス信号線Y_1BとY_32Bは、ロ
ード期間Ａが終了するまで“V_CC"に保持されており、こ
の期間は制御電圧Vcgが“0"になっているので、選択さ
れた記憶用セルＭ_M1,1,1〜_M1,1,8とＭ_M1,32,1〜Ｍ
_M1,32,8のゲートには“0"が印加される。

また、ソース電圧Vsは、このとき“0"であるため、ロ
ード期間Ａ中は、書き込もうとする記憶用セルのドレイ
ン、ソース、ゲートはすべて“0"が印加され、書き込も
うとしない記憶用セルのドレインは、もし選択された記
憶用セルが書き込まれていれば、記憶用セルが導通する
ので“0"が、また選択された記憶用セルが書き込まれて
いなければ記憶用セルが非導通になるので“フローティ
ング状態”になり、ゲートとソースは“0"が印加される
ことになる。これらの状態では、ドレインとゲート間に
電位差は生じないので、書き込み消去も行なわれない。

（２）自動消去期間ロード期間Ａが終了すると、ラッチ信号DLが“0"、ラ
ッチ信号DLが“V_CC"になるので、第９図に示すラッチ回
路LA₁〜LA₈は入力データI_i1〜I_i8を受けつけなくなる。

この期間においては、書込・消去電圧V_PP′は“V_CC"
から“V_PP"に、制御電圧Vcgは“0"から“V_PP"に、選択
されたＸアドレス線X₁は“V_CC"から“V_PP"に変化し、書
込電圧V_PPW3とソース電圧Vsは“0"のままとなる。

データ入力回路Ｄ_i1〜Ｄ_i8において、書込制御信号ｄ
_i1,1〜ｄ_i1,8とｄ_i32,1〜ｄ_i32,8のうち、高電圧ラッチ
回路により、“V_CC"に保持されていたものは、第11図に
示すＱ_H2とＱ_H3が常に導通、Ｑ_H1とＱ_H4が常に非導通で
ある為、書込・消去電圧V_PP′から“V_PP"に上昇するに
供ない、“V_CC"から“V_PP"に上昇する。

又、“0"に保持されていたものは、Ｑ_H1とＱ_H4が常に
導通、Ｑ_H2とＱ_H3が常に非導通になる為、書込・消去電
圧V_PP′が“V_CC"から“V_PP"に上昇しても“0"の状態の
ままになる。従って、書込制御信号ｄ_i1,1,d_i1,2,
d_i1,3,d_i1,4,d_i1,5,d_i1,6,d_i1,7,d_i1,8は、V_PP,0,V_PP,
0,V_PP,0,V_PP,0書込制御信号ｄ_i32,1,d_i32,2,d_i32,3,d
_i32,4,d_i32,5,d_i32,6,d_i32,7,d_i32,8は、O,V_PP,0,V_PP,
0,V_PP,0,V_PPになる。

又、選択されたYBアドレス線Y_1B,Y_32Bは、第14図に示
す節点E₃に“0",節点E₄に“V_CC"、節点E₅に“0"、節点E
₆に“V_CC"が保持され、Q_E18,Q_E19が常に導通、Q_E17,Q
_E20が常に非導通になっているので、書込・消去電圧
V_PP′が“V_CC"から“V_PP"に上昇するに伴ない、節点E₅
は引き続き“0"になり、YBアドレス線Y_1B,Y_32Bは“V_CC"
から“V_PP"に上昇する。

従って、選択された記憶用セルＭ_M1,1,1〜Ｍ_M1,1,8と
Ｍ_M1,32,1〜Ｍ_M1,32,8は、すべてドレインには“0"が、
ゲートにはＸアドレス選択用トランジスタＱ_B1,1,Q
_B1,32を通して“V_PP−V_TN"が、ソースには“0"が印加さ
れるので、電子がドレインからフローティングゲートに
注入され、しきい値が読み出しモード時の制御電圧Vcg
の値（以下読み出し電圧という）よりも高くなるので消
去されることになる。

（３）書き込み期間自動消去期間Ｂが終了すると、第15図に示すように書
込信号WRが“0"から“V_CC"に、書込電圧V_PPW3が“0"か
ら“V_PP"に、制御電圧Vcgは“V_PP"から“0"に、ソース
電圧Vsは“0"から“V_CC−V_TN″に変化する。

選択されたＸアドレス線X₁と書込・消去電圧は引き続
き“V_PP"となっている。従って、選択されたY_Bデコーダ
回路においては状態は何ら変化することなく、YBアドレ
ス線Y_1B,Y_32Bは引き続き“V_PP"となる。書込電圧V_PPW3
が“V_PP“、ソース電圧Vsが“V_CC−V_TN"になることによ
り、書込電圧V_PPW3からグラウンド又はV_CC電源への定常
的な電流パスは無くなる。

書込制御信号ｄ_i1,1〜ｄ_i1,8とｄ_i32,1〜ｄ_i32,8のう
ち、自動消去期間Ｂに“V_PP"まで昇圧され保持されたも
のは、書き込み期間Ｃ中も“V_PP"となる。又、自動消去
期間Ｂに“0"に保持されたものは、引き続き“0"とな
る。

従って、書き込もうとする記憶用セル（Ｍ_M1,1,1Ｍ
_M1,1,3,M_M1,32,2,M_M1,32,8等）対応の書込み用トランジ
スタ（Ｑ_D1,1,Q_D1,3,Q_D32,2,Q_D32,8等）のゲートには
“V_PP"が印加されるので、これらの書込み用トランジス
タは導通しており、書込電圧V_PPW3が“0"から“V_PP"に
上昇するに伴ない、そのソースの電圧も上昇し、最終的
には“V_PP−V_TN"となる。

一方、書き込みを行なわない記憶用セル（Ｍ_M1,1,2,M
_M1,1,4,M_M1,32,1,M_M1,32,7等）対応の書込み用トランジ
スタ（Ｑ_D1,2,Q_D1,4,Q_D32,1,Q_D32,7等）のゲートには
“0"が印加されるので、これらの書込用トランジスタは
非導通になり、そのソースは“フローティング状態”に
なる。

又、書き込み期間Ｃは書込電圧Vcgが“0"になってい
る為、選択された記憶用セルのゲートには“0"が印加さ
れている。

以上の結果により、選択された記憶用セルのうち、書
き込もうとする記憶用セルのドレインには“V_PP−V_TN"
が、ゲートには“0"が、ソースには“V_PP−V_TN"が印加
されるので、記憶用セルの自動消去期間Ｂにおいてフロ
ーティングゲートに注入された電子はドレインに放出さ
れ、しきい値が負にシフトして読み出し電圧よりも低く
なり、書き込まれることになる。

一方、書き込まれない記憶用セルのドレインは“フロ
ーティング状態”になり、ゲートには“0"が、ソースに
は“V_CC−V_TN"が印加されるので、記憶用セルは消去状
態のままになる。

このようにして、外部端子から入力されたデータの内
容に応じたデータが、アドレスにより選択された記憶用
セルに書き込まれることになる。

ところで、Ｙアドレス線Y₁〜Y₃₂は、書き込み期間Ｃ
中は“0"にして、Ｙアドレスセレクタ用トランジスタＱ
_Y1,1〜Ｑ_Y1,8とＱ_Y32,1〜Ｑ_Y32,8を非導通にする必要が
ある。

これは、例えば第８図においてバイト１とバイト32が
選択され、かつ記憶用セルＭ_M1,1,1を書き込み、記憶用
セルＭ_M1,32,1を書き込まない場合、もし、選択された
Ｙアドレス線Y₁とY₃₂が“V_PP"になっていると、Ｑ_Y1,1
とＱ_Y32,1を通して書き込まない記憶用セルＭ_M1,32,1の
ドレインにも書込電圧V_PPW3から高電圧が印加され、誤
書き込みが起こるからである。

又、Ｙアドレス線Y₁とY₃₂が“V_CC"になっていると、
書き込まない記憶用セルＭ_M1,32,1のドレインに“V_CC−
V_TN″が印加され、書き込まない記憶用セルにストレス
を与えることになるからである。これらの状態は絶対避
けなければならない。

又、YBアドレス線Y_1BからY_32Bのうち、選択されたY_B
デコーダ回路の出力は、制御電圧Vcgを選択された記憶
用セルのゲートに伝達する為に、自動消去期間Ｂは“V
_PP"に、書き込み期間Ｃは“V_CC"又は“V_PP"にする必要
がある。

〔発明が解決しようとする問題点〕

上述した従来技術においては、バイトのＹアドレスを
選択するＸアドレス選択用トランジスタQg₁……Qg₃₂の
ゲートに入力される信号（YBアドレス線Y_1B〜Y_32Bによ
る）を、記憶用セルのＹアドレスを選択する読出用Ｙア
ドレス選択用トランジスタＱ_Y1,1〜Ｑ_Y1,8,Q_Y32,1〜Ｑ
_Y32,8のゲートに入力される信号（Ｙアドレス線Y₁……Y
₃₂による）と共用できないため、 YBアドレス線Y_1B〜Y_32Bが余分に走るので、チップ
サイズの増大化をもたらす。

第13図に示すようなY_Bデコーダ回路が必要になり、
さらにこの回路は、ラッチ回路と高電圧スイッチ回路を
必要とする為、EEPROMの回路構成が複雑になるととも
に、チップサイズの増大化をもたらす。

という欠点がある。

さらに、第９図に示すデータ入力回路Ｄ_i1〜Ｄ_i8にお
いて、高電圧ラッチ回路HLA_1,1〜HLA_32,1……HLA_1,8〜H
LA_32,8を選択する為にＱ_M1,1〜Ｑ_M32,1……Ｑ_M1,8〜Ｑ
_M32,8等のIGFETと、Ｙアドレスを選択するＹアドレス線
Y₁〜Y₃₂が必要になり、データ入力回路の回路規模が大
きくなってチップサイズの増大化をもたらす欠点があ
る。

以上述べた従来技術に対し、本発明は、書込制御信号
をＹアドレスセレクタ用トランジスタを通してディジッ
ト線に入力させ、ディジット線に接続された列ラッチ回
路により、書き込みデータを保持し、記憶用セルのゲー
ト電圧を制御する信号（Vcg）を、Ｙアドレス選択用ト
ランジスタを通してバイト線に入力させ、バイト線に接
続されたバイトラッチ回路により、バイトが選択された
ことを記憶することができるので、バイトのＹアドレス
を選択するＹアドレス選択用トランジスタのゲート信号
を、記憶用セルのＹアドレスを選択するＹセレクタ用ト
ランジスタのゲート信号と共用することができるので、
EEPROMの回路構成が簡単でしかもチップサイズの増大化
をまねかないという独創的内容を有する。

〔発明を解決するための手段〕

本発明の装置は、複数のワード線と、複数のディジッ
ト線と、それぞれがひとつのワード線及びひとつのディ
ジット線に接続された複数のメモリセルと、複数のディ
ジット線にそれぞれ接続された複数の列ラッチ回路と、
データ入出力節点と、それぞれの一端がデータ入出力節
点に接続され、他端が複数のディジット線にそれぞれ接
続された複数のスイッチと、書き込み動作時の第１の期
間において、アドレス信号に応答してディジット線選択
情報を発生し、このディジット線選択情報により複数の
スイッチの少なくとも１つを導通させて少なくともひと
つのディジット線を選択し、当該選択したディジット線
を介してデータ入出力節点から対応する列ラッチ回路に
書き込みデータを記憶させる手段と、第１の期間におい
て発生されたディジット線選択情報を記憶するバイトラ
ッチ回路と、書き込み動作時の第２の期間において、複
数のスイッチを全て非導通状態とするとともに、選択さ
れたワード線に接続されたメモリセルのうち、バイトラ
ッチ回路が記憶するディジット線選択情報により選択さ
れたディジット線に接続されたメモリセルの記憶内容を
消去する手段と、書き込み動作時の第３の期間におい
て、複数の列ラッチ回路のうち、書き込みデータを記憶
している列ラッチ回路から対応するディジット線に書き
込みデータを出力して、記憶内容が消去されたメモリセ
ルに書き込む手段とを備えることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示したものである。

本実施例は、第８図に示した従来例と同様に、256×3
2のマトリクス状に形成された8KBのEEPROMであり、記憶
セル（Ｍ_M1,1,1等），選択用セル（Ｍ_S1,1,1等）および
Ｘアドレス選択用トランジスタＱ_B1,1から成るバイト構
成と、ソース電圧制御回路SOCと、センスアンプSA₁〜SA
₈それぞれも同構成である。

また、Ｙアドレスセレクタ用トランジスタ（Ｑ
_Y1,1等）とＹアドレス選択用トランジスタ（Qg₁等）も
同位置に存在するが、これら両トランジスタのゲートは
Ｙアドレス線（Y₁等）によって共通に駆動するように改
められている。

さらに、従来例の書込み用トランジスタ（Ｑ_D1,1等）
と同位置に列ラッチ回路CL_1,1〜CL_1,8,CL_2,1〜CL_2,8,CL
_3,1〜CL_3,8……CL_32,1〜CL_32,8が、Ｙアドレス選択用ト
ランジスタQg₁〜Qg₃₂のゲートと消去電圧V_PPE1との間に
バイトラッチ回路BL₁〜BL₃₂が、節点SC₁〜SC₈にデータ
入力用トランジスタQ_IN1〜Q_IN8が設けられている。

列ラッチ回路CL_1,1〜CL_1,8,CL_2,1〜CL_2,8,CL_3,1〜CL
_3,8……CL_32,1〜CL_32,8とバイトラッチ回路BL₁〜BL₃₂に
供給されている消去電圧V_PPE3は、ロード期間中
“V_CC"、自動消去期間中“V_PP"、書き込み期間中“0"と
なり、データ入力用トランジスタQ_IN1〜Q_IN8のゲートに
供給されているロード信号LOADは、ロード期間中のみ
“V_CC"となる。また、データ入力用トランジスタQ_IN1〜
Q_IN8のドレイン供給されている書込制御信号d_in1〜d_in8
は外部からの入力データにより生成されるものである。

第２図は、第１図に示した書込制御信号d_in1〜d_in8を
生成するデータ入力回路を示す。

第２図におけるラッチ回路LA₁……LA₈は、第９図にお
けるものと同一であり、従って本回路は従来のデータ入
力回路から、高電圧ラッチ回路（HLA₁,等）と、高電圧
ラッチ回路を選択するためのトランジスタ（Ｑ_M1,1等）
が無くなっている。

第３図は、第１図の列ラッチ回路CL₁₁の具体的な回路
を示したものである。

Q_C2,Q_C4はウェルが書込・消去電圧V_PP′に接続された
PE−IGFET、Q_C1,Q_C3,Q_C5,Q_C6はNE−IGFETである。Q_C4と
Q_C5のゲート幅／ゲート長は、第１図に示したデータ入
力用トランジスタQ_IN1のゲート幅／ゲート長に比べて十
分小さく設けされている為、節点SD₁₁に入力するデータ
により、節点C₁にラッチされるデータは変化する。

ロード信号LOADが“V_CC"になり、節点SD₁₁に“V_CC−V
_TN"が入力されると、節点C₂が“0"になりQ_C4が導通、Q
_C5が非導通になる為に、節点C₁が“V_CC"になり、これら
のデータが保持される。書込・消去電圧V_PP′が“V_CC"
から“V_PP"に、書込電圧V_PPW1が“0"から“V_PP"に上昇
するに伴ない、節点C₁も“V_CC"から“V_PP"に上昇する。

一方、節点SD_1,1に“0"が入力すると、節点C₁が
“0"、節点C₂が“V_CC"になり、フィードバックがかかる
ので、これらのデータが保持される。書込・消去電圧V
_PP′が“V_CC"から“V_PP"に、書込電圧V_PPW1が“0"から
“V_PP"に上昇しても、Q_c2とQ_c5が常に導通、Q_c3とQ_c4が
常に非導通になっている為、節点C₁は“0"の状態を保持
する。

第４図は、第１図に示すバイトラッチ回路BL₁の具体
的な回路を示したものである。

Q_D2,Q_D4はウェルが書込・消去電圧V_PP′に接続された
PE−IGFET、Q_D1,Q_D3,Q_D5,Q_D6はNE−IGFETである。Q_D4と
Q_D5のゲート幅／ゲート長は、第１図に示したＹアドレ
ス選択用トランジスタQg₁のゲート幅／ゲート長に比べ
て十分小さく設計されている。

ロード信号LOADが“V_CC"になり、データが入力されデ
ータがラッチされる様子は、上述した列ラッチ回路CL
_1,1の場合と同様なので、説明を省略する。

第５図は、第１図に示した本発明の第１の実施例のEE
PROMのページライトモードの一例として、従来技術の場
合と同様に、バイト１とバイト32が選択された２バイト
書き込みの場合における要部の波形を示したものであ
る。

以下、バイト１に（10101010）のデータを、バイト32
に（01010101）のデータを書き込むものとして第１図の
EEPROMのページライトモード時の動作について、第５図
に示すタイムチャートを参照しながら説明する。

（１）ロード期間第５図に示すように、書込・消去電圧V_PP′が
“V_CC"、制御電圧Vcgが“V_CC"、書込電圧_PPW1が
“V_CC"、消去電圧V_PPE1が“V_CC"、選択されたＸアドレ
ス線X₁は“V_CC"になる。

ロード期間の前半であるA₁の期間、選択されたＹアド
レス線Y₁が“V_CC"になる。

又、同時にラッチ信号DL,DLにより入力データI_i1〜I
_i8が第２図に示すラッチ回路LA₁〜LA₈に取り込まれてラ
ッチされ、書込制御信号d_in1,d_in2,d_in3,d_in4,d_in5,d
_in6,d_in7,d_in8はV_CC,0,V_CC,0,V_CC,0,V_CC,0になる。

この期間はロード信号LOADが“V_CC"、Ｙアドレス線Y₁
が“V_CC"になっているので、これらのデータが読出専用
Ｙアドレス選択用トランジスタＱ_Y1,1〜Ｑ_Y1,8を介し
て、列ラッチ回路CL_1,1〜CL_1,8に入力する。このため、
書込制御信号d_in1〜d_in8のうち、“V_CC"のものは、第３
図の列ラッチ回路において、節点C₁に“V_CC"が保持され
る。このときは、書込電圧V_PPW1が“V_CC"になっている
ので、Q_C6が導通し、ロード期間Ａ中は節点SD_1,1には
“V_CC−V_TN"が保持される。

又、書込制御信号d_in1〜d_in8のうち、“0"のものは、
第３図の列ラッチ回路において、節点C₁に“0"が保持さ
れる。従って、Q_C6が非導通になるので、ロード期間Ａ
中は節点SD_1,1は“フローティング状態”となる。

又、この期間、制御電圧Vcgは“V_CC"になっている
為、Ｙアドレス選択用トランジスタQg₁を介し選択され
たバイトラッチ回路BL₁にデータが入力し、第４図のバ
イトラッチ回路において、節点D₁は“V_CC"が保持され
る。このとき、消去電圧V_PPE1は“V_CC"になっているの
で、Q_D6が導通し、ロード期間Ａ中は、節点SF₁は“V_CC
−V_TN"に保持される。

次に、ロード期間の後半であるA₂においては、Ｙアド
レス線Y₃₂が“V_CC"になり、Ｙアドレス線Y₁は“0"に復
期する。

又、同時にラッチ信号DL,▲▼により第２図に示
すラッチ回路LA₁〜LA₂に入力データI_i1〜I_i8が取り込ま
れてラッチされ、書込制御信号d_in1,d_in2,d_in3,d_in4,d
_in5,d_in6,d_in7,d_in8は、0,V_CC,0,V_CC,0,V_CC,0,V_CCにな
る。

この期間は、ロード信号LOADが“V_CC"、Y₃₂が“V_CC"
になっている為、これらのデータが列ラッチ回路CL_32,1
〜CL_32,8に入力される。このため、書込制御信号d_in1〜
d_in8のうち、“0"になっているものに対応する節点、例
えばSD_32,1は“フローティング状態”、また“V_CC"にな
っているものに対応する節点、例えばSD_32,8は“V_CC−V
_TN"になる。

又、Ｙアドレス選択用トランジスタQg₃₂を介して、バ
イトラッチ回路BL₃₂にデータが入力され、節点SF₃₂は
“V_CC−V_TN"に保持される。

以上の結果、ロード期間Ａ中は、書き込もうとする記
憶用セルのドレインは、“V_CC−V_TN"が、ゲートには“V
_CC−V_TN"が、ソースには“0"が印加され、また書き込も
うとしない記憶用セルのドレインは、もし選択された記
憶用セルが書き込まれていれば記憶用セルが導通するの
で“0"が、書き込まれていなければ記憶用セルが非導通
になるので“フローティング状態”になり、ゲートには
“V_CC−V_TN"が、ソースには“0"が印加される。

これらの状態では、選択された記憶用セルは、書き込
みも消去も行なわれない。

（２）自動消去期間ロード期間Ａが終了すると、ラッチ信号DLが“0"、ラ
ッチ信号DLが“V_CC"になるので、第２図に示すラッチ回
路LA₁〜LA₈は入力データ_i1〜I_i8を受けつけなくなる。

この期間においては、書込・消去信号V_PP′は“V_CC"
から“V_PP"に、制御信号V_Cgは“V_CC"から“V_PP"に、書
込電圧V_PPW1は“V_CC"から“0"に消去電圧V_PPE1は“V_CC"
から“V_PP"に、選択されたＸアドレス線X₁は“V_CC"から
“V_PP"に変化し、ソース電圧V_Sは“0"のままとなる。

Ｙアドレス線Y₁,Y₃₂により選択された節点SF₁,SF
₃₂は、それぞれロード期間Ａ中に、バイトラッチ回路BL
₁,BL₃₂により“V_CC−V_TN"に保持されているが、書込・
消去電圧V_PP′が“V_CC"が“V_PP"に、消去電圧V_PPE1が
“V_CC"から“V_PP"に上昇するに伴ない、第４図のバイト
ラッチ回路において、Q_D3とQ_D4が常に導通し、Q_D2とQ_D5
が常に非導通になるため、節点D₁は“V_CC"から“V_PP"に
上昇し、Q_D6により節点SF₁は“V_PP−V_TN"まで充電され
る。従って、アドレスにより選択された節点SF₁とSF₃₂
は“V_PP−V_TN"が印加される。

Ｙアドレス線Y₁,Y₃₂により選択されたバイト1,バイト
32において、書き込もうとする記憶用セルのディジット
線に接続された列ラッチ回路においては、ロード期間
中、第３図に示す節点C₁は“V_CC"が保持されているが、
書込・消去電圧V_PP′が“V_CC"から“V_PP"に、書込電圧V
_PPW1が“V_CC"から“0"に変化するに伴ない、Q_C3とQ_C4が
常に導通、Q_C2とQ_C5が常に非導通になっている為、節点
C₁は“V_CC"から“V_PP"に上昇し、節点SD_1,1は“0"にな
る。

又、書き込みを行なわない記憶用セルのディジット線
に接続された列ラッチ回路においては、ロード期間中、
第３図に示す節点C₁は“0"が保持されており、書込・消
去電圧V_PP′が“V_CC"から“V_PP"に、書込電圧V_PPW1が
“V_CC"から“0"に変化しても、Q_C2とQ_C5が常に導通、Q
_C3とQ_C4が常に非導通になっている為、節点C₁は引き続
き“0"が出力され、Q_C6が非導通になるが、選択された
記憶用セルが導通する為、節点SD_1,1は“0"になる。

従って、アドレスにより選択されたバイト１とバイト
32の記憶用セルはすべて、ドレインとソースには“0"
が、ゲートには“V_PP−V_TN"が印加されるので、ドレイ
ンからフローティングゲートに電子が注入され消去され
る。

（３）書き込み期間自動消去期間Ｂが終了し、書き込み期間Ｃになると、
第５図に示すように、書込信号WRが“0"から“V_CC″
に、制御電圧Vcgと消去電圧V_PPE1が“V_PP"から“0"に、
書込電圧V_PPW1が“0"から“V_PP"に、ソース電圧V_Sが
“0"から“V_CC−V_TN"に変化する。

選択されたＹアドレス線Y₁,Y₃₂対応の節点SF₁,SF₃₂に
接続されたバイトラッチ回路BL₁,BL₃₂においては、自動
消去期間Ｂ中、第４図に示す節点D₁は“V_PP"が保持され
ているが、書き込み期間Ｃも引き続き“V_PP"が保持さ
れ、消去電圧V_PPE1が“V_PP"から“0"に変化するに伴な
い、節点SF₁は放電され“0"になる。従って、書き込み
期間Ｃ中は、アドレスにより選択された節点SF₁,SF₃₂は
“0"になる。

アドレスにより選択されたバイト1,バイト32におい
て、書き込もうとする記憶用セルのディジット線に接続
された例ラッチ回路においては、自動消去期間Ｂ中、第
３図に示す節点C₁は“V_PP"が保持されているが、書き込
み期間Ｃ中も同様に“V_PP"が保持され、書込電圧V_PPW1
が“0"から“V_PP"に変化するに伴ない、節点SD_1,1も充
電され、最終的に“V_PP−V_TN"までになる。

又、書き込みを行なわない記憶用セルのディジット線
に接続された列ラッチ回路においては、自動消去期間Ｂ
中、第３図に示す節点C₁は“0"が保持されているが、書
き込み期間Ｃ中も同様に“0"が保持され、書込電圧V
_PPW1が“0"から“V_PP"に変化してもQ_C6は非導通になっ
ているので、このディジット線は“フローティング状
態”になる。

従って、選択された記憶用セルのうち、書き込もうと
する記憶用セルのドレインには“V_PP−V_TN"が、ゲート
には“0"が、ソースには“V_CC−V_TN"が印加されるの
で、自動消去期間Ｂ中に記憶用セルのフローティングゲ
ートに注入された電子はドレインに放出され、記憶用セ
ルが書き込まれる。

従って、従来技術の場合とまったく同様に、外部端子
に入力されたデータの内容に応じたデータをアドレスに
より選択された記憶用セルに書き込むことができる。

以上は、２バイトを一括して書き込む例を示したが、
第１図に示した回路構成においては、32バイトまで一括
して書き込むことが可能である。又、回路構成を適当に
変化させることにより、32バイト以上のバイトを一括し
て書き込むこともできる。

以上述べたように、本発明の不揮発性半導体記憶装置
は、ロード期間中に、バイトが選択されたことを記憶
し、自動消去期間中は“V_PP"、書き込み期間中は“0"を
出力するバイトラッチ回路を有しているので、従来技術
の場合のように、Ｙアドレス選択用トランジスタのゲー
ト信号を、読出専用Ｙアドレス選択用トランジスタのゲ
ータ信号と分離し、自動消去期間中は“V_PP"、書き込み
期間中は“0"になる制御信号Vcgの電圧を、選択された
記憶用セルのゲートに伝達する必要がなくなり、後者ゲ
ート信号を前者のゲート信号として共用することができ
る。

以上述べたように、本発明の第１の実施例のEEPROM
は、従来技術に比べ、以下のような効果がある。

1. Ｙアドレス選択用トランジスタＱ_Y1,1〜Ｑ_Y1,8,Q
_Y2,1〜Ｑ_Y2,8……Ｑ_Y.2,1〜Ｑ_Y32,8を介して、書込制御
信号を入力しているので、従来のデータ入力回路（第９
図に示した）内のＹアドレス線Y₁〜Y₃₂と、Ｑ_M1,1〜Ｑ
_M32,1,Q_M1,2〜Ｑ_M32……Ｑ_M1,8〜Ｑ_M32,8を省略するこ
とができるので、データ入力回路を簡略化でき、チップ
サイズを小さくできる利点がある。

2. 制御電圧Vcgをロード期間中に記憶し、選択された
バイト線を自動消去期間は“V_PP−V_TN"に、書き込み期
間は“0"にするバイトラッチ回路を有しているので、従
来技術の場合のように、バイトのＹアドレスを選択する
Y_Bデコーダ回路を設ける必要がなく、又、YBアドレス線
Y_1B〜Y_32Bを省略することができるので、EEPROMの回路
構成を簡略化でき、チップサイズを小さくできる。

第６図は、本発明を電気的に書き込み可能な記憶装置
（以下EPROMと記す）に適用した第２の実施例を示した
ものである。

EPROMは、バイトを構成するフローティングゲートを
有する記憶用セルを互いに近接してレイアウトする必要
がなく、記憶用セルのマトリクスの構成はEEPROMとは多
少異なる。例えば、第６図において、例えばバイト１の
記憶用セルＭ_N1,1,1〜Ｍ_N1,1,8やバイト8161の記憶用セ
ルＭ_N256,1,1〜Ｍ_N256,1,8は離散して位置付けられてい
ることがわかる。

また、本実施例EPROMであるため、構成はシンプルで
あり、256×32のマトリクス構成に対して、Ｙアドレス
線Y₁,Y₂,Y₃……Y₃₂で選択されるＹアドレス選択用トラ
ンジスタＱ_Z1,1〜Ｑ_Z1,8,Q_Z2,1〜Ｑ_Z2,8,Q_Z3,1〜Ｑ_Z3,8
……Ｑ_Z32,1〜Ｑ_Z32,8と、列ラッチ回路CL_1,1〜CL_1,8,C
L_2,1〜CL_2,8,CL_3,1〜CL_3,8……CL_32〜１,CL_32,8と、セ
ンスアンプSA₁〜SA₈と、データ入力用トランジスタQ_IN1
〜Q_IN8を有するのみである。

EPROMの書き込みサイクルは、アドレスとデータを設
定するロード期間（Ａ）と、外部からの入力データを書
き込む書き込み期間（Ｄ）により構成される。書込電圧
V_PPW2は、ロード期間Ａ中は“V_CC"が、書き込み期間Ｄ
は“V_PP"となる。

以下、第１の実施例と同様に、バイト１に（1010101
0）のデータを、バイト32に（01010101）のデータが書
き込まれるものとして、第６図のEPROMのページライト
モード時の動作について、第７図に示すタイムチャート
を参照しながら説明する。

（１）ロード期間第１の実施例で述べたとおり、入力データI_i1〜I_i8が
第２図に示すラッチ回路LA₁〜LA₈に入力されて保持さ
れ、書込制御信号d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,
d_in7,d_in8は、V_CC,0,V_CC,0,V_CC,0,V_CC,0となる。

この期間は、第７図に示すように、ロード信号LOADが
“V_CC"、書込・消去電圧V_PP′が“V_CC"、書込電圧V_PPW2
が“V_CC"、選択されたＸアドレス線X₁が“V_CC"になって
いる。

ロード期間Ａの前半であるA₁の期間はＹアドレス線Y₁
が“V_CC"、またロード期間Ａの後半であるA₂の期間はＹ
アドレス線Y₃₂が“V_CC"になっているため、上記のデー
タはデータ入力用トランジスタQ_IN1〜Q_IN8を介して列ラ
ッチ回路CL_1,1〜CL_1,8とCL_32,1〜CL_32,8に入力され、書
込制御信号d_in1〜d_in8のうち“V_CC"になっているもの
は、記憶用セルのドレインの電圧が“V_CC−V_TN"に保持
され、また“0"になっているものは、“0"になる。

（２）書き込み期間書込・消去電圧V_PP′が“V_CC"から“V_PP"に、書込電
圧V_PPW2が“V_CC"から“V_PP"に、Ｘアドレス線X₁が
“V_CC"から“V_PP"に変化する。

この期間は、第１の実施例で述べたとおり、書き込も
うとする記憶用セルを含むディジット線は、列ラッチ回
路により、“V_PP−V_TN"まで上昇するが、書き込みを行
なわない記憶用セルを含むディジット線は、第３図に示
すQ_C6が常に非導通になっている為、引き続き“0"が印
加される。

又、選択された記憶用セルのゲートは、直接にＸアド
レス線X₁が接続されている為、“V_PP"が印加される。

従って、書き込もうとする記憶用セルのドレインには
“V_PP−V_TN"が、ゲートには“V_PP"が印加されることに
なるので、フローティングゲートに電子が注入され、し
きい値が読み出し電圧よりも高くなり記憶用セルは書き
込まれる。

一方、書き込みを行なわない記憶用セルのドレインに
は“0"が、ゲートには“VPP"が、ソースには“0"が印加
される。この状態では、記憶用セルは書き込まれず、し
きい値は読み出し電圧よりも低くなり、記憶用セルは消
去された状態のままになる。

以上述べたように、本発明をEPROMに適用することに
より、複数バイトを１度の書き込みサイクルで一括して
書き込むことができるので、書き込み時間が短くなり、
大容量に適したEPROMを提供することができる。

〔発明の効果〕

以上述べたように、本発明はディジット線毎にラッチ
回路を設け、ロード期間中に、選択されたディジット線
対応のラッチ回路に書き込みデータをラッチしておくよ
うに構成したため、Ｙアドレス信号はロード期間中だけ
供給を受ければよくなるので、従来のようにY_Bデコーダ
回路を不要化し、またデータ入力回路を簡略してチップ
サイズを小さくできるという効果がある。

【図面の簡単な説明】

第１図，第６図は本発明の第１の実施例，第２の実施
例の記憶用セル周辺、第２図，第３図はこれらの実施例
のデータ入力回路，列ラッチ回路、第４図は第１の実施
例のバイトラッチ回範、第５図，第７図は第１の実施例
のタイムチャート，第２の実施例のタイムチャート，第
８図は従来例の記憶用セル周辺，第９図，第12図，第13
図は従来例のデータ入力回路,Yデコーダ回路,Y_Bデコー
ダ回路、第10図，第11図は第９図におけるラッチ回路，
高電圧ラッチ回路の詳細、第14図は第13図に示したY_Bデ
コーダ回路の詳細、第15図は従来例のタイムチャートを
それぞれ示す。Ｍ_M1,1,1,M_M1,1,8,M_M1,32,1,M_M1,32,8,M_M256,1,1,M
_M1,256,8,M_M256,32,1,M_M256,32,8Ｍ_N1,1,1,M_N1,32,1,M
_N1,1,8,M_N1,32,8,M_N256,1,1,M_N256,32,1,M_N256,1,8,M
_N256,32,8……記憶用セル、Ｍ_S1,1,1,M_S1,32,1,M
_S1,32,1,M_S1,32,8,M_S256,1,1,M_S256,1,8,M_S256,32,1,M
_S256,32,8……選択用セル、Ｑ_B1,1,Q_B1,32,Q_B256,1,Q
_B256,8……Ｘアドレス選択用トランジスタ、Ｑ_Y1,1,Q
_Y1,8,Q_Y32,1,Q_Y32,8……Ｙアドレスセレクタ用トランジ
スタ、Qg₁,Qg₃₂,Q_Z1,1,Q_Z1,8,Q_Z32,1,Q_Z32,8……Ｙアド
レス選択用トランジスタ、Q_IN1,Q_IN8……データ入力用
トランジスタ、Ｑ_D1,1,Q_D1,8,Q_D32,1,Q_D32,8……書込み
用トランジスタ、SOC……ソース電圧制御回路、CL_1,1,C
L_1,8,CL_32,1,CL_32,8……列ラッチ回路、BL₁,BL₃₂…バイ
トラッチ回路、SA₁,SA₈……センサアンプ、Vcg……制御
電圧、V_PPW1,V_PPW2,V_PPW3……書込電圧、V_PPE1……消去
電圧、V_PP′……書込・消去電圧、WR……書込信号、WRI
TE……書込・消去信号、LOAD……ロード信号、DL,▲
▼……ラッチ信号、I_i1,I_i8……入力データ、X₁,X₂₅₆
……Ｘアドレス線、Y₁,Y₃₂……Ｙアドレス線、Y_1B,Y_32B
……YBアドレス線、AD₁,AD₅,▲▼，▲▼…
…アドレス信号、V_S……ソース電圧、D_i1,D_i8……デー
タ入力回路、d_in1,d_in8,d_in1,1,d_i32,1,d_in1,8,d_in32,8
……書込制御信号、LA₁,LA₈,LB……ラッチ回路、HL
A_1,1,HLA_32,1,HLA_1,8,HLA_32,8……高電圧ラッチ回路、S
W……高電圧スイッチ回路、RESET……リセット信号、TD
_1,1,TD_32,1,TD_1,8,TD_32,8……ディジット線。

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と、複数のディジット線
と、それぞれがひとつのワード線及びひとつのディジッ
ト線に接続された複数のメモリセルと、前記複数のディ
ジット線にそれぞれ接続された複数の列ラッチ回路と、
データ入出力節点と、それぞれの一端が前記データ入出
力節点に接続され、他端が前記複数のディジット線にそ
れぞれ接続された複数のスイッチと、書き込み動作時の
第１の期間において、アドレス信号に応答してディジッ
ト線選択情報を発生し、このディジット線選択情報によ
り前記複数のスイッチの少なくとも１つを導通させて少
なくともひとつのディジット線を選択し、当該選択した
ディジット線を介して前記データ入出力節点から対応す
る前記列ラッチ回路に書き込みデータを記憶させる手段
と、前記第１の期間において発生された前記ディジット
線選択情報を記憶するバイトラッチ回路と、書き込み動
作時の第２の期間において、前記複数のスイッチを全て
非導通状態とするとともに、選択されたワード線に接続
されたメモリセルのうち、前記バイトラッチ回路が記憶
する前記ディジット線選択情報により選択されたディジ
ット線に接続されたメモリセルの記憶内容を消去する手
段と、書き込み動作時の第３の期間において、前記複数
の列ラッチ回路のうち、前記書き込みデータを記憶して
いる列ラッチ回路から対応するディジット線に前記書き
込みデータを出力して、前記記憶内容が消去されたメモ
リセルに書き込む手段とを備えることを特徴とする不揮
発性半導体記憶装置。