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Die Erfindung betrifft eine nichtflüchtige
Halbleiterspeichereinrichtung mit einer Datenschreiblastschaltung und mit
einer verbesserten Datenschreibkennlinie.
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Eine nichtflüchtige Halbleiterspeichereinrichtung, besonders
ein EPROM, dessen Speicherzellen nichtflüchtige Doppelgate-
MOS-Transistoren mit einem Floating-Gate bzw. schwebendem
Gate und einem Steuergate sind, erlaubt, Daten dort wieder
hineinzuschreiben. Wegen diesem Merkmal sind die EPROMs in
verschiedenen Typen von Computersystemen eingesetzt worden.
In einem negativen Zustand der Speicherzelle, oder des
Zellentransistors, in dem Elektronen in das Floating-Gate
injiziert worden sind, ist die Schwellenspannung der
Speicherzelle hoch. Deshalb ist der Transistor in diesem
Zustand nicht leitend, selbst wenn eine Hochpegelspannung
von beispielsweise 5 V an das Steuergate des
Zellentransistors angelegt ist. In einem neutralen Zustand,
in dem keine Elektronen in das Floating-Gate injiziert sind,
behält die Schwellenspannung ihre anfängliche niedrige
Spannung. In diesem Zustand ist der Zellentransistor
leitend, wenn die Hochpegelspannung an das Steuergate
angelegt ist. Wenn dem leitenden und nichtleitenden Zustand
des Zellentransistors logisch "1" bzw. "0" zugewiesen sind,
können die Daten erkannt werden.
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Zum Injizieren von Elektronen in das Floating-Gate ist eine
Schreib- oder Programmspannung, die viel höher ist als die
normale Stromquellenspannung (5 V), an das Floating-Gate und
an den Drain angelegt. Die Programmspannung beträgt
beispielsweise 12,5 bis 21 V. Bei einer so hohen
Programmspannung tritt im Kanalbereich in der Nähe des Drain
Stoßionisation auf, um heiße bzw. energiereiche Elektronen
zu erzeugen. Die energiereichen Elektronen werden wiederum
in das Floating-Gate injiziert. Die einmal in das Floating-
Gate injizierten Elektronen werden im Floating-Gate
belassen, es sei denn, ein Datenlöschvorgang wird beim
Zellentransistor angewandt. Auf diese Weise kann der
Zellentransistor die Daten auf nichtflüchtige Weise
speichern.
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Die Fig. 1 zeigt ein schematisches Diagramm eines EPROM, der
die oben erwähnte nichtflüchtige Halbleiterspeicherzelle
benutzt. In der Abbildung bezeichnen WL1 bis WLm
Zeilenleitungen, an die die dekodierten Zeilensignale von
dem Zeilendekodierer 101 geliefert werden. COL1 bis COLn
geben Spaltenwählleitungen an, an die die dekodierten
Spaltensignale von dem Spaltendekodierer 102 geliefert
werden. Die Spaltenwählleitungen COL1 bis COLn sind mit den
Gates der Spaltenwähl-MOS-Transistoren C1 bis Cn des
Anreicherungstyps (E-Typs) verbunden. Diese Transistoren
werden durch die dekodierten Spaltensignale, die durch "n"
Spaltenwählleitungen COL1 bis COLn kommen, getrieben bzw.
angesteuert. Die ersten Enden dieser Spaltenwähltransistoren
C1 bis Cn sind zu Knoten 103 zusammenverbunden, während die
zweiten Enden mit "n" Spaltenleitungen BL1 bis BLn verbunden
sind. Diese Spaltenleitungen BL1 bis BLn sind so angeordnet,
daß sie die Zeilenleitungen WL1 bis WLm kreuzen. Die
Doppelgate-Speicherzellen M11 bis Mmn sind an den
Schnittpunkten der Spalten- und Zeilenleitungen plaziert.
Die Gates dieser Zellentransistoren M11 bis Mmn sind jeweils
mit den Zeilenleitungen WL1 bis WLm verbunden. Die Drains
sind jeweils mit den Spaltenleitungen BL1 bis BLn verbunden.
Die Sources sind mit der Erdspannung VS von beispielsweise 0
V zusammenverbunden. Der Knoten 103 ist mit der Source des
MOS-Transistors 104 verbunden. Der Drain dieses Transistors
104 ist mit der externen Programmspannung VP gekoppelt. Das
Gate ist mit dem Ausgangsknoten der Dateneingangsschaltung
105 verbunden. Die Dateneingangsschaltung 105 gibt
Eingangsdaten DIN aus, die auf die VS-Spannung oder eine
Hochpegelspannung gemäß dem logischen Zustand, "1" oder "0",
der programmierten Daten gesetzt sind. In einem Lesemodus
fühlt bzw. liest der Leseverstärker 105, der mit dem Knoten
103 gekoppelt ist, die Daten, die vom Potential am Knoten
103 abhängig sind.
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Zum Programmieren oder Schreiben der Daten "0" z.B. in eine
Speicherzelle M11 ist das Eingangsdatensignal DIN, das von
der Dateneingangsschaltung 105 ausgegeben wird, auf eine
Hochpegelspannung gesetzt, und der dekodierte Ausgang vom
Spaltendekodierer 102 setzt die Spaltenwählleitung COL1 auf
eine Hochpegelspannung. Die Hochpegelspannung DIN macht den
Transistor 104 leitend. Die Hochpegelspannung auf der
Spaltenwählleitung COL1 macht den Spaltenwähltransistor C1
leitend. Als Folge ist die Programmspannung VP an die
Spaltenleitung BL1 angelegt. Zu dieser Zeit liefert das
dekodierte Ausgangssignal vom Zeilendekodierer 101 eine
Hochpegelspannung auf Zeilenleitung WL1, so daß eine
Hochpegelspannung an das Steuergate und den Drain der
Speicherzelle M11 angelegt ist. Unter dieser Bedingung tritt
im Kanalbereich in der Nähe des Drain Stoßionisation auf, um
energiereiche Elektronen zu erzeugen. Die erzeugten
energiereichen Elektronen werden wiederum in das Floating-
Gate des Zellentransistors M11 injiziert. Auf diese Weise
wird der Datenschreibvorgang durchgeführt.
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Zum Programmieren der Daten "1" in die Speicherzelle M11 ist
das Eingangsdatensignal DIN von der Dateneingangsschaltung
105 auf 0 V, oder das VS-Potential, gesetzt, so daß der
Transistor 104 nichtleitend gemacht wird. Unter dieser
Bedingung ist die Programmspannung VP nicht an die
Spaltenleitung BL1 angelegt. Weiter behält das Floating-Gate
der gewählten Speicherzelle M11 den neutralen Zustand bei.
Dieser Zustand der Zelle gibt die Speicherung der Daten "1"
an.
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Eine neuere Halbleiterspeichereinrichtung, die aus den
nichtflüchtigen Speicherzellen gebildet ist, erhöht nach und
nach ihre Speicherkapazität. Dadurch ist die Zeit zum
Programmieren der Daten in die Speicherzellen länger. Die
Programmierzeit muß verringert werden. Zu diesem Zweck ist
der Zellentransistor beim Programmieren von Daten im
allgemeinen im Lawinenbereich betrieben und bietet eine hohe
Programmierleistung.
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Die Fig. 2A zeigt typisch eine der einzelnen Speicherzellen
des EPROM von Fig. 1 und eine Datenschreibschaltung zum
Schreiben von Daten in die Speicherzelle. In der Schaltung
ist die Speicherzelle als M11 bezeichnet. Die MOS-
Transistoren 104 und C1 bilden die Datenschreibschaltung.
Die Fig. 2B zeigt Datenschreibkennlinien der Speicherzellen
M11 mit unterschiedlichen Kanallängen und eine Lastkennlinie
der Lastschaltung oder der Datenschreibschaltung. Wie
gezeigt, ist die Datenschreibkennlinie durch eine Beziehung
des Drain-Stroms ID zur Drain-Spannung VD dargestellt. Die
Fig. 2B wird hauptsächlich zum Erklären verwendet, wie der
optimale Betriebspunkt des Zellentransistors von der
Kanallänge des Transistors in einem Datenschreibmodus
abhängt. Zur graphischen Darstellung der
Datenschreibkennlinienkurven I bis V wurde eine
Hochpegelspannung an die Gates der MOS-Transistoren 104 und
C1 angelegt, und eine hohe Programmspannung wurde an das
Steuergate der Speicherzelle M11 angelegt. Die Kurve I gibt
eine ID - VD -Kennlinie der Speicherzelle M11 an. Die
geradlinige Kurve IV gibt eine Lastkennlinie der von den
MOS-Transistoren 104 und C1 gebildeten Schreibschaltung an.
Die Speicherschaltung wird am Schnittpunkt A der Kurven I
und IV betrieben. Anders gesagt, die Schaltung wird mit der
Drain-Spannung und den wie durch Punkt A angegebenen Drain-
Strömen betrieben. V bezeichnet eine Leitung, die sich durch
den Punkt (VP-VTH) auf der Achse der Abszissen und Punkt A
erstreckt. VTH bezeichnet die Schwellenspannung des MOS-
Transistors 104.
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Bei der Herstellung von Speichereinrichtungen einschließlich
der MOS-Transistoren ist nichtsdestoweniger eine Abweichung
in den Kanallängen der hergestellten Transistoren
unvermeidlich, obwohl sie innerhalb eines begrenzten
Bereichs ist. Der obige optimale Betriebspunkt der
Speicherschaltung in einem Datenprogramm oder Schreibmodus
hängt weitgehend von der Kanallänge des Transistors ab.
Diese wird unter Bezugnahme auf Fig. 2B beschrieben. Die
Kurve II zeigt eine Datenschreibkennlinie der
Speicherschaltung, in der der Zellentransistor eine
Kanallänge besitzt, die länger ist als ein festgelegter
Wert. Wenn sie kürzer ist, weicht die Datenschreibkennlinie
ab, wie durch Kurve III angegeben ist. Zum Schreiben von
Daten wird die Speicherschaltung, die den Zellentransistor
mit der langen Kanallänge hat, am Schnittpunkt B der Kurven
II und IV betrieben. Ähnlich wird die Speicherschaltung, die
den Zellentransistor mit der kurzen Kanallänge hat, am
Schnittpunkt C der Kurven III und IV betrieben. Punkt B
befindet sich außerhalb des Lawinenbereichs. Deshalb wird
eine ungenügende Anzahl von Elektronen in das Floating-Gate
injiziert, was zu Fehlerdatenprogrammierung führt. Punkt C
befindet sich im Lawinenbereich. An diesem Punkt ist der
Drain-Strom ID jedoch sehr groß. Das zeigt an, daß der
Schaltungsbetrieb an diesem Punkt C eine große Leistung
verbraucht.
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Im MOS-Transistor 104, der in einem Sättigungsbereich
betrieben wird, wird der Drain-Strom ID mathematisch
ausgedrückt durch
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ID = β/2 (VG-VTH)² ... (1)
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wobei β der Stromverstärkungsfaktor des Transistors 104, VG
die Gate-Spannung und VTH die Schwellenspannung ist. Die
Gleichung (1) besagt, daß der Drain-Strom ID proportional
zum Quadrat von (VG - VTH), das einen Unterschied zwischen
der Gate-Spannung VG und der Schwellenspannung VTH
darstellt, abweicht. Daher ist die Lastkennlinienkurve
steil, und die Punkte B und C werden vom optimalen
Betriebspunkt A beträchtlich weggeschoben. Die Probleme der
Schaltung, wenn sie bei Punkt B oder C betrieben ist, sind
die, wie sie bereits erwähnt wurden. Hat die
Lastkennlinienkurve eine mäßigere Neigung als durch die
geradlinige Kurve V angegeben, liegen die Betriebspunkte B
und C innerhalb des Lawinenbereichs, und die erforderlichen
Drain-Ströme sind näher bei denen für den optimalen
Betriebspunkt A. Eine weitere Ursache für die Steilheit der
Lastkennlinienkurve besteht darin, daß der Drain-Strom ID
bei der Drain-Spannung, die niedriger ist als die
Programmspannung VP, um die Schwellenspannung VTH zu steigen
beginnt.
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Die Beschreibung der Probleme des Stands der Technik wird
unter Bezugnahme auf Fig. 3, die ein Muster von
Zellentransistoren der Speichereinrichtung zeigt, weiter
fortgesetzt. Wie gezeigt ist, sind eine Reihe von
Zellentransistoren in Zeilen- und Spaltenrichtung linear
angeordnet, um eine Matrixanordnung zu bilden. Das
Steuergate der Speicherzelle M11 ist fortlaufend zur
Zeilenleitung WL1, die aus Polysilizium besteht und sich in
der Zeilenrichtung erstreckt. Die Source ist durch den
leitenden Zwischenverbindungsdraht N1, der aus einer
Verunreinigungs- bzw. Fremdstoff-Diffusionsschicht gebildet
ist, mit der Erdpotentialleitung N2, die aus Aluminium Al
hergestellt ist, verbunden. Der Drain des Transistors ist
mit der Spaltenleitung N3 verbunden, die aus Aluminium
hergestellt ist und sich in der Spaltenrichtung erstreckt.
Zur Verringerung der Fläche für die Speicherzellenanordnung
auf einem Halbleiterbaustein sind Erdleitungen N2
bereitgestellt, eine für acht Speicherzellen, oder 8 Bits.
Die Diffusionsschicht N1, die zwischen der Source jeder
Speicherzelle und der dazugehörigen Erdleitung N2 vorhanden
ist, hat einen Widerstand. Der Widerstand hängt von der
Position jeder Speicherzelle ab. In dem verdeutlichten Fall
wird der Widerstand größer, wenn die Entfernung der
Speicherzelle von der Erdleitung N2 länger wird. Das heißt,
die Speicherzelle, die sich am Mittelpunkt des Raums
zwischen nebeneinanderliegenden zwei Erdleitungen N2
befindet, hat den größten Widerstandswert.
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Nun der Fig. 4 zuwendend, ist ein elektrischer Ausdruck der
Speichereinrichtung oder des EPROM gezeigt, die bzw. der wie
physikalisch wie in Fig. 3 gezeigt ist, gemustert ist. Wie
gezeigt ist, ist das Steuergate der Speicherzelle M11 mit
der Zeilenleitung WL1 zum Empfangen des Ausgangssignals des
Zeilendekodierers 101 verbunden. Der Drain ist mit der
Spaltenleitung N3 verbunden. Die Source ist mit der
Erdleitung N2 über den Source-Widerstand R, der den
Widerstand des Zwischenverbindungsdrahts N1 zwischen der
Source und der Erdleitung 2 darstellt, verbunden. Die
Spaltenleitung N3 ist mit der Source des MOS-Transistors C1
verbunden. Das Gate des Transistors C1 ist mit der
Spaltenwählleitung COL1 zum Empfangen des Ausgangssignals
des Spaltendekodierers 102 verbunden. Der Drain des
Transistors C1 ist mit der Source des E-Typ-MOS-Transistors
104 als sein Lasttransistor verbunden. Der Drain des
Lasttransistors 104 ist mit der Hochspannungsstromquelle VP,
die zum Datenprogrammieren dient, gekoppelt. Das Gate des
Transistors 104 ist mit der Dateneingangsschaltung DIC zum
Bereitstellen der Daten "1" oder "0" die in eine angegebene
Speicherzelle als Reaktion auf ein externes Signal zu
programmieren sind, verbunden. Die Transistoren 104 und C1
bilden eine Datenschreibschaltung zum Programmieren von
Daten in eine angegebene Speicherzelle. Der
Datenprogrammiervorgang, wie er unter Bezugnahme auf Fig. 1
breschrieben ist, ist entsprechend auf den
Datenprogrammiervorgang dieser Schaltung angewandt.
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Die Fig. 5 zeigt drei Kurven I bis III. Kurve I ist eine
Datenschreibkennlinie, d.h. ID - VD-Kurve, der Speicherzelle
M11 mit einem kleinen Source-Widerstand, nämlich der
Speicherzelle, die am nächsten bei der Erdleitung N2
positioniert ist, wenn die Daten "0" in diese Speicherzelle
geschrieben werden. Die geradlinige Kurve II gibt eine
Lastkennlinie der Lastschaltung an, die aus der
Datenschreibschaltung gebildet ist. Die Kurve III gibt die
ID - VD-Kurve einer Speicherzelle mit einem großen Source-
Widerstand an, die am weitesten von der Erdleitung N2
entfernt oder am Mittelpunkt zwischen zwei Erdleitungen N2
ist. Der Kreuzpunkt A der Kurven I und II ist ein optimaler
Betriebspunkt dieser Speichereinrichtung, wenn "0" in die
Speicherzelle geschrieben wird. Da der durch den
Betriebspunkt A festgelegte Drain-Strom ID größer ist, wird
die Anzahl der energiereichen Elektronen, die im
Kanalbereich in der Nähe des Drain des Zellentransistors
erzeugt werden, größer. Die Anzahl der Elektronen, die pro
Zeiteinheit in die Zelle injiziert werden, ist ebenfalls
größer. Deshalb kann die Datenschreibzeit verringert werden,
wenn der Betriebspunkt der Speicherschaltung in ihren
Lawinenbereich gesetzt wird.
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Wenn die ID - VD-Kurve III der Speicherzelle mit einem
großen Source-Widerstand mit der ID - VD-Kurve I der
Speicherzelle verglichen wird, ist die Durchschlagspannung
der Speicherzelle mit einem großen Source-Widerstand um den
Spannungsabfall entsprechend einem Unterschied zwischen den
Source-Widerständen höher als derjenige der Speicherzelle
mit niedrigem Source-Widerstand. Deshalb unterscheiden sich
die Kreuzpunkte der ID - VD-Kurven und die
Lastkennlinienkurve voneinander, wenn eine einzige
Lastschaltung für diese Speicherzellen mit unterschiedlichen
Source-Widerständen benutzt ist. Punkt A ist z.B. anders als
Punkt B der Kurven II und III. Der Drain-Strom für Punkt B
ist kleiner als derjenige für Punkt A. Das besagt, daß die
Injektionsladung pro Zeiteinheit klein ist und
möglicherweise zu Fehlerdatenprogrammierung führt. Zum
korrekten Datenprogrammieren ist eine lange Programmierzeit
notwendig.
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Wenn der Betriebspunkt der Speicherschaltung auf den
Kreuzpunkt der ID - VD-Kurve der Speicherzelle mit einem
niedrigen Source-Widerstand und der Lastkurve gesetzt ist,
kann die Datenprogrammierung in die Speicherzelle mit
niedrigem Source-Widerstand korrekt und eine kurze Zeit
durchgeführt werden. Die Speicherzelle mit hohem Source-
Widerstand kann jedoch an Fehlerdatenprogrammierung leiden,
und eine lange Zeit wird zur korrekten Datenprogrammierung
benötigt. Wenn der Betriebspunkt andererseits auf den
Schnittpunkt der ID - VD-Kurve der Speicherzelle mit hohem
Source-Widerstand und der Lastkurve gesetzt ist, ist der
Drain-Strom ID der Speicherzelle mit niedrigem Source-
Widerstand zu groß, was zu übermäßigem Leistungsverbrauch
führt.
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Wie oben beschrieben ist, sind mit den herkömmlichen
Speichervorrichtungen die Probleme langer Datenschreibzeit
und übermäßigen Leistungsverbrauchs verbunden.
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Das zum Stand der Technik gehörende Dokument EP-A3-0 157 389
beschreibt eine integrierte Halbleiterspeicherschaltung mit
einem ersten Floating-Gate-Typ-MOS-Transistor, der eine
Speicherzelle bildet. Ein Ende eines Strompfads des ersten
MOS-Transistors ist geerdet, und das andere Ende ist durch
den zweiten und den dritten MOS-Transistor in Reihe mit
einem Hochspannungsanschluß verbunden. Zeilen- und
Spaltenwählsignale von Zeilen- und Spaltendekodierern werden
an Gates der ersten und zweiten MOS-Transistoren geliefert,
während ein Datensignal an ein Gate des dritten MOS-
Transistors im Schreibmodus geliefert wird.
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Eine Aufgabe der vorliegenden Erfindung ist die
Bereitstellung einer nichtflüchtigen
Halbleiterspeichereinrichtung, dessen Datenschreibkennlinie
stabil gegen Abweichung der Kanallängen von
Zellentransistoren ist, wobei die Lastkennlinienkurve
weniger geneigt ist.
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Eine weitere Aufgabe der vorliegenden Erfindung ist die
Bereitstellung einer nichtflüchtigen
Halbleiterspeichereinrichtung, in der ein verschwenderischer
Leistungsverbrauch von Zellentransistoren aufgrund des
Unterschieds der Source-Widerstände der Zellentransistoren
verringert werden kann und so eine Abweichung in der Anzahl
der in die Speicherzellen injizierten Elektronen verringert
werden kann.
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Zum Lösen dieser Aufgabe stellt die vorliegende Erfindung
eine nichtflüchtige Halbleiterspeichereinrichtung, wie
Anspruch 1 definiert, bereit.
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Der Lastwiderstand bestimmt wesentlich die Lastkennlinie.
Deshalb ist die Lastkennlinienkurve mäßiger in der Neigung
und geradliniger in der Form. Das macht den
Datenschreibvorgang stabil gegen eine Abweichung in den
Kanallängen der angefertigten Zellentransistoren.
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Die Plazierung der Verdrahtungsschicht auf dem Feldbereich
zwischen den zwei daneben befindlichen
Spaltenwähltransistoren erfordert keine zusätzliche
Bausteinfläche für die Verdrahtungsschicht.
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Eine Neigung der Lastkennlinienkurve ist gemäß dem Source-
Widerstand jedes Speichers eingestellt. Deshalb können die
Speicherschaltungen auf im wesentlichen dieselben
Betriebspunkte eingestellt sein. Dies sichert stabiles
Datenschreiben in alle Speicherzellen, selbst wenn die
Source-Widerstände der Speicherzellen verschieden sind.
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Die vorliegende Erfindung kann anhand der folgenden
ausführlichen Beschreibung in Verbindung mit den
beiliegenden Zeichnungen besser verstanden werden; es
zeigen:
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Fig. 1 einen Schaltplan eines herkömmlichen PROM;
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Fig. 2A einen Schaltplan einer Schaltung mit einer
Speicherzellenschaltung eines Bits und einer
Datenschreibschaltung;
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Fig. 2B eine graphische Darstellung der ID - VD-Kurven
von Zellentransistoren mit unterschiedlichen
Kanallängen und einer Lastkennlinie eines
Lasttransistors, der in der
Datenschreibschaltung enthalten ist;
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Fig. 3 eine Planansicht eines Musters von
Speicherzellen;
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Fig. 4 einen Schaltplan des in Fig. 3 gezeigten PROM;
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Fig. 5 eine graphische Darstellung der ID - VD-Kurven
einiger spezieller Speicherzellen in der
Schaltung von Fig. 4 und eine Lastkennlinie
eines Lasttransistors, der in der
Datenschreibschaltung enthalten ist, der
ebenfalls in der Schaltung von Fig. 4
enthalten ist;
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Fig. 6A bis 6C Schaltpläne von drei Typen von Schaltungen,
von denen jede eine
Ein-Bit-Speicherzellenschaltung und eine Datenschreibschaltung
enthält;
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Fig. 7A eine Planansicht, die einen PROM zeigt, der
gemäß den Schemata von den Figuren 6B und 6C
gemustert ist;
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Fig. 7B eine Schnittansicht, die auf der Linie VIIB
- VIIB in Fig. 7A genommen ist;
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Fig. 8A bis 8C Schaltpläne von drei Typen von Schaltungen,
von denen jede eine
Ein-Bit-Speicherzellenschaltung und eine Datenschreibschaltung
enthält;
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Fig. 8D eine graphische Darstellung der ID - VD-Kurven
der Zellentransistoren und einer
Lastkennlinienkurve des Lasttransistors, wobei
diese Transistoren in den Figuren 8A bis 8C
enthalten sind;
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Fig. 9 einen Schaltplan eines PROM gemäß einem
Ausführungsbeispiel der vorliegenden
Erfindung;
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Fig. 10 ein Diagramm, das die ID - VD-Kurven der
Zellentransistoren und eine
Lastkennlinienkurve eines Lastransistors
zeigt, wobei die Abbildung zum Erklären des
Betriebs der Schaltung von Fig. 9 nützlich
ist;
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Fig. 1 bis 14 Schaltpläne von PROMs gemäß weiteren
Ausführungsbeispielen der vorliegenden
Erfindung;
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Fig. 15 einen Schaltplan, der die Einzelheiten eines
Bit einer Dateneingangsschaltung zeigt, die im
PROM von Fig. 14 benutzt ist;
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Fig. 16 Signaldiagramme, die bei der Schaltung von
Fig. 15 angewandt sind; und
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Fig. 17 einen Schaltplan eines PROM gemäß einem noch
weiteren Ausführungsbeispiel der vorliegenden
Erfindung.
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Bezug wird genommen auf die Figuren 6A bis 6C, die drei
Typen von Schaltungsanordnungen verdeutlichen, von denen
jede eine Ein-Bit-Speicherzellenschaltung und eine
Datenschreibschaltung enthält. In diesen Schaltungen werden
zur Bezeichnung gleicher Abschnitte in den Figuren, die für
die Beschreibung des Stands der Technik verwendet werden,
gleiche Bezugssymbole verwendet. Wie gezeigt ist, sind der
Lasttransistor 104, der Spaltenwähltransistor C1 und der
Zellentransistor M11 und weiter der Widerstand R in Reihe
zwischen der Hoch-Potential-Stromquelle VP zum
Datenprogrammieren und einem Erdpotential verbunden. Der
Zellentransistor M11 ist ein nichtflüchtiger Doppelgate-
Transistor, der ein Steuergate und ein Floating-Gate hat.
Das Gate des Lasttransistors 104 ist zum Empfang mit einem
programmierten Dateneingangssignal DIN gekoppelt. Das Gate
des Spaltenwähltransistors C1 ist mit einem
Spaltenwählsignal-COL1-Ausgang von einem Spaltendekodierer
(nicht gezeigt) gekoppelt. Das Steuergate des
Zellentransistors M11 ist mit dem Zeilenwählsignal WL1 von
einem Zeilenwähldekodierer (nicht gezeigt) gekoppelt. In der
Schaltung von Fig. 6A ist der Widerstand R zwischen der
Programmstromquelle VP und dem Lasttransistor 104 eingefügt.
In der Schaltung von Fig. 6B ist der Widerstand R zwischen
dem Lasttransistor 104 und dem Spaltenwähltransistor C1
eingefügt. In der Schaltung von Fig. 6C ist der Widerstand R
zwischen dem Spaltenwähltransistor C1 und dem
Zellentransistor M11 verbunden.
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Die Fig. 7A veranschaulicht ein Muster eines PROM-Teils, das
gemäß den Schemata der Figuren 6B und 6C angeordnet ist.
Eine Querschnittansicht, die auf der Linie VIIB - VIIB in
Fig. 7A genommen ist, ist in Fig. 7B veranschaulicht. In
diesem Figuren bezeichnet die Bezugsnummer 1 ein
Halbleitersubstrat, 2 eine Source oder einen Drain eines
Spaltenwähltransistors, 3 einen Gate-Elektroden-
Zuleitungsdraht, 4 einen Feldisolierfilm. In diesem Beispiel
ist die Widerstandsschicht R aus einer Polysiliziumschicht
gebildet, aber sie kann durch eine Fremdstoff-
Diffusionsschicht ersetzt werden. Die
Zwischenverbindungsdrähte 12 bis 14 und 103 sind aus
Aluminium hergestellt und durch die Kontaktlöcher 11 in
Berührung mit den Widerstandsschichten R. Die Gate-Elektrode
3 ist aus Polysilizium hergestellt.
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Es ist vorzuziehen, daß der Widerstandswert des Widerstands
R gleich dem oder größer als der des Einschaltwiderstands
des Lasttransistors 104 ist. Wird der Widerstandswert des
Widerstands R so gewählt, daß der Widerstand R vorherrschend
die Lastkennlinienkurve bestimmt, dann ist die
Lastkennlinienkurve geradliniger und mäßiger in der Neigung
und Nahe bei Kurve V der Fig. 2B.
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Die Schichten der Widerstände R sind auf den Feldoxidfilmen
zwischen den daneben befindlichen Spaltenwähltransistoren C1
bis Cn gebildet, wie in den Figuren 7A und 7B gezeigt ist.
Deshalb erfordert die Bildung der Widerstandsschichten keine
zusätzliche Fläche für den Halbleiterbaustein.
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Die Figuren 8A bis 8C zeigen Schaltpläne von Schaltungen mit
einer Ein-Bit-Speicherzelle und einer Datenschreibschaltung,
die Modifikationen der Schaltungen von den Figuren 6A bis 6C
sind. In den Beispielen werden das Potential des
Dateneingangssignals DIN und des Spaltenwählsignals COL1 auf
(VP + VTH) oder mehr erhöht. In diesen Schaltungen liefert
das Vorhandensein des Widerstands R eine
Lastkennlinienkurve, die geradliniger in der Form und
mäßiger in der Neigung ist. Weiter beginnt der Drain-Strom
bei der Programmspannung VP zu fließen. Das macht die
Lastkennlinienkurve weiter mäßig, wie durch die Kurve V in
Fig. 8D gezeigt ist. Auf diese Weise liefert diese Schaltung
eine weitere Verbesserung der Datenschreibkennlinie. Die
Kurven I, II und III in Fig. 8D entsprechen den Kurven I, II
bzw. III in Fig. 2B. Die Kurve IV bezeichnet eine
Lastkennlinie in einem Fall, bei dem die Signale DIN und
COL1 auf (VP+VTH) oder mehr erhöht sind und kein Widerstand
R vorhanden ist. A gibt einen Kreuzpunkt der Kurven I und IV
an. B' gibt einen Kreuzpunkt der Kurven II und IV an, und C'
bezeichnet einen Kreuzpunkt der Kurven III und IV.
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Die Fig. 9 zeigt eine Schaltungsanordnung eines PROM gemäß
einem Ausführungsbeispiel der vorliegenden Erfindung.
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Wie gezeigt ist, ist das Steuergate der Speicherzelle M11
mit der Zeilenleitung WL1 verbunden, die zum Empfang mit dem
Ausgangssignal des Zeilendekodierers 101 gekoppelt ist. Der
Drain ist mit der Spaltenleitung N3 verbunden. Die Source
ist über den Source-Widerstand R, der den Widerstandswert
des Zwischenverbindungsdrahts N1 zwischen der Source und der
Erdleitung darstellt, mit der Erdleitung N2 verbunden. Die
Spaltenleitung N3 ist mit der Source des MOS-Transistors C1
verbunden. Das Gate des Transistors C1 ist mit der
Spaltenwählleitung COL1 verbunden, die zum Empfang mit dem
Ausgangssignal des Spaltendekodierers 102 gekoppelt ist. Der
Drain des Lasttransistors 104 ist mit der Hochspannungs-
Stromquelle VP gekoppelt, die zur Datenprogrammierung dient.
Das Gate des Transistors 104 ist zum Bereitstellen der Daten
"1" oder "0", die als Reaktion auf ein externes Signal in
eine angegebene Speicherzelle zu programmieren sind, mit der
Datenausgangsschaltung 105 verbunden. Die Transistoren 104
und C1 und die Widerstände R1 bilden eine
Datenschreibschaltung zum Programmieren von Daten in die
Speicherzelle M11. Der Datenprogrammiervorgang, wie er unter
Bezugnahme auf Fig. 1 beschrieben ist, ist auf den
Datenprogrammiervorgang dieser Schaltung angewandt.
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In dieser Schaltung sind die Widerstände R1 bis R8, die mit
Diffusionsschichten oder Polysilikonschichten aufgebaut
sind, zwischen der Source des Lasttransistors 104 und den
Drains der Spaltenwähltransistoren C1 bzw. bis C8 verbunden.
Widerstandswerte dieser Widerstände R1 bis R8 sind so
gewählt, daß sie umgekehrt proportional sind zu den Source-
Widerstandswerten der Speicherzellen, die zu den
Widerständen gehören. In diesem Fall gilt R1 > R2 > R3 > R4,
R8 > R7 > R6 > R5 und R1 = R8, R2 = R7, R3 = R6 und R4 = R5.
Diese Beziehungen ergeben sich aus der Tatsache, daß sich
die Speicherzellen M11 bis M18 zwischen zwei Erdleitungen N2
befinden, und daß, wie ins Gedächtnis zurückgerufen wird,
der Source-Widerstand der Speicherzelle proportional zur
Entfernung der Speicherzellenposition von der Erdleitung
zunimmt.
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In dem PROM, der die Widerstände R1 bis R8 so angeordnet
hat, und der die so gewählten Widerstandswerte hat, trägt
der Widerstand R1, der mit der Speicherzelle M11, die den
kleinsten Source-Widerstand hat, gekoppelt ist, am meisten
zur Lastkennlinie der Lastschaltung, die den Lasttransistor
104 beinhaltet, bei und liefert die mäßigste
Lastkennlinienkurve (Kurve II in Fig. 10). Der Widerstand
R4, der mit der Speicherzelle M14, die den größten Source-
Widerstand hat, gekoppelt ist, trägt am wenigsten zur
Lastkennlinie der Lastschaltung bei und liefert die steilste
Lastkennlinienkurve (Kurve IV). Deshalb können die
Betriebspunkte aller Zellentransistoren auf im wesentlichen
denselben Pegel des Drain-Stroms (Punkte A und B in Fig. 10)
eingestellt werden. Die Folge ist, daß die Anzahl der
Elektronen, die in die Floating-Gates der Zellentransistoren
injiziert werden, im wesentlichen gleich ist. Übrigens gibt
in Fig. 10 die Kurve I die ID - VD-Kurve des
Zellentransistors M11 an, der am nächsten bei der Erdleitung
N2 ist. Die Kurve III gibt die ID - VD-Kurve des
Zellentransistors M14 an, der von der Erdleitung N2 am
weitesten entfernt ist. Die Kurve II ist eine
Lastkennlinienkurve der Datenschreibschaltung für die
Speicherzelle M11. Die Datenschreibschaltung beinhaltet den
Widerstand R1, der den größten Widerstandswert hat. Die
Kurve IV ist eine Lastkennlinienkurve der
Datenschreibschaltung für die Speicherzelle M14. Die
Datenschreibschaltung beinhaltet den Widerstand R4.
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Die Schaltungsanordnung von Fig. 9 kann in zu einer
Schaltungsanordnung, wie sie in Fig. 11 gezeigt ist,
modifiziert werden. In dem modifizierten PROM ist ein
Lastwiderstand gemeinsam mit zwei nebeneinanderliegenden
Spaltenwähltransistoren gekoppelt. Wie gezeigt ist, ist z.B.
Widerstand R1 an einem Ende mit dem Lasttransistor 104 und
am anderen Ende mit zwei nebeneinanderliegenden
Spaltenwähltransistoren C1 und C2 verbunden. Diese
Modifikation spart die Bausteinfläche, die für die
Speichereinrichtung erforderlich ist.
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Die Schaltungsanordnung von Fig. 9 kann weiter zu einer
Schaltungsanordnung modifiziert werden, wie sie in Fig. 12
gezeigt ist. Bei dieser Modifikation sind die
Lastwiderstände R1 bis R8 zwischen den
Spaltenwähltransistoren C1 bis C8 bzw. Speicherzellen M11
bis M18 verbunden.
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Die Fig. 13 zeigt noch ein weiteres Ausführungsbeispiel für
eine nichtflüchtige Halbleiterspeichereinrichtung gemäß der
vorliegenden Erfindung. Die Schaltungsanordnung von Fig. 13
ist im wesentlichen dieselbe wie die von Fig. 4, außer daß
die geometrischen Größen der Spaltenwähltransistoren C1 bis
C8 so gewählt sind, daß ihre Widerstandswerte durch die
Widerstandswerte der Widerstände R1 bis R8, die in der
Schaltung von Fig. 9 zusätzlich benutzt sind, vergrößert
sind.
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Die Fig. 14 zeigt ein weiteres Ausführungsbeispiel für diese
Erfindung. In dieser Schaltungsanordnung sind die
Lasttransistoren 104&sub1; bis 104&sub8; benutzt und jeweils mit den
Spaltenwähltransistoren C1 bis C8 verbunden. Die
geometrischen Größen der Lasttransistoren 104&sub1; bis 104&sub8; sind
so gewählt, daß sie Widerstandswerte der Widerstände R1 bis
R8 haben, die in Fig. 9 benutzt sind. Als Reaktion auf die
Extern angewandten Daten "1" oder "0" und die Adreßsignale
A0, , A1, , A2, von der Adreßschaltung 201 legt die
Dateneingangsschaltung 105 die Dateneingangssignale DIN1,
DIN2, ..., DIN8 an die Gates der Lasttransistoren 104&sub1;,
104&sub2;, ... bzw. 104&sub8; an. Das Adreßsignal, das an die
Dateneingangsschaltung angelegt ist und einen zu wählenden
Lasttransistor angibt, entspricht dem Adreßsignal, das zum
Angeben einer zu wählenden Speicherzelle benutzt ist. Wenn
z.B. das Adreßsignal zum Angeben der Speicherzelle M11
dient, ist der Lasttransistor 104&sub1; durch das
Eingangsdatensignal DIN1 gewählt, während die übrigen
Lasttransistoren ausgeschaltet bleiben. Ähnlich, wenn das
Adreßsignal zum Angeben der Speicherzelle M18 dient, ist der
Lasttransistor 104&sub8; gewählt, während die übrigen
Lasttransistoren ungewählt bleiben.
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Die Fig. 15 zeigt einen Schaltplan, der die Einzelheiten der
Dateneingangsschaltung DI zeigt, die in der Schaltung von
Fig. 14 benutzt ist. Die Verdeutlichung ist der Einfachheit
wegen auf die Schaltungsanordnung eines Bit begrenzt. Da die
Schaltung von Fig. 14 acht Speicherzellen hat, enthält die
tatsächliche Dateneingangsschaltung 105 acht Schaltungen von
Fig. 15.
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Die Fig. 16 zeigt ein Diagramm von DATEN, Ai, und . WR
bezeichnet ein Schreibsignal. Wenn das Schreibsignal auf
niedrigem Pegel ist, wird DATEN in einer Speicherzelle
gespeichert.
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Wie in Fig. 17 gezeigt ist, kann ein Lasttransistor für zwei
nebeneinanderliegende Spaltenwähltransistoren bereitgestellt
sein. Der Lasttransistor 104&sub1; ist beispielsweise mit den
zwei nebeneinanderliegenden Spaltenwähltransistoren C1 und
C2 verbunden. In diesem Fall erzeugt die Adreßschaltung 201
die 4-Bit-Adreßsignale A0, , A1 und .
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Wie aus dem Vorstehenden ersichtlich, sind Lastwiderstände
zusätzlich verwendet. Der Widerstandswert des
Lastwiderstands ist so gewählt, daß die Lastkennlinie der
Lastschaltung wesentlich bestimmt wird, so daß die
Lastkennlinienkurve mäßiger in der Neigung und geradliniger
in der Form ist. Deshalb ist die Datenschreibung stabil
gegen eine Abweichung in den Kanallängen der hergestellten
Zellentransistoren. Weiter führt die Verwendung zusätzlicher
Lasttransistoren zu keiner Vergrößerung der benutzten
Bausteinfläche.
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Ferner sind die Widerstandswerte der Lasttransistoren so
gewählt, daß sie umgekehrt proportional zu den Source-
Widerstandswerten von Zellentransistoren sind. Das macht die
Drain-Ströme aller Zellentransistoren gleichförmiger.
Deshalb sind der Leistungsverbrauch und die in die
Zellentransistoren injizierten Elektronen wesentlich
festgelegt und gleich.