JPH0766676B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0766676B2 JPH0766676B2 JP18943387A JP18943387A JPH0766676B2 JP H0766676 B2 JPH0766676 B2 JP H0766676B2 JP 18943387 A JP18943387 A JP 18943387A JP 18943387 A JP18943387 A JP 18943387A JP H0766676 B2 JPH0766676 B2 JP H0766676B2
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- Japan
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- memory cell
- resistance
- circuit
- line
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にEPROM（Erasabl
e PROM）やE2PROM（Electrically Erasable PROM）
等に使用されるものである。
e PROM）やE2PROM（Electrically Erasable PROM）
等に使用されるものである。
（従来の技術） 一般に電気的にテータをプログラム可能な不揮発性半導
体装置は、例えばEPROMやE2PROMとしてよく知られてい
る。このEPROMで使用されるメモリーセルは、一般に浮
遊ゲート及び制御ゲートからなる二重ゲート構造を有す
るMOSトランジスターで構成されている。データの書き
込みは、上記浮遊ゲートに電子を注入することで行なわ
れる。すなわち、例えばソースをアース電位に、ドレイ
ン及び制御ゲートを高電位に設定することにより、ドレ
イン近傍のチャネル領域にインパクトアイオナイゼーシ
ョンを発生させ、これにより電子、正孔対が発生され、
このうち電子が浮遊ゲートに注入され、実質的なしきい
値が例えば5V以上となり、しきい値が5V以上となった時
を“0"状態と設定する。また紫外線を照射することによ
り、この浮遊ゲート内の電子が放出され、実質的なしき
い値は例えば1Vとなり、初期状態にもどり、これを例え
ば“1"状態と設定している。
体装置は、例えばEPROMやE2PROMとしてよく知られてい
る。このEPROMで使用されるメモリーセルは、一般に浮
遊ゲート及び制御ゲートからなる二重ゲート構造を有す
るMOSトランジスターで構成されている。データの書き
込みは、上記浮遊ゲートに電子を注入することで行なわ
れる。すなわち、例えばソースをアース電位に、ドレイ
ン及び制御ゲートを高電位に設定することにより、ドレ
イン近傍のチャネル領域にインパクトアイオナイゼーシ
ョンを発生させ、これにより電子、正孔対が発生され、
このうち電子が浮遊ゲートに注入され、実質的なしきい
値が例えば5V以上となり、しきい値が5V以上となった時
を“0"状態と設定する。また紫外線を照射することによ
り、この浮遊ゲート内の電子が放出され、実質的なしき
い値は例えば1Vとなり、初期状態にもどり、これを例え
ば“1"状態と設定している。
上記メモリーセルから構成されるメモリセルアレイは、
第６図に示す様にロー（Row）方向、カラム（Column）
方向にマトリックス状に配置されている。例えばメモリ
ーセルTC1の制御ゲートは、ロー方向のポリシリコンか
ら成る行線WL1と一体化され、このソースは、拡散配線N
1を通して、Alにより形成されたアース線N2に接続さ
れ、このメモリーセルのドレインは、カラム方向のAlに
より形成された列線N3に接続されている。上記メモリセ
ルアレイ中のアース線は、メモリセルアレイの面積を小
さくする為に例えばメモリセル８ビットに一本配置され
ている。従ってメモリセルのソースとアース線との間に
は、上記拡散配線N1の抵抗成分を含んでおり、この抵抗
値は、メモリーセルの位置により異なる。
第６図に示す様にロー（Row）方向、カラム（Column）
方向にマトリックス状に配置されている。例えばメモリ
ーセルTC1の制御ゲートは、ロー方向のポリシリコンか
ら成る行線WL1と一体化され、このソースは、拡散配線N
1を通して、Alにより形成されたアース線N2に接続さ
れ、このメモリーセルのドレインは、カラム方向のAlに
より形成された列線N3に接続されている。上記メモリセ
ルアレイ中のアース線は、メモリセルアレイの面積を小
さくする為に例えばメモリセル８ビットに一本配置され
ている。従ってメモリセルのソースとアース線との間に
は、上記拡散配線N1の抵抗成分を含んでおり、この抵抗
値は、メモリーセルの位置により異なる。
第７図は、第６図に示したものをシンボル化したEPROM
の概略的構成を示す。即ちメモリセルTC1の制御ゲート
は、行デコーダRDの出力が供給される行線WL1が接続さ
れ、ドレインは、列線N3に接続され、ソースは、抵抗Ｒ
を介してアース線に接続される。上記列線N3は、列選択
用のエンハンスメント型（以下Ｅ型と称する）MOSトラ
ンジスターT1のソースが接続され、このゲートは、列デ
コーダCDの出力が供給される列選択線Y1が接続されてお
り、このトランジスターT1のドレインは、Ｅ型トランジ
スターT2のソースに接続されている。上記トランジスタ
ーT2のドレインは、データの書き込み用電源VPPに接続
され、トランジスターT2のゲートは、外部からの信号に
より、メモリセルに情報“1"又は“0"を書き込む為の制
御回路DI（データインプットの略）の出力D1が接続され
る。上記トランジスターT1とT2でメモリーセルTC1に情
報を書き込む為の回路Ａを構成する。これで上記行選択
線WL1と列選択線Y1を高電位にすることによりメモリセ
ルTC1が選択され、上記書き込み用制御信号D1を、メモ
リセルに情報“0"または“1"を書き込むかの選択によ
り、高電位またはアース電位にして、メモリセルに情報
を書き込む事ができる。
の概略的構成を示す。即ちメモリセルTC1の制御ゲート
は、行デコーダRDの出力が供給される行線WL1が接続さ
れ、ドレインは、列線N3に接続され、ソースは、抵抗Ｒ
を介してアース線に接続される。上記列線N3は、列選択
用のエンハンスメント型（以下Ｅ型と称する）MOSトラ
ンジスターT1のソースが接続され、このゲートは、列デ
コーダCDの出力が供給される列選択線Y1が接続されてお
り、このトランジスターT1のドレインは、Ｅ型トランジ
スターT2のソースに接続されている。上記トランジスタ
ーT2のドレインは、データの書き込み用電源VPPに接続
され、トランジスターT2のゲートは、外部からの信号に
より、メモリセルに情報“1"又は“0"を書き込む為の制
御回路DI（データインプットの略）の出力D1が接続され
る。上記トランジスターT1とT2でメモリーセルTC1に情
報を書き込む為の回路Ａを構成する。これで上記行選択
線WL1と列選択線Y1を高電位にすることによりメモリセ
ルTC1が選択され、上記書き込み用制御信号D1を、メモ
リセルに情報“0"または“1"を書き込むかの選択によ
り、高電位またはアース電位にして、メモリセルに情報
を書き込む事ができる。
第８図に、ソース抵抗Ｒの小さいメモリーセルTC1に情
報“0"を書き込む時のメモリセルのゲートを書き込み電
圧VPPにした時のメモリーセルのVd−Id特性を実線１
で、また回路Ａの負荷線を実線２で模式的に示す。メモ
リセルに情報“0"を書き込む時の動作点は、メモリセル
Vd−Id特性１と負荷線２の交点X1である。この動作点を
メモリセルのドレイン電流Id大の所で行なうほど、メモ
リセルのドレイン近傍での電子発生個数が増大し、単位
時間当りの書き込み量は増大する。従ってメモリが大容
量化し、メモリセル数が増大するのに伴い、全メモリセ
ルに、書き込みを行なう時間を短縮するために、動作点
をブレークダウン領域に置いて書き込みを行っている。
なおここで、第８図のP1の点でメモリセルの電流の減少
が見られるのは、この点から浮遊ゲートへの電子の注入
が始まり、メモリセルのしきい電圧が上昇したためであ
る。
報“0"を書き込む時のメモリセルのゲートを書き込み電
圧VPPにした時のメモリーセルのVd−Id特性を実線１
で、また回路Ａの負荷線を実線２で模式的に示す。メモ
リセルに情報“0"を書き込む時の動作点は、メモリセル
Vd−Id特性１と負荷線２の交点X1である。この動作点を
メモリセルのドレイン電流Id大の所で行なうほど、メモ
リセルのドレイン近傍での電子発生個数が増大し、単位
時間当りの書き込み量は増大する。従ってメモリが大容
量化し、メモリセル数が増大するのに伴い、全メモリセ
ルに、書き込みを行なう時間を短縮するために、動作点
をブレークダウン領域に置いて書き込みを行っている。
なおここで、第８図のP1の点でメモリセルの電流の減少
が見られるのは、この点から浮遊ゲートへの電子の注入
が始まり、メモリセルのしきい電圧が上昇したためであ
る。
（発明が解決しようとする問題点） しかしながら第６図に示す様に、メモリセルアレイのパ
ターン面積を小さくする必要からアース線N2は、メモリ
セル何ビットかに１本入れる為、メモリセルによりメモ
リセルのソースとアース線間の抵抗成分の値が異ってい
る。従ってメモリセルの位置によりメモリセルのVd−Id
特性が異ってくる。
ターン面積を小さくする必要からアース線N2は、メモリ
セル何ビットかに１本入れる為、メモリセルによりメモ
リセルのソースとアース線間の抵抗成分の値が異ってい
る。従ってメモリセルの位置によりメモリセルのVd−Id
特性が異ってくる。
第８図の点線３に、ソース抵抗大のメモリセル（例えば
２つのアース線N2の中間のメモリセル）のVd−Id特性を
示す。上記メモリセルのブレークダウタ電位は、ソース
抵抗小のメモリセルと比較して、ソース抵抗の差の電圧
降下分だけ高くなっている。従って同一の負荷抵抗を有
する回路を用いた場合の動作点すなわち第８図のメモリ
セルのVd−Id特性を示す実線、１点線３と回路の負荷線
実線２との交点は、ソース抵抗小のメモリセルよりソー
ス抵抗の大きいメモリセルのほうがドレイン電流が小さ
い。すなわち、単位時間当りの書き込み量が小さい。
２つのアース線N2の中間のメモリセル）のVd−Id特性を
示す。上記メモリセルのブレークダウタ電位は、ソース
抵抗小のメモリセルと比較して、ソース抵抗の差の電圧
降下分だけ高くなっている。従って同一の負荷抵抗を有
する回路を用いた場合の動作点すなわち第８図のメモリ
セルのVd−Id特性を示す実線、１点線３と回路の負荷線
実線２との交点は、ソース抵抗小のメモリセルよりソー
ス抵抗の大きいメモリセルのほうがドレイン電流が小さ
い。すなわち、単位時間当りの書き込み量が小さい。
メモリセルに書き込みを行なう際、書き込み時間の短縮
と充分な書き込み量を得るためには、メモリセルドレイ
ン電流大の動作点で行なうのが有利であるが、書き込み
用電源VPPの消費電力は決まっている為、メモリセル１
ビット当りのドレイン電流は、ある値以下にしなければ
ならない。負荷線をソース抵抗の小さいメモリセルに合
わせると、ソース抵抗の大きいメモリセルはドレイン電
流が小さくなり、またはブレークダウン領域外で動作点
を持つ様になるため、書き込み時間が長くなってしま
う。逆にソース抵抗の大きいメモリセルに合わせると、
ソース抵抗の小さいメモリセルのドレイン電流は大きく
なるため、プログラムの消費電流は大きくなってしま
う。従って、ソース抵抗の異なるメモリセルに同一の負
荷抵抗値で情報“0"の書き込みを行なうと、メモリセル
のソース抵抗の大きさになり、消費電流やメモリセルの
書き込み量が異るという問題があった。
と充分な書き込み量を得るためには、メモリセルドレイ
ン電流大の動作点で行なうのが有利であるが、書き込み
用電源VPPの消費電力は決まっている為、メモリセル１
ビット当りのドレイン電流は、ある値以下にしなければ
ならない。負荷線をソース抵抗の小さいメモリセルに合
わせると、ソース抵抗の大きいメモリセルはドレイン電
流が小さくなり、またはブレークダウン領域外で動作点
を持つ様になるため、書き込み時間が長くなってしま
う。逆にソース抵抗の大きいメモリセルに合わせると、
ソース抵抗の小さいメモリセルのドレイン電流は大きく
なるため、プログラムの消費電流は大きくなってしま
う。従って、ソース抵抗の異なるメモリセルに同一の負
荷抵抗値で情報“0"の書き込みを行なうと、メモリセル
のソース抵抗の大きさになり、消費電流やメモリセルの
書き込み量が異るという問題があった。
本発明は上記事情に鑑みてなされたものであり、メモリ
セルのソース抵抗の大きさの違いによる消費電流の増加
を防ぎ、またメモリセルへの書き込み量の差をなくする
ことができる半導体記憶装置を提供するものである。
セルのソース抵抗の大きさの違いによる消費電流の増加
を防ぎ、またメモリセルへの書き込み量の差をなくする
ことができる半導体記憶装置を提供するものである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、電流通路の一端が第１の電源に抵抗成分を介
して接続されたトランジスタからなるメモリセルを形成
しかつ上記メモリセルの電流通路の他端と第２の電源と
の間に複数の半導体素子を直列介挿したブロックを複数
設け、上記半導体素子の少なくとも１つの抵抗値を、前
記抵抗成分に応じて前記ブロック間で異ならせ、データ
書き込み特性を各メモリセル間でそろえる構成とした事
を特徴とする半導体記憶装置である。つまりこの発明に
於いては、各メモリセルのソース抵抗の大，小に応じて
負荷線を変える。すなわち上記ブロックの例えば抵抗値
とかトランジスターのサイズを変え、メモリセルに応じ
てブロック毎の回路の抵抗値を変えて、動作点をそろえ
るようにして上記目的を達成している。
して接続されたトランジスタからなるメモリセルを形成
しかつ上記メモリセルの電流通路の他端と第２の電源と
の間に複数の半導体素子を直列介挿したブロックを複数
設け、上記半導体素子の少なくとも１つの抵抗値を、前
記抵抗成分に応じて前記ブロック間で異ならせ、データ
書き込み特性を各メモリセル間でそろえる構成とした事
を特徴とする半導体記憶装置である。つまりこの発明に
於いては、各メモリセルのソース抵抗の大，小に応じて
負荷線を変える。すなわち上記ブロックの例えば抵抗値
とかトランジスターのサイズを変え、メモリセルに応じ
てブロック毎の回路の抵抗値を変えて、動作点をそろえ
るようにして上記目的を達成している。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して、特徴とする点の説明を行なう。即ち第７図と
異なるのは、列選択トランジスターT1とメモリセルへの
書き込み情報“0",“1"により、書き込み用VPP電位を供
給するトランジスターT2との間に抵抗素子R1が挿入され
ている事である。従ってメモリセルTC1に情報を書き込
む為の回路は、トランジスターT1とT2及び抵抗素子R1か
ら構成される。上記抵抗の抵抗値は、メモリセルに付く
ソース抵抗の値が、大きくなるに従い、小さくする。す
なわち第１図に於いてR1＞R2;R4＞R3;R2＝R3とする。こ
こでR2＝R3は、これに対応する各メモリセルのソースが
互いに等距離にあるからである。
図は同実施例の回路図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して、特徴とする点の説明を行なう。即ち第７図と
異なるのは、列選択トランジスターT1とメモリセルへの
書き込み情報“0",“1"により、書き込み用VPP電位を供
給するトランジスターT2との間に抵抗素子R1が挿入され
ている事である。従ってメモリセルTC1に情報を書き込
む為の回路は、トランジスターT1とT2及び抵抗素子R1か
ら構成される。上記抵抗の抵抗値は、メモリセルに付く
ソース抵抗の値が、大きくなるに従い、小さくする。す
なわち第１図に於いてR1＞R2;R4＞R3;R2＝R3とする。こ
こでR2＝R3は、これに対応する各メモリセルのソースが
互いに等距離にあるからである。
第２図に、ソース抵抗の小さいメモリセルTC1のVd−Id
特性を実線１で、ソース抵抗の大きいメモリセルTC2のV
d−Id特性を点線３で示す。また上記メモセルTC1の回路
Ａの負荷線を実線２で、上記メモリセルTC2の回路Ｂの
負荷線を点線４で示す。回路Ｂは回路Ａと同一構成から
なる。違いは、R1がR2より大きいことである。単位時間
当りのメモリセルへの書き込み量は、動作点のメモリセ
ルのドレイン電流が増大するほど大きくなる。従って、
例えばソース抵抗の小さいメモリセルTC1の動作点に於
ける書き込み量とソース抵抗の大きいメモリセルTC2の
単位時間当りの書き込み量を同一にする為には、第２図
に示す様にメモリセルTC2の回路Ｂの負荷抵抗値をメモ
リセルTC1の回路Ａの負荷抵抗値より小さくし、メモリ
セルのドレイン電流が同じ動作点X1,X2で書き込みを行
なえばよい。従ってメモリセルのソース抵抗が大きくな
るに従い、書き込み用回路の抵抗値を小さくする事によ
り、同一の書き込み量を得ることができる。また第２図
からわかる様に、電流値も略同じである為、消費電流も
増大することはない。なお、上記第１図の回路に於いて
は、回路の抵抗値を変える手段として、抵抗R1〜R4の抵
抗値を変えている。また回路の抵抗値を変える手段とし
て、挿入された抵抗の位置は、例えば列選択トランジス
ターとメモリセルの間に挿入してもよい。
特性を実線１で、ソース抵抗の大きいメモリセルTC2のV
d−Id特性を点線３で示す。また上記メモセルTC1の回路
Ａの負荷線を実線２で、上記メモリセルTC2の回路Ｂの
負荷線を点線４で示す。回路Ｂは回路Ａと同一構成から
なる。違いは、R1がR2より大きいことである。単位時間
当りのメモリセルへの書き込み量は、動作点のメモリセ
ルのドレイン電流が増大するほど大きくなる。従って、
例えばソース抵抗の小さいメモリセルTC1の動作点に於
ける書き込み量とソース抵抗の大きいメモリセルTC2の
単位時間当りの書き込み量を同一にする為には、第２図
に示す様にメモリセルTC2の回路Ｂの負荷抵抗値をメモ
リセルTC1の回路Ａの負荷抵抗値より小さくし、メモリ
セルのドレイン電流が同じ動作点X1,X2で書き込みを行
なえばよい。従ってメモリセルのソース抵抗が大きくな
るに従い、書き込み用回路の抵抗値を小さくする事によ
り、同一の書き込み量を得ることができる。また第２図
からわかる様に、電流値も略同じである為、消費電流も
増大することはない。なお、上記第１図の回路に於いて
は、回路の抵抗値を変える手段として、抵抗R1〜R4の抵
抗値を変えている。また回路の抵抗値を変える手段とし
て、挿入された抵抗の位置は、例えば列選択トランジス
ターとメモリセルの間に挿入してもよい。
次に本発明の他の実施例を第３図で説明する。回路構成
は第７図で示した回路と同一であるが、回路Ａの抵抗値
を変える手段として、列選択トランジスターT11′,T1
2′,T13〜T18の各ディメンジョンを変え、導通抵抗を変
えている。
は第７図で示した回路と同一であるが、回路Ａの抵抗値
を変える手段として、列選択トランジスターT11′,T1
2′,T13〜T18の各ディメンジョンを変え、導通抵抗を変
えている。
また第４図はさらに他の実施例で、回路Ａの抵抗を変え
る手段として、トランジスターT9〜T12の導通抵抗を変
えている。上記トランジスタT9からT12のゲートは、ア
ドレス回路ADの選択，非選択信号と、外部からの情報
“0"“1"により出力される信号が接続され、選択され
る。すなわち、メモリセルTC1〜TC8が選択されるアドレ
スとアドレス回路ADのアドレスとは対応しており、入力
されるアドレスが、メモリセルTC1,TC2を選択するアド
レスなら、トランジスタT9を入力データDATAに応じてオ
ン，オフさせ、他のトランジスタT10〜T12は、オフのま
まである。例えば、メモリセルTC7,TC8が選択されるア
ドレスが入力されるなら、トランジスタT12を入力デー
タDATAに応じてオン，オフさせ、他のトランジスタT9〜
T11は、オフのままであるようにしている。第４図でア
ドレス回路ADが２つあるのは、４つのトランジスタT9〜
T12を制御するためである。また第５図は第４図のデー
タインプット回路DIの一例で、このデータインプット回
路DIは４つあると考えてよい。第５図中Ai,▲▼は
アドレス信号、N10,N11は書き込みモードの時アース電
位、リードモードの時電源Vcc電位となる信号で、N10,N
11間には多数の位相のずれがある。N12は書き込み特性
を改善するために、電圧Vppを更に昇圧した電圧を用い
た方がよく、N13は電圧Vppである。また列デコーダ出力
も同様に電圧Vppを更に昇圧した電圧を用いた方がよ
い。
る手段として、トランジスターT9〜T12の導通抵抗を変
えている。上記トランジスタT9からT12のゲートは、ア
ドレス回路ADの選択，非選択信号と、外部からの情報
“0"“1"により出力される信号が接続され、選択され
る。すなわち、メモリセルTC1〜TC8が選択されるアドレ
スとアドレス回路ADのアドレスとは対応しており、入力
されるアドレスが、メモリセルTC1,TC2を選択するアド
レスなら、トランジスタT9を入力データDATAに応じてオ
ン，オフさせ、他のトランジスタT10〜T12は、オフのま
まである。例えば、メモリセルTC7,TC8が選択されるア
ドレスが入力されるなら、トランジスタT12を入力デー
タDATAに応じてオン，オフさせ、他のトランジスタT9〜
T11は、オフのままであるようにしている。第４図でア
ドレス回路ADが２つあるのは、４つのトランジスタT9〜
T12を制御するためである。また第５図は第４図のデー
タインプット回路DIの一例で、このデータインプット回
路DIは４つあると考えてよい。第５図中Ai,▲▼は
アドレス信号、N10,N11は書き込みモードの時アース電
位、リードモードの時電源Vcc電位となる信号で、N10,N
11間には多数の位相のずれがある。N12は書き込み特性
を改善するために、電圧Vppを更に昇圧した電圧を用い
た方がよく、N13は電圧Vppである。また列デコーダ出力
も同様に電圧Vppを更に昇圧した電圧を用いた方がよ
い。
なお本発明は実施例のみに限られることなく種々の応用
が可能である。例えば第１図，第４図では、２つ（複
数）のメモリセルに対して、１つの抵抗を設定しブロッ
クと考えたが１つのメモリセルに対し、１つの抵抗を設
定するようにするのが最も良い。
が可能である。例えば第１図，第４図では、２つ（複
数）のメモリセルに対して、１つの抵抗を設定しブロッ
クと考えたが１つのメモリセルに対し、１つの抵抗を設
定するようにするのが最も良い。
［発明の効果］ 以上説明した様に本発明によれば、メモリセルのソース
抵抗の大きさに従い、書き込み用の回路の抵抗値を変え
ることにより、情報の書き込み時におけるメモリセルド
レイン電流をそろえることができ、これにより、消費電
流が一定でかつメモリセルへの書き込み量をそろえるこ
とができる半導体記憶装置が得られるものである。
抵抗の大きさに従い、書き込み用の回路の抵抗値を変え
ることにより、情報の書き込み時におけるメモリセルド
レイン電流をそろえることができ、これにより、消費電
流が一定でかつメモリセルへの書き込み量をそろえるこ
とができる半導体記憶装置が得られるものである。
第１図は本発明の一実施例を示す回路図、第２図は同回
路の特性図、第３図，第４図は本発明の他の実施例の回
路図、第５図は第４図の一部回路図、第６図はメモリセ
ルアレイのパターン平面図、第７図は従来のメモリの回
路図、第８図は同回路の特性図である。 T1,T2,T9〜T18……トランジスタ、Ｒ……ソース抵抗、T
C1〜TC8……メモリセル、R1〜R4……抵抗。
路の特性図、第３図，第４図は本発明の他の実施例の回
路図、第５図は第４図の一部回路図、第６図はメモリセ
ルアレイのパターン平面図、第７図は従来のメモリの回
路図、第８図は同回路の特性図である。 T1,T2,T9〜T18……トランジスタ、Ｒ……ソース抵抗、T
C1〜TC8……メモリセル、R1〜R4……抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辰巳 雄一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (72)発明者 岩橋 弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 実開 昭60−54300（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】電流通路の一端が第１の電源に抵抗成分を
介して接続されたトランジスタからなるメモリセルを形
成しかつ上記メモリセルの電流通路の他端と第２の電源
との間に複数の半導体素子を直列介挿したブロックを複
数設け、上記ブロックにおける上記半導体素子の少なく
とも１つの抵抗値を、上記抵抗成分に応じて上記ブロッ
ク間で異ならせることにより、上記各メモリセルのドレ
イン電流同志をそろえて、上記各メモリセルの単位時間
当りの書き込み量をそろえたことを特徴とする半導体記
憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943387A JPH0766676B2 (ja) | 1987-07-29 | 1987-07-29 | 半導体記憶装置 |
| EP88112161A EP0301521B1 (en) | 1987-07-29 | 1988-07-27 | Nonvolatile semiconductor memory device |
| DE91102850T DE3884820T2 (de) | 1987-07-29 | 1988-07-27 | Nichtflüchtige Halbleiterspeichereinrichtung. |
| US07/224,953 US5010520A (en) | 1987-07-29 | 1988-07-27 | Nonvolatile semiconductor memory device with stabilized data write characteristic |
| EP91102850A EP0441409B1 (en) | 1987-07-29 | 1988-07-27 | Nonvolatile semiconductor memory device |
| DE8888112161T DE3874455T2 (de) | 1987-07-29 | 1988-07-27 | Nichtfluechtiger halbleiterspeicher. |
| KR1019880009578A KR910007404B1 (ko) | 1987-07-29 | 1988-07-29 | 불휘발성반도체기억장치 |
| US07/607,468 US5175704A (en) | 1987-07-29 | 1990-10-31 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943387A JPH0766676B2 (ja) | 1987-07-29 | 1987-07-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6433794A JPS6433794A (en) | 1989-02-03 |
| JPH0766676B2 true JPH0766676B2 (ja) | 1995-07-19 |
Family
ID=16241166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18943387A Expired - Fee Related JPH0766676B2 (ja) | 1987-07-29 | 1987-07-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010089815A1 (ja) * | 2009-02-06 | 2010-08-12 | パナソニック株式会社 | 不揮発性半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054300U (ja) * | 1983-09-20 | 1985-04-16 | 三洋電機株式会社 | 不揮発性メモリの読出回路 |
-
1987
- 1987-07-29 JP JP18943387A patent/JPH0766676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6433794A (en) | 1989-02-03 |
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