WO2010089815A1 - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ Download PDF

Info

Publication number
WO2010089815A1
WO2010089815A1 PCT/JP2009/004737 JP2009004737W WO2010089815A1 WO 2010089815 A1 WO2010089815 A1 WO 2010089815A1 JP 2009004737 W JP2009004737 W JP 2009004737W WO 2010089815 A1 WO2010089815 A1 WO 2010089815A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor memory
drain voltage
switch control
circuit
data lines
Prior art date
Application number
PCT/JP2009/004737
Other languages
English (en)
French (fr)
Inventor
濱本幸昌
土岐和啓
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2009801558722A priority Critical patent/CN102301426A/zh
Priority to JP2010549275A priority patent/JP5468023B2/ja
Publication of WO2010089815A1 publication Critical patent/WO2010089815A1/ja
Priority to US13/190,130 priority patent/US8400835B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Definitions

  • the present invention relates to a nonvolatile semiconductor memory, and more particularly to a technique for suppressing variation in writing speed when simultaneously writing a plurality of nonvolatile memory cells at the same threshold level.
  • a nonvolatile semiconductor memory such as a flash memory is a memory composed of a gate electrode connected to a word line, a drain connected to a bit line, a source connected to the source line, and a floating gate or a charge trap layer.
  • a memory cell array having a plurality of memory cells arranged in a matrix;
  • a discrete trap layer SiN film or SiN film / top SiO 2 film
  • SiO 2 insulating film
  • 600 is a semiconductor substrate made of P-type silicon
  • 601 is a P-type channel region provided on the semiconductor substrate 600
  • 602 is an N-type semiconductor provided on the semiconductor substrate 600 on one side of the channel region 601.
  • 603 is a second impurity region (for example, a source) made of an N-type semiconductor provided on the semiconductor substrate 600 on the other side of the channel region 601
  • 604 is a semiconductor substrate.
  • 600 is a bottom insulating film made of a silicon oxide film provided on 600
  • 605 is a trap layer made of a silicon oxynitride film provided on the bottom insulating film 604
  • 606 is an oxide of silicon provided on the trap layer 605.
  • a top insulating film 607 is a gate electrode made of N-type polysilicon provided on the top insulating film 606. .
  • the gate electrode 607 At the time of writing, about 9 V is applied to the gate electrode 607, about 5 V is applied to the first impurity region (drain) 602, 0 V is applied to the second impurity region (source) 603, and 0 V is applied to the semiconductor substrate 600. Accordingly, a part of the electrons traveling from the second impurity region 603 toward the first impurity region 602 becomes hot due to a high electric field in the vicinity of the first impurity region 602, and the trap layer 605 in the vicinity of the first impurity region 602 is obtained. The threshold level of the memory cell becomes high.
  • a plurality of memory cells such as byte units or word units are used as one unit, and the write voltage is simultaneously applied to these memory cells for writing, thereby shortening the write time. It is common to plan.
  • a nonvolatile semiconductor memory having a trap layer voltages applied to the first impurity region 602 and the second impurity region 603 of the memory cell are switched so that 0 V is applied to the first impurity region 602 and the second impurity region By applying approximately 5 V to the region 603 and locally injecting electrons into the trap layer 605 in the vicinity of the second impurity region 603, two bits of data can be stored in one memory cell. Is possible.
  • the area of the memory cell array has increased with the increase in capacity of the nonvolatile semiconductor memory, and the length of the bit lines provided in the memory cell array has also increased accordingly. Therefore, at the time of writing, there is a problem in that the drain voltage varies depending on the position of the memory cell in the memory cell array due to the voltage drop due to the resistance of the bit line, and the writing speed varies.
  • the storage state of the first bit affects the writing speed of the second bit. Is known, and causes a variation in writing speed.
  • the bit lines of the plurality of nonvolatile memory cells are connected to M data lines (M is an integer of 2 or more) by a column address signal.
  • M is an integer of 2 or more
  • N switches N is an integer of 1 or more
  • a switch control circuit for controlling the N switches are provided for each data line
  • M ⁇ N switches are provided by the M switch control circuits.
  • the voltage level of the drain voltage applied to the bit lines of the plurality of memory cells or the application period of the drain voltage is changed for each memory cell.
  • the reliability of the memory cell is reduced by suppressing the variation in the writing speed between the memory cells when simultaneously writing a plurality of nonvolatile memory cells and reducing the variation in the threshold level after the writing. And an increase in writing time due to variations in writing speed can be suppressed.
  • FIG. 1 is a block diagram showing a first configuration example of a nonvolatile semiconductor memory according to the present invention.
  • FIG. It is a figure which shows the 1st structural example of the switch circuit and switch control circuit which concern on this invention. It is a figure explaining the switch control method in the 1st structural example of the switch circuit and switch control circuit which concern on this invention. It is a figure which shows the 2nd structural example of the switch circuit and switch control circuit which concern on this invention. It is a figure explaining the switch control method in the 2nd structural example of the switch circuit which concerns on this invention, and a switch control circuit. It is a figure which shows the 3rd structural example of the switch circuit and switch control circuit which concern on this invention.
  • FIG. 1 shows a configuration example of a nonvolatile semiconductor memory according to the present invention.
  • 100 is a memory cell array composed of a plurality of memory cells
  • 101 is a column decoder for connecting a plurality of bit lines and M data lines DIO1 to DIOm, which are smaller than the number of bit lines, by a column address signal
  • 102 is a bit A drain voltage generation circuit for supplying a drain voltage to a line.
  • a first terminal of each of the N switches SW1 to SWn is connected in common to each data line, and a drain voltage generation circuit 102 is connected to a second terminal of each of the N switches SW1 to SWn. Are connected in common to drain voltage supply lines VD.
  • a switch control circuit 103 that controls N switches SW1 to SWn is provided for each data line.
  • the M switch control circuits 103 control M ⁇ N switches to change the drain voltage level supplied to the M data lines DIO1 to DIOm or the supply period of the supplied drain voltage for each data line. .
  • the write speed of the memory cells connected to the M data lines DIO1 to DIOm can be changed for each memory cell, and variations in the write speed when simultaneously writing a plurality of memory cells can be suppressed.
  • FIG. 2 shows a first configuration example of a switch circuit and a switch control circuit that change the voltage level of the drain voltage supplied to the data line.
  • the first terminals of the two P-type transistors P1 and P2 are commonly connected to the data line DIO, and the second terminals of the P-type transistors P1 and P2 are connected to the drain voltage supply line. Commonly connected to VD.
  • the switch control circuit 201 receives a data input signal DIN, switch control input signals SWIN1 and SWIN2, and outputs switch control output signals SWOUT1 and SWOUT2.
  • the switch control output signals SWOUT1 and SWOUT2 are connected to the gate terminals of the P-type transistors P1 and P2 of the switch circuit 200, respectively.
  • FIG. 3 shows a relationship among the data input signal DIN, the switch control input signals SWIN1, SWIN2, and the switch control output signals SWOUT1, SWOUT2 in the switch control circuit 201.
  • “L” represents 0 V
  • “H” represents the same level as the drain voltage supply line VD.
  • SWOUT1 is “L”
  • the P-type transistor P1 of the switch circuit 200 is turned on
  • SWOUT2 is “L”
  • the P-type transistor P2 of the switch circuit 200 is turned on.
  • the transistor resistance between the data line DIO and the drain voltage supply line VD can be changed by changing the combination of the P-type transistors P1 and P2 of the switch circuit 200, and the voltage drop due to the transistor resistance can be changed.
  • the voltage level supplied to the data line DIO can be changed by the combination of turning on the P-type transistors P1 and P2 of the switch circuit 200.
  • FIG. 4 shows a second configuration example of the switch circuit and the switch control circuit for changing the voltage level of the drain voltage supplied to the data line.
  • the first terminals of the P-type transistor P1 and the N-type transistor N1 are commonly connected to the data line DIO, and the second terminals of the P-type transistor P1 and the N-type transistor N1 are drains. Commonly connected to the voltage supply line VD.
  • the switch control circuit 301 receives a data input signal DIN and a switch control input signal SWIN, and outputs switch control output signals SWOUT1 and SWOUT2.
  • the switch control output signals SWOUT1 and SWOUT2 are connected to the gate terminals of the P-type transistor P1 and the N-type transistor N1 of the switch circuit 300, respectively.
  • FIG. 5 shows the relationship among the data input signal DIN, the switch control input signal SWIN, and the switch control output signals SWOUT1, SWOUT2 in the switch control circuit 301.
  • “L” represents 0 V
  • “H” represents the same level as the drain voltage supply line VD.
  • SWOUT1 is “L”
  • the P-type transistor P1 is turned on
  • SWOUT2 is “H”
  • the N-type transistor N1 is turned on.
  • the P-type transistor P1 is turned on, the level of the drain voltage supply line VD is supplied as it is to the data line DIO.
  • the gate voltage here, the drain voltage supply line VD level
  • VD level the gate voltage supply line VD level
  • FIG. 6 shows a configuration example of a switch circuit and a switch control circuit that change the supply period of the drain voltage supplied to the data line.
  • the first terminal of the P-type transistor P1 is connected to the data line DIO, and the second terminal of the P-type transistor P1 is connected to the drain voltage supply line VD.
  • the switch control circuit 401 receives a data input signal DIN and a switch control input signal SWIN, and outputs a switch control output signal SWOUT.
  • the switch control output signal SWOUT is connected to the gate terminal of the P-type transistor P1 of the switch circuit 400.
  • the switch control circuit 401 includes a delay circuit 402 including a resistance element R and a capacitance element C with the ground potential as GND, and the “L” period of the switch control output signal SWOUT can be switched by the switch control input signal SWIN. .
  • FIG. 7 shows a relationship among the data input signal DIN, the switch control input signal SWIN, and the switch control output signal SWOUT in the switch control circuit 401.
  • “L” represents 0 V
  • “H” represents the same level as the drain voltage supply line VD.
  • the P-type transistor P1 is turned on while the switch control output signal SWOUT is “L”, and supplies the drain voltage to the data line DIO.
  • the supply period of the voltage supplied to the data line DIO can be changed by the switch control input signal SWIN.
  • FIG. 8 shows another configuration example of the nonvolatile semiconductor memory according to the present invention.
  • 500 is a memory cell array composed of a plurality of memory cells
  • 501 is a column decoder for connecting a plurality of bit lines and M data lines DIO1 to DIOm smaller than the number of the bit lines by a column address signal
  • 505 is a memory.
  • This is a readout circuit for reading out data from the cell array 500, and has M data lines DIO1 to DIOm as inputs, and is composed of a sense amplifier (not shown).
  • a drain voltage generation circuit 502 supplies a drain voltage to the bit line.
  • the memory cell array 500 includes memory cells having a trap layer shown in FIG. 9, and 2 bits of data can be stored in one memory cell.
  • a first terminal of each of the N switches SW1 to SWn is connected in common to each data line, and a drain voltage generation circuit 502 is connected to a second terminal of each of the N switches SW1 to SWn. Are connected in common to drain voltage supply lines VD.
  • a switch control circuit 503 for controlling the N switches SW1 to SWn is provided for each data line.
  • a state storage circuit 504 that stores the storage state (“0” or “1”) of the memory cell read by the read circuit 505 is provided.
  • the state storage circuit 504 outputs state output signals CB1 to CBm according to the storage state of the stored memory cells, and the state output signals CB1 to CBm are connected to the M switch control circuits 503.
  • the storage state of the second bit of the memory cell is read in advance by the read circuit 505 and the read result is stored in the state.
  • the state storage circuit 504 When writing the first bit of the memory cell, the state storage circuit 504 outputs the state output signals CB1 to CBm according to the stored storage state, and M data according to the state output signals CB1 to CBm.
  • the voltage level supplied to the lines DIO1 to DIOm or the supply period of the supplied voltage is changed for each data line.
  • the write speed of the first bit of the memory cell connected to the M data lines DIO1 to DIOm can be changed for each memory cell according to the storage state of the second bit of the memory cell. Thus, variation in writing speed when simultaneously writing a plurality of memory cells can be suppressed.
  • the threshold level state of the memory cell to be written is read in advance by the read circuit 505.
  • the read result is stored in the state storage circuit 504.
  • the state storage circuit 504 outputs state output signals CB1 to CBm according to the stored threshold level state, and M data lines DIO1 to DIOm according to the state output signals CB1 to CBm.
  • the supply voltage level or the supply period of the supplied voltage is changed for each data line.
  • the writing speed of the memory cells connected to the M data lines DIO1 to DIOm can be changed for each memory cell in accordance with the threshold level state of the memory cell to which writing is performed. Variations in writing speed when writing cells simultaneously can be suppressed.
  • the embodiment has been described in which the number of switches connected to one data line is two or one. However, in the present invention, it is possible to provide three or more switches.
  • the number of storage bits of one memory cell has been described as 2 bits. However, the voltage relationship between the first impurity region and the second impurity region of the memory cell is switched and written. In the case of a memory cell capable of performing the above, the present invention can be applied even with 3 bits or more.
  • the nonvolatile semiconductor memory according to the present invention can improve the memory cell reliability by suppressing the variation in the writing speed for each memory cell, and also suppress the increase in the writing time due to the variation in the writing speed. it can.
  • it is useful as a nonvolatile semiconductor memory having a trap layer and capable of storing a plurality of bits in one memory cell.
  • Switch control circuit 100 500 Memory cell array 101, 501 Column decoder 102, 502 Drain voltage generation circuit 103, 503 Switch control circuit 200, 300, 400 Switch circuit 201, 301, 401 Switch control circuit 402 Delay circuit 504 State storage circuit 505 Read circuit 600 Semiconductor Substrate 601 Channel region 602 First impurity region (drain) 603 Second impurity region (source) 604 Bottom insulating film 605 Trapping layer 606 Top insulating film 607 Gate electrode C Capacitance elements CB1 to CBm State output signal DIN Data input signals DIO, DIO1 to DIOm Data line GND Ground potential N1 N-type transistor P1, P2 P-type transistor R Resistance element SW1 to SWn Switch SWIN, SWIN1, SWIN2 Switch control input signal SWOUT, SWOUT1, SWOUT2 Switch control output signal VD Drain voltage supply line

Abstract

　メモリセルアレイ（１００）中の複数個の不揮発性メモリセルを同時に書き込む場合、当該複数個の不揮発性メモリセルのビット線はコラムアドレス信号によりＭ本（Ｍは２以上の整数）のデータ線（ＤＩＯ１～ＤＩＯｍ）に接続される。そして、１本のデータ線ごとにＮ個（Ｎは１以上の整数）のスイッチ（ＳＷ１～ＳＷｎ）と当該Ｎ個のスイッチを制御するスイッチ制御回路（１０３）とを設け、Ｍ個のスイッチ制御回路によりＭ×Ｎ個のスイッチを制御し、複数個のメモリセルのビット線に印加されるドレイン電圧の電圧レベル又はドレイン電圧の印加期間をメモリセルごとに変化させる。

Description

不揮発性半導体メモリ
　本発明は、不揮発性半導体メモリに関し、特に、同じ閾値レベルに複数個の不揮発性メモリセルを同時に書き込む時の書き込み速度のばらつきを抑制する技術に関するものである。
　一般に、フラッシュメモリなどの不揮発性半導体メモリは、ワード線に接続されたゲート電極と、ビット線に接続されたドレインと、ソース線に接続されたソースと、フローティングゲート又は電荷トラップ層とからなるメモリセルを有し、このメモリセルが複数個マトリックス状に配置されたメモリセルアレイを備える。
　例えばトラップ層を有する不揮発性半導体メモリでは、メモリセルのチャネル領域とゲート電極との間の絶縁膜（ＳｉＯ２）内に存在する離散化されたトラップ層（ＳｉＮ膜又はＳｉＮ膜／トップＳｉＯ２膜界面の遷移領域）に電荷（電子又はホール）注入により電荷がトラップされ、そのメモリセルの閾値レベルによってデータ“０”又は“１”を判定し、情報を記憶する。以下、電子注入を書き込みとして、書き込みの原理を説明する。
　図９において、６００はＰ型シリコンからなる半導体基板、６０１は半導体基板６００上に設けられたＰ型のチャネル領域、６０２はチャネル領域６０１の片側に半導体基板６００上に設けられたＮ型の半導体からなる第１の不純物領域（例えばドレイン）、６０３はチャネル領域６０１の他の片側に半導体基板６００上に設けられたＮ型の半導体からなる第２の不純物領域（例えばソース）、６０４は半導体基板６００上に設けられたシリコンの酸化膜からなるボトム絶縁膜、６０５はボトム絶縁膜６０４上に設けられたシリコンの窒酸化膜からなるトラップ層、６０６はトラップ層６０５上に設けられたシリコンの酸化膜からなるトップ絶縁膜、６０７はトップ絶縁膜６０６上に設けられたＮ型のポリシリコンからなるゲート電極である。
　書き込み時には、ゲート電極６０７に約９Ｖを、第１の不純物領域（ドレイン）６０２に約５Ｖを、第２の不純物領域（ソース）６０３に０Ｖを、半導体基板６００に０Ｖをそれぞれ印加する。これにより、第２の不純物領域６０３から第１の不純物領域６０２に向かう電子の一部が第１の不純物領域６０２の近傍の高電界によってホットとなり、第１の不純物領域６０２の近傍のトラップ層６０５に局所的に注入され、メモリセルの閾値レベルは高い状態となる。
　不揮発性半導体メモリの書き込み動作においては、バイト単位又はワード単位などの複数個のメモリセルを１つの単位として、これらのメモリセルに上記書き込み電圧を同時に印加して書き込むことにより、書き込み時間の短縮を図ることが一般的である。
　また、トラップ層を有する不揮発性半導体メモリでは、メモリセルの第１の不純物領域６０２と第２の不純物領域６０３とに印加する電圧を入れ替え、第１の不純物領域６０２に０Ｖを、第２の不純物領域６０３に約５Ｖをそれぞれ印加することで、第２の不純物領域６０３の近傍のトラップ層６０５にも局所的に電子を注入することで、１つのメモリセルに２ビットのデータを記憶することが可能である。
　しかしながら、近年、不揮発性半導体メモリの大容量化に伴ってメモリセルアレイの面積も大きくなり、それに伴ってメモリセルアレイ内に設けられたビット線の長さも長くなっている。そのため、書き込みの際、ビット線の抵抗による電圧降下により、メモリセルアレイ内のメモリセルの位置によってドレイン電圧が異なり、書き込み速度にばらつきが生じるという問題がある。
　加えて、トラップ層を有し１つのメモリセルに２ビットのデータを記憶することができる不揮発性半導体メモリにおいては、第１のビットの記憶状態が第２のビットの書き込み速度に影響を及ぼすことが知られており、書き込み速度のばらつきの要因となっている。
　これらの問題に対し、ある従来技術によれば、書き込みアドレスに応じて、書き込み時にメモリセルアレイ内のビット線に供給するビット線電圧のレベルを変化させて、書き込み速度のばらつきを抑制している（特許文献１参照）。
特開２００３－１０９３８９号公報
　しかしながら、上記従来技術では、複数個のメモリセルを同時に書き込む場合、書き込み条件（ドレイン電圧、ドレイン電圧の供給期間）は共通に設定される。そのため、同時に書き込む複数個のメモリセル間の書き込み速度のばらつきは抑制することができず、メモリセルの信頼性悪化を引き起こす。また、書き込み時間は書き込み速度の遅いメモリセルに依存するため、書き込み速度のばらつきにより書き込み時間を増加させてしまう。
　本発明によれば、複数個の不揮発性メモリセルを同時に書き込む場合、複数個の不揮発性メモリセルのビット線はコラムアドレス信号によりＭ本（Ｍは２以上の整数）のデータ線に接続される。しかも、１本のデータ線ごとにＮ個（Ｎは１以上の整数）のスイッチと当該Ｎ個のスイッチを制御するスイッチ制御回路とを設け、Ｍ個のスイッチ制御回路によりＭ×Ｎ個のスイッチを制御し、複数個のメモリセルのビット線に印加されるドレイン電圧の電圧レベル又はドレイン電圧の印加期間をメモリセルごとに変化させる。
　本発明の不揮発性半導体メモリにおいては、複数個の不揮発性メモリセルを同時に書き込む場合のメモリセル間の書き込み速度のばらつきを抑制し、書き込み後の閾値レベルのばらつきを少なくしてメモリセルの信頼性を向上させるとともに、書き込み速度のばらつきによる書き込み時間の増加を抑制できる。
本発明に係る不揮発性半導体メモリの第１の構成例を示すブロック図である。 本発明に係るスイッチ回路及びスイッチ制御回路の第１の構成例を示す図である。 本発明に係るスイッチ回路及びスイッチ制御回路の第１の構成例におけるスイッチ制御方法を説明する図である。 本発明に係るスイッチ回路及びスイッチ制御回路の第２の構成例を示す図である。 本発明に係るスイッチ回路及びスイッチ制御回路の第２の構成例におけるスイッチ制御方法を説明する図である。 本発明に係るスイッチ回路及びスイッチ制御回路の第３の構成例を示す図である。 本発明に係るスイッチ回路及びスイッチ制御回路の第３の構成例におけるスイッチ制御方法を説明する図である。 本発明に係る不揮発性半導体メモリの第２の構成例を示すブロック図である。 従来の不揮発性半導体メモリのメモリセル構造を示す断面図である。
　以下、図面を参照しながら、複数個の不揮発性メモリセルを同時に書き込むように構成された本発明の実施形態を説明する。
　図１は、本発明に係る不揮発性半導体メモリの構成例を示している。１００は複数個のメモリセルで構成されるメモリセルアレイ、１０１は複数のビット線と当該ビット線の本数より少ないＭ本のデータ線ＤＩＯ１～ＤＩＯｍとをコラムアドレス信号により接続するコラムデコーダ、１０２はビット線にドレイン電圧を供給するドレイン電圧生成回路である。
　１本のデータ線ごとに、Ｎ個のスイッチＳＷ１～ＳＷｎの各々の第１の端子が共通に接続され、当該Ｎ個のスイッチＳＷ１～ＳＷｎの各々の第２の端子にはドレイン電圧生成回路１０２の出力であるドレイン電圧供給線ＶＤが共通に接続される。また、１本のデータ線ごとにＮ個のスイッチＳＷ１～ＳＷｎを制御するスイッチ制御回路１０３が設けられる。
　Ｍ個のスイッチ制御回路１０３によりＭ×Ｎ個のスイッチを制御して、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに供給するドレイン電圧レベル、又は、供給するドレイン電圧の供給期間をデータ線ごとに変化させる。その結果、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに接続されるメモリセルの書き込み速度をメモリセルごとに変化させ、複数個のメモリセルを同時に書き込む際の書き込み速度のばらつきを抑制できる。
　図２は、データ線に供給するドレイン電圧の電圧レベルを変化させるスイッチ回路及びスイッチ制御回路の第１の構成例を示している。スイッチ回路２００は、２個のＰ型トランジスタＰ１，Ｐ２の各々の第１の端子がデータ線ＤＩＯに共通に接続され、当該Ｐ型トランジスタＰ１，Ｐ２の各々の第２の端子はドレイン電圧供給線ＶＤに共通に接続される。スイッチ制御回路２０１は、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮ１，ＳＷＩＮ２が入力され、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２が出力される。スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２は、スイッチ回路２００のＰ型トランジスタＰ１，Ｐ２のゲート端子にそれぞれ接続される。
　図３に、スイッチ制御回路２０１における、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮ１，ＳＷＩＮ２と、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２との関係を示す。図３中の“Ｌ”は０Ｖを、“Ｈ”はドレイン電圧供給線ＶＤと同じレベルをそれぞれ表す。ＳＷＯＵＴ１が“Ｌ”のとき、スイッチ回路２００のＰ型トランジスタＰ１がオンし、ＳＷＯＵＴ２が“Ｌ”のとき、スイッチ回路２００のＰ型トランジスタＰ２がオンする。スイッチ回路２００のＰ型トランジスタＰ１，Ｐ２のオンする組み合わせによって、データ線ＤＩＯとドレイン電圧供給線ＶＤとの間のトランジスタ抵抗を変化させ、トランジスタ抵抗による電圧降下量を変えることができる。このように、スイッチ回路２００のＰ型トランジスタＰ１，Ｐ２のオンする組み合わせによってデータ線ＤＩＯに供給する電圧レベルを変化させることができる。
　図４は、データ線に供給するドレイン電圧の電圧レベルを変化させるスイッチ回路及びスイッチ制御回路の第２の構成例を示している。スイッチ回路３００は、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１の各々の第１の端子がデータ線ＤＩＯに共通に接続され、当該Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１の各々の第２の端子はドレイン電圧供給線ＶＤに共通に接続される。スイッチ制御回路３０１は、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮが入力され、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２が出力される。スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２はスイッチ回路３００のＰ型トランジスタＰ１及びＮ型トランジスタＮ１のゲート端子にそれぞれ接続される。
　図５に、スイッチ制御回路３０１における、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮと、スイッチ制御出力信号ＳＷＯＵＴ１，ＳＷＯＵＴ２との関係を示す。図５中の“Ｌ”は０Ｖを、“Ｈ”はドレイン電圧供給線ＶＤと同じレベルをそれぞれ表す。ＳＷＯＵＴ１が“Ｌ”のとき、Ｐ型トランジスタＰ１がオンし、ＳＷＯＵＴ２が“Ｈ”のとき、Ｎ型トランジスタＮ１がオンする。Ｐ型トランジスタＰ１がオンした場合、データ線ＤＩＯにはドレイン電圧供給線ＶＤのレベルがそのまま供給され、一方、Ｎ型トランジスタＮ１がオンした場合、ゲート電圧（ここではドレイン電圧供給線ＶＤレベル）よりＮ型トランジスタＮ１の閾値電圧Ｖｔｎだけ低いレベルが供給される。このように、Ｐ型トランジスタＰ１とＮ型トランジスタＮ１とのうちいずれか一方を選択的にオンさせることで、データ線ＤＩＯに供給する電圧レベルを変化させることができる。
　図６は、データ線に供給するドレイン電圧の供給期間を変化させるスイッチ回路及びスイッチ制御回路の構成例を示している。スイッチ回路４００は、Ｐ型トランジスタＰ１の第１の端子がデータ線ＤＩＯに接続され、当該Ｐ型トランジスタＰ１の第２の端子はドレイン電圧供給線ＶＤに接続される。スイッチ制御回路４０１は、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮが入力され、スイッチ制御出力信号ＳＷＯＵＴが出力される。スイッチ制御出力信号ＳＷＯＵＴは、スイッチ回路４００のＰ型トランジスタＰ１のゲート端子に接続される。スイッチ制御回路４０１は、接地電位をＧＮＤとして抵抗素子Ｒと容量素子Ｃとで構成される遅延回路４０２を備え、スイッチ制御入力信号ＳＷＩＮによりスイッチ制御出力信号ＳＷＯＵＴの“Ｌ”期間を切り替えることができる。
　図７に、スイッチ制御回路４０１における、データ入力信号ＤＩＮ、スイッチ制御入力信号ＳＷＩＮと、スイッチ制御出力信号ＳＷＯＵＴとの関係を示す。図７中の“Ｌ”は０Ｖを、“Ｈ”はドレイン電圧供給線ＶＤと同じレベルをそれぞれ表す。スイッチ制御出力信号ＳＷＯＵＴが“Ｌ”の期間でＰ型トランジスタＰ１がオンし、データ線ＤＩＯにドレイン電圧を供給する。このように、スイッチ制御入力信号ＳＷＩＮにより、データ線ＤＩＯに供給する電圧の供給期間を変化させることができる。
　図８は、本発明に係る不揮発性半導体メモリの他の構成例を示している。５００は複数個のメモリセルで構成されるメモリセルアレイ、５０１は複数のビット線と当該ビット線の本数より少ないＭ本のデータ線ＤＩＯ１～ＤＩＯｍとをコラムアドレス信号により接続するコラムデコーダ、５０５はメモリセルアレイ５００からデータを読み出すための読み出し回路であり、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍを入力とし、図示していないが、センスアンプなどから構成されるものである。５０２はビット線にドレイン電圧を供給するドレイン電圧生成回路である。メモリセルアレイ５００は、図９で示すトラップ層を有するメモリセルで構成され、１つのメモリセルに２ビットのデータの記憶が可能である。
　１本のデータ線ごとに、Ｎ個のスイッチＳＷ１～ＳＷｎの各々の第１の端子が共通に接続され、当該Ｎ個のスイッチＳＷ１～ＳＷｎの各々の第２の端子にはドレイン電圧生成回路５０２の出力であるドレイン電圧供給線ＶＤが共通に接続される。また、１本のデータ線ごとにＮ個のスイッチＳＷ１～ＳＷｎを制御するスイッチ制御回路５０３が設けられる。
　また、読み出し回路５０５にて読み出されたメモリセルの記憶状態（“０”又は“１”）を格納する状態格納回路５０４を設ける。状態格納回路５０４は、格納したメモリセルの記憶状態に応じて状態出力信号ＣＢ１～ＣＢｍを出力し、当該状態出力信号ＣＢ１～ＣＢｍはＭ個のスイッチ制御回路５０３に接続される。
　Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに接続されるメモリセルの第１のビットの書き込みを行う前に、メモリセルの第２のビットの記憶状態を予め読み出し回路５０５により読み出し、その読み出し結果を状態格納回路５０４に格納する。メモリセルの第１のビットの書き込みを行う際、状態格納回路５０４は格納した記憶状態に応じて状態出力信号ＣＢ１～ＣＢｍを出力し、当該状態出力信号ＣＢ１～ＣＢｍに応じて、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに供給する電圧レベル、又は、供給する電圧の供給期間をデータ線ごとに変化させる。このように、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに接続されるメモリセルの第１のビットの書き込み速度を、メモリセルの第２のビットの記憶状態に応じてメモリセルごとに変化させることが可能となり、複数個のメモリセルを同時に書き込む際の書き込み速度のばらつきを抑制できる。
　また、図８に示す構成例の変形として、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに接続されるメモリセルの書き込みを行う前に、書き込みを行うメモリセルの閾値レベル状態を予め読み出し回路５０５により読み出し、その読み出し結果を状態格納回路５０４に格納する。メモリセルの書き込みを行う際、状態格納回路５０４は格納した閾値レベル状態に応じて状態出力信号ＣＢ１～ＣＢｍを出力し、当該状態出力信号ＣＢ１～ＣＢｍに応じて、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに供給する電圧レベル、又は、供給する電圧の供給期間をデータ線ごとに変化させる。このように、Ｍ本のデータ線ＤＩＯ１～ＤＩＯｍに接続されるメモリセルの書き込み速度を、書き込みを行うメモリセルの閾値レベル状態に応じてメモリセルごとに変化させることが可能となり、複数個のメモリセルを同時に書き込む際の書き込み速度のばらつきを抑制できる。
　以上、１本のデータ線に接続されるスイッチの個数を２個又は１個として実施形態を挙げたが、本発明ではスイッチを３個以上設けることも可能である。また、トラップ層を有する不揮発性半導体メモリとして、１つのメモリセルの記憶ビット数を２ビットとして説明したが、メモリセルの第１の不純物領域と第２の不純物領域との電圧関係を入れ替えて書き込みができるメモリセルの場合、３ビット以上でも本発明は適用できる。
　以上説明してきたとおり、本発明に係る不揮発性半導体メモリは、メモリセルごとの書き込み速度のばらつきを抑制することでメモリセル信頼性の向上が図れるとともに、書き込み速度のばらつきによる書き込み時間の増加も抑制できる。特に、トラップ層を有し、１つのメモリセルで複数ビットの記憶が可能な不揮発性半導体メモリとして有用である。
１００，５００　メモリセルアレイ
１０１，５０１　コラムデコーダ
１０２，５０２　ドレイン電圧生成回路
１０３，５０３　スイッチ制御回路
２００，３００，４００　スイッチ回路
２０１，３０１，４０１　スイッチ制御回路
４０２　遅延回路
５０４　状態格納回路
５０５　読み出し回路
６００　半導体基板
６０１　チャネル領域
６０２　第１の不純物領域（ドレイン）
６０３　第２の不純物領域（ソース）
６０４　ボトム絶縁膜
６０５　トラップ層
６０６　トップ絶縁膜
６０７　ゲート電極
Ｃ　容量素子
ＣＢ１～ＣＢｍ　状態出力信号
ＤＩＮ　データ入力信号
ＤＩＯ，ＤＩＯ１～ＤＩＯｍ　データ線
ＧＮＤ　接地電位
Ｎ１　Ｎ型トランジスタ
Ｐ１，Ｐ２　Ｐ型トランジスタ
Ｒ　抵抗素子
ＳＷ１～ＳＷｎ　スイッチ
ＳＷＩＮ，ＳＷＩＮ１，ＳＷＩＮ２　スイッチ制御入力信号
ＳＷＯＵＴ，ＳＷＯＵＴ１，ＳＷＯＵＴ２　スイッチ制御出力信号
ＶＤ　ドレイン電圧供給線

Claims (8)

  1. 　複数本のビット線を通して複数個の不揮発性メモリセルを同時に書き込むことが可能な不揮発性半導体メモリであって、
    　コラムアドレス信号に応じて前記複数本のビット線に接続される、前記ビット線の本数より少ないＭ本（Ｍは２以上の整数）のデータ線と、
    　前記複数個の不揮発性メモリセルの各々のドレイン電圧の源となる電圧を生成するドレイン電圧生成回路と、
    　前記ドレイン電圧生成回路の出力が接続されたドレイン電圧供給線と、
    　前記Ｍ本のデータ線と前記ドレイン電圧供給線との間に介在したＭ個のスイッチ回路及びＭ個のスイッチ制御回路とを備え、
    　前記Ｍ個のスイッチ回路の各々は、Ｎ個（Ｎは１以上の整数）のスイッチを有し、
    　前記Ｍ×Ｎ個のスイッチの各々は、前記Ｍ本のデータ線のうちの対応する１本のデータ線に共通に接続された第１の端子と、前記ドレイン電圧供給線に共通に接続された第２の端子とを有し、
    　前記Ｍ本のデータ線に対して前記Ｍ×Ｎ個のスイッチを介して前記ドレイン電圧供給線が接続され、前記Ｍ個のスイッチ制御回路で前記Ｍ×Ｎ個のスイッチを制御することを特徴とする不揮発性半導体メモリ。
  2. 　請求項１記載の不揮発性半導体メモリにおいて、
    　前記Ｍ個のスイッチ回路のいずれかを構成するＮ個のスイッチは、互いに並列接続された１導電型のトランジスタでそれぞれ構成され、
    　前記Ｍ本のデータ線のうち対応する１本のデータ線にドレイン電圧を供給すべき場合には、前記Ｎ個のトランジスタのうち少なくとも１個のトランジスタが、対応するスイッチ制御回路の制御によりオンすることを特徴とする不揮発性半導体メモリ。
  3. 　請求項１記載の不揮発性半導体メモリにおいて、
    　前記Ｍ個のスイッチ回路のいずれかを構成するＮ個のスイッチは、互いに並列接続されたＰ型及びＮ型トランジスタで構成され、
    　前記Ｍ本のデータ線のうち対応する１本のデータ線にドレイン電圧を供給すべき場合には、前記Ｐ型又はＮ型トランジスタのいずれか一方が、対応するスイッチ制御回路の制御によりオンすることを特徴とする不揮発性半導体メモリ。
  4. 　請求項１記載の不揮発性半導体メモリにおいて、
    　前記Ｍ個のスイッチ制御回路は、前記Ｍ本のデータ線のうち対応する１本のデータ線に接続された前記Ｎ個のスイッチがオンする組み合わせを、前記Ｍ本のデータ線の１本ごとに制御することが可能であることを特徴とする不揮発性半導体メモリ。
  5. 　請求項１記載の不揮発性半導体メモリにおいて、
    　前記Ｍ個のスイッチ制御回路は、前記Ｍ本のデータ線のうち対応する１本のデータ線に接続された前記Ｎ個のスイッチがオンする期間を、前記Ｍ本のデータ線の１本ごとに制御することが可能であることを特徴とする不揮発性半導体メモリ。
  6. 　請求項１記載の不揮発性半導体メモリにおいて、
    　前記Ｍ本のデータ線を入力とする読み出し回路と、
    　前記読み出し回路より出力されたＭ本の読み出し信号が入力される状態格納回路とを更に備え、
    　前記状態格納回路より出力されたＭ本の状態出力信号に応じて、前記Ｍ個のスイッチ回路が制御されることを特徴とする不揮発性半導体メモリ。
  7. 　請求項６記載の不揮発性半導体メモリにおいて、
    　前記複数個の不揮発性メモリセルの各々は、ソース・ドレイン電圧関係を反転させることで書き込み可能な複数ビットのデータを記憶可能であり、
    　一方向のソース・ドレイン電圧印加による第１のビットの書き込み時において、逆方向のソース・ドレイン電圧印加によって書き込みを行う第２のビットの記憶状態の読み出しを行い、読み出した記憶状態を前記状態格納回路に蓄え、
    　前記状態格納回路に蓄えられた記憶状態に応じて前記Ｍ個のスイッチ制御回路の制御方法が変更されることを特徴とする不揮発性半導体メモリ。
  8. 　請求項６記載の不揮発性半導体メモリにおいて、
    　前記複数個の不揮発性メモリセルの書き込み時に、書き込みを行うメモリセルの閾値レベル状態の読み出しを行い、読み出した閾値レベル状態を前記状態格納回路に蓄え、
    　前記状態格納回路に蓄えられた閾値レベル状態に応じて前記Ｍ個のスイッチ制御回路の制御方法が変更されることを特徴とする不揮発性半導体メモリ。
PCT/JP2009/004737 2009-02-06 2009-09-18 不揮発性半導体メモリ WO2010089815A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2009801558722A CN102301426A (zh) 2009-02-06 2009-09-18 非易失性半导体存储器
JP2010549275A JP5468023B2 (ja) 2009-02-06 2009-09-18 不揮発性半導体メモリ
US13/190,130 US8400835B2 (en) 2009-02-06 2011-07-25 Non-volatile semiconductor memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009026211 2009-02-06
JP2009-026211 2009-02-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/190,130 Continuation US8400835B2 (en) 2009-02-06 2011-07-25 Non-volatile semiconductor memory

Publications (1)

Publication Number Publication Date
WO2010089815A1 true WO2010089815A1 (ja) 2010-08-12

Family

ID=42541740

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/004737 WO2010089815A1 (ja) 2009-02-06 2009-09-18 不揮発性半導体メモリ

Country Status (4)

Country Link
US (1) US8400835B2 (ja)
JP (1) JP5468023B2 (ja)
CN (1) CN102301426A (ja)
WO (1) WO2010089815A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935261A (zh) * 2015-12-29 2017-07-07 北京兆易创新科技股份有限公司 一种存储单元的编程方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0562484A (ja) * 1991-09-06 1993-03-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH06150670A (ja) * 1992-02-06 1994-05-31 Hitachi Ltd 半導体記憶装置
WO2002097821A1 (fr) * 2001-05-25 2002-12-05 Fujitsu Limited Dispositif de stockage non volatile a semi-conducteur
JP2003346484A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004273096A (ja) * 2003-03-07 2004-09-30 Hynix Semiconductor Inc フラッシュメモリ用ドレインポンプ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766676B2 (ja) * 1987-07-29 1995-07-19 株式会社東芝 半導体記憶装置
US5798966A (en) * 1997-03-31 1998-08-25 Intel Corporation Flash memory VDS compensation techiques to reduce programming variability
JP2000163977A (ja) * 1998-11-20 2000-06-16 Sony Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP2003109389A (ja) 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
JP3889699B2 (ja) * 2002-11-29 2007-03-07 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP4667719B2 (ja) 2003-01-17 2011-04-13 スパンション エルエルシー 不揮発性多値半導体メモリ
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
JP2010176750A (ja) * 2009-01-29 2010-08-12 Oki Semiconductor Co Ltd 不揮発性半導体メモリ及びそのリーク不良検出方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0562484A (ja) * 1991-09-06 1993-03-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH06150670A (ja) * 1992-02-06 1994-05-31 Hitachi Ltd 半導体記憶装置
WO2002097821A1 (fr) * 2001-05-25 2002-12-05 Fujitsu Limited Dispositif de stockage non volatile a semi-conducteur
JP2003346484A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004273096A (ja) * 2003-03-07 2004-09-30 Hynix Semiconductor Inc フラッシュメモリ用ドレインポンプ

Also Published As

Publication number Publication date
JPWO2010089815A1 (ja) 2012-08-09
US8400835B2 (en) 2013-03-19
US20110280081A1 (en) 2011-11-17
JP5468023B2 (ja) 2014-04-09
CN102301426A (zh) 2011-12-28

Similar Documents

Publication Publication Date Title
US8687455B2 (en) Nonvolatile semiconductor memory
US9159738B2 (en) Semiconductor memory device
US20070242523A1 (en) Non-volatile memory and operating method thereof
US7355893B2 (en) Semiconductor memory device and method for writing to semiconductor memory device
JP5972700B2 (ja) メモリ装置
US8483004B2 (en) Semiconductor device with transistor storing data by change in level of threshold voltage
JP2008508662A (ja) フラッシュメモリユニット、およびフラッシュメモリ素子のプログラミング方法
JP5468023B2 (ja) 不揮発性半導体メモリ
JP4724564B2 (ja) 不揮発性半導体記憶装置
JP5627624B2 (ja) プログラマブルロジックデバイス
JP3850016B2 (ja) 不揮発性半導体記憶装置
JP2008262613A (ja) 不揮発性半導体記憶装置
JP5801049B2 (ja) 半導体記憶装置へのデータの書込み方法及び半導体記憶装置
TWI489465B (zh) 使用兩階段源極端偏壓進行反及閘快閃記憶體之低電壓程式化
US20220383919A1 (en) Semiconductor storage device
JP4594191B2 (ja) 半導体記憶装置及びこれを備えた電子機器
KR100682212B1 (ko) 불휘발성 강유전체 메모리 장치
JP2008217914A (ja) 不揮発性半導体記憶装置
JP2002222879A (ja) 不揮発性メモリアレイ
WO2014103241A1 (ja) 不揮発性半導体記憶装置
KR100636925B1 (ko) 불휘발성 강유전체 메모리 장치
US20030210570A1 (en) Non-volatile semiconductor memory device capable of high-speed data reading
JP2006004477A (ja) 不揮発性半導体記憶装置
JP2551358B2 (ja) フラッシュ型不揮発性半導体記憶装置
JP2007310999A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980155872.2

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09839593

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010549275

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09839593

Country of ref document: EP

Kind code of ref document: A1