CN102301426A - 非易失性半导体存储器 - Google Patents

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Abstract

本发明提供一种非易失性半导体存储器，在对存储器单元阵列(100)中的多个非易失性存储器单元同时写入时，该多个非易失性存储器单元的位线通过列地址信号连接于M根(M为2以上的整数)数据线(DIO1～DIOm)。并且，在每一根数据线设有N个(N为1以上的整数)开关(SW1～SWn)和控制该N个开关的开关控制电路(103)，由M个开关控制电路控制M×N个开关，按存储器单元改变施加于多个存储器单元的位线的漏极电压的电压电平或漏极电压的施加期间。

Description

非易失性半导体存储器
技术领域
本发明涉及非易失性半导体存储器，特别涉及抑制以相同阈值电平对多个非易失性存储器单元同时写入时的写入速度的偏差的技术。
背景技术
一般情况下，闪存等的非易失性半导体存储器具有由连接于字线的栅极电极、连接于位线的漏极、连接于源极线的源极、浮置栅极或电荷陷阱层构成的存储器单元，该存储器单元具备配置成多个矩阵状的存储器单元阵列。
例如，在具有陷阱层的非易失性半导体存储器中，在存储器单元的沟道区域与栅极电极之间的绝缘膜(SiO2)内存在的被离散化之后的陷阱层(SiN膜或SiN膜/顶部SiO2膜界面的迁移区域)中由于电荷(电子或空穴)注入而捕获电荷，基于其存储器单元的阈值电平来判定数据“0”或“1”，以存储信息。以下，以电子注入为写入说明写入的原理。
在图9中，600是由P型硅组成的半导体基板，601是设置在半导体基板600上的P型沟道区域，602是在沟道区域601的一侧由设置在半导体基板600上的N型半导体组成的第1杂质区域(例如，漏极)，603是在沟道区域601的另一侧由设置在半导体基板600上的N型半导体组成的第2杂质区域(例如，源极)，604是由设置在半导体基板600上的硅的氧化膜组成的底部绝缘膜，605是由设置在底部绝缘膜604上的硅的氮氧化膜组成的陷阱层、606是由设置在陷阱层605上的硅的氧化膜组成的顶部绝缘膜、607是由设置在顶部绝缘膜606上的N型多晶硅组成的栅极电极。
在写入时，对栅极电极607施加约9V电压，对第1杂质区域(漏极)602施加约5V电压，对第2杂质区域(源极)603施加0V电压，对半导体基板600施加0V电压。由此，从第2杂质区域603向第1杂质区域602的一部分电子由于第1杂质区域602附近的高电场而处于热状态，局部地注入到第1杂质区域602附近的陷阱层605，变为存储器单元的阈值电平较高的状态。
在非易失性半导体存储器的写入动作中，一般将字节单位或字单位等多个存储器单元作为一个单位，对这些存储器单元同时施加上述写入电压进行写入，由此实现写入时间的缩短。
此外，在具有陷阱层的非易失性半导体存储器中，通过改变施加于存储器单元的第1杂质区域602和第2杂质区域603的电压，对第1杂质区域602施加0V电压，对第2杂质区域603施加约5V电压，从而在第2杂质区域603附近的陷阱层605中也局部地注入电子，从而能够在一个存储器单元中存储2位的数据。
然而，近年来，随着非易失性半导体存储器的大容量化存储器单元阵列的面积也在变大，伴随于此设置在存储器单元阵列内的位线的长度也变长。因此，在写入时，由于因位线的电阻引起的电压下降，使得漏极电压因存储器单元阵列内的存储器单元的位置不同而不同，从而存在写入速度出现偏差的问题。
此外，在具有陷阱层、且能在一个存储器单元中存储2位数据的非易失性半导体存储器中，已知第1位的存储状态对第2位的写入速度带来影响，这成为了写入速度出现偏差的主要原因。
针对这些问题，根据某些现有技术，按照写入地址改变写入时提供给存储器单元阵列内的位线的位线电压电平，从而抑制写入速度的偏差(参照专利文献1)。
专利文献1：JP特开2003-109389号公报
然而，在上述现有技术中，在对多个存储器单元同时写入的情况下，写入条件(漏极电压、漏极电压的供给期间)被共同设定。因此，无法抑制同时写入的多个存储器单元之间的写入速度的偏差，将引起存储器单元的可靠性下降。此外，由于写入时间取决于写入速度慢的存储器单元，因此写入速度的偏差会使写入时间增加。
发明内容
根据本发明，在对多个非易失性存储器单元同时写入时，多个非易失性存储器单元的位线通过列地址信号连接于M根(M为2以上的整数)数据线。并且，在每一根数据线设有N个(N为1以上的整数)开关和控制该N个开关的开关控制电路，由M个开关控制电路控制M×N个开关，按存储器单元改变施加于多个存储器单元的位线的漏极电压的电压电平或漏极电压的施加期间。
在本发明的非易失性半导体存储器中，能够抑制对多个非易失性存储器单元同时写入时的存储器单元之间的写入速度的偏差，能够减少写入之后的阈值电平的偏差从而提高存储器单元的可靠性，并且能够抑制因写入速度的偏差引起的写入时间的增加。
附图说明
图1是表示本发明所涉及的非易失性半导体存储器的第1结构例的框图。
图2是表示本发明所涉及的开关电路和开关控制电路的第1结构例的图。
图3是说明本发明所涉及的开关电路和开关控制电路的第1结构例中的开关控制方法的图。
图4是表示本发明所涉及的开关电路和开关控制电路的第2结构例的图。
图5是说明本发明所涉及的开关电路和开关控制电路的第2结构例中的开关控制方法的图。
图6是表示本发明所涉及的开关电路和开关控制电路的第3结构例的图。
图7是说明本发明所涉及的开关电路和开关控制电路的第3结构例中的开关控制方法的图。
图8是表示本发明所涉及的非易失性半导体存储器的第2结构例的框图。
图9是表示现有的非易失性半导体存储器的存储器单元构造的剖面图。
符号说明：
100、500存储器单元阵列
101、501列译码器
102、502漏极电压生成电路
103、503开关控制电路
200、300、400开关电路
201、301、401开关控制电路
402延迟电路
504状态保存电路
505读出电路
600半导体基板
601沟道区域
602第1杂质区域(漏极)
603第2杂质区域(源极)
604底部绝缘层
605陷阱层
606顶部绝缘膜
607栅极电极
C电容元件
CB1～CBm状态输出信号
DIN数据输入信号
DIO、DIO1～DIOm数据线
GND接地电位
N1N型晶体管
P1、P2P型晶体管
R电阻元件
SW1～SWn开关
SWIN、SWIN1、SWIN2开关控制输入信号
SWOUT、SWOUT1、SWOUT2开关控制输出信号
VD漏极电压供给线
具体实施方式
以下，参照附图，说明按照对多个非易失性存储器单元同时写入的方式构成的本发明的实施方式。
图1表示本发明所涉及的非易失性半导体存储器的结构例。100是由多个存储器单元构成的存储器单元阵列，101是通过列地址信号连接多个位线和根数少于该位线的M根数据线DIO1～DIOm的列译码器，102是向位线提供漏极电压的漏极电压生成电路。
在每一根数据线共同连接N个开关SW1～SWn各自的第1端子，在该N个开关SW1～SWn的各自的第2端子共同连接漏极电压生成电路102的输出即漏极电压供给线VD。此外，在每一根数据线设有控制N个开关SW1～SWn的开关控制电路103。
由M个开关控制电路103控制M×N个开关，按照数据线改变提供给M根数据线DIO1～DIOm的漏极电压、或者供给漏极电压的供给期间。其结果，能够按存储器单元改变连接于M根数据线DIO1～DIOm的存储器单元的写入速度，能够抑制对多个存储器单元同时写入时的写入速度的偏差。
图2表示改变提供给数据线的漏极电压的电压电平的开关电路和开关控制电路的第1结构例。开关电路200中，2个P型晶体管P1、P2各自的第1端子共同连接于数据线DIO，该P型晶体管P1、P2各自的第2端子共同连接于漏极电压供给线VD。开关控制电路201输入数据输入信号DIN、开关控制输入信号SWIN1、SWIN2，输出开关控制输出信号SWOUT1、SWOUT2。开关控制输出信号SWOUT1、SWOUT2分别连接于开关电路200的P型晶体管P1、P2的栅极端子。
图3示出开关控制电路201中的数据输入信号DIN、开关控制输入信号SWIN1、SWIN2与开关控制输出信号SWOUT1、SWOUT2之间的关系。图3中的“L”表示0V，“H”表示与漏极电压供给线VD相同的电平。在SWOUT1为“L”时，开关电路200的P型晶体管P1导通，在SWOUT2为“L”时，开关电路200的P型晶体管P2导通。通过开关电路200的P型晶体管P1、P2导通的组合，来改变数据线DIO与漏极电压供给线VD之间的晶体管电阻，能够改变由晶体管电阻引起的电压下降量。这样，通过开关电路200的P型晶体管P1、P2导通的组合，能够改变提供给数据线DIO的电压电平。
图4表示改变提供给数据线的漏极电压的电压电平的开关电路和开关控制电路的第2结构例。开关电路300中，P型晶体管P1和N型晶体管N1各自的第1端子共同连接于数据线DIO，该P型晶体管P1和N型晶体管N1各自的第2端子共同连接于漏极电压供给线VD。开关控制电路301输入数据输入信号DIN、开关控制输入信号SWIN，输出开关控制输出信号SWOUT1、SWOUT2。开关控制输出信号SWOUT1、SWOUT2分别连接于开关电路300的P型晶体管P1和N型晶体管N1的栅极端子。
图5示出开关控制电路301中的数据输入信号DIN、开关控制输入信号SWIN与开关控制输出信号SWOUT1、SWOUT2之间的关系。图5中的“L”表示0V，“H”表示与漏极电压供给线VD相同的电平。在SWOUT1为“L”时，P型晶体管P1导通，在SWOUT2为“H”时，N型晶体管N1导通。在P型晶体管P1导通时，直接对数据线DIO提供漏极电压供给线VD的电平；另一方面，在N型晶体管N1导通时，提供比栅极电压(在此为漏极电压供给线VD电平)低N型晶体管N1的阈值电压Vtn的电平。这样，通过选择性地使P型晶体管P1和N型晶体管N1的其中之一导通，从而能够改变提供给数据线DIO的电压电平。
图6表示改变提供给数据线的漏极电压的供给期间的开关电路和开关控制电路的结构例。开关电路400中，P型晶体管P1的第1端子连接于数据线DIO，该P型晶体管P1的第2端子连接于漏极电压供给线VD。开关控制电路401输入数据输入信号DIN、开关控制输入信号SWIN，输出开关控制输出信号SWOUT。开关控制输出信号SWOUT连接于开关电路400的P型晶体管P1的栅极端子。开关控制电路401具备将接地电位设为GND的由电阻元件R和电容元件C构成的延迟电路402，由开关控制输入信号SWIN能够切换开关控制输出信号SWOUT的“L”期间。
图7示出开关控制电路401中的数据输入信号DIN、开关控制输入信号SWIN与开关控制输出信号SWOUT之间的关系。图7中的“L”表示0V，“H”表示与漏极电压供给线VD相同的电平。在开关控制输出信号SWOUT为“L”的期间，P型晶体管P1导通，对数据线DIO提供漏极电压。这样，能够由开关控制输入信号SWIN改变提供给数据线DIO的电压的供给期间。
图8表示本发明所涉及的非易失性半导体存储器的其他结构例。500是由多个存储器单元构成的存储器单元阵列，501是通过列地址信号连接多个位线和根数少于该位线的M根数据线DIO1～DIOm的列译码器，505是用于从存储器单元阵列500读出数据的读出电路，以M根数据线DIO1～DIOm为输入，尽管未图示但由读出放大器等构成。502是向位线提供漏极电压的漏极电压生成电路。存储器单元阵列500由具有图9所示的陷阱层的存储器单元构成，能在一个存储器单元中存储2位的数据。
在每一根数据线共同连接N个开关SW1～SWn各自的第1端子，在该N个开关SW1～SWn各自的第2端子共同连接漏极电压生成电路502的输出即漏极电压供给线VD。此外，在每一根数据线设有控制N个开关SW1～SWn的开关控制电路503。
此外，还设有状态保存电路504，用于保存由读出电路505读出的存储器单元的存储状态(“0”或“1”)。状态保存电路504根据所保存的存储器单元的存储状态输出状态输出信号CB1～CBm，该状态输出信号CB1～CBm连接于M个开关控制电路503。
在对连接于M根数据线DIO1～DIOm的存储器单元进行第1位的写入之前，由读出电路505预先读出存储器单元的第2位的存储状态，将其读出结果保存在状态保存电路504中。在对存储单元进行第1位的写入时，状态保存电路504根据所保存的存储状态输出状态输出信号CB1～CBm，根据该状态输出信号CB1～CBm按数据线改变提供给M根数据线DIO1～DIOm的电压电平、或者供给电压的供给期间。这样，能够根据存储器单元的第2位的存储状态按存储器单元改变连接于M根数据线DIO1～DIOm的存储器单元的第1位的写入速度，能够抑制对多个存储器单元同时写入时的写入速度的偏差。
此外，作为图8所示的结构例的变形，在对连接于M根数据线DIO1～DIOm的存储器单元进行写入之前，由读出电路505预先读出进行写入的存储器单元的阈值电平状态，将该读出结果保存在状态保存电路504中。在对存储器单元进行写入时，状态保存电路504根据所保存的阈值电平状态输出状态输出信号CB1～CBm，根据该状态输出信号CB1～CBm按数据线改变提供给M根数据线DIO1～DIOm的电压电平、或者供给电压的供给期间。这样，能够根据进行写入的存储器单元的阈值电平状态按存储器单元改变连接于M根数据线DIO1～DIOm的存储器单元的写入速度，能够抑制对多个存储器单元同时写入时的写入速度的偏差。
以上，列举出的实施方式中将连接于一根数据线的开关的个数设定为2个或1个，但在本发明中也可以设置3个以上的开关。此外，作为具有陷阱层的非易失性半导体存储器，将一个存储器单元的存储位数设为2位进行了说明，但是在改变存储器单元的第1杂质区域与第2杂质区域之间的电压关系从而能够写入的存储器单元的情况下，即便是3位以上也能够适用本发明。
如以上所说明，本发明所涉及的非易失性半导体存储器通过抑制每个存储器单元的写入速度的偏差，从而能够提高存储器单元的可靠性，并且还能够抑制因写入速度的偏差引起的写入时间的增加。特别是作为具有陷阱层的能够在一个存储器单元存储多位的非易失性半导体存储器是有用的。

Claims (8)

1.一种非易失性半导体存储器，能通过多根位线对多个非易失性存储器单元同时写入，该非易失性半导体存储器具有：
M根数据线，根据列地址信号连接于所述多根位线，其根数少于所述位线的根数，其中M为2以上的整数；
漏极电压生成电路，生成所述多个非易失性存储器单元各自的漏极电压源的电压；
漏极电压供给线，连接所述漏极电压生成电路的输出；和
M个开关电路及M个开关控制电路，介于所述M根数据线和所述漏极电压供给线之间，
所述M个开关电路各自具有N个开关，其中N为1以上的整数，
所述M×N个开关各自具有第1端子和第2端子，该第1端子共同连接于所述M根数据线之中的对应的1根数据线，该第2端子共同连接于所述漏极电压供给线，
所述漏极电压供给线经由所述M×N个开关连接于所述M根数据线，由所述M个开关控制电路控制所述M×N个开关。
2.根据权利要求1所述的非易失性半导体存储器，其中，
构成所述M个开关电路的任意一个开关电路的N个开关，分别由彼此并联连接的一导电型晶体管构成，
在向所述M根数据线之中的对应的1根数据线应供给漏极电压的情况下，所述N个晶体管之中至少1个晶体管通过所对应的开关控制电路的控制而导通。
3.根据权利要求1所述的非易失性半导体存储器，其中，
构成所述M个开关电路的任意一个开关电路的N个开关，由彼此并联连接的P型晶体管和N型晶体管构成，
在向所述M根数据线之中的对应的1根数据线应供给漏极电压的情况下，所述P型晶体管或所述N型晶体管的其中之一通过所对应的开关控制电路的控制而导通。
4.根据权利要求1所述的非易失性半导体存储器，其中，
所述M个开关控制电路能按所述M根数据线的每1根数据线控制与所述M根数据线之中的对应的1根数据线连接的所述N个开关导通的组合。
5.根据权利要求1所述的非易失性半导体存储器，其中，
所述M个开关控制电路能按所述M根数据线的每1根数据线控制与所述M根数据线之中的对应的1根数据线连接的所述N个开关导通的期间。
6.根据权利要求1所述的非易失性半导体存储器，其中，
所述非易失性半导体存储器还具备：
读出电路，将所述M根数据线作为输入；和
状态保存电路，输入由所述读出电路输出的M个读出信号，
根据由所述状态保存电路输出的M个状态输出信号，控制所述M个开关电路。
7.根据权利要求6所述的非易失性半导体存储器，其中，
所述多个非易失性存储器单元各自能够存储通过反转源极漏极电压关系从而能写入的多位数据，
在通过一个方向的源极漏极电压施加进行第1位的写入时，读出通过相反方向的源极漏极电压施加进行写入的第2位的存储状态，将所读出的存储状态保存在所述状态保存电路中，
根据所述状态保存电路中所保存的存储状态，变更所述M个开关控制电路的控制方法。
8.根据权利要求6所述的非易失性半导体存储器，其中，
在对所述多个非易失性存储器单元写入时，读出进行写入的存储器单元的阈值电平状态，将所读出的阈值电平状态保存在所述状态保存电路中，
根据所述状态保存电路中所保存的阈值电平状态，变更所述M个开关控制电路的控制方法。
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Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111228