JPS62206881A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
不揮発性半導体記憶装置及びその駆動方法Info
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- JPS62206881A JPS62206881A JP61049602A JP4960286A JPS62206881A JP S62206881 A JPS62206881 A JP S62206881A JP 61049602 A JP61049602 A JP 61049602A JP 4960286 A JP4960286 A JP 4960286A JP S62206881 A JPS62206881 A JP S62206881A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置及びその駆動方法に関
し、特にスタックド・ゲート型で不揮発性のトランジス
タと、ＭＯ３型トランジスタとを用いた不揮発性半導体
記憶装置及びその駆動方法・に関する。
し、特にスタックド・ゲート型で不揮発性のトランジス
タと、ＭＯ３型トランジスタとを用いた不揮発性半導体
記憶装置及びその駆動方法・に関する。
従来から不揮発性半導体記憶装置については各植機々な
ものが考案されてきた。しかし、その中で最も一般的な
ものは浮遊ゲート電極を有し電気的に書込、紫外線で消
去する型の半導体記憶装置（以下これをＥＰＲＯＭと称
す〉である。
ものが考案されてきた。しかし、その中で最も一般的な
ものは浮遊ゲート電極を有し電気的に書込、紫外線で消
去する型の半導体記憶装置（以下これをＥＰＲＯＭと称
す〉である。
次に、図面を参照して説明する。
第３図は従来のＥＰＲＯＭの一例の部分平面図、第４図
は第３図のＥＰＲＯＭの等価回路図である。
は第３図のＥＰＲＯＭの等価回路図である。
絶縁膜で囲まれ、外部接続がされていす、電荷を蓄積す
る浮遊ゲート電極１、浮遊ゲーＩ−電極１の電荷を制御
する制御ゲート電極２、コンタクト孔４、メモリトラン
ジスタ・ドレイン拡散層８、メモリＩ・ランジスタ・ソ
ース拡散層９からなっているう このＥＰＲＯＭは制御ゲート電極２が接続されてワード
線ＸＩ、Ｘ２．Ｘ３．Ｘ４を形成し、メモリトランジス
タ・ドレイン拡散層８同志が接続されてビット線Ｙ１．
Ｙ２を形成し、メモリトランジスタ・ソース拡散層９同
志が接続されて、例えば、接地電位等の低電圧ラインと
した構成である。
る浮遊ゲート電極１、浮遊ゲーＩ−電極１の電荷を制御
する制御ゲート電極２、コンタクト孔４、メモリトラン
ジスタ・ドレイン拡散層８、メモリＩ・ランジスタ・ソ
ース拡散層９からなっているう このＥＰＲＯＭは制御ゲート電極２が接続されてワード
線ＸＩ、Ｘ２．Ｘ３．Ｘ４を形成し、メモリトランジス
タ・ドレイン拡散層８同志が接続されてビット線Ｙ１．
Ｙ２を形成し、メモリトランジスタ・ソース拡散層９同
志が接続されて、例えば、接地電位等の低電圧ラインと
した構成である。
このＥＰＲＯＭの特長は第１に、−配列単位のメモリト
ランジスタが１個だけからなっていることであり、第２
にワード線がメモリトランジスタの制御ゲート電極その
ものになっていることである。
ランジスタが１個だけからなっていることであり、第２
にワード線がメモリトランジスタの制御ゲート電極その
ものになっていることである。
このため集積化に適した構成となっている。
しかし上述した従来のＥＰＲＯＭは、逆に、以下のよう
な問題点を有している。
な問題点を有している。
まず第１にプログラミング時の非選択メモリトランジス
タを流れる寄生リーク電流の存在である。
タを流れる寄生リーク電流の存在である。
選択されたメモリトランジスタをプログラムするときは
、ワード線、例えばＸｌ及びビット線、例えばＹｌに高
電圧を印加して大きなチャネル電流を流し、ホットエレ
クトロンを発生させる。このとき、他のワード線は低電
圧に固定される。
、ワード線、例えばＸｌ及びビット線、例えばＹｌに高
電圧を印加して大きなチャネル電流を流し、ホットエレ
クトロンを発生させる。このとき、他のワード線は低電
圧に固定される。
しかし、メモリトランジスタのドレイン電極にはビット
線から高電圧が印加されているので、浮遊ゲート電極の
電位は、ドレインと浮遊ゲート電極との間の容量結合の
ため上昇する。この電位がメモリトランジスタの閾値を
越えると、非選択メモリトランジスタに寄生リーク電流
が流れる。
線から高電圧が印加されているので、浮遊ゲート電極の
電位は、ドレインと浮遊ゲート電極との間の容量結合の
ため上昇する。この電位がメモリトランジスタの閾値を
越えると、非選択メモリトランジスタに寄生リーク電流
が流れる。
この寄生リーク電流はピッＩ・ラインを通じて流れるが
、この電流が原因でＥＰＲＯＭ内の選択されたメモリト
ランジスタのプログラミング特性が劣化することはよく
知られている。
、この電流が原因でＥＰＲＯＭ内の選択されたメモリト
ランジスタのプログラミング特性が劣化することはよく
知られている。
例えば、アイ・イー・ディー・エム・ダイジェスト・オ
ブ・テクノロジ・ペーパ（１，Ｅ、Ｄ、Ｍ、Ｄｉｇｅｓ
ｔ ｏｒｔｅｃｈｎｏｌｏｇｙ ｐａｐｅｒ） 、１
９８０年、第３８〜４１頁に記載されている。
ブ・テクノロジ・ペーパ（１，Ｅ、Ｄ、Ｍ、Ｄｉｇｅｓ
ｔ ｏｒｔｅｃｈｎｏｌｏｇｙ ｐａｐｅｒ） 、１
９８０年、第３８〜４１頁に記載されている。
この寄生リーク電流は、第３図及び第４図に示すような
従来のＥＰＲＯＭでは取除くことはできない。
従来のＥＰＲＯＭでは取除くことはできない。
第２に低電圧電源で駆動しにくいことである。
これを第５図に示すＮチャネル・メモリトランジスタ電
流電圧特性図を使って説明する。
流電圧特性図を使って説明する。
図中、ＩＯはドレイン電流、■Ｇは制御ゲート電圧を示
す０曲ｍ４１は浮遊ゲート電極に電荷が蓄積されていな
い状態（以下消去状態と称す）の電圧電流特性曲線、曲
線４２は電荷が蓄積された状態（以下書込状態と称す）
の電圧電流特性曲線である。
す０曲ｍ４１は浮遊ゲート電極に電荷が蓄積されていな
い状態（以下消去状態と称す）の電圧電流特性曲線、曲
線４２は電荷が蓄積された状態（以下書込状態と称す）
の電圧電流特性曲線である。
メモリトランジスタが書込状態の場合、閾値は上昇しワ
ード線駆動電圧よりも閾値が高くメモリ１〜ランジスタ
は非導通状態となり、ビット線には電流が流れない。逆
に、消去状態では閾値が低く、メモリトランジスタは導
通状態になりビット線に電流が流れる。高速の読出し動
作のためには、この導通状態の電流が大きい方が有利で
ある。
ード線駆動電圧よりも閾値が高くメモリ１〜ランジスタ
は非導通状態となり、ビット線には電流が流れない。逆
に、消去状態では閾値が低く、メモリトランジスタは導
通状態になりビット線に電流が流れる。高速の読出し動
作のためには、この導通状態の電流が大きい方が有利で
ある。
ところが、一般にメモリトランジスタのチャネル不純物
濃度は、良好なプログラミング特性を得るために濃度が
高くなっており、また二層電極構造のため実質的なゲー
ト膜厚も通常のＭＯＳＦＥＴより厚い、このためメモリ
トランジスタの閾値は比較的高い値になる。
濃度は、良好なプログラミング特性を得るために濃度が
高くなっており、また二層電極構造のため実質的なゲー
ト膜厚も通常のＭＯＳＦＥＴより厚い、このためメモリ
トランジスタの閾値は比較的高い値になる。
例えば、チャネル内不純物濃度が４×１０１６ｃｍ、浮
遊ゲート電極下のゲート酸化膜厚３００人、浮遊ゲート
電極上のゲート酸化膜厚４５０人でメモリトランジスタ
の閾値は２．３■である。このため、ワード線駆動電圧
は前記電圧以上高くなければ高速読出し動作は不可能に
なる。このため、低電源電圧によりワード線を直接駆動
し、良好な読出し動作を得ることは困難である。
遊ゲート電極下のゲート酸化膜厚３００人、浮遊ゲート
電極上のゲート酸化膜厚４５０人でメモリトランジスタ
の閾値は２．３■である。このため、ワード線駆動電圧
は前記電圧以上高くなければ高速読出し動作は不可能に
なる。このため、低電源電圧によりワード線を直接駆動
し、良好な読出し動作を得ることは困難である。
例えば、前出の閾値２．３■のメモリトランジスタに対
してワード線を電源電圧２．ＯＶで直接駆動して読出し
動作を行なうことは不可能である。このため、読出し時
にワード線電圧を電源電圧より高くする必要があり、チ
ャージポンプ回路等を用いる方法が不可決である。とこ
ろが、チャージポンプ回路による高速の電圧上昇は、そ
の充電供給能力と負荷の大きさから実現は不可能である
。このように、従来のＥＰＲＯＭは低電源電圧には不適
当である。
してワード線を電源電圧２．ＯＶで直接駆動して読出し
動作を行なうことは不可能である。このため、読出し時
にワード線電圧を電源電圧より高くする必要があり、チ
ャージポンプ回路等を用いる方法が不可決である。とこ
ろが、チャージポンプ回路による高速の電圧上昇は、そ
の充電供給能力と負荷の大きさから実現は不可能である
。このように、従来のＥＰＲＯＭは低電源電圧には不適
当である。
第１の発明の不揮発性半導体記憶装置は、一導電型の半
導体基板の所定の領域に設けられ、ソース領域、ドレイ
ン領域、浮遊ゲート及び制御ゲートを有する不揮発性の
メモリトランジスタと、該メモリトランジスタのソース
領域にドレイン領域が接続され同一拡散層を形成するよ
うに直列接続されたＭＯＳ型のセレクトトランジスタと
を一配列単位として行列状に配置して成るトランジスタ
群と、前記各列のセレクトトランジスタのゲートを接続
して形成されるワード線と、前記各行のメモリトランジ
スタの制御ゲートを接続して制御ゲート線とし、前記各
行のメモリＩ・ランジスタのドレイン領域を接続して形
成されるビット線とを含んで構成される。
導体基板の所定の領域に設けられ、ソース領域、ドレイ
ン領域、浮遊ゲート及び制御ゲートを有する不揮発性の
メモリトランジスタと、該メモリトランジスタのソース
領域にドレイン領域が接続され同一拡散層を形成するよ
うに直列接続されたＭＯＳ型のセレクトトランジスタと
を一配列単位として行列状に配置して成るトランジスタ
群と、前記各列のセレクトトランジスタのゲートを接続
して形成されるワード線と、前記各行のメモリトランジ
スタの制御ゲートを接続して制御ゲート線とし、前記各
行のメモリＩ・ランジスタのドレイン領域を接続して形
成されるビット線とを含んで構成される。
第２の発明の不揮発性半導体記憶装置の駆動方法は、一
導電型の半導体基板の所定の領域に設ｄられ、ソース領
域、ドレイン領域°、浮遊ゲート及び制御ゲートを有す
る不揮発性のメモリトランジスタと、該メモリトランジ
スタのソース領域にドレイン領域が接続され同一拡散層
を形成するように直列接続されたＭＯＳ型のセレクトト
ランジスタとを一配列単位として行列状に配置して成る
トランジスタ群と、前記各列のセレクトトランジスタの
ゲートを接続して形成されるワード線と、前記各行のメ
モリトランジスタの制御ゲートを接続して制御ゲート線
とし、前記各行のメモリトランジスタのドレイン領域を
接続して形成されるビット線として構成される不揮発性
半導体記憶装置の、書込時に前記制御ゲート線を全て高
電圧にし、アドレス信号に対応して選択された前記ワー
ド線と前記と・ソト線を高電圧にし、前記選択されたビ
ット線に接続しているメモリトランジスタのソースに接
続しているビット線を低電圧にし、前記２つのと・ソト
線以外のビット線を開放状態にし、読出時に前記制御ゲ
ート線の全てに所定の電圧を印加し、アドレス信号に対
応して選択された前記ワード線と前記ビット線に所定の
電圧を印加し、前記選択されたビット線に接続している
メモリトランジスタのソースに接続されていると・ット
線を低電圧にし、前記２つのビット線以外のビ・ソト線
を開放状態にし、前記ワード線以外のワード線を低電圧
にするものである。
導電型の半導体基板の所定の領域に設ｄられ、ソース領
域、ドレイン領域°、浮遊ゲート及び制御ゲートを有す
る不揮発性のメモリトランジスタと、該メモリトランジ
スタのソース領域にドレイン領域が接続され同一拡散層
を形成するように直列接続されたＭＯＳ型のセレクトト
ランジスタとを一配列単位として行列状に配置して成る
トランジスタ群と、前記各列のセレクトトランジスタの
ゲートを接続して形成されるワード線と、前記各行のメ
モリトランジスタの制御ゲートを接続して制御ゲート線
とし、前記各行のメモリトランジスタのドレイン領域を
接続して形成されるビット線として構成される不揮発性
半導体記憶装置の、書込時に前記制御ゲート線を全て高
電圧にし、アドレス信号に対応して選択された前記ワー
ド線と前記と・ソト線を高電圧にし、前記選択されたビ
ット線に接続しているメモリトランジスタのソースに接
続しているビット線を低電圧にし、前記２つのと・ソト
線以外のビット線を開放状態にし、読出時に前記制御ゲ
ート線の全てに所定の電圧を印加し、アドレス信号に対
応して選択された前記ワード線と前記ビット線に所定の
電圧を印加し、前記選択されたビット線に接続している
メモリトランジスタのソースに接続されていると・ット
線を低電圧にし、前記２つのビット線以外のビ・ソト線
を開放状態にし、前記ワード線以外のワード線を低電圧
にするものである。
〔実施例′１
次に、本発明の実施例について図面を参照して説明する
。
。
第１図＜ａ）〜（ｅ）は第１の発明の不揮発性半導体記
憶装置の一実施例の平面図、Ａ−Ａ′線断面図、Ｂ−Ｂ
’線断面図、ｃ−ｃ’線断面図、Ｄ−Ｄ′線断面図であ
る。
憶装置の一実施例の平面図、Ａ−Ａ′線断面図、Ｂ−Ｂ
’線断面図、ｃ−ｃ’線断面図、Ｄ−Ｄ′線断面図であ
る。
この実施例は、一導電型の半導体基板１００の所定の領
域に設けられたソース・ドレイン領域３０と、ソース・
ドレイン領域３０に挟まれたチャネル領域４０と、チャ
ネル領域４０を少なくとも覆い゛絶縁物で他の部分から
絶縁された浮遊ゲー１−１と、浮遊ゲート１を少くとも
覆っている制御ゲート２からなる不揮発性のメモリトラ
ンジスタと、該メモリ・ｌ・ランジスタに直列に接続さ
れたＭＯＳ型のセレクトトランジスタとを一配列単位と
して行列状に配列して成るトランジスタ群と、各列のセ
レクトトランジスタのゲートを接続して形成されるワー
ド線Ｘｌ〜×４と、各行のメモリトランジスタの制御ゲ
ートを接続して制御ゲー■〜線ＺＩ〜Ｚ３とし、各列の
メモリトランジスタのドレイン領域３０を接続して形成
されるビ・ソト線Ｙ、〜Ｙ４とから構成されている。
域に設けられたソース・ドレイン領域３０と、ソース・
ドレイン領域３０に挟まれたチャネル領域４０と、チャ
ネル領域４０を少なくとも覆い゛絶縁物で他の部分から
絶縁された浮遊ゲー１−１と、浮遊ゲート１を少くとも
覆っている制御ゲート２からなる不揮発性のメモリトラ
ンジスタと、該メモリ・ｌ・ランジスタに直列に接続さ
れたＭＯＳ型のセレクトトランジスタとを一配列単位と
して行列状に配列して成るトランジスタ群と、各列のセ
レクトトランジスタのゲートを接続して形成されるワー
ド線Ｘｌ〜×４と、各行のメモリトランジスタの制御ゲ
ートを接続して制御ゲー■〜線ＺＩ〜Ｚ３とし、各列の
メモリトランジスタのドレイン領域３０を接続して形成
されるビ・ソト線Ｙ、〜Ｙ４とから構成されている。
尚、フィールド酸化膜２００は、通常の半導体装置と同
様の絶縁膜である。
様の絶縁膜である。
第２図は第１図の不揮発性半導体記憶装置の等価回路図
である。
である。
ただし、第１図のワード線としてのＸ３及びＸ４は省略
している。
している。
第２図において、メモリＩ・ランジスタＱＭＩＩ〜Ｑ
ｐｓ ＋ ３、ＱＭ２１〜Ｑ ＋１１２３及びメモリ１
〜ランジスタＱＭＩＩ〜ＱＭＩＳ、ＱＭ２１〜Ｑ Ｍ２
Ｓに直列に接続されたセレノｌ−）ランジスタＱｓ＋＋
〜Ｑ ３１３、Ｑ！１２１〜ＱＳ２３は、１組で１つの
配列単位をなし行列状に配置されている。
ｐｓ ＋ ３、ＱＭ２１〜Ｑ ＋１１２３及びメモリ１
〜ランジスタＱＭＩＩ〜ＱＭＩＳ、ＱＭ２１〜Ｑ Ｍ２
Ｓに直列に接続されたセレノｌ−）ランジスタＱｓ＋＋
〜Ｑ ３１３、Ｑ！１２１〜ＱＳ２３は、１組で１つの
配列単位をなし行列状に配置されている。
このトランジスタ群に、各列のセレクトトランジスタＱ
ｓ＋＋〜Ｑｓ＋３、ＱＳ２１〜Ｑ ３２３のゲートを接
続して形成されるワード線ｘ１〜χ２と、各行のメモリ
トランジスタＱ Ｍ １１〜ＱＩＩＩＩＳ、Ｑｌ１２１
〜ＱＭ２３の制御ゲートを接続して制御ゲート線ＺＩ〜
Ｚ３と、各列のメモリ１〜ランジスタＱＭ口〜Ｑ Ｍ
＋ ３．０Ｍ２１〜ＱＩ１１２５のドレイン領域を接続
して形成されるビット線Ｙ、〜Ｙ４とが設けられる。
ｓ＋＋〜Ｑｓ＋３、ＱＳ２１〜Ｑ ３２３のゲートを接
続して形成されるワード線ｘ１〜χ２と、各行のメモリ
トランジスタＱ Ｍ １１〜ＱＩＩＩＩＳ、Ｑｌ１２１
〜ＱＭ２３の制御ゲートを接続して制御ゲート線ＺＩ〜
Ｚ３と、各列のメモリ１〜ランジスタＱＭ口〜Ｑ Ｍ
＋ ３．０Ｍ２１〜ＱＩ１１２５のドレイン領域を接続
して形成されるビット線Ｙ、〜Ｙ４とが設けられる。
、：ノＥ Ｐ ＲＯＭ（７）特長は、第１４．ｍ Ｅ
Ｐ ＲＯＭ内の一配列単位のメモリトランジスタがセレ
クトトランジスタと、メモリトランジスタの２トランジ
スタ構成になっており、それぞれのゲートが別信号で駆
動できるようになっていることである。
Ｐ ＲＯＭ内の一配列単位のメモリトランジスタがセレ
クトトランジスタと、メモリトランジスタの２トランジ
スタ構成になっており、それぞれのゲートが別信号で駆
動できるようになっていることである。
第２にメモリトランジスタのソースとセレクトトランジ
スタ ここにビット線が接続されていることである。
スタ ここにビット線が接続されていることである。
次に、第２の発明である不揮発性半導体記憶装置の駆動
方法について第２図及び第３図を参照して説明する。
方法について第２図及び第３図を参照して説明する。
プログラミング時の説明を例として、メモリトランジス
タＱ□１を選択して書込む場合について行なう。
タＱ□１を選択して書込む場合について行なう。
この場合、制御ゲート線Ｚ＋ 、Ｚ２ 、Ｚ３ワード線
Ｘｌ、ピッ！・線Ｙ２に高電圧を印加する．また、同時
にワード線Ｘ２、ビット線Ｙ１を例えば接地電位の低電
圧にしビット線Ｙ，，Ｙ４を開放状態にする。この結果
、全てのメモリトランジスタＱ鯖口〜ＱＭ＋ｓ、ＱＭ２
１〜ＱＭ２３ 、ワード線Ｘ１に接続されたセレクト
トランジスタＱｓ＋＋〜ＱＳ＋３のゲート電極が導通状
態になる。
Ｘｌ、ピッ！・線Ｙ２に高電圧を印加する．また、同時
にワード線Ｘ２、ビット線Ｙ１を例えば接地電位の低電
圧にしビット線Ｙ，，Ｙ４を開放状態にする。この結果
、全てのメモリトランジスタＱ鯖口〜ＱＭ＋ｓ、ＱＭ２
１〜ＱＭ２３ 、ワード線Ｘ１に接続されたセレクト
トランジスタＱｓ＋＋〜ＱＳ＋３のゲート電極が導通状
態になる。
セレクトトランジスタＱ８２１〜２３は、ワード線ｘ２
の低電圧により非導通状態になり、この結果メモリトラ
ンジスタＱＭ２１はビット線Ｙ２から切離され電荷の注
入は行なわれない。
の低電圧により非導通状態になり、この結果メモリトラ
ンジスタＱＭ２１はビット線Ｙ２から切離され電荷の注
入は行なわれない。
メモリＩ・ランジスタＱＭＩ□．ＱＭ２２はピッＩ・線
Ｙ２からソースに高電圧が印加されるが、ビット線Ｙ３
が開放状態であるので、チャネル電流は流れずホットエ
レクトロンは発生しない。メモリトランジスタＱ舖ｒｓ
、 ＱＭ２Ｓはどの線も開放状態であるので同様であ
る，メモリトランジスタＱ Ｍ ｌ ｓにおいては、ワ
ード線ＸＩ及び制御ゲー）・が高電位なのでビット線Ｙ
２からセレクトトランジスタＱｓ＋＋及びメモリトラン
ジスタＱＭＩ＋を通じてピッ）・線Ｙ１へ大きなチャネ
ル電流が流れ、この結果従来のＥＰＲＯＭと同様に書込
みが行なわれる。
Ｙ２からソースに高電圧が印加されるが、ビット線Ｙ３
が開放状態であるので、チャネル電流は流れずホットエ
レクトロンは発生しない。メモリトランジスタＱ舖ｒｓ
、 ＱＭ２Ｓはどの線も開放状態であるので同様であ
る，メモリトランジスタＱ Ｍ ｌ ｓにおいては、ワ
ード線ＸＩ及び制御ゲー）・が高電位なのでビット線Ｙ
２からセレクトトランジスタＱｓ＋＋及びメモリトラン
ジスタＱＭＩ＋を通じてピッ）・線Ｙ１へ大きなチャネ
ル電流が流れ、この結果従来のＥＰＲＯＭと同様に書込
みが行なわれる。
この構成、および駆動方法を前記従来例と比べて明白な
ことは、非選択でソース電位が低電圧のメモリ１〜ラン
ジスタが全てセレクトトランジスタによってビット線か
ら切離されていることである。
ことは、非選択でソース電位が低電圧のメモリ１〜ラン
ジスタが全てセレクトトランジスタによってビット線か
ら切離されていることである。
そのため、従来例で存在した寄生リーク電流は完全に遮
断される。
断される。
尚、池の駆動方法の例として、制御ゲーＩ・線２、．２
２，２．にデコード回路の出力を入力して、Ｚ２．Ｚ３
を低電圧に保つ例も考えられる。
２，２．にデコード回路の出力を入力して、Ｚ２．Ｚ３
を低電圧に保つ例も考えられる。
この場合、メモリトランジスタＱＭ＋２ ＋ ＱＭ１３
は非導通状態であるので書込みは起らない。ただし、制
御ゲート線２．．２２，２．をデコードする必要がある
ので、第１の例に比べてデコーダが必要となり制御回路
が増すことになる。
は非導通状態であるので書込みは起らない。ただし、制
御ゲート線２．．２２，２．をデコードする必要がある
ので、第１の例に比べてデコーダが必要となり制御回路
が増すことになる。
次に、読出し時について、特に本発明の一つの目的であ
る低電圧電源による駆動時の例を図面を参照して説明を
行なう。
る低電圧電源による駆動時の例を図面を参照して説明を
行なう。
読出しモードになった場合、制御ゲーｉ・線Ｚ１゜２２
．２Ｓには所定の電圧が印加される。この電圧は、例え
ば、チャージポンプ回路で低電源電圧を高くした電圧を
用いる。
．２Ｓには所定の電圧が印加される。この電圧は、例え
ば、チャージポンプ回路で低電源電圧を高くした電圧を
用いる。
次に、ワード線Ｘｌ、ビット線Ｙ２に所定の電圧が印加
され、また、ビット線Ｙｌ、ワード線Ｘ２が例えば接地
電位の低電位に、さらに、ピッ１〜線Ｙ：４ 、Ｙ４が
開放状態に保たれる。この結果メモリトランジスタＱＭ
２１はピッＩ・線Ｙ２から切離される。メモリトランジ
スタＱＭ＋２ ＋ ＱＭ２２には、各ソースにビット線
￥２から電荷が供給されるが、全てもう一方のビット線
Ｙ３が開放状態であるのでチャネル電流は流れない。メ
モリトランジスタＱＭ１１においては、もしメモリトラ
ンジスタＱ Ｍ Ｉ １が消去状態であれば、メモリト
ランジスタ消去時が導通状態になっており、ビット線Ｙ
２からセレク１− ）ランジスタＱ ｓ ＋ １及びメ
モリトランジスタＱＭＩ＋を通じてビットラインＹ！へ
チャネル電流が流れる。
され、また、ビット線Ｙｌ、ワード線Ｘ２が例えば接地
電位の低電位に、さらに、ピッ１〜線Ｙ：４ 、Ｙ４が
開放状態に保たれる。この結果メモリトランジスタＱＭ
２１はピッＩ・線Ｙ２から切離される。メモリトランジ
スタＱＭ＋２ ＋ ＱＭ２２には、各ソースにビット線
￥２から電荷が供給されるが、全てもう一方のビット線
Ｙ３が開放状態であるのでチャネル電流は流れない。メ
モリトランジスタＱＭ１１においては、もしメモリトラ
ンジスタＱ Ｍ Ｉ １が消去状態であれば、メモリト
ランジスタ消去時が導通状態になっており、ビット線Ｙ
２からセレク１− ）ランジスタＱ ｓ ＋ １及びメ
モリトランジスタＱＭＩ＋を通じてビットラインＹ！へ
チャネル電流が流れる。
メモリ・トランジスタＱＭ１１が書込状態で、その閾値
が制御ゲート線の電圧より高ければチャネル電流は流れ
ない。この選択されたピッ１−線Ｙを流れる電流を感知
し読出し動作を行なう。
が制御ゲート線の電圧より高ければチャネル電流は流れ
ない。この選択されたピッ１−線Ｙを流れる電流を感知
し読出し動作を行なう。
第６図は、この読出し時の各動作電圧と、その時の電流
との関係を示すＮチャネル・メモリトランジスタ電流電
圧特性図である。
との関係を示すＮチャネル・メモリトランジスタ電流電
圧特性図である。
図中、Ｔｔ、はドレイン電流、Ｖ、ｉはコントロールゲ
ート電圧を示す。曲線４２は書込時の、曲線４１は消去
時のメモリトランジスタ電流対電圧特性図である。
ート電圧を示す。曲線４２は書込時の、曲線４１は消去
時のメモリトランジスタ電流対電圧特性図である。
制御ゲート線から供給される制御ゲート電圧は、消去状
態メモリトランジスタ閾値と、書込状態メモリ１−ラン
ジスタ閾値の間に余裕をもって設定されている。この結
果、消去時のメモリトランジスタは大きなチャネル電流
を流せる。セレクトトランジスタ間値はワード線駆動電
圧より低く設定されている。セレクトトランジスタは通
常のＭＯＳトランジスタであるので、メモリトランジス
タに比べてコンダクタンスもよく、低いワード線駆動電
圧によっても十分なチャネル電流が流れる。この結果、
メモリトランジスタが消去状態でのビット線電流ＩＯ，
は大きい。これは、従来の方法を使いワード線駆動電圧
を低く設定したときのビット線電流１ ｏ２に比べては
るかに大きい。この効果により低電源電圧でも高速の読
み出し動作が得られる。
態メモリトランジスタ閾値と、書込状態メモリ１−ラン
ジスタ閾値の間に余裕をもって設定されている。この結
果、消去時のメモリトランジスタは大きなチャネル電流
を流せる。セレクトトランジスタ間値はワード線駆動電
圧より低く設定されている。セレクトトランジスタは通
常のＭＯＳトランジスタであるので、メモリトランジス
タに比べてコンダクタンスもよく、低いワード線駆動電
圧によっても十分なチャネル電流が流れる。この結果、
メモリトランジスタが消去状態でのビット線電流ＩＯ，
は大きい。これは、従来の方法を使いワード線駆動電圧
を低く設定したときのビット線電流１ ｏ２に比べては
るかに大きい。この効果により低電源電圧でも高速の読
み出し動作が得られる。
尚、本構成は別に低電圧電源による駆動に対してのみ効
用をもつ訳ではなく、通常の電圧電源に対しても効果が
ある。その例として、制御ゲート線電圧を電源電圧から
供給゛し、ワード線電圧を充電及び放電の面から最適値
に設定し、高速読出しに使用する例が考えられる。
用をもつ訳ではなく、通常の電圧電源に対しても効果が
ある。その例として、制御ゲート線電圧を電源電圧から
供給゛し、ワード線電圧を充電及び放電の面から最適値
に設定し、高速読出しに使用する例が考えられる。
具体的な設計例を挙ると、メモリトランジスタ消去時Ｅ
ｆ［２ｊ Ｖ、セレクトトランジスタ閾値０．７ｖのＥ
Ｆ ＲＯＭに対しチャージポンプ回路及び低電圧電源
回路を用い、制御ゲート電圧を６．ＯＶに設定し、ワー
ド線を電源電圧１．５Ｖで駆動した例が挙られる。また
、電源電圧５■を使用し、制御ゲート電圧を５Ｖに設定
し、セレクトトラ〉′ジスタ閾値とワードライン駆動電
圧のパラメータに最適設計を行なった場合、ワードライ
ン駆動電圧４．０■、セレクトトランジスタ閾値１．５
■であった。本方式は、このような最適駆動条件を容易
に実現できる。
ｆ［２ｊ Ｖ、セレクトトランジスタ閾値０．７ｖのＥ
Ｆ ＲＯＭに対しチャージポンプ回路及び低電圧電源
回路を用い、制御ゲート電圧を６．ＯＶに設定し、ワー
ド線を電源電圧１．５Ｖで駆動した例が挙られる。また
、電源電圧５■を使用し、制御ゲート電圧を５Ｖに設定
し、セレクトトラ〉′ジスタ閾値とワードライン駆動電
圧のパラメータに最適設計を行なった場合、ワードライ
ン駆動電圧４．０■、セレクトトランジスタ閾値１．５
■であった。本方式は、このような最適駆動条件を容易
に実現できる。
以上説明したように本発明の実施については、各信号の
電圧や、また装置の電源電圧等には様々な値が考えられ
る。それらの値は各トランジスタ特性、容量、抵抗値等
を考慮して適当に選ぶことができる。また、１ヘランジ
スタの製造方法、例えば、基板材料及び導電性ゲート絶
縁膜、チャネル不純物濃度、チャネル長、各部材料等は
どんなものでもよい。
電圧や、また装置の電源電圧等には様々な値が考えられ
る。それらの値は各トランジスタ特性、容量、抵抗値等
を考慮して適当に選ぶことができる。また、１ヘランジ
スタの製造方法、例えば、基板材料及び導電性ゲート絶
縁膜、チャネル不純物濃度、チャネル長、各部材料等は
どんなものでもよい。
以上説明したように本発明は、第１にＥＰＲＯＭ内の一
配列単位のメモリトランジスタをメモリトランジスタと
セレクトトランジスタの２トランジスタ構成にし、それ
ぞれ別信号で駆動できるようにすることにより書込時の
寄生リーク電流をなくすことができた。また、閾値の低
いセレクトトランジスタを用い、低電圧でワード線を駆
動し、かつメモリトランジスタのチャネル電流が十分得
られる制御ゲート電圧で制御ゲート線を駆動することに
より、低電源電圧での高速読出しが可能となった。また
、ワード線とセレクトトランジスタの閾値を自由に設定
することができ最適設計が可能となった。
配列単位のメモリトランジスタをメモリトランジスタと
セレクトトランジスタの２トランジスタ構成にし、それ
ぞれ別信号で駆動できるようにすることにより書込時の
寄生リーク電流をなくすことができた。また、閾値の低
いセレクトトランジスタを用い、低電圧でワード線を駆
動し、かつメモリトランジスタのチャネル電流が十分得
られる制御ゲート電圧で制御ゲート線を駆動することに
より、低電源電圧での高速読出しが可能となった。また
、ワード線とセレクトトランジスタの閾値を自由に設定
することができ最適設計が可能となった。
第２に、メモリトランジスタのソース電極とセレクｌ−
１−ランジスタのドレイン電極を同一の拡散層で共有し
、ここにピッ１−ラインを接続することにより、ＥＰＲ
ＯＭ内の一配列単位のトランジスタを２トランジスタ構
成にしたにもかかわらず、トランジスタ数の増大を防ぎ
、従来例とほぼ同一のトランジスタ数でＥＰＲＯＭを構
成できる効果がある。
１−ランジスタのドレイン電極を同一の拡散層で共有し
、ここにピッ１−ラインを接続することにより、ＥＰＲ
ＯＭ内の一配列単位のトランジスタを２トランジスタ構
成にしたにもかかわらず、トランジスタ数の増大を防ぎ
、従来例とほぼ同一のトランジスタ数でＥＰＲＯＭを構
成できる効果がある。
第１図（ａ）〜（ｅ）は第１の発明の不揮発性半導体記
憶装置の一実施例の平面図、Ａ −Ａ ′線断面図、Ｂ
−Ｂ′線断面図、（’ −（： ′線断面図、Ｄ−Ｄ’
線断面図、第２図は第１図の不揮発性半導体記憶装置の
等価回路図、第３図は従来の不揮発性半導体記憶装置の
部分平面図、第４図は第３図の不揮発性半導体記憶装置
の等価回路図、第５図の不揮発性半導体記憶装置のメモ
リトランジスタ読出し時駆動電圧対電流特性図である。 １・・・浮遊ゲート、２・・・制御ゲート、３・・・ビ
・ソト線、４・・・コンタクト孔、５・・・セレクトト
ラ〉′ジスタ・ゲート、８・・・メモリー・ランジスタ
・ドレイン拡散層、９・・・メモリトランジスタ・ソー
ス拡散層、２０・・・セレクトトランジスタ・チャネル
領域、３０・・・セレクトトランジスタ・ドレイン及び
メモリトランジスタ・ソース拡散層、４０・・・メモリ
ー・ランジスタ・チャネル領域、４１・・・メモリトラ
ンジスタ消去暗電流電圧特性、４２・・・メモリトラン
ジスタ書込時電流電圧特性、 Ｑ Ｍｌ １ 、Ｑ ＋
１１１２． Ｑ繭１３゜Ｑｗｚｘ＋Ｑｗ＊２ｒＱ鯛２３
・・・メモリトランジスタ、Ｑｓ目＋Ｑｓ＋２．Ｑｓ＋
ｓ、Ｑｓｚ＋、Ｑｓｚ２．Ｑｓ２．４＋＋＋セレク１−
１・’−ｙ ＞ジスタ、ｘ、、ｘ２．ｘ、、ｘ４・ ｒ
ｚ−ド線、Ｙｒ 、Ｙ２ 、Ｙ＊ 、Ｙ４・・・ピッＩ
・線、Ｚｌ。 Ｚ ２ ＊ Ｚ ３・・・制御ゲート線。 二ｉ ） 駈 ε′・ 第３図 第４図 第５図 第６図
憶装置の一実施例の平面図、Ａ −Ａ ′線断面図、Ｂ
−Ｂ′線断面図、（’ −（： ′線断面図、Ｄ−Ｄ’
線断面図、第２図は第１図の不揮発性半導体記憶装置の
等価回路図、第３図は従来の不揮発性半導体記憶装置の
部分平面図、第４図は第３図の不揮発性半導体記憶装置
の等価回路図、第５図の不揮発性半導体記憶装置のメモ
リトランジスタ読出し時駆動電圧対電流特性図である。 １・・・浮遊ゲート、２・・・制御ゲート、３・・・ビ
・ソト線、４・・・コンタクト孔、５・・・セレクトト
ラ〉′ジスタ・ゲート、８・・・メモリー・ランジスタ
・ドレイン拡散層、９・・・メモリトランジスタ・ソー
ス拡散層、２０・・・セレクトトランジスタ・チャネル
領域、３０・・・セレクトトランジスタ・ドレイン及び
メモリトランジスタ・ソース拡散層、４０・・・メモリ
ー・ランジスタ・チャネル領域、４１・・・メモリトラ
ンジスタ消去暗電流電圧特性、４２・・・メモリトラン
ジスタ書込時電流電圧特性、 Ｑ Ｍｌ １ 、Ｑ ＋
１１１２． Ｑ繭１３゜Ｑｗｚｘ＋Ｑｗ＊２ｒＱ鯛２３
・・・メモリトランジスタ、Ｑｓ目＋Ｑｓ＋２．Ｑｓ＋
ｓ、Ｑｓｚ＋、Ｑｓｚ２．Ｑｓ２．４＋＋＋セレク１−
１・’−ｙ ＞ジスタ、ｘ、、ｘ２．ｘ、、ｘ４・ ｒ
ｚ−ド線、Ｙｒ 、Ｙ２ 、Ｙ＊ 、Ｙ４・・・ピッＩ
・線、Ｚｌ。 Ｚ ２ ＊ Ｚ ３・・・制御ゲート線。 二ｉ ） 駈 ε′・ 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板の所定の領域に設けられ、ソ
ース領域、ドレイン領域、浮遊ゲート及び制御ゲートを
有する不揮発性のメモリトランジスタと、該メモリトラ
ンジスタのソース領域にドレイン領域が接続され同一拡
散層を形成するように直列接続されたＭＯＳ型のセレク
トトランジスタとを一配列単位として行列状に配置して
成るトランジスタ群と、前記各列のセレクトトランジス
タのゲートを接続して形成されるワード線と、前記各行
のメモリトランジスタの制御ゲートを接続して制御ゲー
ト線とし、前記各列のメモリトランジスタのドレイン領
域を接続して形成されるビット線とを含むことを特徴と
する不揮発性半導体記憶装置。 ２、一導電型の半導体基板の所定の領域に設けられ、ソ
ース領域、ドレイン領域、浮遊ゲート及び制御ゲートを
有する不揮発性のメモリトランジスタと、該メモリトラ
ンジスタのソース領域にドレイン領域が接続され同一拡
散層を形成するように直列接続されたＭＯＳ型のセレク
トトランジスタとを一配列単位として行列状に配置して
成るトランジスタ群と、前記各列のセレクトトランジス
タのゲートを接続して形成されるワード線と、前記各行
のメモリトランジスタの制御ゲートを接続して制御ゲー
ト線とし、前記各行のメモリトランジスタのドレイン領
域を接続して形成されるビット線として構成される不揮
発性半導体記憶装置の、書込時に前記制御ゲート線を全
て高電圧にし、アドレス信号に対応して選択された前記
ワード線と前記ビット線を高電圧にし、前記選択された
ビット線に接続しているメモリトランジスタのソースに
接続しているビット線を低電圧にし、前記２つのビット
線以外のビット線を開放状態にし、読出時に前記制御ゲ
ート線の全てに所定の電圧を印加し、アドレス信号に対
応して選択された前記のワード線と前記ビット線に所定
の電圧を印加し、前記選択されたビット線に接続してい
るメモリトランジスタのソースに接続されているビット
線を低電圧にし、前記２つのビット線以外のビット線を
開放状態にし、前記ワード線以外のワード線を低電圧に
することを特徴とする不揮発性半導体記憶装置の駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049602A JPS62206881A (ja) | 1986-03-07 | 1986-03-07 | 不揮発性半導体記憶装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049602A JPS62206881A (ja) | 1986-03-07 | 1986-03-07 | 不揮発性半導体記憶装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206881A true JPS62206881A (ja) | 1987-09-11 |
| JPH0581070B2 JPH0581070B2 (ja) | 1993-11-11 |
Family
ID=12835782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049602A Granted JPS62206881A (ja) | 1986-03-07 | 1986-03-07 | 不揮発性半導体記憶装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274587A (en) * | 1990-07-11 | 1993-12-28 | Nec Corporation | Non-volatile programmable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit |
| US5291440A (en) * | 1990-07-30 | 1994-03-01 | Nec Corporation | Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07276543A (ja) * | 1994-04-05 | 1995-10-24 | Tanaka Shikan Kk | 形紙管 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254663A (ja) * | 1984-05-30 | 1985-12-16 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-03-07 JP JP61049602A patent/JPS62206881A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254663A (ja) * | 1984-05-30 | 1985-12-16 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274587A (en) * | 1990-07-11 | 1993-12-28 | Nec Corporation | Non-volatile programmable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit |
| US5291440A (en) * | 1990-07-30 | 1994-03-01 | Nec Corporation | Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581070B2 (ja) | 1993-11-11 |
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