JP2010176750A - 不揮発性半導体メモリ及びそのリーク不良検出方法 - Google Patents
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Abstract
【課題】メモリセルのデータ値の如何にかかわらずメモリセルのリーク不良を検出することができるような構成の不揮発性半導体メモリ及びそのリーク不良検出方法を提供する。
【解決手段】
通常モード及びテストモードのいずれか1を選択し、当該通常モードのときには通常モード電圧を選択ワード線へ供給し且つ当該テストモードのときには当該通常モード電圧よりも低いテストモード電圧を選択ワード線へ供給する不揮発性半導体メモリ。
かかる不揮発性半導体メモリにおいて、テストモード選択をなすことによってそのリーク電流を検出する。
【選択図】図2
【解決手段】
通常モード及びテストモードのいずれか1を選択し、当該通常モードのときには通常モード電圧を選択ワード線へ供給し且つ当該テストモードのときには当該通常モード電圧よりも低いテストモード電圧を選択ワード線へ供給する不揮発性半導体メモリ。
かかる不揮発性半導体メモリにおいて、テストモード選択をなすことによってそのリーク電流を検出する。
【選択図】図2
Description
本発明は、複数のメモリセルからなる不揮発性半導体メモリ及びそのリーク不良の検出方法に関する。
例えば特許文献1に開示される如く、複数の行及び列からなるマトリクスの形状に配置された複数のメモリセルからなるFLASHメモリなどの不揮発性半導体メモリが知られている。かかるメモリにおいては、互いに交差する複数のワード線及びビット線の1つを選択することにより、複数のメモリセルの1つを選択することができる。ビット線に接続されているセンスアンプは、選択されたメモリセル(以下、選択メモリセルと称する)からビット線へ流れるセル電流と予め定めたリファレンス電流とを比較することにより、そのメモリセルのデータ値が”1”であるか”0”であるかを判定する。
図1(a)は選択メモリセルにおけるIV特性を表す図である。横軸は選択メモリセルのゲート電圧Vgを表し、縦軸は選択メモリセルのセル電流Idsを表す。選択メモリセルのデータ値が”1”のときのIV特性IV1、データ値”0”のときのIV特性IV0、ゲート電圧Vg1及びリファレンス電流Iref1が示されている。データ値が”1”のメモリセルの閾値は比較的低く、その選択時にビット線に流れるセル電流Ids1はリファレンス電流Iref1よりも大きいのでセンスアンプからはデータ値”1”が出力される。一方、データ値が”0”のメモリセルの閾値は比較的高く、その選択時にビット線に流れるセル電流Ids0はリファレンス電流Iref1よりも小さいのでセンスアンプからはデータ値”0”が出力される。
このように、センスアンプは、メモリセルに記憶されているデータ値をセル電流により判定するので、メモリセルに不良があった場合には誤判定の原因となる。従来、例えば短絡によってビット線に異常電流が流れるいわゆるリーク不良の検出は以下の如く行われていた。図1(b)は選択メモリセルにおける正常時及びリーク不良時のIV特性を表す図である。データ値が”1”のときの正常メモリセルのIV特性IV1及び不良メモリセルのIV特性IVL1、データ値が”0”のときの正常メモリセルのIV特性IV0及び不良メモリセルのIV特性IVL0、ゲート電圧Vg2及びリファレンス電流Iref0が示されている。
正常メモリセルであるか不良メモリセルであるかを判別するためには、リファレンス電流を正常メモリセルのセル電流と不良メモリセルのセル電流との中間に設定する必要がある。また、微小なリーク電流を検出できるようにするため、リファレンス電流を低く設定するのが望ましい。これらの条件を満たすために例えば図1(b)に示される如くリファレンス電流Iref0に設定する。
更にメモリセルのIV特性にはバラツキがあり、同データ値及び同ゲート電圧であってもメモリセル毎にセル電流が異なることを考慮すれば、ゲート電圧も低く設定すべきである。しかしながら、ワード線に供給されるゲート電圧は、メモリセルを動作させる関係上、ある値より低くすることができない。ゲート電圧の下限は例えば図1(b)に示される如くゲート電圧Vg2である。ゲート電圧Vg2は例えば約1Vである。
リファレンス電流Iref0が正常メモリセルのセル電流と不良メモリセルのセル電流との中間にあるときにメモリセルの正常/異常を判別できるところ、ゲート電圧Vg2の場合、データ値が”1”の正常メモリセルのセル電流Ids1及び不良メモリセルのセル電流IdsL1は共にリファレンス電流Iref0よりも高くなっているので、データ値が”1”の場合には、正常/異常の判別ができない。一方、データ値が”0”の正常メモリセルのセル電流Ids0はリファレンス電流Iref0よりも低く、不良メモリセルのセル電流IdsL0はリファレンス電流Iref0よりも高いので、リファレンス電流Iref0を基準としてメモリセルの正常/異常を判別できる。この場合、正常メモリセルのセル電流Ids0は0Aであり、不良メモリセルのセル電流IdsL0はリーク電流LKの値となっている。
上記した如くゲート電圧Vgの下限に制約がある場合にメモリセルの正常/異常を切り分けるためには、全てのメモリセルにデータ値”0”を書き込む処理が必要であった。このことが、不良メモリセルの検出手順を複雑にしていた。
本発明は上記した如き問題点に鑑みてなされたものであって、メモリセルのデータ値の如何にかかわらずメモリセルのリーク不良を検出することができるような構成の不揮発性半導体メモリ及びそのリーク不良の検出方法を提供することを目的とする。
本発明による不揮発性半導体メモリは、複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の1に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の1に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の1つを選択するロウデコーダと、前記複数のビット線の1つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリであって、モード選択指令に応じて通常モード信号及びテストモード信号のいずれか1を出力するモード選択部を含み、前記ロウデコーダは、前記通常モード信号に応じて通常モード電圧を当該選択した1のワード線へ供給し且つ前記テストモード信号に応じて前記通常モード電圧よりも低いテストモード電圧を前記1のワード線へ供給することを特徴とする。
本発明によるリーク不良検出方法は、複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の1に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の1に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の1つを選択するロウデコーダと、前記複数のビット線の1つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリのリーク不良検出方法であって、モード選択指令に応じて通常モード信号及びテストモード信号のいずれか1を出力するモード選択ステップと、前記通常モード信号に応じて通常モード電圧を当該選択した1のワード線へ供給し且つ前記テストモード信号に応じて前記ワード線電圧よりも低いテストモード電圧を前記1のワード線へ供給するワード線電圧供給ステップと、を含むことを特徴とする。
本発明による不揮発性半導体メモリによれば、メモリセルのデータ値の如何にかかわらず不良メモリセルを検出することができる。また、本発明によるリーク不良検出方法によれば、メモリセルのデータ値の如何にかかわらず不良メモリセルを検出することができる。
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
図2は本実施例による不揮発性半導体メモリ100を表すブロック図である。メモリセルアレイ1は、マトリクス状に配置されたメモリセルM11〜Mnm(n、mはそれぞれ2以上の整数)を含む。メモリセルM11〜Mnmの各々は、コントロールゲートとフローティングゲートを有する例えばMOS(Metal Oxide Semiconductor)トランジスタである。
メモリセルM11〜M1mの各々のコントロールゲートにはワード線W1が、メモリセルM21〜M2mの各々のコントロールゲートにはワード線W2が、・・・、メモリセルMn1〜Mnmの各々のコントロールゲートにはワード線Wnがそれぞれ接続されている。
メモリセルM11〜Mn1の各々のソースはビット線B1に、メモリセルM12〜Mn2の各々のソースはビット線B2に、・・・、メモリセルM1m〜Mnmの各々のソースはビット線Bmにそれぞれ接続されている。
メモリセルM11〜Mnmの各々のドレインはドレイン電圧生成部2に接続されている。
ドレイン電圧生成部2は、ドレイン電圧を生成しこれをメモリセルM11〜Mnmの各々のドレインへ供給する。
モード選択部3は、モード選択指令であるモード選択信号SMに応じて、予め設定された複数の動作モードのうちの1を選択し、当該選択した動作モードを表す動作モード信号DMを出力する。具体的には、モード選択信号SMが通常モードを表す場合には通常モード表す動作モード信号DMを出力し、モード選択信号SMがテストモードを表す場合にはテストモードを表す動作モード信号DMを出力する。モード選択信号SMは例えば不揮発性半導体メモリ100が搭載されているボード(図示せず)上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してモード選択部3へ供給される。
ワード線電圧生成部4は、ワード線W1〜Wnへ供給するためのワード線電圧を生成し、これをロウデコーダ5へ供給する。
ロウデコーダ5は、外部からのアドレス信号ADに基づいてワード線W1〜Wnのうちの1つを選択する。ワード線選択信号SW例えば不揮発性半導体メモリ100が搭載されているボード(図示せず)上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してロウデコーダ5へ供給される。
ロウデコーダ5は、モード選択部3からの通常モードを表すモード信号DMに応じてワード線電圧生成部4によって生成されたワード線電圧を通常モード電圧として当該選択したワード線に供給する。一方、ロウデコーダ5は、モード選択部3からのテストモードを表すモード信号DMに応じて当該ワード線電圧よりも低い電圧をテストモード電圧として当該選択したワード線に供給する。このとき、ロウデコーダ5は、ワード線電圧生成部4からのワード線電圧をレベルシフトしてテストモード電圧を得る。
メモリセルM11〜Mnmの各々に保持されているデータ値が”0”であるか”1”であるかにかかわらずリーク不良を検出できるようにするために、テストモード電圧はメモリセルM11〜Mnmのデータ値が”1”のときの閾値よりも低く設定するのが望ましい。また、メモリセルM11〜MnmのIV特性にはバラツキがあることを考慮すれば、ゲート電圧を可能な限り低く設定するのが望ましい。つまり、テストモード電圧をほぼ0V、好ましくは0Vつまり接地電圧とするのが望ましい。通常、接地電圧は、不揮発性半導体メモリ100が搭載された基板の電位(GND電位)に等しい。
カラムスイッチ6は、ビット線B1〜Bmのうちの1つを選択するためのスイッチである。カラムスイッチ6は、スイッチS1〜Smからなり、スイッチS1はビット線B1を、スイッチS2はビット線B2を、・・・、スイッチSmはビット線Bmをそれぞれ選択するスイッチである。スイッチS1〜Smの各々は例えばトランジスタである。
カラムデコーダ7は、外部からのアドレス信号ADに基づいてスイッチ選択線8を介してスイッチS1〜Smのうちの1つを選択する。スイッチS1〜Smの各々がトランジスタである場合、カラムデコーダ7はスイッチ選択線8を介してトランジスタのうちの1のゲートに例えば1Vの選択電圧を供給することにより、スイッチS1〜Smのうちの1つを選択する。カラムデコーダ7によって選択されたビット線からはセル電流Idsがセンスアンプ10に供給される。
ロウデコーダ5によるワード線W1〜Wnの1の選択及びカラムデコーダ7によるビット線B1〜Bmの1の選択により、メモリセルM11〜Mnmのうちの1つを選択できる。例えば、ロウデコーダ5によってワード線W1が選択され且つカラムデコーダ7によってビット線B1が選択された場合、メモリセルM11が選択される。
メモリセルM11へのデータ値”0”の書き込みは、MOSトランジスタであるメモリセルM11のコントロールゲートにワード線W1により電圧を印加してフローティングゲートへ電子を注入することによりなされる。一方、メモリセルM11へのデータ値”1”の書き込みは、ドレイン電圧生成部2によりメモリセルM11のドレイン−ソース間に電圧を印加してフローティングゲートから電子を抜き出すことによりなされる。これらの書き込まれたデータ値は、メモリセルM11のフローティングゲート内の電子の有無という形で保持される。この書き込み処理についてはメモリセルM12〜Mnmの各々についても同様である。
メモリセルM11〜Mnmの各々の初期データ値は”1”である。初期データ値”1”であるメモリセルの閾値は低い状態であり、選択された時には対応するビット線(B1〜Bmのうちの1)へセル電流Idsを供給する。一方、書き込みがなされデータ値が”0”であるメモリセルの閾値は高い状態であり、選択時には、データ値が”1”であるメモリセルが供給するセル電流Idsよりも低いセル電流Idsを、対応するビット線(B1〜Bmのうちの1)へ供給する。
リファレンス電流生成部9は、リファレンス電流Irefを生成しこれをセンスアンプ10へ供給する回路である。リファレンス電流Irefの値は、予め設定することができる。リファレンス電流Irefの値は、メモリセルM11〜Mnmからのリーク電流の有無を判別することができるように、例えば予想されるリーク電流値の半分程度の値に設定する。
センスアンプ10は、カラムスイッチ6からのセル電流Idsと、リファレンス電流生成部9からのリファレンス電流Irefとを比較し、セル電流Idsがリファレンス電流Irefより大きければ論理値”1”を表す信号を出力バッファ11へ与え、セル電流Idsがリファレンス電流Irefより小さければ論理値”0”を表す信号を出力バッファ11へ与える。
出力バッファ11は、センスアンプ10からの論理値”1”を表す信号に応じて”1”のデータ信号DTを出力し、論理値”0”を表す信号に応じて”0”のデータ信号DTを出力する。
図3はモード選択部3の一例を表すブロック図である。モード選択部3は、高電圧検出回路31と、制御回路32と、入力バッファ33と、コマンドラッチ34と、コマンドデコーダ35と、からなる。
高電圧検出回路31は、モード選択信号SMの電圧レベルに基づいて、モード選択信号SMが表すモードを判別し、その判別結果を判定信号SJとして制御回路32へ通知する。高電圧検出回路31は、例えば電圧レベルが3V未満であれば通常モードを表し、電圧レベルが3V以上であればテストモードを表していると判別する。つまり、リーク不良検出を行いたいときに電圧レベルが3V以上のモード選択信号SMをモード選択部3に与えれば良い。
制御回路32は、高電圧検出回路31からの判定信号SJが表すモードに応じて入力バッファ33、コマンドラッチ34及びコマンドデコーダ35を制御する。制御回路32は、通常モードを表す判定信号SJに応じて、コマンドデコーダ35をして通常モードを表すモード信号DMをロウデコーダ5へ供給せしめる。一方、制御回路32は、テストモードを表す判定信号SJに応じて、コマンドデコーダ35をしてテストモードを表すモード信号DMをロウデコーダ5へ供給せしめる。
また、制御回路32へ外部からイネーブル制御信号ENを供給する事によっても通常/テストモードの選択を制御できる。この場合、入力バッファ33にテストモードを選択する旨のコマンドCMを外部から入力する。コマンドCMの入力はテストモード選択を意味する例えば”01011001”などのバイナリ値を表す電気信号入力により行う。
コマンドラッチ34は、入力バッファ33からのコマンドCMを保持する。すなわち、コマンドラッチ34は、高電圧検出回路31からの判定信号SJがテストモードを表している間、テストモード選択のコマンドCMを保持する。コマンドデコーダ35は、コマンドラッチ34により保持されているコマンドCMをデコードしてテストモードを表すモード信号DMをロウデコーダ5へ供給する。
モード選択信号SM、イネーブル制御信号EN及びコマンドCMは、例えば不揮発性半導体メモリ100が搭載されているボード(図示せず)上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してモード選択部3へ供給される。つまり、リーク電流検査時に検査者が例えばパルス発生器その他の信号発生装置(図示せず)を用いてモード選択部3へ供給される。
図4はロウデコーダ5の一例を表すブロック図である。ロウデコーダ5は、デコード部51と、レベルシフタ52−1〜nと、ドライバ53−1〜nと、からなる。レベルシフタ52−1及びドライバ53−1はワード線W1に対応し、レベルシフタ52−2及びドライバ53−2はワード線W2に対応し、・・・、ベルシフタ52−n及びドライバ53−nはワード線Wnに対応している。
デコード部51は、モード選択部3からのモード信号DMに応じて、外部からのアドレス信号ADが表すワード線(W1〜Wnのうちの1つ)に対応するレベルシフタ(52−1〜nのうちの1つ)を選択する。以下、当該選択したレベルシフタを選択レベルシフタと称する。アドレス信号ADは例えばマイクロプロセッサ(図示せず)等の制御回路からの信号でも良いし、不揮発性半導体メモリ100が搭載されているボード(図示せず)上に設けられた電極パッドへ電気信号として入力された信号でも良い。
デコード部51は、モード信号DMがテストモードを表すと判別した場合、選択レベルシフタへ、ワード線電圧生成部4からのワード線電圧VWをレベルシフトしてテストモード電圧を生成すべき旨の指示を含む選択信号SLを与える。一方、デコード部51は、モード信号DMが通常モードを表すと判別した場合、選択レベルシフタへ、ワード線電圧をレベルシフトしない旨の指示を含む選択信号SLを与える。
レベルシフタ52−1は、デコード部51からの選択信号SLに含まれるテストモード電圧を生成すべき旨の指示に応じてワード線電圧VWをレベルシフトしてテストモード電圧を生成する。一方、レベルシフタ52−1は、デコード部51からの選択信号SLに含まれるワード線電圧をレベルシフトしない旨の指示に応じてワード線電圧VWのままとする。また、レベルシフタ52−1は、選択信号SLが供給されていないときはワード線電圧VWをレベルシフトして0Vの電圧を生成する。レベルシフタ52−2〜52−nもレベルシフタ52−1と同様に動作する。
ドライバ53−1は、レベルシフタ52−1によってレベルシフトされたテストモード電圧若しくは0Vの電圧又はレベルシフトされないワード線電圧をワード線W1へ供給する。ドライバ53−2〜53−nもドライバ53−1と同様に動作する。
図5は不揮発性半導体メモリ100におけるリーク不良検出のためのテストモード動作のタイミングチャートである。テストモード動作は、テストモードエントリー処理(T1〜T5まで)と、実際のテストモード処理(T5以降)とに大別される。
先ず、テストモードの選択を表す高電圧レベル(例えば3V以上)のモード選択信号SMをモード選択部3へ与える(時刻T1)。次に、テストモード選択のためのコマンドCMをモード選択部3へ入力するとともに(時刻T2)、イネーブル信号ENをローレベルとし(時刻T3)、コマンドCMをモード選択部3内でラッチする。ラッチ後、イネーブル信号ENをハイレベルとして(時刻T4)、モード選択部3からテストモードを表す動作モード信号DM(ハイレベルの信号)を出力し(時刻T5)、ロウデコーダ5に与える。以上の処理により、テストモードエントリー処理が完了する。
続くテストモード処理では、リーク不良検出の検査者がメモリセルM11〜Mnmのうちの1つに対応するアドレスを表すアドレス信号ADをロウデコーダ5へ与える。検査者はアドレス信号ADが表すアドレスを順次切り替えてメモリセルM11〜Mnmの全てを検査する(時刻T6,T7,T8、・・・。)。
ロウデコーダ5は、アドレス信号ADが表すアドレスに対応するワード線(W1〜Wnのうちの1つ)へ、ワード線電圧生成部4からのワード線電圧VWをレベルシフトして得られたテストモード電圧を供給する。テストモード電圧は、メモリセルM11〜Mnmの各々に保持されているデータ値が”0”であるか”1”であるかにかかわらずリーク不良を検出できるようにするために、メモリセルM11〜Mnmのデータ値が”1”のときの閾値よりも低く設定するのが望ましい。また、メモリセルM11〜MnmのIV特性にはバラツキがあることを考慮すれば、ゲート電圧を可能な限り低く設定するのが望ましい。つまり、テストモード電圧をほぼ0Vとするのが望ましい。
アドレス信号ADはカラムデコーダ7にも供給されており、カラムデコーダ7は、アドレス信号ADが表すアドレスに対応するビット線(B1〜Bmのうちの1つ)を選択する。
ロウデコーダ5及びカラムデコーダ7によって選択されたメモリセル(M11〜Mnmのうちの1つ)のセル電流Idsが対応する選択ビット線を介してセンスアンプ10へ供給される。センスアンプ10は、セル電流Idsと、リファレンス電流生成部9からのリファレンス電圧Irefとを比較する。センスアンプ10は、セル電流Idsがリファレンス電圧Irefよりも大きい場合には”1”(ハイレベル)のデータ信号DTを出力し、セル電流Idsがリファレンス電圧Irefよりも小さい場合には”0”(ローレベル)のデータ信号DTを出力する(DT1、DT2、DT3、・・・。)。
図6は選択メモリセルにおける正常時及びリーク不良時のIV特性を表す図である。横軸は選択メモリセルのゲート電圧Vgを表し、縦軸は選択メモリセルのセル電流Idsを表す。データ値が”1”のときの正常メモリセルのIV特性IV1及び不良メモリセルのIV特性IVL1、データ値が”0”のときの正常メモリセルのIV特性IV0及び不良メモリセルのIV特性IVL0、リファレンス電流Iref0、ゲート電圧Vg0及びメモリセル閾値電圧Vgthが示されている。
リファレンス電流Iref0の設定値に制限は無く、メモリセルM11〜Mnmの性能に応じて、例えば予想されるリーク電流の半分の電流値に設定する。ゲート電圧Vg0は、ワード線を介して選択メモリセルのゲートに供給される電圧である。ここで、ゲート電圧Vg0は0Vである。メモリセル閾値電圧Vgthは、選択メモリセルが保持するデータ値が”1”のときのメモリセルの閾値電圧である。ここで、メモリセル閾値電圧Vgthは例えば0.5Vである。
同図に示される如く、ゲート電圧Vgがメモリセル閾値電圧Vgthよりも低い場合における不良メモリセルのセル電流Idsの値は、データ値が”0”又は”1”のいずれの場合であっても、リーク電流LKの値に等しい。また、ゲート電圧Vgがメモリセル閾値電圧Vgthよりも低い場合における正常メモリセルのセル電流Idsの値は、データ値が”0”又は”1”のいずれの場合であっても、ほぼ0Vである。
ロウデコーダ5は、選択ワード線へ0Vのゲート電圧Vg0を供給するので、データ値が”0”又は”1”のいずれの場合においても、正常メモリセルからビット線に流れるセル電流Idsはほぼ0であり、リファレンス電流Irefよりも小さい。また、データ値が”0”又は”1”のいずれの場合においても、不良メモリセルからビット線に流れるセル電流IdsLはリファレンス電流Irefよりも大きい。
したがって、メモリセルM11〜M36の各々のデータ値が”0”であるか”1”であるかにかかわらず、正常メモリセルであるか不良メモリセルであるかを判別することができる。つまり、メモリセルM11〜M36の各々の初期データ値が”1”である場合、メモリセルM11〜M36の各々についてデータ値”0”を書き込むことなく不良メモリセルを検出することができる。
正常メモリセルからカラムスイッチ6へ供給されるほぼ0Aのセル電流Idsはリファレンス電流Irefより小さいことから、センスアンプ10は、論理値”0”を表す信号を出力バッファ11へ与える。一方、不良メモリセルからカラムスイッチ6へ供給されるセル電流IdsLはリファレンス電流Irefより大きいことから、センスアンプ10は、論理値”1”を表す信号を出力バッファ11へ与える。
出力バッファ11は、センスアンプ10からの論理値”0”又は”1” を表す信号に対応した”0”又は”1”のデータ信号DTを出力するので、メモリセルM11〜Mnmの各々のデータ値にかかわらず、正常メモリセルであるか不良メモリセルであるかを判別することができる。
上記した如く本実施例によれば、正常メモリセルのデータ値が”0”のときのセル電流と正常メモリセルのデータ値が”1”のときのセル電流とがほぼ同一(約0A)となり且つ不良メモリセルのデータ値が”0”のときのセル電流と不良メモリセルのデータ値が”1”のときのセル電流とがほぼ同一(リーク電流分)となるゲート電圧(メモリセルの閾値よりも小さい電圧。好ましくは0V)を選択ワード線へ供給するので、メモリセルM11〜Mnmの各々のデータ値が”0”であるか”1”であるかにかかわらず、つまりメモリセルのデータ値を限定することなく正常メモリセルであるか不良メモリセルであるかを判別することができる。つまり、メモリセルM11〜Mnmの各々の初期データ値が”1”である場合、メモリセルM11〜Mnmの各々についてデータ値”0”を書き込むことなく不良メモリセルを検出することができる。したがって、不良メモリセルの検出を簡単に行うことができる。
不揮発性半導体メモリは例えばマスクROM互換メモリであるP2ROM(Production Programmed ROM)などのメモリであるが、その他の各種半導体メモリにも適用可能である。
100 不揮発性半導体メモリ
1 メモリセルアレイ
2 ドレイン電圧生成部
3 モード選択部
4 ワード線電圧生成部
5 ロウデコーダ
6 カラムスイッチ
7 カラムデコーダ
8 スイッチ選択線
9 リファレンス電流生成部
10 センスアンプ
11 出力バッファ
M11〜Mnm メモリセル
W1〜Wn ワード線
B1〜Bm ビット線
S1〜Sm スイッチ
1 メモリセルアレイ
2 ドレイン電圧生成部
3 モード選択部
4 ワード線電圧生成部
5 ロウデコーダ
6 カラムスイッチ
7 カラムデコーダ
8 スイッチ選択線
9 リファレンス電流生成部
10 センスアンプ
11 出力バッファ
M11〜Mnm メモリセル
W1〜Wn ワード線
B1〜Bm ビット線
S1〜Sm スイッチ
Claims (6)
- 複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の1に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の1に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の1つを選択するロウデコーダと、前記複数のビット線の1つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリであって、
モード選択指令に応じて通常モード信号及びテストモード信号のいずれか1を出力するモード選択部を含み、
前記ロウデコーダは、前記通常モード信号に応じて通常モード電圧を当該選択した1のワード線へ供給し且つ前記テストモード信号に応じて前記通常モード電圧よりも低いテストモード電圧を前記1のワード線へ供給することを特徴とする不揮発性半導体メモリ。 - 前記テストモード電圧は、前記メモリセルの閾値電圧よりも低いことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記テストモード電圧は、接地電圧であることを特徴とする請求項2に記載の不揮発性半導体メモリ。
- 複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の1に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の1に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の1つを選択するロウデコーダと、前記複数のビット線の1つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリのリーク不良検出方法であって、
モード選択指令に応じて通常モード信号及びテストモード信号のいずれか1を出力するモード選択ステップと、
前記通常モード信号に応じて通常モード電圧を当該選択した1のワード線へ供給し且つ前記テストモード信号に応じて前記ワード線電圧よりも低いテストモード電圧を前記1のワード線へ供給するワード線電圧供給ステップと、を含むことを特徴とするリーク不良検出方法。 - 前記テストモード電圧は、前記メモリセルの閾値電圧よりも低いことを特徴とする請求項4に記載のリーク不良検出方法。
- 前記テストモード電圧は、接地電圧であることを特徴とする請求項5に記載のリーク不良検出方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009018430A JP2010176750A (ja) | 2009-01-29 | 2009-01-29 | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
US12/648,351 US8085609B2 (en) | 2009-01-29 | 2009-12-29 | Nonvolatile semiconductor memory and method for detecting leakage defects of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009018430A JP2010176750A (ja) | 2009-01-29 | 2009-01-29 | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010176750A true JP2010176750A (ja) | 2010-08-12 |
Family
ID=42354034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009018430A Pending JP2010176750A (ja) | 2009-01-29 | 2009-01-29 | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8085609B2 (ja) |
JP (1) | JP2010176750A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5468023B2 (ja) * | 2009-02-06 | 2014-04-09 | パナソニック株式会社 | 不揮発性半導体メモリ |
KR102127296B1 (ko) | 2014-03-20 | 2020-06-29 | 삼성전자주식회사 | 메모리 시스템 및 그것의 동작 방법 |
KR102161738B1 (ko) | 2014-04-07 | 2020-10-05 | 삼성전자주식회사 | 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법 |
KR102252692B1 (ko) | 2014-07-15 | 2021-05-17 | 삼성전자주식회사 | 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치 |
KR102436347B1 (ko) * | 2015-12-16 | 2022-08-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 위크 셀 검출 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2009-01-29 JP JP2009018430A patent/JP2010176750A/ja active Pending
- 2009-12-29 US US12/648,351 patent/US8085609B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20100188896A1 (en) | 2010-07-29 |
US8085609B2 (en) | 2011-12-27 |
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