DE3853038T2

DE3853038T2 - Nichtflüchtige Halbleiterspeicheranordnung.

Info

Publication number: DE3853038T2
Application number: DE3853038T
Authority: DE
Inventors: Kiyokazu Hashimoto
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1987-10-09
Filing date: 1988-10-10
Publication date: 1995-10-12
Anticipated expiration: 2008-10-11
Also published as: EP0311137A3; JP2534733B2; EP0311137A2; JPH0198194A; EP0311137B1; DE3853038D1; US4887242A

Description

BEREICH DER ERFINDUNG

Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung und insbesondere einen elektrisch löschbaren, programmierbaren Festspeicher.

HINTERGRUND DER ERFINDUNG

Wenn im allgemeinen ein Halbleiterspeicher in seiner Integrationsdichte erhöht wird, wird eine längere Zeitspanne verbraucht, um ein Datenbit in eine der Speicherzellen einzuschreiben. Es wurde versucht, die Zeitspanne zu verringern, die für die Einschreiboperation verbraucht wird. Einer dieser Versuche ist es, während einer einzigen Einschreiboperation gleichzeitig eine Vielzahl von Datenbytes einzuschreiben, was manchmal als "Seiten-Einschreibfunktion" bezeichnet wird, und die Seiten-Einschreibfunktion ist in breitem Umfang bei Halbleiterspeicheranordnungen angewandt.
Ein typisches Beispiel der Halbleiterspeicheranordnung ist in der Fig. 1 der Zeichnungen dargestellt, und ein Datenbit ist elektrisch löschbar und in die Speicherzelle des Halbleiterspeichers eingeschrieben. Weiterhin ist die Halbleiterspeicheranordnung vom EEPROM-Typ (elektrisch löschbarer, programmierbarer Festspeicher). Die in der Fig. 1 gezeigte Halbleiterspeicheranordnung besteht größtenteils aus 256 Reihenadressenleitungen X1 bis X256, 32 Spaltenadressenleitungen Y1 bis Y32 und einem Speicherzellenfeld 1, dessen Speicherzellen zu 8192 Bytes gruppiert sind. Es sind jedoch nur vier Speicherzellengruppen 2, 3, 4 und 5 im einzelnen dargestellt und die vier Speicherzellengruppen 2, 3, 4 und 5 liegen jeweils an vier Ecken des Speicherzellenfeldes 1. Dann werden jeweils Adressenfeststellen der ersten, zweiunddreißigsten, achttausendeinhunderteinundsechzigsten und achttausendeinhundertzweiundneunzigsten Bytes den jeweiligen vier Speicherzellengruppen 2, 3, 4 und 5 zugeordnet. Jede Speicherzellengruppe ist mit acht Speicherzellen zum Speichern eines Bytes der Datenbits versehen. Alle Speicherzellengruppen sind bezüglich der Schaltungsanordnung einander gleich, so daß nur die Beschreibung einer Speicherzellengruppe durchgeführt wird, und die der anderen Speicherzellengruppen in der folgenden Beschreibung weggelassen wird, als ob keine andere Speicherzelle enthalten wäre. Die Transistoren und Signalleitungen einer anderen Speicherzellengruppe werden im folgenden jedoch, falls notwendig, durch Bezugszeichen mit einer Kombination aus Ziffern, die der Reihenadressenleitung, der Spaltenadressenleitung und einer Bit-Feststelle zugeordnet sind, erwähnt. Beispielsweise werden Transistoren, die durch die Spaltenadressenleitung Y32 logisch angesteuert sind, durch Qy&sub3;&sub2;&sub1; bis Qy&sub3;&sub2;&sub8; gekennzeichnet, weil diese Transistoren den Spaltenadressenleitungen Y32 und den ersten bis achten Bit- Feststellen zugeordnet sind.
Die Speicherzellengruppe 2 umfaßt acht Speicherzellen-Transistoren Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub1;&sub8;, die jeweils von acht Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8; und einem Reihenadressen-Wähltransistor Mb&sub1;&sub1; begleitet sind, und jeder der Speicherzellentransistoren ist ein Transistor vom n-Kanal- Typ mit schwebendem Gate. Die Reihenadressen-Wähltransistoren und die Speicherzellen-Wähltransistoren sind durch n- Kanal-Feldeffekttransistoren gebildet. Jeder n-Kanal-Feldeffekttransistor ist durch einen Pfeil angegeben, der vom Sourceknoten desselben ausgehend, gezeichnet ist, während jeder p-Kanal-Feldeffekttransistor durch einen Pfeil bezeichnet ist, der auf den Sourceknoten weist. Die Reihenadressenleitung X1 ist gemeinsam nicht nur an die Gate- Elektroden der Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8;, sondern auch an die Gate-Elektrode des Reihenadressen-Wähltransistors Mb&sub1;&sub1; angeschlossen. Auf der anderen Seite wird die Spaltenadressenleitung Y1 von den Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; geteilt, die jeweils zugeordnet zu den Speicherzellen vorgesehen sind, und die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; sind mit ihren Sourceknoten jeweils an die Drainknoten der Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8; angeschlossen. Der Spaltenadressen-Wähltransistor Qy&sub1;&sub1; ist durch die Einschreib-Steuerleitung di&sub1;&sub1; logisch gesteuert und schaltet aus, um zu verhindern, daß ein Leseverstärker SA1 und eine nichtgewählte Speicherzellengruppe bei Wahl vor der Einschreib- und Löschoperation geschützt werden. Der Reihenadressen-Wähltransistor Mb&sub1;&sub1; ist einem Byte-Spalten- Wähltransistor Qg&sub1; zugeordnet, dessen Gate-Elektrode an die Byte-Spalten-Wählleitung Y1b angeschlossen ist. Der Byte- Spalten-Wähltransistor Qg&sub1; wird dann durch die Byte-Spalten-Wählleitung Yb1 logisch angesteuert und erzeugt ein Steuersignal, mit dem der Reihenadressen-Wähltransistor Mb&sub1;&sub1; gespeist wird. Die Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8; sind weiterhin mit ihren Drainknoten an die Sourceknoten der jeweiligen Einschreib-Transistoren Qd&sub1;&sub1; bis Qd&sub1;&sub8; angeschlossen, und die Einschreib-Transistoren Qd&sub1;&sub1; bis Qd&sub1;&sub8; sind mit ihren jeweiligen Gate-Elektroden an die Einschreib-Steuerleitungen di&sub1;&sub1; bis di&sub1;&sub8; angeschlossen. Alle Speicherzellen-Transistoren Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub1;&sub8; sind gemeinsam an eine Sourcespannungs-Steuerschaltung 7 angeschlossen. Der Byte-Spalten-Wähltransistor Qg&sub1; erzeugt das Steuersignal Vcg oder blockiert dieses in Abhängigkeit von dem Spannungspegel der Byte-Spalten-Wählleitung Y1b, und die Einschreib-Transistoren Qd&sub1;&sub1; bis Qd&sub1;&sub8; werden jeweils durch die Einschreib-Steuerleitungen di&sub1;&sub1; bis di&sub1;&sub8; aktiviert, um die Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8; jeweils mit einer Einschreibspannung Vwr zu speisen.
Nun wird eine Einschreiboperation für die Speicherzellengruppen 2 und 3, die dem ersten Byte und dem zweiunddreißigsten Byte zugeordnet sind, beschrieben. Der Einfachheit halber werden in der folgenden Beschreibung die Speicherzellen mit Ausnahme für diesen, die Speicherzellengruppen 2 und 3 bildenden Teil ignoriert. Jede Einschreiboperation ist in eine Ladephase, gefolgt von einer automatischen Löschphase, und eine Einschreibphase unterteilt. In der Ladephase werden die Speicherzellengruppen aus dem Speicherzellenfeld gewählt und die logischen Pegel werden auf der Basis der Einschreib-Datenbits entschieden. Die Datenbits, welche in den Speicherzellengruppen 2 und 3 gespeichert sind, werden in der automatischen Löschphase vor der Ladephase gleichzeitig gelöscht, und die Einschreib-Datenbits werden schließlich in der Einschreibphase in die gewählten Speicherzellengruppen eingeschrieben. Das Steuersignal Vcg hat während der automatischen Löschphase einen Einschreib-/Löschpegel Vpp und wird in einer Leseoperation auf einen Lesepegel von ungefähr 1 Volt geschoben. Das Steuersignal Vcg ist jedoch zum Massepegel gesperrt, wenn die Halbleiterspeicheranordnung in eine andere Phase eintritt. Auf der anderen Seite bleibt die Einschreibspannung Vwr sowohl in der Lade- als auch in der automatischen Löschphase auf dem Massepegel. Während der Einschreibphase wird jedoch die Einschreibspannung Vwr auf den Einschreib- /Löschpegel Vpp geschoben. Die Sourcespannungs-Steuerschaltung 7 spricht auf ein Einschreibsignal WR an, welches nur während der Einschreibphase auf einen positiven Spannungspegel Vcc steigt. Wenn das Einschreibsignal WR auf den positiven Spannungspegel Vcc steigt, werden die n-Kanal-Feldeffekttransistoren Qs2 und Qs3 eingeschaltet, während ein p-Kanal-Feldeffekttransistor Qs1 und ein n-Kanal-Feldeffekttransistor Qs4 ausgeschaltet bleiben. Dann geht eine Sourcespannung Vs auf einen positiven Spannungspegel von "Vcc-Vth", wobei Vth die Schwellwertspannung des n-Kanal- Feldeffekttransistors Qs3 ist. Die Sourcespannung Vs bleibt jedoch während der Lade- und automatischen Löschphase auf dem Massepegel, weil das Einschreibsignal auf dem Massepegel ist.
Fig. 2 zeigt eine Dateneingangsschaltung 8, die die Einschreibsteuersignale di&sub1;&sub1; bis di&sub3;&sub2;&sub8; erzeugt. Die Dateneingangsschaltung ist mit acht Eingangsblöcken Di1 bis Di8 versehen, und jeder Eingangsblock erzeugt 32 Einschreibsteuersignale jeweils entsprechend der 32 Spalten der Speicherzellen, die jeweils aus jeder der Speicherzellengruppen gebildet worden sind. Alle Eingangsblöcke Di1 bis Di8 sind bezüglich der Schaltungsanordnung ähnlich, so daß die Beschreibung nur auf den Eingangsblock Di1 konzentriert bleibt. Der Eingangsblock Di1 umfaßt eine Sperrschaltung 9, zweiunddreißig Gate-Transistoren Qt&sub1; bis Qt&sub3;&sub2;, die jeweils durch die Spaltenadressenleitungen Y1 bis Y32 gesteuert sind, und zweiunddreißig Hochvolt-Sperrschaltungen Lt&sub1; bis Lt&sub3;&sub2;. Die Sperrschaltung 9 spricht auf ein Sperrsignal DL und das Umkehrslgnal desselben an, um ein Eingangsdatenbit I1 zu speichern, das über einen der Gate-Transistoren abhängig von der gewählten Spaltenadressenleitung auf eine der Hochvolt-Sperrschaltungen übertragen wird. Somit ist das Eingangsdatenbit I1 durch eine der Hochvolt-Sperrschaltungen gespeichert, und die Hochvolt-Sperrschaltungen erzeugen ein Hochvolt-Einschreibsteuersignal, das der Einschreib-Steuerleitung zugeführt wird.
Die Sperrschaltung 9 ist im einzelnen in der Fig. 3 der Figuren dargestellt. Die Sperrschaltung 9 hat ein erstes Transfergate 10, eine Reihenkombination aus Phasenumkehrschaltungen 11 und 12, die an das erste Transfergate 10 gekoppelt sind, und ein zweites Transfergate 13, das parallel zur Reihenschaltung der Phasenumkehrschaltungen 11 und 12 geschaltet ist. Das erste Transfergate 10 ist mit einem p- Kanal-Unipolar-Feldeffekttransistor Ql&sub1; und einem n-Kanal- Unipolar-Feldeffekttransistor Ql&sub2; versehen und das zweite Transfergate 13 ist ebenfalls mit einem p-Kanal-Unipolar- Feldeffekttransistor Ql&sub3; und einem n-Kanal-Unipolar-Feldeffekttransistor Ql&sub4; versehen. Das Sperrsignal DL und das Umkehrsignal desselben werden jeweils dem n-Kanal-Unipolar- Transistor Ql&sub2; und dem p-Kanal-Unipolar-Transistor Ql&sub1; für das erste Transfergate und den p-Kanal-Unipolar-Feldeffekttransistor Ql&sub3; und dem n-Kanal-Unipolar-Feldeffekttransistor Ql&sub4; zugeführt, so daß die ersten und zweiten Transfergates 10 und 13 komplementär zwischen Ein- und Auszuständen geschoben werden. Als ein Ergebnis wird, wenn das Sperrsignal DL bis zu einem hohen Pegel steigt, das Eingangsdatenbit I1 durch das erste Transfergate 10 laufen und wird demgemäß in der Reihenschaltung der Phasenumkehrschaltungen 11 und 12 gesperrt. Darauffolgend sinkt das Sperrsignal DL auf den niedrigen Pegel, dann schaltet das erste Transfergate 10 aus, während das zweite Transfergae 13 einschaltet, um das Eingangsdatenbit I1 zurückzuhalten.
Die Schaltungsanordnung der Hochvolt-Sperrschaltung Lt&sub1; ist im einzelnen in der Fig. 4 der Zeichnungen dargestellt. Die Hochvolt-Sperrschaltung Lt&sub1; hat zwei Hochvolt-Phasenumkehrschaltungen 14 und 15, die in Reihe geschaltet sind, und einen Nebenflußpfad 16, der parallel zu den Hochvolt-Phasenumkehrschaltungen 14 und 15 geschaltet ist. Jede der Hochvolt-Phasenumkehrschaltungen 14 und 15 ist mit einem p- Kanal-Unipolar-Feldeffekttransistor Qh&sub1; oder Qh&sub3; und einem n-Kanal-Unipolar-Feldeffekttransistor Qh&sub2; oder Qh&sub4; versehen. Jeder P-Kanal-Unipolar-Feldeffekttransistor Qh&sub1; oder Qh&sub3; ist in einem n-Bett ausgebildet, das mit einem Vorspannungssignal Vpp' gespeist wird, und das Vorspannungssignal Vpp' ist während der Ladephase auf dem positiven Spannungspegel Vcc. Das Vorspannungssignal Vpp' steigt jedoch bis zu dem Einschreib-/Löschpegel Vpp, wenn die Halbleiterspeicheranordnung in die automatische Löschphase oder Einschreibphase geschoben wird. Jeder der Bauteiltransistoren Qh&sub3; und Qh&sub4; ist bezüglich des Verhältnisses von Gatelänge/Gatebreite mit Bezug auf den entsprechenden Bauteiltransistor der Phasenumkehrschaltung 12 ausreichend klein, so daß das Einschreibsteuersignal an der Einschreib-Steuerleitung di&sub1;&sub1; seinen Spannungspegel abhängig von dem Spannungspegel des Eingangsdatenbits variiert. Wenn nämlich das Eingangsdatenbit I1 mit hohem Pegel der Hochvolt-Phasenumkehrschaltung 14 zugeführt wird, schaltet der n-Kanal-Unipolar-Feldeffekttransistor Qh&sub2; ein, um zu bewirken, daß ein Knoten 16 auf Massepegel liegt, wodurch ermöglicht wird, daß der n-Kanal-Unipolar-Feldeffekttransistor Qh&sub4; ausgeschalten bleibt. Dies führt zu dem positiven Spannungspegel Vcc an der Einschreib-/Löschleitung di&sub1;&sub1;, der zur Hochvolt- Phasenumkehrschaltung 14 zurückgeführt wird, wodurch ermöglicht wird, daß der Knoten 16 das Eingangsdatenbit di&sub1;&sub1; speichert. In dieser Situation folgt die Einschreib-Steuerleitung di&sub1;&sub1; dem Vorspannungssignal Vpp', wodurch der positive Spannungspegel Vcc auf den Einschreib-/Löschpegel Vpp steigt, wenn das Vorspannungssignal Vpp' vom positiven Spannungspegel Vcc auf den Einschreib-/Löschpegel Vpp steigt. Wenn andererseits das Eingangsdatenbit mit niederem Pegel der Hochvolt-Phasenumkehrschaltung 14 zugeführt wird, steigt der Knoten 16 auf den positiven Spannungspegel Vcc, indem der p-Kanal-Unipolar-Feldeffekttransistor Qh&sub1; eingeschaltet wird. Dann wird der n-Kanal-Unipolar-Feldeffekttransistor Qh&sub4; eingeschaltet, um zu bewirken, daß die Einschreib-/Löschleitung di&sub1;&sub1; auf Massepegel bleibt. In dieser Situation wird die Einschreib-/Löschleitung di&sub1;&sub1; auf Massepotential gehalten, selbst wenn die Vorspannung von dem positiven Spannungspegel Vcc auf den Einschreib- /Löschpegel Vpp steigt.
In der Fig. 5 der Zeichnungen ist eine Spaltenadressen-Dekoderschaltung 17 gezeigt, die die Spaltenadressenleitung Y1 aktiviert, um die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; logisch anzusteuern. Die Spaltenadressen-Dekoderschaltung 17 ist für die Spaltenadressenleitung Y1 vorgesehen, aber andere Gruppen von Spaltenadressen-Wähltransistoren sind jeweils anderen Spaltenadressen-Dekoderschaltungen zugeordnet. Die Spaltenadressen-Dekoderschaltung 17 hat ein NAND-Gate 18 und ein NOR-Gate 19, die mit zwei p-Kanal-Unipolar-Feldeffekttransistoren 20 und 21 und zwei n-Kanal- Unipolar-Feldeffekttransistoren 22 und 23 versehen sind. Ein Satz Adressensignalleitungen 24 ist parallel zu den Eingangsknoten des NAND-Gates 18 geschaltet, und das NOR- Gate 19 ist mit zwei Eingangsknoten jeweils an den Ausgangsknoten des NAND-Gates 18 und ein Einschreib-/Lösch- Steuersignal WRITE angeschlossen. Die so angeordnete Spaltenadressen-Dekoderschaltung 17 arbeitet so, daß die Spaltenadressenleitung Y1, die von den Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8;, wie in der Fig. 1 gezeigt, geteilt wird, antreibt. Während der automatischen Löschphase und der Einschreibphase geht nämlich das Einschreib-/Lösch- Steuersignal auf den positiven Spannungspegel Vcc und aus diesem Grund bleibt die Spaltenadressenleitung Y1 infolge des im Ein-Zustand befindlichen n-Kanal-Unipolar-Feldeffekttransistors 23 auf dem Massepegel. Bei Eintritt in die Ladephase wird jedoch das Einschreib-/Lösch-Steuersignal WRITE auf den Massepegel geschoben, so daß das NOR-Gate 19 auf den Pegel am Ausgangsknoten des NAND-Gates 18 anspricht. Wenn die Spaltenadressenleitung 24 die Spaltenadressen-Dekoderschaltung 17 bestimmt, erzeugt das NAND- Gate 18 den niederen Pegel, der es ermöglicht, daß der p- Kanal-Unipolar-Feldeffekttransistor 21 einschaltet, um die Spaltenadressenleitung Y1 auf den positiven Spannungspegel Vcc zu treiben. Wenn jedoch bei den anderen Spaltenadressen-Dekoderschaltungen die jeweiligen NAND-Gates den Ausgangsknoten jeweils auf positivem Spannungspegel Vcc haben, dann erzeugen die jeweiligen NOR-Gates der Dekoderschaltungen die jeweiligen niedrigen Spannungspegel, wodurch erlaubt wird, daß die anderen Spaltenadressenleitungen jeweils auf den inaktiven Pegeln bleiben.
In den Fig. 6 und 7 der Zeichnungen ist eine Byte-Spalten- Wählschaltung 25 dargestellt, die die Byte-Spalten-Wählleitung Y1b antreibt. Obwohl in den Figuren nicht dargestellt, ist jede Byte-Spalten-Wählleitung jeder Byte-Spalten-Wählschaltung zugeordnet. Die Byte-Spalten-Wählschaltung 25 umfaßt NAND-Gates 26 und 27, eine Phasenumkehrschaltung 29 und eine Sperrschaltung 30. Das NAND-Gate 27 ist mit zwei p-Kanal-Unipolar-Feldeffekttransistoren 31 und 32 versehen, die jeweils an das NAND-Gate 26 und die Hochvolt-Schaltung 28 angeschlossen sind, hat zwei n-Kanal-Unipolar-Feldeffekttransistoren 33 und 34, die jeweils an das NAND-Gate 26 und die Hochvolt-Schaltung 28 angeschlossen sind, und einen n-Kanal-Sperr-Feldeffekttransistor 35. Die Phasenumkehrschaltung 29 hat eine Reihenschaltung von einem p-Kanal- Unipolar-Feldeffekttransistor 36 und einem n-Kanal-Unipolar-Feldeffekttransistor 37. Die Sperrschaltung 30 hat zwei Reihenschaltungen von p-Kanal-Unipolar-Feldeffekttransistoren 38, 39, 40 und 41 und vier n-Kanal-Unipolar-Feldeffekttransistoren 42, 43, 44 und 45, und die Hochvolt-Schaltung 28 umfaßt p-Kanal-Unipolar-Feldeffekttransistoren 46, 47 und 48, die jeweils in einem n-Bett ausgebildet sind, welches mit dem Vorspannungssignal Vpp' versorgt wird, zwei n-Kanal-Unipolar-Feldeffekttransistoren 49 und 50 und eine Phasenumkehrschaltung 51. Die Adressensignalleitungen 24 sind an die Eingangsknoten des NAND-Gates 26 angeschlossen, und das NAND-Gate 26 erzeugt den niederen Pegel an seinem Ausgangsknoten, wenn die Adressensignalleitungen 24 die am weitesten links liegende Byte-Spalte des Speicherzellenfeldes 1 bestimmen. Der hohe Pegel wird jedoch angenommen, wenn die Adressensignalleitungen 24 eine andere Byte-Spalte bestimmen. Dann wird von den Adressensignalleitungen 24 die Byte-Spalten-Wählschaltung 25 bestimmt, an deren Ausgangsknoten der niedere Spannungspegel erzeugt wird, der von der Phasenumkehrschaltung 29 umgekehrt wird, um zu ermöglichen, daß ein Ausgangsknoten 52 auf den positiven Spannungspegel Vcc steigt. Dies führt dazu, daß ein Knoten 53 auf den Massepegel fällt, indem der n-Kanal-Unipolar-Feldeffekttransistor 42 eingeschaltet wird. Ein komplementärer Knoten 54 hat jedoch den positiven Spannungspegel Vcc, weil unter einem Rückstellsignal RESET eine Inaktivierung des Massepegels ein Leitungspfad durch den p-Kanal-Unipolar-Feldeffekttransistor 40 und 41 gebildet ist. Der Komplementärknoten 54 bewirkt, daß der p-Kanal-Unipolar-Feldeffekttransistor 38 ausgeschaltet wird, insoweit als das Rückstellsignal RESET auf dem inaktiven Massepegel verbleibt, so daß der Knoten 53 selbst dann auf Massepegel bleibt, wenn der Knoten 52 auf den positiven Spannungspegel Vcc geschoben wird. Somit wird der positive Spannungspegel Vcc am Knoten 52 in der Sperrschaltung 30 solange gespeichert, bis das Rückstellsignal RESET auf den hohen Pegel geschoben wird. Mit dem positiven Spannungspegel Vcc am Komplementärknoten 54 schaltet der n-Kanal-Unipolar-Feldeffekttransistor 49 ein, aber der n-Kanal-Unipolar-Feldeffekttransistor 50 schaltet aus, weil der Umkehrwert, der von der Phasenumkehrschaltung 51 hergestellt worden ist, zugeführt worden ist. Dann sind ein Knoten 55 und ein Komplementärknoten 56 jeweils auf dem Massepegel und dem positiven Spannungspegel Vcc, und sie können in diesem Zustand durch die Funktionen des p-Kanal-Unipolar-Feldeffekttransistors 47 im ausgeschalteten Zustand und des p-Kanal-Unipolar-Feldeffekttransistors 48 im eingeschalteten Zustand verbleiben. Da das Vorspannungssignal Vpp' während der Ladephase auf dem positiven Spannungspegel bleibt, sind die Knoten 55 und 56 bezüglich ihres Spannungspegels unverändert. Wenn jedoch das Vorspannungssignal Vpp' während der automatischen Lösch- und Einschreibphase den Einschreib-/Löschpegel Vpp hat, so daß der Knoten 55 auf den Einschreib-/Löschpegel Vpp angehoben wird, was bewirkt, daß die Byte-Spalten-Wählleitung Y1b in Richtung auf den Einschreib-/Löschpegel Vpp angehoben wird. Wenn auf der anderen Seite die Adressensignalleitungen 24 nicht die am weitesten links liegende Byte-Spalte bestimmen, erzeugt das NAND-Gate 26 den hohen Pegel am Ausgangsknoten desselben, wodurch bewirkt wird, daß der Knoten 52 auf dem Massepegel bleibt. Der Massepegel wird in der Sperrschaltung 30 gespeichert, und der Knoten 55 und der Komplementärknoten 56 werden jeweils auf den positiven Spannungspegel Vcc und den Massepegel geschoben, die während der Ladephase gehalten werden. In den automatischen Lösch- und Einschreibphasen sind die Byte-Spalten-Wählleitungen Y1b auf dem Massepegel, weil von der Byte-Spalten- Wählleitung Y1b über die Feldeffekttransistoren 35, 33 und 34 zur Masse infolge des hohen Pegels, der durch die Phasenumkehrschaltung 51 erzeugt worden ist, ein Leitungspfad besteht.
Ein Beispiel der Seiten-Einschreibfunktion wird anhand der Fig. 8 unter der Annahme beschrieben, daß zwei Bytes von Datenbits (10101010) und (01010101) der Halbleiterspeicheranordnung zugeführt werden, um diese jeweils in die Speicherzellengruppen 2 und 3 einzuschreiben.

Ladephase

Wenn die Halbleiterspeicheranordnung in die Ladephase einer Einschreiboperation eintritt, bleiben das Vorspannungssignal Vpp' und das Steuersignal Vcg jeweils auf dem Positiven Spannungspegel Vcc und dem Massepegel. Die Einschreibspannung Vwr bleibt ebenfalls auf dem Massepegel, aber die gewählte Reihenadressenleitung X1 bleibt auf dem positiven Spannungspegel Vcc. Die Sourcespannungs-Steuerschaltung 7 ermöglicht, daß die Sourcespannung Vs den Massepegel hat. Zum Zeitpunkt t1 werden jeweils das Spaltenadressensignal Y1 und die Byte-Spalten-Wählleitung Y1b auf den positiven Spannungspegel Vcc durch die Funktionen der Spaltenadressen-Dekoderschaltung 17 und der Byte-Wählschaltung 25 geschoben. Die Sperrschaltungen der Dateneingangsblöcke Di1 bis Di8 sprechen auf das Sperrsignal DL und dessen Umkehr an, um die Eingangsdatenbits I1 bis I8 zu speichern, und jedes der Eingangsdatenbits I1 bis I8 wird auf eine der Hochspannungs-Sperrschaltungen jedes Eingangsblocks über einen der Gatetransistoren übertragen, der durch die Spaltenadressenleitung Y1 gewählt worden ist. Die Sperrschaltungen speichern jeweils die Datenbits (10101010), so daß die Hochspannungs-Einschreibsteuersignale di&sub1;&sub1;, di&sub1;&sub3;, di&sub1;&sub5; und di&sub1;&sub7; auf den positiven Spannungspegel Vcc geschoben werden, aber die Hochspannungs- Einschreibsteuersignale di&sub1;&sub2;, di&sub1;&sub4;, di&sub1;&sub6; und di&sub1;&sub8; auf dem Massepegel bleiben. Diese Hochspannungs-Einschreibsteuersignale bleiben auf ihren jeweiligen Pegeln bis zum Zeitpunkt t2. Die Byte-Wählschaltung 25 spricht auf die Adressensignale an den Adressensignalleitungen 24 an und der Knoten 55 speichert den Massepegel zum Zeitpunkt t2, weil die Reihe von Knoten 52, 53 und 54 alternativ den positiven Spannungspegel Vcc, den Massepegel und den positiven Spannungspegel Vcc bei Wahl speichern. Am Knoten 55 ist weiterhin der Massepegel und aus diesem Grund bleibt die Byte- Spaltenwählleitung Y1b auf dem positiven Spannungspegel Vcc bis zum Ende der Ladephase, wie dies in der Fig. 8 gezeigt ist.
Zum Zeitpunkt t2 geht das Spaltenadressensignal Y32 auf den positiven Spannungspegel Vcc hoch und die Spaltenadressenleitung Y1 gelangt vom positiven Spannungspegel Vcc auf den Massepegel. Die Byte-Spaltenwählleitung Y32b geht auf den positiven Spannungspegel Vcc hoch und beide, die Spaltenadressenleitung Y1 und die Byte-Spaltenwählleitung Y32b, bleiben auf dem positiven Spannungspegel Vcc über die Ladephase, wie dies in der Fig. 8 gezeigt ist. Die Sperrschaltungen der Eingangsblöcke Di1 bis Di8 speichern auch die Eingangsdatenbits I1 bis I8, die über die Geldtransistoren, welche durch die Spaltenadressenleitung 32 gebildet worden sind, auf die Hochvolt-Sperrschaltungen übertragen worden sind. Dann haben die Hochspannungs-Einschreibsteuersignale an den Leitungen di&sub3;&sub2;&sub1;, di&sub3;&sub2;&sub3;, di&sub3;&sub2;&sub5; und di&sub3;&sub2;&sub7; den Massepegel, aber die anderen Hochspannungs-Einschreibsteuersignale an den Leitungen di&sub3;&sub2;&sub2;, di&sub3;&sub2;&sub4;, di&sub3;&sub2;&sub6; und di&sub3;&sub2;&sub8; haben den positiven Spannungspegel Vcc. Somit sind die Hochspannungs-Einschreibsteuersignale abhängig von den Eingangsdatenbits I1 bis I8 entweder auf positiven Spannungspegel oder Massepegel eingestellt, so daß die Einschreibtransistoren Qd&sub1;&sub1;, die den angesteuerten Speicherzellen zugeordnet sind, einschalten, während die anderen Einschreibtransistoren ausgeschaltet werden. Wie vorstehend beschrieben, bleiben die Byte-Spaltenwählleitungen Y1b und Y32b während der Ladephase auf dem positiven Spannungspegel Vcc, so daß der Kanal in den entsprechenden Byte-Spaltenwähltransistoren Qg&sub1; und Qg&sub3;&sub2; stattfindet. Das Steuersignal Vcg bleibt jedoch in diesem Zustand auf Massepegel und die Sourcespannung Vs bleibt auf Massepegel. Dann wird für die Speicherzellentransistoren Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub1;&sub8; und Mm&sub1;&sub3;&sub2;&sub1; bis Mm&sub1;&sub3;&sub2;&sub8; keine Einschreiboperation durchgeführt.

Automatische Löschphase

Wenn die Ladephase beendet ist, tritt die Halbleiterspeicheranordnung automatisch zum Zeitpunkt t4 in die Löschphase ein. Das Sperrsignal DL ist bereits auf den Massepegel gelangt, so daß das Sperrsignal DL verhindert, daß die Sperrschaltungen der Eingangsblöcke Di1 bis Di8 in der automatischen Löschphase neue Eingangsdatenbits I1 bis I8 aufnehmen. Dies führt dazu, daß kein neues Datenbit in der Dateneingangsschaltung 8 eingeklinkt wird. Das Vorspannungssignal Vpp' steigt vom positiven Spannungspegel Vcc auf den Einschreib-/Löschpegel Vpp und das Steuersignal Vcg steigt von dem Massepegel auf den Einschreib-/Löschpegel Vpp. Darüber hinaus steigt die Reihenadressenleitung X1 auf den Einschreib-/Löschpegel Vpp, aber die Einschreibspannung Vwr und die Sourcespannung Vs bleiben zum Zeitpunkt t4 auf dem Massepegel. Da die Reihenadressenleitung X1 auf den Einschreib-/Löschpegel Vpp steigt, schalten die Reihenadressen-Wähltransistoren Mb&sub1;&sub1; und Mb&sub1;&sub3;&sub2; ein, um die Gateelektroden der Speicherzellen-Transistoren mit dem Spannungspegel "Vpp-Vth" zu speisen, wobei Vth der Schwellwert der Reihenadressen-Wähltransistoren ist. Wenn das Vorspannungssignal Vpp' auf den Einschreib-/Löschpegel Vpp steigt, werden die Einschreib-Steuerleitungen vom positiven Spannungspegel Vcc auf den Einschreib-/Löschpegel Vpp angehoben, weil die daran angekoppelten Hochspannungshalteschaltungen die jeweiligen p-Kanal-Unipolar-Transistoren Qh3, die jeweils in dem n-Bett geformt sind, an das Vorspannungssignal Vpp' gekoppelt sind, wie dies anhand der Fig. 4 beschrieben worden ist. Die anderen Einschreib-Steuerleitungen bleiben jedoch selbst dann auf dem Massepegel, wenn das Vorspannungssignal steigt. Dies führt dazu, daß die Einschreib-Steuerleitungen di&sub1;&sub1;, di&sub1;&sub3;, di&sub1;&sub5; und di&sub1;&sub7; den Einschreib-/Löschpegel für die Speicherzellengruppe 2 haben, aber die anderen Einschreib-Steuerleitungen für die Speicherzellengruppe 2 weiterhin auf dem Massepegel sind. Ähnlich haben die Einschreib-Steuerleitungen di&sub3;&sub2;&sub2;, di&sub3;&sub2;&sub4;, di&sub3;&sub2;&sub6; und di&sub3;&sub2;&sub8; den Einschreib-/Löschpegel für die Speicherzellengruppen 3, aber die anderen Einschreib-Steuerleitungen für die Speicherzellengruppe 3 sind weiterhin auf dem Massepegel. Das Vorspannungssignal Vpp' erlaubt auch, daß die Byte-Spaltenwählleitungen Y1b und Y32b zum Zeitpunkt t4 auf den Einschreib-/Löschpegel Vpp steigen. Wenn die Reihenadressenleitung X1 auf dem Einschreib- /Löschpegel Vpp ist, werden alle Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub3;&sub2;&sub8; eingeschaltet, um die Speicherzellentransistoren Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub3;&sub2;&sub8; mit dem Massepegel zu speisen. Somit ist jeder Speicherzellentranistor an der Gateelektrode, dem Drainknoten und dem Sourceknoten mit dem Spannungspegel "Vpp-Vth", dem Massepegel und dem Massepegel gespeist. Dann werden Elektronen vom Drainknoten auf das schwimmende Gate jedes Speicherzellentransistors Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub3;&sub2;&sub8; injiziert, wobei der Schwellwert derselben auf einen Spannungspegel geschoben wird, der höher als der des Steuersignals Vcg in der Leseoperation ist, die als Lesespannungspegel bezeichnet worden ist. Das heißt daß die Datenbits, welche darin gespeichert worden sind, gelöscht werden.

Einschreibphase

Wenn die automatische Löschphase beendet ist, steigt das Einschreibsignal WR vom Massepegel auf den positiven Spannungspegel Vcc zum Zeitpunkt t5. Die Einschreibspannung Vwr wird vom Massepegel auf den Einschreib-/Löschpegel Vpp geschoben, aber das Steuersignal Vcg wird in die entgegengesetzte Richtung verschoben. Die Sourcespannung Vs steigt vom Massepegel auf den Spannungspegel "Vcc-Vth", aber die gewählte Reihenadressenleitung X1 und das Vorspannungssignal Vpp' bleiben auf dem Einschreib-/Löschpegel Vpp. Dies führt dazu, daß die Byte-Spaltenwählleitungen Y1b und Y32b weiterhin auf dem Einschreib-/Löschpegel Vpp bleiben, weil in der Byte-Spaltenwählschaltung 25 keine Änderung stattfindet. Die Einschreibspannung Vwr und die Sourcespannung Vs werden jeweils auf den Einschreib-/Löschpegel Vpp und den Spannungspegel "Vcc-Vth" geändert, und alle Einschreib-Steuerleitungen di&sub1;&sub1; bis di&sub3;&sub2;&sub8; bleiben auf dem gleichen Pegel wie bei der automatischen Löschphase. Als ein Ergebnis werden die Einschreibtransistoren, die den Speicherzellen zum Einschreiben der Datenbits von Pegel "1" zugeordnet sind, eingeschaltet, um die Leitungspfade zu den Speicherzellentransistoren zu schaffen. Dies führt dazu, daß die Speicherzellentransistoren, die jeweils von den Einschreibtransistoren im eingeschalteten Zustand begleitet sind, mit dem Spannungspegel "Vpp-Vth" gespeist werden, während die anderen Speicherzellentransistoren ihre jeweiligen Drainknoten im schwimmenden Zustand haben. Da das Steuersignal Vcg auf dem Massepegel bleibt, werden die gewählten Speicherzellentransistoren an ihren Gateelektroden mit dem Massepegel versorgt. Dies führt dazu, daß der Spannungspegel "Vpp-Vth", der Massepegel und der Spannungspegel "Vcc-Vth" dem Drainknoten, der Gateelektrode und dem Sourceknoten jedes Speicherzellentransistors zugeführt wird, welcher zum Einschreiben des Datenbits vom Pegel "1" angesteuert ist. In dieser Situation werden die Elektronen vom schwimmenden Gate jedes Speicherzellentransistors abgezogen und dessen Schwellwert wird auf einen Spannungspegel verschoben, der niedriger als der Lesespannungspegel ist, wodurch das Datenbit vom Pegel "1" gespeichert wird. Auf der anderen Seite ist der Drainknoten jedes Speicherzellentransistors im schwimmenden Zustand und die Gateelektroden der Sourceknoten desselben werden mit dem Massepegel und dem Spannungspegel "Vcc-Vth" gespeist, so daß jede Speicherzelle weiterhin im Löschzustand bleibt. Somit werden die Eingangsdatenbits in Abhängigkeit von dem logischen Pegel derselben in die Speicherzellentransistoren eingeschrieben. In der Einschreibphase müssen die Spaltenadressenleitungen Y1 bis Y32 auf dem Massepegel sein, weil verhindert werden muß, daß eine Speicherzellengruppe, die gleichzeitig aktiviert ist, einer unerwünschten Einschreiboperation unterzogen wird, die für eine andere Speicherzellengruppe durchgeführt wird. Bei dem vorstehend beschriebenen Beispiel werden, wenn die Spaltenadressenleitungen Y1 und Y32 auf dem positiven Spannungspegel Vcc bleiben, die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; und Qy&sub3;&sub2;&sub1; in der Einschreibphase eingeschaltet. Die Eingangsdatenbits vom Pegel "1" und Pegel "0" werden jeweils für die Speicherzellentransistoren Mm&sub1;&sub1;&sub1; und Mm&sub1;&sub3;&sub2;&sub1; vorgesehen, so daß der Spannungspegel von "Vpp-Vth" dem Drainknoten des Speicherzellentransistors Mm&sub1;&sub1;&sub1; zugeführt werden sollte, aber der Drainknoten des Speicherzellentransistors Mm&sub1;&sub3;&sub2;&sub1; auf dem schwimmenden Pegel bleiben sollte. Wenn jedoch die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; und Qy&sub3;&sub2;&sub1; in den eingeschalteten Zuständen bleiben, wird der Spannungspegel "Vpp- Vth" vom Drainknoten des Speicherzellentransistors Mm&sub1;&sub1;&sub1; über den Spaltenadressen-Wähltransistor Qy&sub1;&sub1;, den Knoten SC1 und den Spaltenadressen-Wähltransistor Qy&sub1;&sub3;&sub2;&sub1; auf den Drainknoten des Speicherzellentransistors M&sub1;&sub3;&sub2;&sub1; übertragen. Dies führt dazu, daß das Eingangsdatenbit vom Pegel "1" im Speicherzellentransistor Mm&sub1;&sub3;&sub2;&sub1; anstatt des richtigen Eingangsdatenbits vom Pegel "0" gespeichert wird. Wenn die Spaltenadressenleitungen Y1 bis Y32 den positiven Spannungspegel Vcc ähnlich den Byte-Spaltenwählleitungen Y1b bis Y32b haben, wird der Spannungspegel "Vcc-Vth" an den Drainknoten des Speicherzellentransistors Mm&sub1;&sub3;&sub2;&sub1; angelegt, so daß der Speicherzellentransistor Mm&sub1;&sub3;&sub2;&sub1; einer unerwünschten Belastung ausgesetzt ist. Auf der anderen Seite werden die Byte-Spaltenwählleitungen auf den Einschreib- /Löschpegel Vpp zur Erzeugung des Steuersignals Vcg geschoben.
Bei der Halbleiterspeicheranordnung gemäß dem Stand der Technik wird jedoch im großen Belegungsbereich ein Problem festgestellt. Dieses ist infolge der Tatsache der Fall, daß die Byte-Spaltenwählleitungen Y1b bis Y32b oder die Spaltenadressenleitungen Y1 bis Y32 von den Byte-Spaltenwähltransistoren und den Spaltenadressen-Wähltransistoren infolge des Unterschiedes des Spannungspegels während der Einschreiboperation nicht geteilt werden können. Darüber hinaus führen zwei Sätze von Leitungen Y1b bis Y32b und Y1 bis Y32 zu einer komplexen Schaltungsanordnung.
Aus der WO-A-86/04727 ist eine nichtflüchtige Halbleiterspeicheranordnung (Fig. 3) bekannt, deren Spaltenadressenleitungen Yn von den Byte-Spaltenwähltransistoren 70 und den Spaltenadressen-Wähltransistoren 60 geteilt werden. Hierzu ist sie mit Spaltenhalteschaltungen 48 und Byte-Halteschaltungen 96 versehen. Der Oberbegriff der vorliegenden Ansprüche 1, 5 oder 9 bezieht sich auf diese Schrift.
Die WO-A-83/01146 offenbart eine nichtflüchtige Halbleiterspeicheranordnung (Fig. 21) mit Speicherzellentransistoren deren Sources miteinander an eine gemeinsame Sourcespannung angeschlossen sind. Eine Sourcespannungs-Steuerschaltung (Fig. 12) erzeugt die gemeinsame Sourcespannung S, die in einer Ladephase und einer Löschphase auf einem ersten Pegel (OV) ist, und in einer Einschreibphase auf einem zweiten Pegel (5V) ist.
Durch die US-A-4,253,059 ist ein allgemein bekannter, nichtflüchtiger Halbleiterspeicher ähnlich dem vorstehend genannten (WO-A-83/01146) bekannt, der jedoch keine Löschphase aufweist.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher ein Ziel der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeicheranordnung zu schaffen, die eine relativ kleine Fläche beansprucht.
Es ist ein weiteres Ziel der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeicheranordnung zu schaffen, die eine einfache Schaltungsanordnung aufweist.
Dieses Ziel der vorliegenden Erfindung wird durch eine Einrichtung erzielt, wie sie im Anspruch 1 und Anspruch 5 offenbart ist. Anspruch 9 entspricht einer zweiten vorteilhaften Ausführungsform der Erfindung.

KURZE BESCHREIBUNG DER FIGUREN

Merkmale und Vorteile einer nicht flüchtigen Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung werden durch die folgende Beschreibung anhand der begleitenden Figuren klar verständlich erläutert, in welchen zeigt:
Fig. 1 eine schematische Darstellung der Schaltungsanordnung einer nichtflüchtigen Halbleiterspeicheranordnung gemäß dem Stand der Technik;
Fig. 2 eine schematische Darstellung der Schaltungsanordnung einer Dateneingangsschaltung, die in der nichtflüchtigen Halbleiterspeicheranordnung gemäß dem Stand der Technik eingebaut ist;
Fig. 3 eine schematische Darstellung der Schaltungsanordnung einer Halteschaltung, die in der Dateneingangsschaltung gemäß Fig. 2 eingebaut ist;
Fig. 4 eine schematische Darstellung einer Schaltungsanordnung einer Hochspannungshalteschaltung, die in die in Fig. 2 gezeigte Dateneingangsschaltung eingebaut ist;
Fig. 5 eine schematische Darstellung der Schaltungsanordnung einer Spaltenadressen-Dekoderschaltung, die in die nichtflüchtige Halbleiterspeicheranordnung gemäß dem Stand der Technik eingebaut ist;
Fig. 6 eine schematische Darstellung der Schaltungsanordnung einer Byte-Spaltenwählschaltung, die in die nichtflüchtige Halbleiterspeicheranordnung gemäß dem Stand der Technik eingebaut ist;
Fig. 7 eine schematische Darstellung der Schaltungsanordnung der Byte-Spaltenwählschaltung gemäß Fig. 6 im Detail;
Fig. 8 ein Diagramm der Wellenformen der wesentlichen Signale, die bei der nichtflüchtigen Halbleiterspeicheranordnung gemäß dem Stand der Technik erscheinen;
Fig. 9 eine schematische Darstellung der Schaltungsanordnung einer nichtflüchtigen Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung;
Fig. 10 ein Blockschaltbild einer Dateneingangsschaltung, die in die nichtflüchtige Halbleiterspeicheranordnung gemäß Fig. 9 eingebaut ist;
Fig. 11 eine schematische Darstellung der Schaltungsanordnung einer Spaltenhalteschaltung, die in die nichtflüchtige Halbleiterspeicheranordnung gemäß Fig. 9 eingebaut ist;
Fig. 12 eine schematische Darstellung der Schaltungsanordnung einer Byte-Halteschaltung, die in die nichtflüchtige Halbleiterspeicheranordnung gemäß Fig. 9 eingebaut ist;
Fig. 13 ein Diagramm der Wellenformen der wesentlichen Signale, die bei einer Einschreiboperation erscheinen, welche von der nichtflüchtigen Halbleiterspeicheranordnung gemäß Fig. 9 durchgeführt wird;
Fig. 14 eine schematische Darstellung der Schaltungsanordnung einer anderen nichtflüchtigen Halbleiterspeicheranordnung, die die vorliegende Erfindung umfaßt; und
Fig. 15 ein Diagramm der Wellenformen der wesentlichen Signale, die bei der nichtflüchtigen Halbleiterspeicheranordnung gemäß Fig. 14 erscheinen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Als erstes wird auf die Fig. 9 der Zeichnungen Bezug genommen, welche die Schaltungsanordnung einer nichtflüchtigen Halbleiterspeicheranordnung des elektrisch löschbaren, programmierbaren Festspeichers, welcher die vorliegende Erfindung umfaßt, zeigt. Die nichtflüchtige Halbleiterspeicheranordnung ist auf einem Halbleitersubstrat aus beispielsweise einem Siliziumeinkristall 60 hergestellt und kann eine Einschreiboperation, unterteilt in eine Ladephase, eine automatische Löschphase und eine Einschreibphase, ähnlich wie bei der Halbleiterspeicheranordnung gemäß dem Stand der Technik, durchführen. Die nichtflüchtige Halbleiterspeicheranordnung hat im wesentlichen 256 Reihenadressenleitungen X1 bis X256, 32 Spaltenadressenleitungen Y1 bis Y32 und ein Speicherzellenfeld 61 der Speicherzellen, die zu 8192 Bytes gruppiert sind. Nur vier Speicherzellengruppen 62, 63, 64 und 65 sind jedoch im einzelnen dargestellt und die vier Speicherzellengruppen 62, 63, 64 und 65 liegen jeweils an den vier Ecken des Speicherzellenfeldes 61. Weiterhin sind Adressenfeststellen der ersten, zweiunddreißigsten, achtausendeinhundertundeinundsechzigsten und achttausendeinhundertzweiundneunzigsten Bytes jeweils den vier Speicherzellengruppen 62, 63, 64 und 65 zugeordnet. Jede Speicherzellengruppe ist mit acht Speicherzellen zum Speichern eines Bytes von Datenbits versehen. Alle Speicherzellengruppen sind bezüglich ihrer Schaltungsanordnung miteinander identisch, so daß nur die Speicherzellengruppe 62 beschrieben wird, wobei Transistoren und Signalleitungen, die zugeordnet zu einer anderen Speicherzellengruppe im folgenden durch Referenzziffern bezeichnet und erwähnt sind, die eine Kombination aus Ziffern, zugeordnet zu der Reihenadressenleitung, Spaltenadressenleitung und einer Bitfeststelle, bezeichnet sind. Beispielsweise sind die Transistoren, die durch die Spaltenadressenleitung Y32 logisch gesteuert sind, mit Qy&sub3;&sub2;&sub1; bis Qy&sub3;&sub2;&sub8; bezeichnet, weil diese Transistoren der Spaltenadressenleitung Y32 und den ersten bis achten Bitfeststellen zugeordnet sind. Wenn jedoch ein Transistor oder eine Leitung der Reihenadressenleitung X1, der Spaltenadressenleitung Y32 und der Achtbitfeststelle zugeordnet ist, wird der Transistor oder die Leitung mit der Ziffer 1328 bezeichnet.
Die Speicherzellengruppe umfaßt acht Speicherzellentransistoren Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub1;&sub8;, die jeweils von acht Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8; und einem Adressen- Wähltransistor Mb&sub1;&sub1; begleitet sind, und jeder der Speicherzellentransistoren ist ein n-Kanal-Feldeffekttransistor mit schwimmendem Gate. Der Reihenadressen-Wähltransistor und die Speicherzellen-Wähltransistoren werden durch n-Kanal- Feldeffekttransistoren mit isolierendem Gate gebildet. Jeder n-Kanal-Feldeffekttransistor und jeder p-Kanal-Feldeffekttransistor ist jeweils durch einen Pfeil, der vom Sourceknoten desselben und einem Pfeil auf den Sourceknoten desselben zu angegeben, ähnlich wie dies bei der Halbleiterspeicheranordnung gemäß dem Stand der Technik der Fall ist. Die Reihenadressenleitung X1 ist gemeinsam an nicht nur die Gateelektroden der Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8;, sondern auch die Gateelektrode und den Reihenadressen-Wähltransistor Mb&sub1;&sub1; angeschlossen. Auf der anderen Seite wird die Spaltenadressenleitung Y1 nicht nur vom Byte-Spaltenwähltransistor Qg&sub1;, sondern auch von den Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; geteilt, die jeweils zugeordnet zu den ersten bis achten Bitfeststellen vorgesehen sind. Die Sourceknoten der Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; sind jeweils durch SD11 bis SD18 bezeichnet. Die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; können jeweils zwischen den Knoten SC1 bis SC8 und den Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub1;&sub8; erzeugen, und die Knoten SC1 bis SC8 slnd jeweils so geschaltet, daß sie Verstärkerschaltungen SA1 bis SA8 abtasten. Die Knoten SC1 bis SC8 sind weiterhin an die Dateneingangstransistoren Qin1 bis Qin8 angeschlossen, die jeweils durch die Ladesignalleitungen für ein Ladesignal LOAD logisch gesteuert sind, und das Ladesignal LOAD steigt nur für das Erzeugen der jeweiligen Leitungspfade zwischen den Knoten SC1 bis SC8 und einer Dateneingangsschaltung 68, die in der Fig. 10 dargestellt ist, auf den positiven Spannungspegel Vcc in der Ladephase. Der Byte-Spaltenwähltransistor Qg&sub1; kann einen Leitungspfad zwischen den Reihenadressen-Wähltransistoren Mb&sub1;&sub1; bis Mb&sub2;&sub5;&sub6;&sub1; und einer Steuerleitung 66, an die ein Steuersignal Vcg angelegt ist, schaffen. Eine Spaltenhalteschaltung CL11 ist parallel zwischen dem Speicherzellen-Wähltransistor Ms&sub1;&sub1;&sub1; und eine Quelle für das Einschreibspannungssignal Vbr geschaltet, und alle Speicherzellentransistoren sind an eine Sourcespannungs-Steuerschaltung 67 geschaltet, die auf ein Einschreibsignal WR anspricht, um eine Sourcespannung Vs zwischen Massepegel und einem Spannungspegel "Vcc-Vth" zu verschieben. Die Sourcespannungs-Steuerschaltung 67 umfaßt eine Reihenschaltung von einem p-Kanal-Unipolar-Feldeffekttransistor Qs1 und einem n-Kanal-Unipolar-Feldeffekttransistor Qs2, der zwischen der Quelle für einen positiven Spannungspegel Vcc und einem Masseanschluß geschaltet ist, und eine Reihenschaltung von zwei n-Kanal-Unipolar-Feldeffekttransistoren Qs3 und Qs4. Das Einschreibsignal WR wird den jeweiligen Gateelektroden der Feldeffekttransistoren Qs1, Qs2 und Qs3 zugeführt, und der gemeinsame Drainknoten der zwei Feldeffekttransistoren Qs1 und Qs2 ist an die Gateelektrode des Feldeffekttransistors Qs4 angeschlossen. Die so angeordnete Sourcespannungs-Steuerschaltung 67 schiebt die Sourcespannung Vs auf den Spannungspegel "Vcc-Vth" durch Einschalten der Transistoren Qs2 und Qs3, während die Transistoren Qs1 und Qs4 ausgeschaltet werden, und zwar wenn das Einschreibsignal WR mit positivem Spannungspegel Vcc anwesend ist. Wenn jedoch das Einschreibsignal WR von dem positiven Spannungspegel Vcc auf den Massepegel gefallen ist, sinkt die Sourcespannung Vs infolge des eingeschalteten Zustandes der Transistoren Qs1 und Qs4 und des ausgeschalteten Zustandes der Transistoren Qs2 und Qs4 auf den Massepegel. Der Byte- Spaltenwähltransistor Qg1 ist weiterhin über einen Knoten SF1 an eine Byte-Halteschaltung BL1 gekoppelt, die ihrerseits an eine Quelle für das Löschspannungssignal Ver angeschlossen ist.
Im folgenden wird auf die Fig. 10 der Zeichnungen Bezug genommen, in welcher die Dateneingangsschaltung 68 dargestellt ist, die acht Haltekreise LT1 bis LT8 umfaßt, die jeweils bezüglich ihrer Schaltungsanordnung ähnlich der Halteschaltung 9 sind, welche einen Teil der Dateneingangsschaltung 8 bildet. Die Halteschaltungen LT1 bis LT8 sprechen jeweils auf ein Haltesignal DL an und funktionieren so, daß sie zeitweilig Eingangsdatenbits I1 bis I8 speichern, um das Einschreibsteuersignal di1 bis di8 zu erzeugen. Die Dateneingangsschaltung 68 ist jedoch bezüglich ihrer Schaltungsanordnung einfacher als die Dateneingangsschaltung 8, weil die Hochspannungshalteschaltungen LT1 bis LT32 und die Gatetransistoren Qt1 bis Qt32 nicht in der Dateneingangsschaltung 68 eingebaut sind.
Die Schaltungsanordnung der Spaltenhalteschaltung TL11 ist im einzelnen in der Fig. 11 der Zeichnungen dargestellt. Die Spaltenhalteschaltung TL11 umfaßt einen Gatetransistor 69, der durch die Ladesignalleitung logisch geschaltet wird, eine Reihenschaltung eines p-Kanal-Unipolar-Feldeffekttransistors 70 und einen n-Kanal-Unipolar-Feldeffekttransistor 71, eine Reihenschaltung aus einem p-Kanal- Unipolar-Feldeffekttransistor 72 und einem n-Kanal-Unipolar-Feldeffekttransistor 73 und einen Gatetransistor 74. Jeder der p-Kanal-Unipolar-Feldeffekttransistoren 70 und 72 ist in jeweiligen n-Betten ausgebildet, die mit einem Vorspannungssignal Vpp' gespeist sind, und der p-Kanal-Unipolar-Feldeffekttransistor 72 und der n-Kanal-Unipolar-Feldeffekttransistor 73 haben ein kleineres Verhältnis Gatebreite/Gatelänge als die Dateneingangstransistoren Qin1 bis Qin8. Darüber hinaus haben der p-Kanal-Unipolar-Feldeffekttransistor 72 und der n-Kanal-Unipolar-Feldeffekttransistor 73 ein kleineres Verhältnis Gatebreite/Gatelänge als die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; und der Gatetransistor 69. Die so angeordnete Spaltenhalteschaltung arbeitet so, daß das Datenbit an dem Sourceknoten SD1 zeitweilig gespeichert wird. Wenn nämlich das Ladesignal LOAD auf den positiven Spannungspegel Vcc geschoben wird und der Sourceknoten SD11 mit dem Spannungspegel "Vcc-Vth" gespeist wird, schaltet der Gatetransistor 69 ein, um den Spannungspegel auf einen Knoten C1 zu übertragen, der es seinerseits erlaubt, daß der n-Kanal-Unipolar-Feldeffekttransistor 71 einschaltet. Der p-Kanal-Unipolar-Feldeffekttransistor 70 bleibt in dem ausgeschalteten Zustand, so daß der Massepegel am Knoten C2 erscheint. Der Knoten C2 am Massepegel verursacht, daß der p-Kanal-Unipolar-Feldeffekttransistor 72 einschaltet, während der n-Kanal-Unipolar-Feldeffekttransistor 73 ausgeschaltet bleibt. Dann wird der Spannungspegel "Vcc-Vth" auf den Knoten C1 zurückgeleitet, wobei das Datenbit gespeichert wird. In dieser Situation wird, wenn das Vorspannungssignal Vpp' vom positiven Spannungspegel Vcc auf einen Einschreib-/Löschpegel Vpp steigt, der Spannungspegel an dem Knoten C1 auf den Einschreib- /Löschpegel angehoben, um das Einschreibspannungssignal Vwr mit dem Einschreib-/Löschpegel Vpp auszubreiten. Wenn auf der anderen Seite der Sourceknoten SD11 mit dem Datenbit vom Massepegel gespeist wird, wird der Massepegel ebenfalls im Knoten C1 gespeichert. Es findet jedoch keine Anhebefunktion statt, weil der n-Kanal-Unipolar-Feldeffekttransistor 73 einen Leitungspfad zwischen dem Knoten C1 und dem Masseanschluß erzeugt.
Die in der Fig. 12 dargestellte Byte-Halteschaltung BL1 ist im einzelnen dargestellt und umfaßt zwei n-Kanal-Unipolar- Feldeffekttransistoren 75 und 76 und zwei Reihenschaltungen, die jeweils aus einem p-Kanal-Unipolar-Feldeffekttransistor 77 oder 78 und einem n-Kanal-Unipolar-Feldeffekttransistor 79 oder 80 bestehen. Die Feldeffekttransistoren 78 und 80 haben ein kleineres Verhältnis Gatebreite/Gatelänge als der Byte-Spaltenwähltransistor Qg1 und der n-Kanal-Unipolar-Feldeffekttransistor 75. Die Byte-Halteschaltung BL1 hat eine ähnliche Schaltungsanordnung und demgemäß ähnliche Funktionsweise wie die Spaltenhalteschaltung CL1, so daß die Byte-Halteschaltung BL1 nicht beschrieben wird.
Im folgenden wird eine Einschreiboperation beschrieben unter der Annahme, daß zwei Bytes von Eingangsdatenbits (10101010) und (01010101) der nichtflüchtigen Halbleiterspeicheranordnung zum Speichern derselben in den Speicherzellengruppen 62 und 63 zugeführt werden.

Ladephase

Fig. 13 zeigt die Wellenformen und wesentlichen Signale, die bei der Einschreiboperation erscheinen. Die Einschreiboperation startet mit der Ladephase, und das Ladesignal LOAD steigt vom Massepegel auf den positiven Spannungspegel Vcc zum Zeitpunkt t1. Das Vorspannungssignal Vpp', das Steuersignal Vcg und das Einschreibspannungssignal Vwr, das Löschspannungssignal Ver und die Reihenadressenleitung X1 verbleiben jedoch auf dem positiven Spannungspegel Vcc und das Haltesignal DL, das Löschsignal ER, das Einschreib- /Löschsteuersignal WRITE und die Sourcespannung Vs sind auf dem Massepegel.
Zum Zeitpunkt t2 steigt die Spaltenadressenleitung Y1 auf den positiven Spannungspegel Vcc, so daß der Byte-Spaltenwähltransistor Qg&sub1; und die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; einschalten, um die jeweiligen Leitungspfade zu schaffen. Die Eingangsdatenbits (10101010) werden der Dateneingangsschaltung 68 zugeführt, und die Halteschaltungen LT1 bis LT8 sprechen jeweils auf die Halteschaltung DL an, um die Eingangsdatenbits zu speichern. Dann werden die Einschreibsteuersignale Din1 bis Din8 auf der Basis der Eingangsdatenbits I1 bis I8 erzeugt und dann jeweils den Dateneingangstransistoren Qin1 bis Qin8 zugeführt. Die Einschreibsteuersignale Din1, Din3, Din5 und Din7 werden auf den positiven Spannungspegel Vcc geschoben, aber das Einschreibsteuersignal Din2, Din4, Din6 und Din8 bleibt auf dem Massepegel. Mit dem Ladesignal LOAD vom positiven Spannungspegel Vcc werden die Dateneingangstransistoren eingeschaltet, um die Einschreibsteuersignale Din1 bis Din8 über die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub1;&sub8; in jeweils eingeschaltetem Zustand auf die Sourceknoten SD11 bis SD18 zu übertragen. Die Sourceknoten SD11 bis SD18 entsprechen bezüglich ihres Spannungspegels jeweils den Spaltenhalteschaltungen CL11 bis CL18. Das Ladesignal LOAD war auf dem positiven Spannungspegel Vcc, so daß die Spannungspegel an den Sourceknoten SD11 bis SD18 jeweils in die Spaltenhalteschaltungen CL11 bis CL18 verschoben werden. Da das Vorspannungssignal Vpp' und das Einschreibspannungssignal Vwr auf dem positiven Spannungspegel Vcc verbleiben, sind die Sourceknoten SD11 bis SD18 an den Spannungspegel "Vcc- Vth" angeklemmt oder treten in Abhängigkeit von dem Spannungspegel, der in den Spaltenhalteschaltungen CL11 bis CL18 gehalten wird, in schwimmende Zustände ein.
Das Steuersignal Vcg bleibt auf dem positiven Spannungspegel Vcc und die Spaltenadressenleitung Y1 ist ebenfalls auf dem positiven Spannungspegel Vcc, so daß der Knoten SF1 auf den positiven Spannungspegel Vcc steigt, der in der Byte- Halteschaltung BL1 gehalten wird. Das Löschspannungssignal Ver bleibt auf dem positiven Spannungspegel Vcc, so daß der Knoten SF1 in den Spannungspegel "Vcc-Vth" eingeklemmt ist.
Darauffolgend wird die Spaltenadressenleitung Y32 zum Zeitpunkt t3 auf den positiven Spannungspegel Vcc geschoben, so daß der Byte-Spaltenwähltransistor Qg&sub3;&sub2; und die Spaltenadressen-Wähltransistoren Qy&sub3;&sub2;&sub1; bis Qy&sub3;&sub2;&sub8; gleichzeitig einschalten, um die jeweiligen Leitungspfade zu schaffen. Wenn die Eingangsdatenbits (01010101) der Dateneingangsschaltung 68 zugeführt werden, werden die Eingangsdatenbits in den Halteschaltungen LT1 bis LT8 gehalten und demgemäß werden die Einschreibsteuersignale Din1 bis Din8 den Dateneingangstransistoren Qin1 bis Qin8 zugeführt, die in den Spaltenhalteschaltungen CL321 bis CL328 auf ähnliche Art und Weise, wie die vorherigen Eingangsdatenbits, gespeichert werden. Der Knoten SF32 ist ebenfalls in den Spannungspegel "Vcc-Vth" eingeklemmt, aber es wird aus Gründen der Vermeidung einer Wiederholung keine weitere Beschreibung durchgeführt.
Der positive Spannungspegel Vcc ist an die Reihenadressenleitung X1 angelegt, so daß der Reihenadressen-Wähltransistor Mb&sub1;&sub1; und die Speicherzellen-Wähltransistoren Ms&sub1;&sub1;&sub1; bis Ms&sub1;&sub3;&sub2;&sub8; einschalten, um die jeweiligen Leitungspfade zu schaffen. Dann werden die Knoten SD11 bis SD328, die Knoten SF1 und SF32 elektrisch an die jeweiligen Drainknoten und jeweiligen Gateelektroden der Speicherzellentransistoren Mm&sub1;&sub1;&sub1; bis Mm&sub1;&sub1;&sub8; und Mm&sub1;&sub3;&sub2;&sub1; bis Mm&sub1;&sub3;&sub2;&sub8; angeschlossen. Die Sourcespannung Vs bleibt während der Ladephase auf dem Massepegel, so daß keine Einschreiboperation und keine Löschoperation für die Speicherzellentransistoren ausgeführt wird.

Automatische Löschphase

Wenn die Ladephase beendet ist, tritt die nichtflüchtige Halbleiterspeicheranordnung zum Zeitpunkt t5 in die automatische Löschphase ein. Das Haltesignal DL wird wieder auf den Massepegel gebracht, so daß kein Eingangsdatenbit in der Halteschaltung der Dateneingangsschaltung 68 gehalten wird. Das Vorspannungssignal Vpp' steigt auf einen Einschreib-/Löschpegel Vpp, aber das Einschreibspannungssignal Vwr wird wieder auf den Massepegel gebracht. Darüber hinaus wird das Löschspannungssignal Ver vom positiven Spannungspegel Vcc auf den Einschreib-/Löschspannungspegel Vpp verschoben, und die gewählte Reihenadressenleitung X1 steigt ebenfalls auf den Einschreib-/Löschpegel Vpp, aber die Sourcespannung Vs bleibt auf dem Massepegel. In dieser Situation ermöglichen das Vorspannungssignal Vpp' und das Löschspannungssignal Ver, daß jeder der Knoten SF1 und SF32 infolge eines Verstärkungsphänomens, das in jeder Byte-Halteschaltung stattfindet, auf einen Spannungspegel von "Vpp- Vth" steigt.
Auf der anderen Seite sind Sourceknoten, wie beispielsweise der Knoten SD11 an die Speicherzellentransistoren gekoppelt, für welche die Datenbits "1" vorgesehen sind, und die in der Ladephase an den positiven Spannungspegel Vcc angeschlossen sind. Wenn jedoch das Vorspannungssignal Vpp' vom positiven Spannungspegel Vcc auf den Einschreib-/Löschpegel Vpp geschoben wird, und das Einschreibspannungssignal Vwr wieder auf den Massepegel gebracht worden ist, sinken die Sourceknoten, wie beispielsweise der Knoten SD11 auf den Massepegel, weil der Knoten C1 mit dem Einschreib- /Löschpegel Vpp es ermöglicht, daß der Massepegel sich auf diesen Sourceknoten ausbreitet. Bezüglich der Sourceknoten, die an die Speicherzellentransistoren gekoppelt sind, für die die Datenbits "0" vorgesehen sind, werden diese vom schwimmenden Zustand auf den Massepegel geschoben, weil die Spaltenhalteschaltungen die Sourceknoten gegenüber dem Einschreibspannungssignal Vwr isolieren, aber die Speicherzellentransistoren die jeweiligen Leitungspfade erzeugen, um die Sourcespannung des Massepegels auszubreiten. Somit haben alle Speicherzellentransistoren der ersten und zweiunddreißigsten Bytes die Source- und Drainknoten mit Massepegel gespeist und die Gateelektroden mit dem Spannungspegel "Vpp-Vth" gespeist, so daß Elektronen von dem jeweiligen Drainknoten in die entsprechenden schwimmenden Gates injiziert werden, wobei die darin gespeicherten Datenbits gelöscht werden.

Einschreibphase

Die automatische Löschphase wird zum Zeitpunkt t6 beendet, und dann tritt die nichtflüchtige Halbleiterspeicheranordnung in die Einschreibphase. In der Einschreibphase wird das Einschreibsignal WR vom Massepegel auf den positiven Spannungspegel Vcc geschoben, aber das Steuersignal Vcg und das Löschspannungssignal Ver werden vom Einschreib- /Löschpegel Vpp auf den Massepegel geschoben. Darüber hinaus steigt das Einschreibspannungssignal Vwr vom Massepegel auf den Einschreib-/Löschpegel Vpp, und die Sourcespannung Vs steigt vom Massepegel auf den Spannungspegel "Vcc-Vth".
In dieser Situation halten die Byte-Halteschaltungen BL1 und BL32 den Einschreib-/Löschpegel Vpp, um den Leitungspfad zu den Knoten SF1 und SF32 zu schaffen, so daß die Knoten SF1 und SF32 durch die Byte-Halteschaltungen BL1 und BL32 entladen werden, wobei sie auf den Massepegel sinken. Bei den Spaltenhalteschaltungen, die den Speicherzellentransistoren, für welche die Datenbits "1" vorgesehen sind, wird der Einschreib-/Löschpegel Vpp gehalten, um die Leitungspfade zu den Sourceknoten SD11 zu schaffen, dann wird das Einschreibspannungssignal vom Einschreib-/Löschpegel Vpp auf die Sourceknoten, wie beispielsweise den Sourceknoten SD11, übertragen. Dies führt dazu, daß die Sourceknoten auf den Spannungspegel "Vpp-Vth" steigen. Auf der anderen Seite isolieren die Spaltenhalteschaltungen, die den Speicherzellentransistoren, für welche keine Einschreiboperation durchgeführt wird, die Sourceknoten gegenüber der Einschreibspannung Vwr vom Einschreib-/Löschpegel, wobei es ermöglicht wird, daß die Sourceknoten jeweils in den schwimmenden Zuständen verbleiben. Als ein Ergebnis wird jeder Speicherzellentransistor, für den das Datenbit "1" vorgesehen ist, an seinem Drainknoten mit dem Spannungspegel "Vpp-Vth" gespeist, die Gateelektrode mit dem Massepegel und der Sourceknoten mit dem Spannungspegel "Vcc-Vth" gespeist, und die Elektronen werden an dem schwimmenden Gate zum Drainknoten desselben entladen. Dann wird das Eingangsdatenbit "1" in jeden Speicherzellentransistor eingeschrieben. Auf der anderen Seite wird jeder Speicherzellentransistor, für den das Eingangsdatenbit "0" vorgesehen ist, an seinem Drainknoten im schwimmenden Zustand gehalten, die Gateelektrode mit dem Massepegel und der Sourceknoten mit dem Spannungspegel "Vcc-Vth" gespeist, dann hält der Speicherzellentransistor die Elektronen in seinem schwimmenden Gate. Dies führt dazu, daß jeder Speicherzellentransistor, der das Eingangsdatenbit "1" speichert, sich bezüglich des Schwellwertpegels von jedem Speicherzellentransistor unterscheidet, der das Eingangsdatenbit "0" speichert.
Die vorstehend beschriebene, nichtflüchtige Speicheranordnung schreibt während einer einzigen Einschreiboperation gleichzeitig zwei Byte-Eingangsdatenbits in die zwei Speicherzellengruppen. Die in der Fig. 9 dargestellte nichtflüchtige Halbleiterspeicheranordnung steht jedoch für eine gleichzeitige Einschreiboperation zur Verfügung, die für 32 Byte-Eingangsdaten durchgeführt wird.
Wie vorstehend beschrieben, ist die nichtflüchtige Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung gegenüber der nicht flüchtigen Halbleiterspeicheranordnung gemäß dem Stand der Technik bezüglich Einfachheit der Schaltungsanordnung infolge der Spalten- und Byte-Halteschaltungen vorteilhaft. Die Dateneingangsschaltung ist nämlich ohne die Gatetransistoren ausgebildet, weil das Einschreibspannungssignal Vwr durch die Spaltenadressen-Wähltransistoren Qy&sub1;&sub1; bis Qy&sub3;&sub2;&sub8; gesteuert wird. Darüber hinaus sind die Byte-Spaltenwählschaltung 25 und demgemäß die Byte- Spaltenwählleitungen gemäß der vorliegenden Erfindung nicht in die nichtflüchtige Halbleiterspeicheranordnung eingebaut, weil die Byte-Halteschaltungen vorgesehen sind, um die Spannungspegel an den Gateelektroden der Speicherzellentransistoren zu steuern. Dann nimmt die nichtflüchtige Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung eine relativ kleine Fläche ein, wodurch die Chipgröße verringert wird.

Zweite Ausführungsform

Es wird auf die Fig. 14 der Zeichnungen Bezug genommen, in welcher die Schaltungsanordnung einer anderen nichtflüchtigen Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung dargestellt ist. Die in der Fig. 14 gezeigte nichtflüchtige Halbleiterspeicheranordnung ist vom löschbaren, programmierbaren Festspeichertyp, so daß ein Speicherzellenfeld 81 bezüglich der elektrisch löschbaren, programmierbaren Festspeicheranordnung relativ einfach ist. Das Speicherzellenfeld 81 ist mit 256 Reihenadressenleitungen X1 bis X256 und 32 Spaltenadressenleitung Y1 bis Y32 versehen. Jede der Spaltenadressenleitung Y1 bis Y32 ist an jeden der Spaltenadressen-Wähltransistoren Qz&sub1;&sub1; bis Qz&sub1;&sub8; angeschlossen, und jede der Reihenadressenleitungen X1 bis X256 ist an jede Reihe der Speicherzellentransistoren Mn&sub1;&sub1;&sub1; bis Mn&sub2;&sub5;&sub6;&sub3;&sub2;&sub8; angeschlossen. Mit einer einzigen aktivierten Reihenadressenleitung und einer einzigen aktivierten Spaltenadressenleitung kann zu acht Speicherzellentransistoren Zugriff erhalten werden. Jede der Spaltenhalteschaltungen CL11 bis CL328 wird durch die Speicherzellentransistoren, die sich bezüglich Bit-Feststelle und Reihenadressen-Feststelle voneinander unterscheiden, geteilt und jede der Spaltenhalteschaltungen ist bezüglich der Schaltungsanordnung ähnlich der der nichtflüchtigen Halbleiterspeicheranordnung gemäß Fig. 9. Es sind jedoch andere Bauelemente, wie beispielsweise Dateneingangstransistoren durch gleiche Bezugsziffern bezeichnet, die für das Bezeichnen der entsprechenden Bauelemente verwendet worden sind. Obwohl in den Figuren nicht dargestellt, werden die Einschreibsteuersignale din1 bis din8 durch eine Dateneingangsschaltung erzeugt, die ähnlich wie die Schaltungsanordnung, welche in der Fig. 10 dargestellt ist, ist.
Das Datenbit, welches in jedem Speicherzellentransistor gespeichert wird, wird beispielsweise durch eine Strahlung von ultraviolettem Licht gelöscht, so daß in einer Einschreiboperation keine automatische Löschphase enthalten ist. Anders ausgedrückt, jede Einschreiboperation wird durch eine Ladephase, gefolgt von einer Einschreibphase, gebildet. Die Einschreiboperation wird hierbei anhand der Fig. 15 beschrieben, die die Wellenformen der wesentlichen Signale zeigt.

Ladephase

Wenn die nichtflüchtige Halbleiterspeicheranordnung mit einem Byte-Eingangsdatenbit gespeist wird, werden die Eingangsdatenbits in der Dateneingangsschaltung zum Herstellen der Einschreibsteuersignale din1 bis din8 gehalten. Da das Ladesignal LOAD auf dem positiven Spannungspegel Vcc ist, schalten alle Dateneingangstransistoren Qin1 bis Qin8 ein, um die jeweiligen Leitungspfade zu erzeugen. Dann werden die Einschreibsteuersignale Din1 bis Din8 jeweils in den Spaltenhalteschaltungen CL11 bis CL18 gespeichert. Auf ähnliche Art und Weise werden die Eingangsdatenbits in den Spaltenhalteschaltungen CL321 bis CL328 gehalten. Jede Spaltenhalteschaltung, die das Eingangsdatenbit "1" speichert, bewirkt, daß der Drainknoten des Speicherzellentransistors den Spannungspegel "Vcc-Vth" hat, während die Spaltenhalteschaltungen, welche die Eingangsdatenbits "0" speichern, die Drainknoten der Speicherzellentransistoren auf dem Massepegel belassen.

Einschreibphase

Das Vorspannungssignal Vpp', das Einschreibspannungssignal Vwr und das gewählte Reihenadressensignal X1 werden vom positiven Spannungspegel Vcc auf den Einschreibspannungspegel Vpp geschoben und jede der Spaltenhalteschaltungen, die an den Speicherzellentransistor angekoppelt ist, welcher mit dem Eingangsdatenbit "1" gespeist wird, ermöglicht, daß der Drainknoten des Speicherzellentransistors auf den Spannungspegel "Vpp-Vth" steigt und der Einschreibpegel Vpp wird der Gateelektrode des Speicherzellentransistors zugeführt, so daß Elektronen in dessen schwimmendes Gate injiziert werden. Dann werden die Eingangsdatenbits "1" in den Speicherzellentransistoren gespeichert.
Auf der anderen Seite bewirken die anderen Spaltenhalteschaltungen, daß die Drainknoten der Speicherzellentransistoren, welche mit den Eingangsdatenbits "0" gespeist werden, gegenüber dem Einschreibpegel Vpp isoliert sind, so daß keine Elektroneninjektion stattfindet. Somit haben die Speicherzellentransistoren, welche die Eingangsdatenbits "1" speichern, gegenüber den Speicherzellentransistoren, welche die Eingangsdatenbits "0" speichern, infolge der Elektroneninjektion einen unterschiedlichen Schwellwertpegel.
Obwohl die vorliegende Erfindung anhand der besonderen Ausführungsformen gezeigt und beschrieben worden ist, ist anzumerken, daß zahlreiche Veränderungen und Modifikationen innerhalb des Schutzumfanges der Erfindung denkbar sind.

Claims

1. Nichtflüchtige Halbleiterspeicheranordnung, die auf einem Halbleitersubstrat ausgebildet ist, wobei die nichtflüchtige Halbleiterspeicheranordnung eine Einschreibeoperation mit einer Ladephase, einer automatischen Löschphase und einer Einschreibphase ausführen kann, mit:

a) einer Vielzahl von Speicherzellengruppen (62, 63, 64, 65), die in Reihen und Spalten angeordnet sind, wobei jede Speicherzellengruppe mit einer Vielzahl von Speicherzellentransistoren (Mm 111 - Mm 118; Mm 25632 - Mm 255321) versehen sind, die jeweiligen Bitstellen zugeordnet sind und jeweils Gate-Elektroden haben;

b) einer Vielzahl von Speicherzellen-Wähltransistoren (Ms 111 - Ms 118; Ms 256321 - Ms 256328), die jeweils in Reihe mit jedem der besagten Speicherzellentransistoren geschaltet sind und eine Gate-Elektrode haben;

c) einer Vielzahl von Reihenadressen-Wähltransistoren (Mb 11 - Mb 132; Mb 2561 - Mb 25632), die jeweils an die Gateelektroden der Speicherzellentransistoren in jeder Speicherzellengruppe gekoppelt sind und eine Gatelelektrode haben;

d) einer Vielzahl von Bite-Spalten-Wähltransistoren (Qg1 - Qg32), die jeweils den Speicherzellengruppen in jeder Spalte zugeordnet vorgesehen sind, und einen Leitungspfad zwischen einer Source (66) des Steuersignals (Vcg) und dem jeweiligen Reihenadressen-Wähltransistor schaffen können, der in jeder Spalte zugeordnet zur Speicherzellengruppe vorgesehen ist, wobei jeder Byte-Spalten-Wähltransistor eine Gate-Elektrode hat, das Steuersignal in der automatischen Löschphase auf einen dritten Pegel geschoben wird, aber in der Ladephase und der Einschreibphase auf einem zweiten Pegel bleibt;

e) einer Vielzahl von Spaltenadressen-Wähltransistorgruppen (Qy11 - Qy18; Qy321 - Qy 328), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind, und einer Vielzahl von Spaltenadressen-Wähltransistoren haben, die jeweils an die Speicherzellen-Wähltransistoren gekoppelt sind, die die entsprechenden identischen Bitstellen haben;

f) einer Vielzahl von Spalten-Halteschaltungs-Gruppen (CL11 bis CL18; CL 321 bis CL 328), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind und eine Vielzahl von Halteschaltungen haben, die an die Speicherzellen-Wähltransistoren (MS 111..) gekoppelt sind, welche jeweils identische Bitstellen haben, wobei die Spalten-Halteschaltungen mit einer Quelle für das Einschreib- Spannungssignal Vwr gekoppelt sind;

g) einer Vielzahl von Byte-Halteschaltungen (BL 1 bis BL 32), die jeweils zugeordnet zu jedem der Byte-Spalten Wähltransistoren (Qg1 ...) vorgesehen sind und zwischen den Reihenadressen-Wähltransistoren (MBL...), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind, und einer Quelle für das Lösch-Spannungssignal (Ver) gekoppelt sind.

h) einer Dateneingangsschaltung (68), die so arbeitet, daß sie eine Vielzahl von Eingangsdatenbits sperrt, die jeweils den ersten oder zweiten Pegel haben und die eine Vielzahl von Einschreibe-Steuersignalen (din1 bis din8) auf der Basis der Eingangsdatenbits erzeugen, die jeweils den ersten oder zweiten Pegel haben;

i) einer Vielzahl von Dateneingangstransistoren (Qin1 bis Qin8), die jeweils an die Spaltenadressen-Wähltransistoren (Qy11...) gekoppelt sind, welche jeweils den Speicherzellen-Wähltransistoren zugeordnet sind, die identische Bitstellen haben, wobei jeder der Dateneingangstransistoren auf ein Ladesignal (LOAD) anspricht, das in der Ladephase auf einen aktiven Pegel verschoben worden ist, um jedes der Einschreibe-Steuersignale auf die Spaltenadressen- Wähltransistoren zu übertragen, wobei das Ladesignal in der automatischen Löschphase und in der Einschreibphase auf einen inaktiven Pegel geschoben wird;

j) einer Vielzahl von Reihenadressenleitungen (X1 bis X256), die jeweils an die Gate-Elektroden der Speicherzellen-Wähltransistoren (MS 111...) und die Reihenadressen- Wähltransistoren (Mb11...) gekoppelt sind, die jeweils zugeordnet zu den Speicherzellengruppen in jeder Reihe vorgesehen sind, wobei die Reihenadressenleitungen das Reihenadressensignal ausbreiten, wobei eines derselben in der automatischen Löschphase und der Einschreibphase auf den aktiven Pegel geschoben wird, um zu ermöglichen, daß die Speicherzellen-Wähltransistoren und die Reihenadressen- Wähltransistoren einschalten, wobei die Reihenadressensignale in der Ladephase auf einen inaktiven Pegel geschoben werden; und

k) einer Vielzahl von Spaltenadressenleitungen (Y1 bis Y32), die jeweils an die Gate-Elektroden der Byte-Spalten- Wähltransistoren (Qg1...) und die Spaltenadressen- Wähltransistoren (Qy11...) gekoppelt sind, die zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind, wobei die Spaltenadressenleitungen die Spaltenadressensignale ausbreiten, wobei zwei oder mehrere der Spaltenadressensignale in der Ladephase aufeinanderfolgend auf den zweiten Pegel geschoben werden, um zu ermöglichen, daß jeweils das Steuersignal in den Byte-Halteschaltungen und die Einschreib-Steuersignale in den Spalten-Halteschaltungen gesperrt werden, wobei die Spaltenadressensignale in der automatischen Löschphase und in der Einschreibphase auf dem ersten Pegel bleiben;

l) wobei das Einschreib-Spannungssignal (Vwr) und das Löschspannungs-Signal (Ver) in der automatischen Löschphase jeweils auf den ersten und dritten Pegel geschoben werden, und in der Einschreibphase auf den dritten Pegel und den ersten Pegel geschoben werden, das Steuersignal (Vcb) vom zweiten Pegel in jeder der Byte-Halteschaltungen vom zweiten Pegel auf den dritten Pegel bei Anwesenheit des Löschspannungssignals mit dem dritten Pegel geschoben wird, um automatisch Funktionen zu löschen, und jedes Einschreib- Steuersignal (Cin1...) mit dem zweiten Pegel bei Anwesenheit des Einschreibspannungssignals mit drittem Pegel für die Einschreibfunktion auf den dritten Pegel geschoben wird;

dadurch gekennzeichnet , daß

m) die Source-Knoten aller Speicherzellen-Transistoren miteinander gekoppelt sind;

n) eine Source-Spannungs-Steuerschaltung (67) auf ein Einschreibsignal (Wr) anspricht und eine Source-Spannung erzeugt, die den Source-Knoten der Speicherzellen-Transistoren zugeführt wird, wobei die Sourcespannung in der Einschreibphase auf einen Pegel in der Nähe des zweiten Pegels geschoben wird, aber in der Ladephase und der automatischen Löschphase auf dem ersten Pegel bleibt; und

o) jede der Spalten-Halteschaltungen (TL11...) besteht aus einem ersten Gate-Transistor (69), der durch das Ladesignal (LOAD) angesteuert wird, einer ersten kombinierten Schaltung (70 bis 73) für die Halte- und Urlade-Funktionen, die an den Source- oder Drain-Knoten des ersten Gate-Transistors gekoppelt ist, und einem ersten Antriebstransistor (74), dessen Gate-Elektrode an die erste kombinierte Schaltung gekoppelt ist, wobei der Source- oder Drain-Knoten mit dem jeweils anderen (SDL) der besagten Source- oder Drainknoten des ersten Gate-Transistors, verbunden ist, und der jeweils andere Knoten der Source- oder Drain-Knoten mit der Einschreibspannung (Vwr) gespeist wird.

2. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet , daß jede der Byte- Halteschaltungen einen zweiten Gate-Transistor (75), der durch das Ladesignal angesteuert wird, eine zweite kombinierte Schaltung (77 bis 80) für die Sperr- und Urlade- Funktionen, an einen der Source- bzw. Drain-Knoten des zweiten Gate-Transistors (75) gekoppelt, und einen zweiten Antriebstransistor (78) aufweist, dessen Gate-Elektrode an die kombinierte Schaltung gekoppelt ist, wobei einer der Source- bzw. Drain-Knoten an den jeweils anderen der besagten Source- und Drain-Knoten des zweiten Gate-Transistors (75) gekoppelt ist, und der jeweils andere Knoten der Source- und Drain-Knoten mit dem Löschspannungssignal (Var) gespeist wird.

3. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die erste kombinierte Schaltung aufweist eine erste Reihenkombination aus einem p-Kanal-Transistor (70) und einem n-Kanal-Transistor (71), die zwischen eine Quelle des Vorspannungs-Signals und eine Quelle für den ersten Pegel gekoppelt ist und eine zweite Reihenkombination aus einem p-Kanal-Transistor (72) und einem n-Kanal-Transistor (73), die zwischen die Quelle des Vorspannungssignals und die Quelle des ersten Pegels gekoppelt ist, wobei das der ersten kombinierten Schaltung zugeführte Vorspannungssignal in den automatischen Lösch- und Einschreibephasen vom zweiten Pegel auf den dritten Pegel geschoben wird.

4. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß die zweite kombinierte Schaltung aufweist eine dritte Reihenkombination aus einem p-Kanal-Transistor (77) und einem n-Kanal-Transistor (79), die zwischen die Quelle für das Vorspannungs-Signal und die Quelle für den ersten Pegel gekoppelt ist, und eine vierte Reihenkombination aus einem p-Kanal-Transistor (78) und einem n-Kanal-Transistor (80), der zwischen die Quelle für das Vorspannungs-Signal und die Quelle für den ersten Pegel gekoppelt ist, wobei das der zweiten kombinierten Schaltung zugeführte Vorspannungs-Signal in den automatischen Lösch- und Einschreibephasen vom zweiten Pegel auf den dritten Pegel geschoben wird.

5. Nichtflüchtige Halbleiterspeicheranordnung, die auf einem Halbleitersubstrat ausgebildet ist, wobei die nichtflüchtige Halbleiterspeicheranordnung eine Einschreibeoperation mit einer Ladephase, einer automatischen Löschphase und einer Einschreibephase ausüben kann, mit:

a) einer Vielzahl von Speicherzellengruppen (62, 63, 64, 65), die in Reihen und Spalten angeordnet sind, wobei jede Speicherzellengruppe mit einer Vielzahl von Speicherzellentransistoren (Mm 111 bis Mm 118; Mm 25632 bis Mm 256321 versehen ist, die jeweilige Bitstellen bezeichnen und die jeweilige Gate-Elektroden haben.

b) einer Vielzahl von Speicherzellen-Wähltransistoren (Ms 111 bis Ms 118; Ms 256321 bis Ms 256328), die jeweils in Reihe mit jedem der Speicherzellentransistoren geschaltet sind und eine Gate-Elektrode haben;

c) einer Vielzahl von Reihenadressen-Wähltransistoren (Mb 11 bis Mb 132; Mb 2561 bis Mb 25632), die jeweils an die Gate-Elektroden der Speicherzellentransistoren in jeder der Speicherzellengruppen gekoppelt sind, und eine Gate-Elektrode haben;

d) einer Vielzahl von Byte-Spalten-Wähltransistoren (Qg1 bis Qg32), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind, und zwischen einer Quelle (66) für das Steuersignal (Vcg) und den Reihenadressen-Wähltransistoren, die zugeordnet zu den Speicherzellengruppen jeder Spalte vorgesehen sind, einen Leitungspfad erzeugen kann, wobei jeder der Byte-Spalten-Wähltransistoren eine Gate-Elektrode hat, und in der automatischen Löschphase das Steuersignal auf einen dritten Pegel geschoben wird, aber während der Ladephase und der Einschreibphase auf einem zweiten Pegel bleibt;

e) einer Vielzahl von Spaltenadressen-Wähltransistor-Gruppen (Qy11 bis Qy18; Qy321 bis Qy328), die jeweils zugeordnet zu den Speicherzellengruppen jeder Spalte vorgesehen sind, und einer Vielzahl von Spaltenadressen-Wähltransistoren, die jeweils an die Speicherzellen-Wähltransistoren gekoppelt sind, welche die jeweils identischen Bitstellen haben;

f) einer Vielzahl von Spalten-Halteschaltungs-Gruppen (CL11 bis CL18; CL 321 bis CL 328), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind und eine Vielzahl von Halteschaltungen aufweisen, die an die Speicherzellen-Wähltransistoren gekoppelt sind, welche die jeweils identischen Bitstellen haben, wobei die Spalten- Halteschaltungen an eine Quelle für das Einschreibe-Spannungssignal (Vwr) gekoppelt sind;

g) einer Vielzahl von Byte-Halteschaltungen (BL 1 bis BL 32), die jeweils zugeordnet zu jedem der Byte-Spalten- Wähltransistoren vorgesehen sind, und zwischen den Reihenadressen-Wähltransistoren, die jeweils zugeordnet zu den Speicherzellengruppen jeder Spalte und einer Quelle für das Löschspannungs-Signal (Ver) gekoppelt sind;

h) einer Dateneingangs-Schaltung (68), die so arbeitet, daß sie eine Vielzahl von Eingangsdaten-Bits sperrt, die den ersten oder zweiten Pegel haben, und auf der Basis der Eingangsdatenbits eine Vielzahl von Einschreibe-Steuersignalen (din 1 bis din 8) erzeugen, die jeweils den ersten oder zweiten Pegel haben;

i) einer Vielzahl von Dateneingangs-Transistoren (Qin 1 bis Qin 8), die jeweils an die Spaltenadressen-Wähltransistoren gekoppelt sind, die zugeordnet zu den jeweiligen Speicherzellen-Wähltransistoren mit den identischen Bitstellen vorgesehen sind, wobei jeder der Dateneingangs-Transistoren auf ein Ladesignal (LOAD) anspricht, das in der Ladephase auf einen aktiven Pegel geschoben ist, um jedes der Einschreib- Steuersignale auf die Spaltenadressen-Wähltransistoren zu übertragen, wobei das Ladesignal in der automatischen Löschphase und der Einschreibphase auf einen inaktiven Pegel geschoben wird;

j) einer Vielzahl von Reihenadressenleitungen (X1 bis X256), die jeweils an die Gateelektroden der Speicherzellen-Wähltransistoren und der Reihenadressen-Wähltransistoren, die jeweils zugeordnet zu den Speicherzellengruppen in jeder Reihe vorgesehen sind, gekoppelt sind, wobei die Reihenadressen-Leitungen das Reihenadressen-Signal ausbreiten, wobei eine derselben in der automatischen Löschphase und der Einschreibphase auf einen aktiven Pegel geschoben wird, um zu ermöglichen, daß die Speicherzellen-Wähltransistoren und die Reihenadressen-Wähltransistoren einschalten, und in der Ladephase die Reihenadressensignale auf einen inaktiven Pegel geschoben werden; und

k) einer Vielzahl von Spaltenadressen-Leitungen (Y1 bis Y 32), die jeweils an die Gate-Elektroden der Byte-Spalten- Wähltransistoren und der Spaltenadressen-Wähltransistoren, welche zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind, gekoppelt sind, wobei die Spaltenadressen-Leitungen die Spaltenadressen-Signale ausbreiten, zwei oder mehr der Spaltenadressen-Signale nacheinander in der Ladephase auf den zweiten Pegel geschoben werden, um zu ermöglichen, daß das Steuersignal in der Byte- Halteschaltung gesperrt wird, und um zu erlauben, daß die Spalten-Halteschaltungen die Einschreib-Steuersignale sperren, wobei in der automatischen Löschphase und in der Einschreibphase die Spalten-Adressensignale auf dem ersten Pegel bleiben;

l) wobei das Einschreib-Spannungssignal und das Lösch-Spannungs-Signal in der automatischen Löschphase jeweils auf den ersten und dritten Pegel geschoben werden und in der Einschreibphase auf den dritten und ersten Pegel geschoben werden, das Steuersignal auf dem zweiten Pegel in jeder der Byte-Halteschaltungen bei Anwesenheit des Lösch-Spannungs- Signals mit drittem Pegel auf den dritten Pegel geschoben wird, um die automatischen Löschfunktionen zu bewirken, und jedes Einschreib-Steuersignal bei Anwesenheit des Einschreib-Spannungssignals mit drittem Pegel für die Einschreibefunktion auf den dritten Pegel geschoben wird;

dadurch gekennzeichnet , daß

m) die Source-Knoten aller Speicherzellen-Transistoren miteinander verbunden sind;

n) eine Source-Spannungs-Steuerschaltung (67) auf ein Einschreibsignal (WR) anspricht und eine Sourcespannung erzeugt, die auf die Source-Knoten der Speicherzellen-Transistoren geleitet wird, wobei die Source-Spannung in der Einschreibphase auf einen Pegel in der Nähe des zweiten Pegels geschoben wird, aber in der Ladephase und der automatischen Löschphase auf einem ersten Pegel verbleibt; und

O) jede der Byte-Halteschaltungen (BL1...) besteht aus einem zweiten Gate-Transistor (75), der durch das Ladesignal gesteuert wird, einer zweiten kombinierten Schaltung (77 bis 80) für die Sperr- und Urlade-Funktionen, die an einen Knoten von Source- und Drain-Knoten des zweiten Gate-Transistors (75) angeschlossen ist, und einem zweiten Antriebstransistor (78), dessen Gate-Elektrode an die kombinierte Schaltung gekoppelt ist, wobei ein Knoten von Source- und Drain-Knoten an den jeweils anderen Knoten der besagten Source- und Drain-Knoten des zweiten Gate-Transistors (75) angeschlossen ist und der andere Knoten von Source- und Drainknoten mit dem Löschspannungs-Signal (Ver) gespeist wird.

6. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 5, dadurch gekennzeichnet , daß die zweite kombinierte Schaltung besteht aus einer dritten Reihenkombination aus einem p-Kanal-Transistor (77) und einem n-Kanal- Transistor (79), die zwischen die Quelle für das Vorspannungs-Signal und die Quelle für das Signal mit dem ersten Pegel gekoppelt ist, und einer vierten Reihenkombination aus einem p-Kanal-Transistor (78) und einem n-Kanal-Transistor (80), die zwischen die Quelle für das Vorspannungs-Signal und die Quelle für den ersten Pegel gekoppelt ist, wobei das der zweiten kombinierten Schaltung zugeführte Vorspannungs-Signal in der automatischen Löschphase und der Einschreib-Phase vom zweiten Pegel auf den dritten Pegel geschoben wird.

7. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet , daß die Dateneingangs-Schaltung (68) eine Vielzahl von Sperrschaltungen (LT1...LT8 (Fig. 10)) aufweist.

8. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet , daß jeder der Speicherzellen-Transistoren (Mm 111 bis Mm 256321) ein elektrisch löschbarer, programmierbarer Festspeicher ist.

9. Nichtflüchtige Halbleiterspeicheranordnung, die auf einem Halbleitersubstrat ausgebildet ist, wobei die nichtflüchtige Halbleiterspeicheranordnung eine Einschreiboperation mit einer Ladephase, einer automatischen Löschphase und einer Einschreibphase ausführen kann, mit:

a) einer Vielzahl von Speicherzellengruppen, die in Reihen und Spalten angeordnet sind, wobei jede Speicherzellengruppe mit einer Vielzahl von Speicherzellentransistoren (Mn 111 bis Mn 256328) versehen ist, die jeweiligen Bitstellen zugeordnet sind und jeweils Gate-Elektroden haben, wobei die Speicherzellentransistoren Source-Knoten aufweisen, die gemeinsam an eine Quelle für einen ersten Pegel angeschlossen sind;

b) einer Vielzahl von Spaltenadressen-Wähltransistoren (Qz11 bis Qz328), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind, und jeweils an die Speicherzellentransistoren angeschlossen sind, welche die jeweils identischen Bitstellen haben;

c) einer Vielzahl von Spalten-Halteschaltungs-Gruppen (CL1 bis CL328), die jeweils zugeordnet zu den Speicherzellengruppen in jeder Spalte vorgesehen sind und eine Vielzahl von Halteschaltungen aufweisen, die an die Speicherzellentransistoren mit den jeweils identischen Bitstellen gekoppelt sind, wobei die Spalten-Halteschaltungen an die Quelle für das Einschreib-Spannungssignal (Vwr) angeschlossen sind;

d) einer Dateneingangs-Schaltung, die so arbeitet, daß eine Vielzahl von Dateneingangs-Bits gesperrt wird, die jeweils den ersten Pegel oder zweiten Pegel haben, und zum Erzeugen einer Vielzahl von Einschreib-Steuersignalen (din1...) auf der Basis der Eingangsdaten-Bits, die jeweils den ersten oder zweiten Pegel haben;

e) einer Vielzahl von Daten-Eingangstransistoren (Qin1 bis Qin8), die jeweils an die Spaltenadressen-Wähltransistoren (Qz11...) gekoppelt sind, die zugeordnet zu den Speicherzellentransistoren mit den jeweils identischen Bit-Zellen vorgesehen sind, wobei jeder der Dateneingangs-Transistoren auf ein Ladesignal (LOAD) anspricht, das in der Ladephase auf einen aktiven Pegel geschoben worden ist, um jedes der Einschreib-Steuersignale (din1...) auf die Spaltenadressen- Wähltransistoren zu übertragen, wobei das Ladesignal in der Einschreibphase auf einen inaktiven Pegel geschoben ist;

f) einer Vielzahl an Reihenadressen-Leitungen (X1 bis S256), die jeweils an die Gate-Elektroden der Speicherzellen-Transistoren gekoppelt sind, die jeweils zugeordnet zu den Speicherzellengruppen in jeder Reihe vorgesehen sind, wobei die Reihenadressenleitungen die Reihenadressensignale ausbreiten, von denen eines in der Einschreibphase auf einen dritten Pegel geschoben wird, wobei die Reihenadressen-Signale in der Ladephase auf den zweiten Pegel geschoben werden; und

g) einer Vielzahl von Spalten-Adressenleitungen (Y1 bis Y32), die jeweils an die Gate-Elektroden der Spaltenadressen-Wähltransistoren (Qz11) gekoppelt sind, die zugeordnet zu jeder Speicherzellengruppe vorgesehen sind, um die Spaltenadressen-Wähltransistoren anzusteuern, wobei die Spaltenadressen-Leitungen die Spaltenadressen-Signale ausbreiten, zwei oder mehr der Spaltenadressen-Signale in der Ladephase aufeinanderfolgend auf den zweiten Pegel geschoben werden, um zu ermöglichen, daß die Spalten-Halteschaltungen die Einschreib-Steuersignale jeweils sperren, wobei in der Einschreibphase die Spaltenadressensignale auf dem ersten Pegel bleiben;

dadurch gekennzeichnet , daß das Einschreib- Spannungssignal (Vwr) vom ersten Pegel in der Einschreibphase auf den dritten Pegel geschoben wird, und daß jedes Einschreib-Steuersignal (din1...) auf dem zweiten Pegel bei Anwesenheit des Einschreib-Spannungsignals mit drittem Pegel für die Einschreib-Funktion auf den dritten Pegel geschoben wird; und

jede der Spalten-Halteschaltungen (CL11...) aufweist einen ersten Gate-Transistor (69), der durch das Ladesignal angesteuert wird, eine erste kombinierte Schaltung (70 bis 73) für die Sperr- und Urlade-Funktionen, die an einen Knoten von Source- und Drain-Knoten des ersten Gate-Transistors gekoppelt ist, und einem ersten Antriebstransistor (74), dessen Gate-Elektrode an die erste kombinierte Schaltung gekoppelt ist, wobei einer der Knoten von Source- und Drain-Knoten an den anderen (SD11) der Knoten von Source- und Drain-Knoten des ersten Gate-Transistors gekoppelt ist, und der andere Knoten von Source- und Drain-Knoten mit der Einschreibspannung (Vwr) gespeist wird.

10. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 9, dadurch gekennzeichnet , daß die erste kombinierte Schaltung aufweist eine erste Reihenkombination aus einem p-Kanal-Transistor (70) und einem n-Kanal-Transistor (71) die zwischen eine Quelle für das Vorspannungs-Signal und eine Quelle für den ersten Pegel gekoppelt ist, und eine zweite Reihenkombination aus einem p-Kanal-Transistor (72) und einem n-Kanal-Transistor (73), die zwischen die Quelle für das Vorspannungs-Signal und die Quelle für den ersten Pegel gekoppelt ist, wobei das der ersten kombinierten Schaltung zugeführte Vorspannungs-Signal in der Einschreibphase vom zweiten Pegel auf den dritten Pegel geschoben wird.

11. Nichtflüchtige Halbleiterspeicher-Anordnung nach Anspruch 10, dadurch gekennzeichnet , daß jeder p-Kanal- Transistor (70, 72) in N-Form an die Quelle für das Vorspannungs-Signal (Vpp-) gekoppelt ist.

12. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 11, dadurch gekennzeichnet , daß jeder der Speicherzellen-Transistoren (Mn11 bis Mn256328) ein löschbarer, programmierbarer Festspeicher ist.