CN1228600A - 具有一个编程区域的非易失性半导体存储器件 - Google Patents

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Abstract

一个快速EEPROM包括非易失存储单元阵列,每个存储单元都具有一个双栅极结构的单元晶体管和一个用于单元晶体管的浮置栅极的编程区。该快速EEPROM是属于编程,快速擦除和读模式,每个是一种字节接字节模式。该快速EEPROM包括第一到第三选择晶体管,用于从未选中的晶体管中切断选中的晶体管的源极,漏极和控制栅极,用于抑制单元晶体管之间的干扰。

Description

具有一个编程区域的非易失性半导体存储器件
本发明涉及到一种非易失性半导体存储器件(诸如快速电可擦可编程只读存储器)，尤其是涉及到一种在每个存储器单元具有一个编程区域的非易失性半导体存储器件。
一种快速EEPROM(电可擦写可编程只读存储器)在已有技术上被认为是具有包括一组以矩阵形式排列的非易失性半导体存储器单元并且每个具有一个双层栅极结构的存储单元阵列。参考图1所示的一种常规EEPROM中的一个存储单元的截面视图，该存储单元包括一个形成在具有源极区和漏极区“S”与“D”半导体基片上的浮置栅极FG，具有一个没有显示的栅极氧化薄膜，以及一个形成在浮置栅极FG上具有另一个没有显示的氧化薄膜的控制电极CG。
在图1所示存储单元的编程中，例如，电子是通过在控制栅极CG与漏极之间加一个可编程电压而从浮置栅极FG分离出的，反之在存储单元的擦除中，电子是通过在控制栅极CG与漏极之间加一个擦除电压而被注入浮置栅极FG的。对于由单一步骤编程与擦除一组非可易失性存储单元的方案存在几种建议。
参考图2，被称作FLOTOX(浮置栅极沟道氧化物)的EEPROM的第一个建议是这样一组字线WL与一些源极线SL结合地提供给存储单元各自的行，而一条栅极线GL与8个位线BL结合地提供给存储单元的每8个列，如存储单元M40到M47。简单地讲，在图中只显示出一个具有类似结构存储单元的字节。
该EEPROM有一个对每个字节的字节选择晶体管Tr14，或存储单元M40到M47，并且每个存储单元有一个单元选择晶体管Tr13和一个具有用于存储数据的FLOTOX结构的单元晶体管Tr15。每个晶体管Tr13,Tr14和Tr15是由一个n-沟道晶体管来实现。
每个存储单元的单元选择晶体管Tr13具有一个连接到一条字线WL的栅极，并且具有连接在位线BL与单元晶体管Tr15的漏极之间的源极-漏极通路。字节选择晶体管Tr14有一个连接到字线WL的栅极，并且具有连接在栅极线GL与单元晶体管Tr15的控制栅极之间的源极-漏极通路。单元晶体管Tr15有一个连接到为单元晶体管M40到M47的每个字节安排的公共源极线SL的源极。单元晶体管Tr15有一个薄的栅极氧化膜，是为了使用来自/进入浮置栅极的电极沟道效应能够编程与擦写而安置在浮置栅极FG与半导体基片之间。
图3至图5显示了图2中所示EEPROM的8个存储单元M40到M47的三种不同的模式，包括一种可编程模式，一种快速擦除模式和一种读模式。图6显示在图3到图5的每种模式中提供的电压，这是以EEPROM中一种常规的模式实现的，即字节接字节方式。
在这种编程模式中，如图3和图6所示，在位线BL1到BL8之间，一些对应选定要被编程(用“0”编程)的存储单元的指定位线被加偏置电压Vpp(例如15伏)，同时指定字线WL1设置在偏置电压Vpp以开启选择晶体管Tr13和Tr14，指定源极线SL1被接通或浮置，而栅极线GL加零电压偏置。结果，存储在浮置栅极FG的电子被分离以便用“0”编程选定的存储单元。对于要被擦除(或用“1”编程)的存储单元和在此时没有选中的存储单元，对应于位线BL1到BL8之间的位线设置为零伏偏压，因此这些存储单元被擦除或保留在以前的状态。在这一阶段，对应于未选中的存储单元字线是零伏偏置电压。
在快速擦除模式中，如图4到图6所示，位线BL1到BL8加1伏偏置电压，同时指定字线WL1设置在偏置电压Vpp以开启选择晶体管Tr13和Tr14，源极线SL1被浮置，而栅极线加偏置电压Vpp。结果，为了快速擦除，电子被注入到指定存储单元的浮置栅极。在这一阶段，对应于未选中的存储单元组的栅极线和字线是零伏偏置电压。
在读模式中，如图5到图6所示，在位线BL1到BL8之间的一些对应选定编程存储单元的指定位线BL1到BL8是加1伏偏置电压，同时指定字线WL1设置在偏置电压Vdd以开启选择晶体管Tr13和Tr14，而指定源极线SL1与栅极线GL加零伏偏置电压。结果，指定存储单元的浮置栅极的电子能够通过用来判断每个选中存储单元的编程状态或擦除状态通过位线BL1到BL8进行检测。在这一阶段，对应于未选中存储单元的位线被浮置，而对应于未选中的存储单元的栅极线可以是零伏或1到2伏电压。
在第一个建议中，在源极与浮置栅极之间存在干扰的原因是单元晶体管Tr15的源极直接连到为存储单元M40到M47设置的公共源极线。在编程模式中，其中电子是通过加一个编程电压到单元晶体管Tr15的漏极而从浮置栅极分离出，单元晶体管Tr15呈现一个耗尽状态，其中单元晶体管Tr15的阀值电压低于零伏。这就使得单元晶体管Tr15的源极电位上升到｜Vtrn｜，它经过源极线SL进入到未选中存储单元的其他晶体管的源极。结果，产生干扰，其中由源极的正电压｜Vtrn｜分离出存储在其他单元晶体管浮置栅极的电子，以至丢失存储在未选中存储单元的存储数据。
第二个建议，它发表在公开专利号JP-A-7-288291中，是一种具有单层栅极结构的存储单元。建议的EEPROM采用一种Fowdler-Nordheim沟道效应，类似于第一个建议，用来在浮置栅极与漏极之间注入/分离电子。参考图7，建议的EEPROM具有一组字线WL和一些对应于存储单元(如存储单元M30到M37)的各行具有相应数量的编程线PL，以及一个用来从存储单元中选定由地址信号指定的存储单元的选择电路。8条位线BL和一条漏极-栅极线DGL，其功能是作为对存储单元的一个字节的公共位线，提供给包括8个存储单元M30到M37的每一个字节。
存储单元M30到M37的每一个都有一个选择晶体管Tr11和一个单元晶体管Tr12，它们两个都是n-沟道MOS场效应晶体管(MOSFET)。选择晶体管Tr11有一个连接到一条相应的字线WL的栅极，和一条连接在一条相应位线BL与单元晶体管Tr12的源极之间的源极-漏极通路。单元晶体管Tr12具有两个都连接到漏极-栅极线34的漏极和控制栅极CG。从单元晶体管Tr12延伸出的浮置栅极FG的一部分在同样的与一个称为编程区域Pt的扩散区之间形成电容性耦合。
图8显示图7中的EEPROM的每种模式所加的电压，其中编程，快速擦除和读模式都是由字节接字节来实现。在编程模式中，对于选定存储单元的位线BL是浮置的，同时字线WL加偏置电压零伏以便关断选择晶体管Tr11，编程线PL加偏置电压Vpp(例如15伏)，而漏极-栅极线DGL偏置电压是零伏。结果，存储电荷从编程区Pt取出，因此选择的存储单元被编程。在这一阶段，未选中的存储单元通过将对应的漏极-栅极线DGL的偏置电压设置在Vpp/2而保持在先前的状态。
在快速擦除模式中，所有的位线BL都是浮置的同时指定的字线WL加零伏偏置电压以便关断选择晶体管Tr11，编程线PL加偏置电压零伏，而漏极-栅极线DGL偏置电压是Vpp。结果，为了快速擦除，一些电子注入到每个编程区域Pt。
在读模式，一些对应选定编程存储单元的指定位线BL是加1伏偏置电压，同时指定字线WL1设置在偏置电压Vdd(例如5伏)以开启选择晶体管Tr11，而编程线PL和漏极-栅极线DGL加偏置电压零伏。结果，存储在编程区域Pt的电子通过用来判断每个存储单元数据的位线BL而被检测到。
第二个建议中，单元晶体管Tr12的漏极和编程区域Pt都是由漏极-栅极线DGL和编程线PL驱动的，功能如公共位线。因此，在选择单元晶体管Tr12的编程/擦除中，存在一种类似于第一个建议由公共位线驱动未选中存储单元的单元晶体管的漏极与编程区域而引起干扰的可能性。
鉴于上述原因，本发明的目的是提供一种非易失性半导体存储器件，其能够避免邻近存储单元之间的干扰。
在第一个方面，本发明提供一种非易失性半导体存储器件包括：一个半导体基片，一个包括一组非易失性半导体存储单元的存储单元阵列，其中每个存储单元包括一个位于半导体基片上的源极与漏极区，和每个都与该源极和漏极区域相关设置的一个浮置栅极和一个控制栅极，以及一个形成在位于部分浮置栅极下面的半导体基片的一部分上的编程区域；一组每个都作为非易失性半导体存储单元的一个对应行而设置的字线；一组每个都作为非易失性半导体存储单元的一个对应列而设置的位线；一个为每组单元晶体管而设置的第一选择晶体管，用来响应一条相应字线之一的选择以便施加一个第一固定电压到相应单元晶体管组的漏极和控制栅极；一个第二选择晶体管，用来响应一条相应字线之一的选择以便施加一个第二固定电压到编程区域；以及一个为每个单元晶体管而设置的第三选择晶体管，用来响应一条相应字线之一的选择以便施加一个第一固定电压到单元晶体管组的源极。
在第二方面，本发明还提供的一种非易失性半导体存储器件包括：一个半导体基片，一个包括一组非易失性半导体存储单元的存储单元阵列，其中每个存储单元包括一个在半导体基片上的源极与漏极区，和每个都与该源极和漏极区域相关设置的一个浮置栅极和一个控制栅极，以及一个形成在部分浮置栅极下面的半导体基片上的编程区域；一组每个都作为非易失性半导体存储单元的一个对应行而设置的字线；一组每个都作为非易失性半导体存储单元的一个对应列而设置的位线；一个为每组单元晶体管设置的第一选择晶体管，用来响应一条相应字线之一的选择以便施加一个第一固定电压到相应单元晶体管组的漏极；一个为每组单元晶体管而安排的第二选择晶体管，用来响应一条相应字线之一的选择以便施加一个第二固定电压到该组单元晶体管组的控制栅极；一个为每个单元晶体管而安排的第三选择晶体管用来响应一条相应字线之一的选择以便施加一个第三固定电压到编程区域；和一个为相应单元晶体管之一安排的第四选择晶体管以便施加第二电压到单元晶体管的源极。
根据本发明的非易失性半导体存储器件，第一到第三选择晶体管或者第一到第四选择晶体管的功能是，为了从每组存储单元中的未被选中的存储单元中的单元晶体管分离出在所选存储单元中的源极-漏极通路和控制栅极，因此可以抑制存储单元之间的干扰。
本发明上述的和其他的目的，特点和优点从下面的参照附图的描述中将更清楚。
图1是一个具有双层栅极结构的典型快速EEPROM中一个存储单元的截面图；
图2是一个常规快速EEPROM的示意电路图；
图3到图5分别是在编程，快速擦除与读模式期间图2的快速EEPROM的示意电路图；
图6是一个在各种模式期间图2的快速EEPROM中所施加电压的表格；
图7是另一个具有单层栅极结构的常规快速EEPROM的示意电路图；
图8是一个在各种模式期间图7的快速EEPROM中所施加电压的表格；
图9是一个根据本发明第一实施例的快速EEPROM的示意电路图；
图10是一个图9的快速EEPROM的平面顶视图；
图11是一个图9的快速EEPROM的示意截面视图；
图12是在编程，快速擦除与读模式期间图9的快速EEPROM中所施加电压的表格；
图13一个根据本发明第二实施例的快速EEPROM的示意电路图；
图14是一个图13的快速EEPROM的示意截面视图；
图15到图17分别是在编程，快速擦除与读模式期间图13的快速EEPROM的示意电路图；以及
图18一个在各种模式期间图13的快速EEPROM中所施加电压的表格。现在，参照附图更清楚地描述本发明，其中类似的组成元件用类似的编号标明。
参考图9，一个根据本发明的第一实施例的快速EEPROM包括一个存储单元阵列，其阵列包括一组以矩阵形式排列的非易失性存储器单元，其中只有包括存储单元M10到M17的存储单元组的一个字节简单地显示在图表中。快速EEPROM还包括一条作为存储单元的每行而设置的字线WL，一条为存储单元的每8列而安排的漏极-栅极线DGL，如包括对应于每个存储单元M10到M17的列，以及一条位线BL与一条编程线PL，其结合设置为存储单元的每列，以便将所选择的存储单元与没有显示的一个选择电路相耦合。该选择电路在存储单元阵列中的所有存储单元之间选择由地址信号指定的存储单元。
该EEPROM包括一个在每个具有源极“S”，漏极“D”，浮置栅极“FG”和控制栅极“CG”的存储单元中的单元晶体管Tr4，一个用于选择每行存储单元M10-M17的每个字节中单元晶体管Tr4的栅极和漏极的第一选择晶体管Tr1(漏极-栅极选择晶体管)，一个安排在每个存储单元中用于选择对应的编程区域Pt的第二选择晶体管(编程区域选择晶体管)Tr2，以及一个安排在每个存储单元中用于选择对应的单元晶体管Tr4的源极的第三选择晶体管(源极选择晶体管)Tr3。这些晶体管Tr1到Tr4都是n沟道MOS场效应晶体管。
第一到第三选择晶体管Tr1,Tr2和Tr3的栅极G1-G3连接到一条相应的字线WL。第一选择晶体管Tr1有一条连接在漏极-栅极线DGL与一条公共耦合线DGL1之间的源极-漏极通路，耦合线DGL1连接到存储单元(如存储单元M10到M17)的每个字节中的单元晶体管Tr4的控制栅极和漏极。第二选择晶体管Tr2有一条连接在编程线PL与编程区域之间的源极-漏极通路。第三选择晶体管Tr3有一条连接在位线BL与单元晶体管Tr4的源极之间的源极-漏极通路。单元晶体管Tr4的漏极连接到公共耦合线DGL1，而单元晶体管Tr4的浮置栅极FG的一部分面对第二选择晶体管Tr2扩散区域的延伸部分以限定出编程区域Pt。
参照图10，其显示出图9中快速EEPROM部分的平面顶视图，在行方向上延伸的字线WL由一个第一铝层构成。以及通过分开方式在列方向上延伸的漏极-栅极线DGL，编程线PL与位线BL由第二铝层构成。在列方向上延伸的公共耦合线DGL1也是由与字线WL保持分开关系的第一铝层构成。
在半导体基片的表面，一个包括源极/漏极区的扩散区11在行方向上延伸用来耦合漏极-栅极线DGL与编程线PL。第一选择晶体管Tr1有一个由覆盖在扩散区11的中心区的第二层多晶硅薄膜构成的栅极G1。栅极G1从第一选择晶体管Tr1延伸并且经过通孔连接到字线WL。
在半导体基片的表面区域，扩散区12和13在字线WL下沿列方向延伸。第二选择晶体管Tr2有一个覆盖在扩散区12的第一部分上的栅极G2，而第三选择晶体管Tr3有一个覆盖在扩散区13的第一部分上的栅极G3。栅极G2和G3都是由一个公共的多晶硅薄膜构成并且连接在一起。包括浮置栅极FG和控制栅极CG的双栅极结构在邻近公共耦合线DGL1的扩散区12和13的上方延伸。单元晶体管Tr4是由扩散区13的第二部分和一个浮置栅极FG的宽边缘部分FGa来实现。编程区域Pt是由扩散区12的第二部分和一个浮置栅极FG的窄边缘部分FGb来实现。
图11示意地显示由图10的结构实现的电路结构。控制栅极CG覆盖宽边缘部分FGa，依次覆盖用于实现单元晶体管Tr4的半导体基片的源极区域S1和漏极区域D1。栅极G2覆盖用于实现第二选择晶体管Tr2的半导体基片的源极区域S2和漏极区域D2。浮置栅极的窄边缘部分FGb还覆盖用于实现编程区域Pt的第二选择晶体管Tr2的源极区域S2。正如所示出的，单元晶体管Tr4的漏极区域D1和控制栅极CG连接到漏极-栅极线DGL而第二选择晶体管Tr2的漏极区域D2连接到编程线PL。
图12显示在图9的EEPROM的每个模式期间所加的电压。每个编程，快速擦除和读模式都是由字节接字节来实现。在编程模式，指定字线WL设置在偏置电压Vpp(例如15伏)以便开启第一到第三选择晶体管Tr1,Tr2和Tr3。在这个阶段，对应于选中存储单元的漏极-栅极线DGL与指定位线BL加零伏偏置电压而对应于选中存储单元的指定编程线PL加偏置电压Vpp。因此，存储电子从浮置栅极中分离出来在选中的存储单元中用于编程。在未选中的存储单元中，编程线PL加零伏偏置电压用于保持先前的状态。
在快速擦除模式，指定字线WL加偏置电压Vpp以便开启第一到第三选择晶体管Tr1,Tr2和Tr3。在这个阶段，漏极-栅极线DGL与字节中所有指定位线BL加偏置电压Vpp而所有编程线PL加零伏偏置电压。因此，电子被注入到编程区域用于快速擦除。
在读模式，指定字线WL设置在偏置电压Vdd(例如5伏)，对应于选中存储单元的漏极-栅极线DGL与指定位线BL加零伏偏置电压，而对应于选中存储单元的指定编程线PL加1伏偏置电压。因此，在编程区域Pt中的电子被检测用于读出选中存储单元中的存储数据。
如上所述，在所提实施例的EEPROM中，第一到第三选择晶体管Tr1到Tr3的功能用来从编程线PL和漏极-栅极线DGL切断单元晶体管Tr4的源极，漏极与控制栅极，该功能如列字节中的公共位线。在这些结构中，由于单元晶体管Tr4的漏极加零伏偏置电压而在编程模式浮置栅极由于电容性耦合也加零伏偏置电压，存储在编程区域Pt中的电子能够经过编程线PL取出。由于单元晶体管Tr4的漏极加Vpp偏置电压而在擦除模式浮置栅极由于电容性耦合也加Vpp偏置电压，电子能够注入到编程区域Pt。因此，由于未选中存储单元的编程区域没有加偏置电压，所以其等效于图2的常规EEPROM中选择晶体管Tr4的固定漏极电压，在存储单元之间由其他存储单元的电位插入引起的干扰能够被抑制，无论是在编程模式还是擦除模式。
参照图13，一个根据本发明的第二实施例的快速EEPROM，除了所提实施例的快速EEPROM有位于每个存储单元外面分别与栅极线GL和栅极选择晶体管Tr1b分开的一条漏极线DL和一个漏极选择晶体管Tr1a外，类似于第一实施例。
漏极选择晶体管Tr1a的栅极G1a，栅极选择晶体管Tr1b的栅极G1b，编程区域选择晶体管Tr2的栅极G2和源极选择晶体管Tr3的栅极G3都连接到相应的字线41。漏极选择晶体管Tr1a有一个连接在漏极线DL与漏极耦合线DL1之间的源极-漏极通路，它连接到字节中的存储单元M20到M27的漏极。栅极选择晶体管Tr1b有一个连接在栅极线GL与栅极耦合线GL1之间的源极-漏极通路，它连接到字节中的存储单元M20到M27的栅极。
参照图14显示的类似于图11的图13的快速EEPROM，单元晶体管Tr4的控制栅极CG连接到栅极线GL，而单元晶体管Tr4的漏极D1连接到漏极线DL。其他结构类似于图11所示。
图15到图17分别显示图13中的EEPROM在编程，擦除与读模式的电路图，其中存储单元的两行和存储单元的两列分别显示在图表中。在存储单元的每个字节中，栅极选择晶体管Tr1a有一个连接到相应的字线WL1或WL2的栅极G1a，和一个连接在栅极线GL与单元晶体管Tr4的控制栅极CG之间的源极-漏极通路。漏极选择晶体管Tr1b有一个连接到相应的字线WL1或WL2的栅极G1b，和一个连接到漏极线DL与单元晶体管Tr4的漏极的源极-漏极通路。在每个存储单元中的编程区域选择晶体管Tr2有一个连接到相应字线WL1或WL2的栅极G2，和一个连接在相应的编程线PL1,PL2,…或PL8与一个相应的编程区域Pt之间的源极-漏极通路。在每个存储单元中的编程区域选择晶体管Tr3有一个连接到相应字线WL1或WL2的栅极G3，和一个连接在相应的位线BL1,BL2,…或BL8与单元晶体管Tr4的源极之间的源极-漏极通路。单元晶体管Tr4的浮置栅极FG从单元晶体管Tr4延伸出相对于编程区域选择晶体管Tr2源极的延伸部分，因此形成作为编程区域Pt的一个延伸部分。
图18显示图13中的EEPROM的每种模式所加的电压，其中每种模式都是由字节接字节来实现。在图15的编程模式中，指定字线WL1加偏置电压Vpp以便开启选择晶体管Tr1a,Tr1b,Tr2和Tr3。在这个阶段，在该字节中的漏极线DL和栅极线GL以及相对应于选中存储单元的位线BL1，BL2,…和BL7中指定的位线都加零伏偏置电压，而相对应于选中存储单元的编程线PL1,PL2,…和PL8中选定的用0进行编程的编程线加偏置电压Vpp。因此，存储在相应编程区域的电子被取出用于编程。另一方面，对应于选中存储单元的其他编程线要被擦除(即，用“1”来编程)而对于未选中存储单元加零伏偏置电压，因此这些存储单元被擦除或者保持在先前状态。对应于存储单元未选中行的字线WL2加零伏偏置电压，因此选择晶体管Tr1a,Tr1b,Tr2和Tr3被关断而浮置相应的线，如图中用“X”所表示。
在图16的快速擦除模式中，指定字线WL1加偏置电压以便开启选择晶体管Tr1a,Tr1b,Tr2和Tr3。在这个阶段，漏极线DL和所有位线BL1,BL2,…与BL8加偏置电压Vpp(例如12伏)，栅极线GL加偏置电压Vpp，而所有编程线PL1到PL8加零伏偏置电压，电子被注入到对应于所选存储单元的编程区域用于快速擦除。在此阶段，对应于未选存储单元的位线被偏压到0伏，因此在未选中存储单元擦除没有实现。
在图17的读模式中，指定字线WL1加偏置电压Vdd以便开启选择晶体管Tr13和Tr14，对应于选中存储单元的漏极线DL和指定位线加零伏偏置电压，栅极线GL加0.5伏偏置电压，而对应于选中存储单元的指定编程线加1伏偏置电压。因此，存储单元日期从选中的存储单元读出。在这个阶段，字线WL2与对应于未选中存储单元的位线偏置电压是零伏。
如上面第二实施例中所述，选择晶体管Tr1a,Tr1b,Tr2和Tr3的功能是为从编程线，漏极线DL与栅极线GL分离出单元晶体管Tr4的源极，漏极和栅极，而构成公共位线。根据这些结构，在编程模式，单元晶体管Tr4的漏极加偏置电压零伏，而浮置栅极FG由电容性耦合加偏置电压零伏，因此一些电子从编程区域Pt取出相应的编程线。在快速擦除模式，单元晶体管Tr4的漏极加偏置电压Vpp而浮置栅极FG由电容性耦合加偏置电压Vpp，因此电子被注入到编程区域。
总之，因为单元晶体管的漏极与控制栅极的电压分开地彼此控制，所以如常规EEPROM中引起的干扰在编程与擦除模式中被抑制。
此外，因为源极-漏极电压与控制栅极电压分开地在单元晶体管Tr4中由分开的选择晶体管Tr1a和Tr1b控制，所以漏极-源极电压Vpp′在擦除模式中可能低于控制栅极电压Vpp。这样在单元晶体管Tr4与源极选择晶体管Tr3中提供一个较低的击穿电压，因此由于源极与漏极之间较小的距离，在设计标准上能够获得简化。这样可减少快速EEPROM的占用面积。
因为上述实施例仅对一些例子描述，所以本发明没有限制在上述实施例，以及对于那些技术上熟知的人在不违背本发明的范围能够容易地做一些修改和替代，这些都不脱离本发明的范围。

Claims (8)

1．一种非易失性半导体存储器件包括：一个半导体基片，一个包括一组非易失性半导体存储单元的存储单元阵列，其中每个存储单元包括一个在半导体基片上具有源极与漏极区域的单元晶体管，和每个都与所述源极和漏极区域相关设置的一个浮置栅极和一个控制栅极，以及一个形成在所述部分所述浮置栅极下面的半导体基片的一部分上的编程区域；一组每个都为所述非易失性半导体存储单元的一个对应行而设置的字线；一组每个都为所述非易失性半导体存储单元的一个对应列而设置的位线；一个为每组所述单元晶体管而设置的第一选择晶体管，用来响应相应一条所述字线的选择以便施加一个第一固定电压到相应所述单元晶体管组的漏极和控制栅极；一个第二选择晶体管，用来响应相应一条所述字线的选择以便施加一个第二固定电压到所述编程区域；以及一个为每个所述单元晶体管而设置的第三选择晶体管，用来响应相应一条所述字线的选择以便施加一个所述第一固定电压到所述单元晶体管组的源极。
2．根据权利要求1所述的非易失性半导体存储器件，其特征在于所述的第一固定电压从一条第一公共位线提供给所述存储单元的每个字节列，所述的第二固定电压从一条第二公共位线提供给所述存储单元的每列。
3．根据权利要求1所述的非易失性半导体存储器件，其特征在于在编程模式，在每个所述存储单元中所述单元晶体管的漏极和控制栅极的偏置电压低于每个所述存储单元中的浮置栅极的偏置电压。
4．根据权利要求1所述的非易失性半导体存储器件，其特征在于在快速擦除模式，在每个所述存储单元中所述单元晶体管的漏极和控制栅极的偏置电压高于浮置栅极的偏置电压。
5．一种非易失性半导体存储器件包括：一个半导体基片，一个包括一组非易失性半导体存储单元的存储单元阵列，其中每个存储单元包括一个具有源极与漏极区域在所述半导体基片上的单元晶体管，和每个都与所述源极和漏极区域相关设置的一个浮置栅极和一个控制栅极，以及一个形成在部分所述浮置栅极下面的所述半导体基片的一部分上的编程区域；一组每个都为所述非易失性半导体存储单元的一个对应行而设置的字线；一组每个都为所述非易失性半导体存储单元的一个对应列而设置的位线；一个为每组所述单元晶体管而设置的第一选择晶体管，用来响应相应一条所述字线的选择以便施加一个第一固定电压到相应所述单元晶体管组的漏极；一个为每组所述单元晶体管而设置的第二选择晶体管，用来响应相应一条所述字线的选择以便施加一个第二固定电压到所述组单元晶体管组的控制栅极，一个为每个所述单元晶体管而安排的第三选择晶体管，用来响应相应一条所述字线的选择以便施加一个第三固定电压到所述编程区域，和一个为相应所述单元晶体管之一而安排的第四选择晶体管，以便施加所述第二电压到所述单元晶体管的源极。
6．根据权利要求5所述的非易失性半导体存储器件，其特征在于从一条为所述存储单元的每个字节列而设置的第一公共位线提供所述的第一固定电压，从为所述存储单元的每个字节而设置的第二位线提供所述第二固定电压，以及从为所述存储单元的每个列而设置的第三公共位线提供所述第三固定电压。
7．根据权利要求5所述的非易失性半导体存储器件，其特征在于在编程模式，在每个所述单元晶体管中，所述单元晶体管的漏极和控制栅极的偏置电压低于浮置栅极的偏置电压。
8．根据权利要求5所述的非易失性半导体存储器件，其特征在于在快速擦除模式，在每个存储单元中，所述单元晶体管的漏极偏置电压高于控制栅极的偏置电压，高于浮置栅极的偏置电压。
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