KR100313206B1 - 프로그램 영역을 갖는 비휘발성 반도체 메모리 장치 - Google Patents
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Abstract
비휘발성 메모리 셀 M10 내지 M17의 어레이를 구비하되, 이들 셀 각각은, 이중 게이트 구조의 셀 트랜지스터 Tr4와, 상기 셀 트랜지스터 Tr4의 플로팅 게이트 FG를 위한 프로그램 영역 Pt을 갖는 플래시 EEPROM이 개시된다. 상기 플래시 EEPROM은 각 바이트별 모드로서, 프로그래밍, 플래시 소거 및 판독 모드가 된다. 상기 플래시 EEPROM은 셀 트랜지스터 Tr4들 간의 교란을 억제하기 위해, 한 바이트 내의 선택된 셀 트랜지스터 Tr4의 소스, 드레인 및 제어 게이트 CG를 선택되지 않은 셀 트랜지스터 Tr4의 소스, 드레인 및 제어 게이트로부터 분리하기 위한 제1 내지 제3 선택 트랜지스터 Tr1, Tr2, Tr3을 포함한다.
Description
본 발명은 플래시 EEPROM과 같은 비휘발성 반도체 메모리 장치에 관한 것으로, 특히 각각의 메모리 셀 내에 프로그램 영역을 갖는 비휘발성 반도체 메모리 장치에 관한 것이다.
매트릭스로 정렬되어 있고 각각 이중층 게이트 구조를 갖는 복수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 플래시 EEPROM이 본 기술 분야에 공지되어 있다. 종래의 EEPROM에서의 메모리 셀의 개략 단면도를 도시하는 도 1을 참조하면, 메모리 셀은 도시되지 않은 게이트 산화막이 개재된 소스 및 드레인 영역 'S' 및 'D'를 갖는 반도체 기판 상에 형성된 플로팅 게이트 FG, 및 도시되지 않은 다른 산화막이 개재된 플로팅 전극 FG 상에 형성된 제어 게이트 CG를 포함한다.
도 1에서 메모리 셀의 프로그래밍시, 예를 들어, 제어 게이트 CG와 드레인 간에 프로그래밍 전압을 인가해서 플로팅 게이트 FG로부터 전자가 인출되는 반면에, 메모리 셀의 소거시에는 제어 게이트 CG와 드레인 간에 소거 전압을 인가해서 전자가 플로팅 게이트 FG에 주입된다. 복수의 비휘발성 메모리 셀을 단일 단계로 프로그래밍하고 소거하기 위한 몇가지 기법이 제안되고 있다.
도 2를 참조하면, FLOTOX(Foating gate tunnel oxide)라고 하는 첫번째 제안인 EEPROM은, 복수의 워드선 WL과 대응하는 수의 소스선 SL이 메모리 셀의 각 행에 대해 한조로 제공되는 반면에, 게이트선 GL과 8개의 비트선 BL이 메모리 셀 M40 내지 M47과 같은 8열의 메모리 셀마다 열에 한조로 제공된다. 간단히 하기 위해, 유사한 구성을 갖는 메모리 셀의 일 바이트만이 도면에 도시된다.
이 EEPROM은, 각 바이트 또는 메모리 셀 M40 내지 M47에 대해, 바이트 선택 트랜지스터 Tr14을 가지며, 각 메모리 셀은 내부에 셀 선택 트랜지스터 Tr13, 및 데이타의 저장을 위한 FLOTOX 구조를 갖는 셀 트랜지스터 Tr15를 갖는다. 트랜지스터 Tr13, Tr14, 및 Tr15의 각각은 n 채널 트랜지스터에 의해 구현된다.
각 메모리 셀의 셀 선택 트랜지스터 Tr13는 워드선 WL에 접속된 게이트, 비트선 BL과 셀 트랜지스터 Tr15 간에 접속된 소스-드레인 경로를 갖는다. 바이트 선택 트랜지스터 Tr14는 워드선 WL에 접속된 게이트, 및 게이트선 GL과 셀 트랜지스터 Tr15의 제어 게이트 간에 접속된 소스-드레인 경로를 갖는다. 셀 트랜지스터 Tr15는 셀 트랜지스터 M40 내지 M47의 각 바이트에 대해 배치된 공통 소스선 SL에 접속된 소스를 갖는다. 셀 트랜지스터 Tr15는 플로팅 게이트 FG와 플로팅 게이트로부터/으로의 전자의 터널 효과에 의해 프로그래밍 및 소거를 가능하게 하기 위해 반도체 기판 간에 배치된 게이트 산화물 박막을 갖는다.
도 3 내지 도 5는 도 2에 도시된 EEPROM의 8개 메모리 셀 M40 내지 M47의 서로 다른 3가지 모드, 프로그래밍 모드, 플래시 소거 모드 및 판독 모드를 도시한다. 도 6은 EEPROM에서 통상의 방법으로, 즉 바이트별 방식으로 실행되는 도 3 내지 도 5의 각 모드에 인가된 전압을 도시한다.
프로그래밍 모드에서는, 도 3 및 도 6에 도시된 바와 같이, 비트선 BL1 내지 BL8 중에서, 프로그램될('0'으로 프로그램될) 선택된 메모리 셀에 대응하는 특정 비트선들이 Vpp(예를 들어, 15V)에 바이어스되는 반면, 특정 워드선 WL1이 Vpp에 바이어스되어 선택 트랜지스터 Tr13 및 Tr14를 턴온시키고, 특정 소스선 SL1이 개방 또는 플로팅되고, 게이트선 GL이 0V로 바이어스된다. 결국, 플로팅 게이트 FG에 저장된 전자들이 인출되어 선택된 메모리 셀을 '0'으로 프로그램한다. 소거될(또는 '1'로 프로그램될) 메모리 셀과 이때 선택되지 않은 메모리 셀의 경우, 비트선 BL1 내지 BL8중의 대응하는 비트선이 0V로 바이어스되어, 이들 메모리 셀들이 소거되거나 이전 상태로 유지된다. 이 단계에서, 선택되지 않은 메모리 셀에 대응하는 워드선이 0V로 바이어스된다.
플래시 소거 모드에서는, 도 4 및 도 6에 도시된 바와 같이, 비트선 BL1 내지 BL8이 0V로 바이어스되는 반면, 특정 워드선 WL1이 Vpp로 바이어스되어, 선택 트랜지스터 Tr13와 Tr14를 턴 온하고, 소스선 SL1이 플로팅되고, 게이트선이 Vpp로 바이어스된다. 결국, 전자들이 플래시 소거를 위해 선택된 메모리 셀의 플로팅 게이트에 주입된다. 이 단계에서, 선택되지 않은 메모리 셀 그룹을 위한 게이트선과 워드선들이 0V로 바이어스된다.
판독 모드에서는, 도 5와 도 6에 도시된 바와 같이, 비트선 BL1 내지 BL8중에서 선택된 메모리 셀에 대응하는 특정 비트선들이 1V로 바이어스되는 반면, 특정 워드선 WL1이 Vdd로 바이어스되어 선택 트랜지스터 Tr13과 Tr14를 턴온하고, 특정 소스선 SL1 및 게이트선 GL이 0V로 바이어스된다. 결국, 선택된 메모리 셀의 플로팅 게이트 상의 전자들이 선택된 메모리 셀들 각각에 대한 프로그램 상태 또는 소거 상태를 판정하기 위해 비트선 BL1 내지 BL8을 통해 검출될 수 있다. 이 단계에서, 선택되지 않은 메모리 셀에 대응하는 비트선들이 플로팅되는 반면에, 선택되지 않은 메모리 셀에 대응하는 게이트선들이 0V에 있거나 또는 약 1 내지 2V일 수 있다.
제1 제안에서, 셀 트랜지스터 Tr15의 소스가 메모리 셀 M40 내지 M47에 대해 배치된 공통 소스선에 직접 접속되어 있기 때문에, 소스 및 플로팅 게이트 간의 교란이 존재한다. 셀 트랜지스터 Tr15의 드레인에 프로그래밍 전압을 인가해서 플로팅 게이트로부터 전자들이 인출되는 프로그래밍 모드에서는, 셀 트랜지스터 Tr15는 셀 트랜지스터 Tr15의 임계 전압이 0V 이하인 공핍 상태라고 가정한다. 이로 인해 셀 트랜지스터 Tr15의 소스의 전위가 ｜Vtm｜ 까지 상승하게 되고, 이 전위는 소스선 SL를 거쳐 비선택된 메모리 셀의 다른 셀 트랜지스터의 소스에 입력된다. 그 결과, 다른 셀 트랜지스터의 플로팅 게이트 FG에 저장된 전자가 소스의 정 전압 ｜Vtm｜에 의해 인출되어 비선택된 메모리 셀에 저장된 데이타를 손실하게 되는 교란이 야기된다.
특허 공보 JP-A-7-288291에 기재된 제2 제안은 메모리 셀이 단일층 게이트 구조를 갖는 것이다. 이 제안된 EEPROM은 플로팅 게이트와 드레인 사이의 전자를 주입/인출시키기기 위해서, 제1 제안과 유사하게 Fowdler-Nordheim 터널 효과를 사용한다. 도 7를 참조하여, 이 제안된 EEPROM은 메모리 셀 M30 내지 M37과 같은 각 메모리 셀 열에 대해 한조로 배치된 복수의 워드선 WL과 이에 대응하는 수의 프로그램선 PL, 및 메모리 셀 간의 어드레스 신호에 의해 특정 메모리 셀을 선택하기 위한 선택 회로를 갖는다. 메모리 셀의 바이트에 대한 공통 비트선으로 기능하는 8 비트선 BL 및 드레인-게이트선 DGL은 8개 메모리 셀 M30 내지 M37을 포함하여 각 바이트에 제공된다.
각 메모리 셀 M30 내지 M37은 선택 트랜지스터 Tr11 및 셀 트랜지스터 Tr12를 가지며, 이들 모두는 n-채널 MOSFET이다.
선택 트랜지스터 Tr11은 대응하는 워드선 WL에 접속되는 게이트 및 대응하는 비트선 BL과 셀 트랜지스터 Tr12의 소스 사이에 접속된 소스 드레인 경로를 갖는다. 셀 트랜지스터 Tr12는 드레인-게이트선(34)에 접속된 드레인과 제어 게이트 CG를 갖는다. 셀 트랜지스터 Tr12로부터 연장된 플로팅 게이트 FG의 일부는 이것과 프로그램 영역 Pt로 불리는 확산 영역 사이의 용량성 결합을 형성한다.
도 8은 도 7의 EEPROM의 각 모드에서의 인가 전압을 나타내며, 여기에서 프로그래밍, 플래시 소거, 및 판독 모드는 바이트 단위로 행해진다. 프로그래밍 모드에서는, 선택된 메모리 셀의 비트선 BL이 플로팅되는 한편, 워드선 WL은 0V로 바이어스되어 선택 트랜지스터 Tr11을 턴오프하고, 프로그램선 PL은 Vpp(예를 들어, 15V)로 바이어스되고, 드레인-게이트선 DGL은 0V로 바이어스된다. 그 결과, 저장된 전하가 프로그램된 영역 Pt로부터 인출되고, 이로 인해 선택된 메모리 셀이 프로그램된다. 이 단계에서, 비선택된 메모리 셀은 대응하는 드레인-게이트선을 Vpp/2로 바이어스하여 그 이전 상태로 유지된다.
플래시 소거 모드에서는, 모든 비트선 BL이 플로팅되어 있는 한편 특정 워드선 WL은 0V로 바이어스되어 선택 트랜지스터 Tr11을 턴오프하고, 프로그램선 PL이 0V로 바이어스되고, 드레인-게이트선 DGL이 Vpp로 바이어스된다. 그 결과, 전자가 플래시 소거를 위해 각 프로그램 영역 Pt내로 주입된다.
판독 모드에서는, 선택된 메모리 셀에 대응하는 특정 비트선 BL이 1V로 바이어스되는 한편, 특정 워드선 WL은 Vdd(예를 들어, 5V)로 바이어스되어 선택 트랜지스터 Tr1을 턴온하고, 프로그램선 PL과 드레인-게이트선 DGL은 0V로 바이어스된다. 그 결과 프로그램 영역 Pt에 저장된 전자는 셀 데이타를 판정하기 위해 비트선 BL을 통해 검출된다.
제2 제안에서는, 셀 트랜지스터 Tr12의 드레인과 프로그램 영역 Pt가, 공통 비트선으로서 기능하는 드레인-게이트선 DGL과 프로그램선 PL에 의해 구동된다. 따라서, 선택된 셀 트랜지스터 Tr12의 프로그래밍/소거시에는, 비선택된 메모리 셀의 셀 트랜지스터의 드레인과 프로그램 영역 Pt가 공통 비트선에 의해 구동될 수 있어 제1 제안과 유사한 교란을 야기할 가능성이 있다.
상기의 측면에서 볼 때, 본 발명의 목적은 인접 메모리 셀간의 교란을 방지할 수 있는 비휘발성 반도체 메모리 디바이스를 제공하는 것이다.
제1 특징으로서, 본 발명은 반도체 기판, 복수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이 - 상기 각각의 비휘발성 메모리 셀은 반도체 기판 상에 소스 및 드레인 영역, 상기 소스 및 드레인 영역과 연관되어 각각 배치된 플로팅 게이트와 제어 게이트를 갖는 셀 트랜지스터와, 플로팅 게이트의 일부분의 하부에 위치하고 상기 반도체 기판의 일부분 상에 형성된 프로그램 영역을 가짐 -, 비휘발성 메모리 셀의 대응하는 행에 대해 각각 배치된 복수의 워드선, 상기 비휘발성 메모리 셀의 대응하는 열에 대해 각각 배치된 복수의 비트선, 상기 셀 트랜지스터의 각 그룹에 대해 배치되어, 워드선 중 대응하는 하나의 선택에 응답하여 셀 트랜지스터의 대응하는 그룹의 드레인 및 제어 게이트에 제1 고정 전압을 인가하기 위한 제1 선택 트랜지스터, 워드선 중 대응하는 하나의 선택에 응답하여 상기 프로그램 영역에 제2 고정 전압을 인가하기 위한 제2 선택 트랜지스터, 및 상기 각각의 셀 트랜지스터에 대해 배치되어, 워드선 중 대응하는 하나의 선택에 응답하여 상기 제1 고정 전압을 상기 셀 트랜지스터의 소스에 인가하기 위한 제3 선택 트랜지스터로 구성된 비휘발성 반도체 메모리 장치를 제공한다.
제2 특징으로서, 본 발명은 반도체 기판, 복수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이 - 상기 각각의 비휘발성 메모리 셀은 반도체 기판 상에 소스 및 드레인 영역, 및 상기 소스 및 드레인 영역과 연관되어 각각 배치된 플로팅 게이트와 제어 게이트를 갖는 셀 트랜지스터와, 플로팅 게이트의 일부분의 하부에 위치하고 상기 반도체 기판의 일부분 상에 형성된 프로그램 영역을 가짐 -, 비휘발성 메모리 셀의 대응하는 행에 대해 각각 배치된 복수의 워드선, 상기 비휘발성 메모리 셀 M10 내지 M17의 대응하는 열에 대해 각각 배치된 복수의 비트선, 상기 셀 트랜지스터의 각 그룹에 대해 배치되어, 워드선 중 대응하는 하나의 선택에 응답하여 셀 트랜지스터의 대응하는 그룹의 드레인에 제1 고정 전압을 인가하기 위한 제1 선택 트랜지스터, 셀 트랜지스터 각 그룹에 대해 배치되어 워드선 중 대응하는 하나의 선택에 응답하여 셀 트랜지스터 그룹의 제어 게이트에 제2 고정 전압을 인가하는 제2 선택 트랜지스터, 상기 셀 트랜지스터 각각에 대해 배치되어 워드선 중 대응하는 하나의 선택에 응답하여 상기 제3 고정 전압을 프로그램 영역에 인가하는 제3 선택 트랜지스터, 및 셀 트랜지스터의 대응하는 하나에 대해 배치되어 제2 전압을 셀 트랜지스터의 소스에 인가하는 제4 선택 트랜지스터를 포함하는 비휘발성 반도체 메모리 장치를 제공한다.
본 발명의 비휘발성 반도체 메모리 장치에 따르면, 제1 내지 제3 선택 트랜지스터 또는 제1 내지 제4 선택 트랜지스터는 메모리 셀의 각 그룹에서 선택된 메모리 셀의 셀 트랜지스터의 소스-드레인 경로와 제어 게이트를 다른 선택되지 않은 메모리 셀의 셀 트랜지스터의 것과 분리하는 기능을 함으로써 메모리 셀간의 교란이 억제될 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조할 때 다음의 설명으로부터 보다 명백하게 될 것이다.
도 1은 이중층 게이트 구조를 갖는 전형적인 플래시 EEPROM에서의 메모리 셀을 도시하는 단면도.
도 2는 종래의 플래시 EEPROM의 개략적인 회로도.
도 3 내지 5는 각각 프로그래밍, 플래시 소거 및 판독 모드 동안 도 2의 플래시 EEPROM의 개략적인 회로도.
도 6은 각 모드 동안의 도 2의 플래시 EEPROM에 인가된 전압의 표.
도 7은 단일층 게이트 구조를 갖는 다른 종래의 플래시 EEPROM의 개략적인 회로도.
도 8은 각 모드 동안의 도 7의 플래시 EEPROM에 인가된 전압의 표.
도 9는 본 발명의 제1 실시예에 따른 플래시 EEPROM의 개략적인 회로도.
도 10은 도 9의 플래시 EEPROM 상부의 평면도.
도 11은 도 9의 플래시 EEPROM의 개략적인 단면도.
도 12는 프로그래밍, 소거 및 판독 모드 동안의 도 9의 플래시 EEPROM에 인가된 전압의 표.
도 13은 본 발명의 제2 실시예에 따른 플래시 EEPROM의 개략적인 회로도.
도 14는 도 13의 플래시 EEPROM의 개략적인 단면도.
도 15 내지 17은 각각 프로그래밍, 소거 및 판독 모드 동안의 도 13의 플래시 EEPROM의 개략적인 회로도.
도 18은 각 모드 동안의 도 13의 플래시 EEPROM에 인가된 전압의 표.
<도면의 주요 부분에 대한 부호의 설명>
BL : 비트선
CG : 제어 게이트
DGL : 드레인·게이트선
DL : 드레인선
FG : 플로팅 게이트
GL : 게이트선
M10 ~ M17 : 메모리셀
M20 ~ M27 : 메모리셀
PL : 프로그램선
Pt : 프로그램 영역
Tr1 : 드레인·게이트 선택 트랜지스터
Tr1a : 게이트 선택 트랜지스터
Tr1b : 드레인 선택 트랜지스터
Tr2 : 프로그램 영역 선택 트랜지스터
Tr3 : 소스 선택 트랜지스터
Tr4 : 셀 트랜지스터
WL : 워드선
이하로 첨부된 도면을 참조하여 본 발명을 구체적으로 설명하며, 여기서 동일한 구성 요소들은 동일한 참조 번호로 나타낸다.
도 9를 참조하면, 본 발명의 제1 실시예에 따른 플래시 EEPROM은, 매트릭스 로 배열된 복수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 포함하는데, 여기서 메모리 셀들 M10 내지 M17을 포함하는 단지 1 바이트의 메모리 셀 그룹만이 간략하게 도면에 도시된다. 이 플래시 EEPROM은 메모리 셀들의 각 행에 배치된 워드선 WL, 메모리 셀 M10 내지 M17 각각에 대응하는 열을 포함하는 메모리 셀들의 8개 열마다 배치된 드레인 게이트선 DGL, 및 도시되지 않은 선택 회로에 선택된 메모리 셀들을 결합하도록 메모리 셀들의 각 열에 대해 한조로 배치된 비트선 BL 및 프로그램선 PL을 더 포함한다. 선택 회로는 메모리 셀 어레이 내의 모든 메모리 셀들 중에 어드레스 신호들에 의해 특정 메모리 셀들을 선택한다.
상기 EEPROM은 소스 'S', 드레인 'D', 플로팅 게이트 'FG' 및 제어 게이트 'CG'를 가지는 각 메모리 셀 내의 셀 트랜지스터 Tr4, 각 행에서 메모리 셀들 M10-M17의 각 바이트의 셀 트랜지스터 Tr4들의 게이트 및 드레인을 선택하기 위한 제1 선택 트랜지스터(드레인-게이트 선택 트랜지스터) Tr1, 대응되는 프로그램 영역 Pt을 선택하기 위해 각 메모리 셀 내에 배치된 제2 선택 트랜지스터(프로그램 영역 선택 트랜지스터) Tr2, 및 대응되는 셀 트랜지스터 Tr4의 소스를 선택하기 위해 각 메모리 셀 내에 배치된 제3 선택 트랜지스터(소스 선택 트랜지스터) Tr3를 포함한다. 이들 트랜지스터 Tr1 내지 Tr4는 nMOSFET들이다.
제1 내지 제3 선택 트랜지스터 Tr1, Tr2 및 Tr3의 게이트들 G1-G3은 대응되는 워드선 WL에 접속된다. 제1 선택 트랜지스터 Tr1은 메모리 셀들 M10 내지 M17과 같은 메모리 셀들의 각 바이트의 셀 트랜지스터 Tr4의 제어 게이트 및 드레인에 접속되는 드레인-게이트선 DGL과 공통 결합선 DGL1 간에 접속된 소스-드레인 경로를 갖는다. 제2 선택 트랜지스터 Tr2는 프로그램선 PL과 프로그램 영역 Pt 간에 접속된 소스-드레인 경로를 가진다. 제3 선택 트랜지스터 Tr3는 비트선 BL과 셀 트랜지스터 Tr4의 소스 간에 접속된 소스-드레인 경로를 가진다. 셀 트랜지스터 Tr4의 드레인은 공통 결합선 DGL1에 접속되고, 셀 트랜지스터 Tr4의 플로팅 게이트 FG의 일부는 제2 선택 트랜지스터의 확산 영역의 연장부에 대향하여 프로그램 영역 Pt를 정의한다.
도 9에 도시된 플래쉬 EEPROM의 일부에 대한 상부 평면도를 나타낸 도 10을 참조하면, 행 방향으로 연장하는 워드선 WL은 제1 알루미늄층으로 형성된다. 이격되어 열 방향으로 연장하는 드레인-소스선 DGL, 프로그램선 PL 및 비트선 BL은 제2 알루미늄층으로 형성된다. 또한, 행 방향으로 연장하는 공통 결합선 DGL1은 워드선 WL과 이격되어 제1 알루미늄층으로 형성된다.
반도체 기판의 표면에서 소스/드레인 영역을 포함하는 확산 영역(11)은 드레인-게이트선 DGL과 프로그램선 PL을 결합하기 위해 행 방향으로 연장되어 있다. 제1 선택 트랜지스터 Tr1는 확산 영역(11)의 중심 영역 상부의 제2층 폴리실리콘막으로 형성된 게이트 G1를 갖고 있다. 게이트 G1는 제1 선택 트랜지스터 Tr1로부터 연장되어 스루홀을 통해 워드선 WL에 접속되어 있다.
반도체 기판의 표면 영역에서, 워드선 WL 하부의 확산 영역(12, 13)은 열 방향으로 연장되어 있다. 제2 선택 트랜지스터 Tr2는 확산 영역(12)의 제1 부분 상부에 위치한 게이트 G2를 갖고 있으며, 제3 선택 트랜지스터 Tr3는 확산 영역(13)의 제1 부분의 상부에 위치한 게이트 G3를 갖고 있다. 게이트 G2, G3는 공통 폴리실리콘막으로 형성되어 서로 접속되어 있다. 플로팅 게이트 FG와 제어 게이트 CG를 포함하는 이중 게이트 구조는 공통 결합선 DGL1의 근처에서 확산 영역(12, 13)의 제2 부분 상부에 연장되어 있다. 셀 트랜지스터 Tr4는 확산 영역(13)의 제2 부분과 플로팅 게이트 FG의 넓은 단부 부분 FGa에 의해 구현된다. 프로그램 영역 Pt은 확산 영역(12)의 제2 부분과 플로팅 게이트 FG의 좁은 단부 부분 FGb에 의해 구현된다.
도 11은 도 10의 구조에 의해 구현된 회로 배열을 개략적으로 나타내고 있다. 제어 게이트 CG는 넓은 단부 부분 FGa 위에 위치하며, 넓은 단부 부분은 셀 트랜지스터 Tr4를 구현하기 위하여 반도체 기판의 소스 영역 S1과 드레인 영역 D1 위에 위치한다. 게이트 G2는 제2 선택 트랜지스터 Tr2를 구현하기 위하여 반도체 기판의 소스 영역 S2과 드레인 영역 D2 위에 위치한다. 또한, 플로팅 게이트의 좁은 단부 부분 FGb은 프로그램 영역 Pt을 구현하기 위하여 제2 선택 트랜지스터 Tr2의 소스 영역 S2 위에 위치한다. 셀 트랜지스터 Tr4의 드레인 영역 D1과 제어 게이트 CG는 드레인-게이트선 DGL에 접속되어 있고, 제2 선택 트랜지스터 Tr2의 드레인 영역 D2은 프로그램선 PL에 접속되어 있다.
도 12는 도 9에 도시된 EEPROM의 각각의 모드 동안 인가된 전압을 나타낸다. 프로그래밍, 플래시 소거 및 판독 모드 각각은 바이트 단위로 실행된다. 프로그래밍 모드에서는, 특정 워드선 WL이 Vpp(예를 들어, 약 15V)로 바이어스되어, 제1 내지 제3 선택 트랜지스터 Tr1, Tr2, Tr3를 턴 온한다. 이 단계에서, 선택된 메모리 셀에 대응하는 드레인-게이트선 DGL 및 특정 비트선 BL은 0V로 바이어스되는 반면에, 선택된 메모리 셀에 대응하는 특정 프로그램선 PL은 Vpp로 바이어스된다. 따라서, 프로그래밍을 위해, 저장된 전자들은 선택된 메모리 셀 내의 플로팅 게이트 FG로부터 회수된다. 선택되지 않은 메모리 셀에서, 프로그램선 PL은 이전의 상태를 유지하기 위해 0V로 바이어스된다.
플래시 소거 모드에서, 특정 워드선 WL은 Vpp로 바이어스되어, 제1 내지 제3 선택 트랜지스터 Tr1, Tr2, Tr3를 턴 온한다. 이 단계에서, 드레인-게이트선 DGL 및 바이트의 모든 비트선 BL은 Vpp로 바이어스되는 반면에, 모든 프로그램선 PL은 0V로 바이어스된다. 따라서, 플래시 소거를 위해, 전자들은 프로그램 영역으로 주입된다.
판독 모드에서는, 특정 워드선 WL이 Vdd(예를 들어, 약 5V)로 바이어스되고, 선택된 메모리 셀에 대응하는 드레인-게이트선 DGL 및 특정 비트선 BL은 0V로 바이어스되며, 선택된 메모리 셀에 대응하는 특정 프로그램선 PL은 1V로 바이어스된다. 따라서, 프로그래밍 영역 Pt 내의 전자들은, 선택된 메모리 셀 내에 저장된 데이터의 판독을 위해 검출된다.
전술한 바와 같이, 본 실시예의 EEPROM 내에서, 제1 내지 제3 선택 트랜지스터 Tr1, Tr2, Tr3는 셀 트랜지스터 Tr4의 소스, 드레인 및 제어 게이트를, 열 바이트내의 공통 비트선의 역할을 하는 프로그램선 PL 및 드레인-게이트선 DGL으로부터 분리시키는 기능을 한다. 이러한 구성에서, 프로그래밍 모드에서의 용량성 결합을 통해, 셀 트랜지스터 Tr4의 드레인을 0V로 바이어스시키고, 플로팅 게이트도 0V로 바이어스시킴으로써, 프로그램 영역 Pt 내에 저장된 전자들이 프로그램선 PL을 통해 인출될 수 있다. 소거 모드에서의 용량성 결합을 통해, 셀 트랜지스터 Tr4의 드레인을 Vpp로 바이어스시키고, 그의 플로팅 게이트도 Vpp로 바이어스시킴으로써, 전자들이 프로그램 영역 Pt로 주입될 수 있다. 따라서, 선택되지 않은 메모리 셀을 위한 프로그램 영역에는, 도 2에 도시된 종래의 EEPROM에서 선택 트랜지스터 Tr14의 드레인 전압을 고정시키기 위한 것과 같은 바이어스 전압이 인가되지 않기 때문에, 프로그래밍 모드 또는 소거 모드에서 다른 메모리 셀의 전위에 브레이크 인(break-in)에 의해 야기되는 메모리 셀들 간의 교란은 방지될 수 있다.
도 13을 참조하면, 본 발명의 제2 실시예에 따른 플래시 EEPROM은, 본 발명의 플래시 EEPROM이 게이트선 GL과 게이트 선택 트랜지스터 Tr1a와 별도로 각각의 메모리 셀의 외부에 드레인선 DL과 드레인 선택 트랜지스터 Tr1b를 갖는다는 점을 제외하면 제1 실시예와 동일하다.
드레인 선택 트랜지스터 Tr1b의 게이트 G1b, 게이트 선택 트랜지스터 Tr1a의 게이트 G1a, 프로그램 영역 선택 트랜지스터 Tr2의 게이트 G2 및 소스 선택 트랜지스터 Tr3의 게이트 G3는 대응하는 워드선(41)에 접속된다. 드레인 선택 트랜지스터 Tr1b는 드레인선 DL과, 바이트인 메모리 셀 M20 내지 M27의 드레인에 접속된 드레인 결합선 DL1 간에 접속된 소스-드레인 경로를 갖는다. 게이트 선택 트랜지스터 Tr1a는 게이트선 GL과, 바이트인 메모리 셀 M20 내지 M27의 게이트에 접속된 게이트 결합선 GL1 간에 접속된 소스-드레인 경로를 갖는다.
도 11과 유사한 도 13의 플래시 EEPROM을 도시한 도 14를 참조하면, 셀 트랜지스터 Tr4의 제어 게이트 CG가 게이트선 GL에 접속되는 반면, 셀 트랜지스터 Tr4의 드레인 D1은 드레인선 DL에 접속된다. 다른 구성은 도 11에 도시된 구성과 동일하다.
도 15 내지 도 17은 각각, 도 13의 EEPROM에서의 프로그래밍, 소거 및 판독모드에서의 회로도를 도시한 것으로, 메모리 셀의 2개의 행과 메모리 셀의 2개의 열이 각 도면에 도시된다. 메모리 셀의 각 바이트에서, 게이트 선택 트랜지스터 Tr1a는 대응하는 워드선 WL1 또는 WL2에 접속된 게이트 G1a, 및 게이트선 GL 및 셀 트랜지스터 Tr4의 제어 게이트 CG 사이에 바이트 단위로 접속된 소스-드레인 경로를 갖는다. 드레인 선택 트랜지스터 Tr1b는 대응하는 워드선 WL1 또는 WL2에 접속된 게이트 G1b, 및 드레인선 DL 및 셀 트랜지스터 Tr14의 드레인 사이에 바이트 단위로 접속된 소스-드레인 경로를 갖는다. 각각의 메모리 셀 내의 프로그램 영역 선택 트랜지스터 Tr2는 대응하는 워드선 WL1 또는 WL2에 연결된 게이트 G2, 및 대응하는 프로그램 선 PL1, Pl2, …, 또는 PL8과 대응하는 프로그램 영역 Pt 사이에 접속된 소스-드레인 경로를 갖는다. 각각의 메모리 셀 내의 소스 선택 트랜지스터 Tr3는 대응하는 워드선 WL1 또는 WL2에 접속된 게이트 G3, 및 대응하는 비트선 BL1, BL2, …, 또는 BL8과 셀 트랜지스터 Tr4의 소스 사이에 접속된 소스-드레인 경로를 갖는다. 셀 트랜지스터 Tr4의 플로팅 게이트 FG는 프로그램 영역 선택 트랜지스터 Tr2의 소스의 연장부에 대향하도록 셀 트랜지스터 Tr4로부터 연장되고, 이에 의해서 프로그램 영역 Pt으로서 연장부를 형성한다.
도 18은 도 13의 EEPROM 내의 각 모드에서 인가된 전압을 도시하는데, 각각의 모드는 바이트 단위로 동작한다. 도 15에 도시된 프로그램 모드에서, 특정 워드선 WL1은 Vpp로 바이어스되어 선택 트랜지스터 Tr1a, Tr1b, Tr2 및 Tr3를 턴 온한다. 이 단계에서, 바이트로 드레인선 DL과 게이트선 GL 및 선택된 메모리 셀들에 대응하는 비트선 BL1, BL2, …, 또는 BL7 중의 특정 비트선은 0V로 바이어스되는 반면, '0'으로 프로그램될 선택된 메모리 셀들에 대응하는 프로그램 선들 PL1, PL2, …, 및 PL8 중 특정 프로그램선은 Vpp로 바이어스된다. 따라서, 대응하는 프로그램 영역 내에 저장된 전자들은 프로그래밍을 위해 인출된다. 한편, 소거될 (즉, '1'로 프로그래밍될) 선택된 메모리 셀들 및 선택되지 않은 메모리 셀에 대응하는 다른 프로그램선들은 0V로 바이어스됨으로써, 이들 메모리 셀은 소거되거나 이전의 상태로 유지된다. 메모리 셀들의 선택되지 않은 행들에 대응하는 워드선 WL2은 0V로 바이어스됨으로써, 선택 트랜지스터들 Tr1a, Tr1b, Tr2 및 Tr3이 도면에 'X'로 표시된 바와 같이 대응하는선을 플로팅하도록 턴 오프된다.
도 16의 플래시 소거 모드에서, 특정 워드선 WL1은 선택 트랜지스터들 Tr1a, Tr1b, Tr2, 및 Tr3을 턴 온하도록 바이어스된다. 이 단계에서, 드레인선 DL 및 모든 비트선 BL1 내지 B18은 Vpp'(예를 들어, 12V)로 바이어스되고, 게이트선 GL은 Vpp로 바이어스되며, 모든 프로그램선들 PL1 내지 PL8은 0V로 바이어스된다. 따라서, 전자는 플래시 소거를 위해 선택된 메모리 셀들에 대응하는 프로그램 영역으로 주입된다. 이 단계에서, 선택되지 않은 메모리 셀들에 대응하는 비트선들은 0V로 바이어스됨으로써, 소거가 선택되지 않은 메모리 셀들 내에 영향을 미치지 않게 된다.
도 17의 판독 모드에서, 특정 워드선 WL1은 선택 트랜지스터들 Tr13 및 Tr14을 턴 온하도록 Vdd로 바이어스되고, 드레인선 DL 및 선택된 메모리 셀들에 대응하는 특정 비트선들은 0V로 바이어스되며, 게이트선 GL은 0.5V로 바이어스되고, 선택된 메모리 셀들에 대응하는 특정 프로그램선은 1V로 바이어스된다. 따라서, 셀 데이터가 선택된 메모리 셀로부터 판독된다. 이 단계에서, 선택되지 않은 메모리 셀들에 대응하는 워드선들 WL2 및 비트선들은 0V로 바이어스된다.
제2 실시예에서 상술한 바와 같이, 선택 트랜지스터들 Tr1a, Tr1b, Tr2, 및 Tr3은 공통 비트선들을 구성하는 프로그램선, 드레인선 DL, 및 게이트선 GL으로부터 셀 트랜지스터 Tr4의 소스, 드레인, 및 게이트를 분리하는 기능을 한다. 이러한 구성을 통해, 프로그래밍 모드에서는, 셀 트랜지스터 Tr4의 드레인이 0V로 바이어스되고, 플로팅 게이트 FG가 용량성 결합에 의해 0V로 바이어스됨으로써, 전자들이 프로그램 영역 Pt으로부터 대응하는 프로그램선으로 인출된다. 플래시 소거 모드에서는, 셀 트랜지스터 Tr4의 드레인이 Vpp'로 바이어스되고 플로팅 게이트 FG가 용량성 결합에 의해 Vpp'로 바이어스됨으로써, 전자들이 프로그램 영역으로 주입된다.
요약하면, 셀 트랜지스터의 드레인 및 제어 게이트의 전압들이 서로 개별적으로 제어되므로, 프로그래밍 및 소거 모드 중에 종래의 EEPROM에서 발생되는 교란이 억제된다.
게다가, 소스-드레인 전압 및 제어 게이트 전압이 분리 선택 트랜지스터들 Tr1a 및 Tr1b에 의해 셀 트랜지스터 Tr4 내에서 개별적으로 제어되므로, 소거 모드에서의 드레인-소스 전압 Vpp'이 제어 게이트 전압 Vpp보다 낮게 될 수 있다. 이에 따라, 셀 트랜지스터 Tr4 및 소스 선택 트랜지스터 Tr3에 보다 낮은 브레이크다운 전압을 제공됨으로써, 드레인과 소스 사이의 짧은 거리로 인해 설계 룰이 절감될 수 있다. 이는 플래시 EEPROM의 점유 면적을 감소시킨다.
상기 실시예들은 단지 예시적으로 설명된 것이므로, 본 발명은 상기 실시예들에 제한되지 않으며 본 기술 분야에 숙련된 자라면 본 발명의 범위로부터 벗어나지 않으면서 용이하게 본 발명으로부터 다양한 수정 또는 개조를 이루어낼 수 있을 것이다.
상기 설명한 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치에 따르면 종래의 비휘발성 반도체 메모리 장치에서 발생하기 쉬운 교란 현상을 확실히 방지할 수 있다.
Claims (9)
- 비휘발성 반도체 메모리 장치에 있어서,반도체 기판; 복수의 비휘발성 메모리 셀 M10 내지 M17을 포함하는 메모리 셀 어레이 - 상기 비휘발성 메모리 셀 각각은, 상기 반도체 기판 상에 소스 및 드레인 영역과 상기 소스 및 드레인 영역과 연관되어 각각 배치된 플로팅 게이트 FG및 제어 게이트 CG를 갖는 셀 트랜지스터 Tr4, 및 상기 플로팅 게이트 FG 부분의 아래에 위치하고 상기 반도체 기판의 일부에 형성된 프로그램 영역 Pt를 포함함 - ; 상기 비휘발성 메모리 셀 M10 내지 M17의 대응하는 행에 대해 각각 배치된 복수의 워드선 WL; 및 상기 비휘발성 메모리 셀 M10 내지 M17의 대응하는 열에 대해 각각 배치된 복수의 비트선 BL을 포함하되,상기 셀 트랜지스터 Tr4들의 각 그룹에 대해 배치되어, 상기 워드선 WL 중 대응하는 한 워드선의 선택에 응답하여 상기 셀 트랜지스터 M10 내지 M17의 대응하는 그룹의 드레인에 제1 고정 전압을 인가하기 위한 적어도 하나의 제1 선택 트랜지스터 Tr1;상기 워드선 WL 중 대응하는 한 워드선의 선택에 응답하여 상기 프로그램 영역 Pt에 제2 고정 전압을 인가하기 위한 제2 선택 트랜지스터 Tr2; 및상기 각 셀 트랜지스터 Tr4에 대해 배치되어, 상기 워드선 WL 중 대응하는 한 워드선의 선택에 응답하여 상기 제1 고정 전압을 상기 셀 트랜지스터 Tr4의 소스에 인가하기 위한 제3 선택 트랜지스터 Tr3를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 적어도 하나의 선택 트랜지스터 Tr1는 단일 선택 트랜지스터에 의해 구현되고, 상기 단일 선택 트랜지스터 Tr1는 상기 제1 고정 전압을 상기 셀 트랜지스터의 상기 제어 게이트 CG에 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 제1 고정 전압은 상기 메모리 셀 M10 내지 M17의 각각의 바이트 열에 대해 제공된 제1 열 비트선 DGL으로부터 공급되며, 상기 제2 고정 전압은 상기 메모리 셀 M10 내지 M17의 각각의 열에 대해 배치된 제2 공통 비트선 PL로부터 공급되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제2항에 있어서, 프로그래밍 모드에서, 상기 셀 트랜지스터 Tr4의 상기 드레인 및 제어 게이트 CG는 상기 각각의 메모리 셀내의 플로팅 게이트 FG의 바이어스 전압보다 낮은 전압에서 바이어스되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제2항에 있어서, 플래시 소거 모드에서, 상기 셀 트랜지스터 Tr4의 상기 드레인 및 상기 제어 게이트 CG는 각각의 메모리 셀내의 플로팅 게이트 FG의 바이어스 전압보다 더 높은 전압에서 바이어스되는 것을 특징으로 하는 비휘발성 반도체메모리 장치.
- 제1항에 있어서, 상기 적어도 하나의 제1 선택 트랜지스터는 드레인 선택 트랜지스터 Tr1b 및 게이트 선택 트랜지스터 Tr1a를 포함하며, 상기 게이트 선택 트랜지스터 Tr1a는 제3 고정 전압을 상기 셀 트랜지스터 Tr4의 상기 그룹의 제어 게이트 CG에 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제6항에 있어서, 상기 제1 고정 전압은 상기 메모리 셀의 각각의 바이트 열에 대해 배치된 제1 공통 비트선 DL으로부터 공급되며, 상기 제2 고정 전압은 메모리 셀 M21 내지 M27의 각각의 열에 대해 배치된 제2 공통 비트선 PL으로부터 공급되며, 상기 제3 고정 전압은 메모리 셀 M20 내지 M27의 각 바이트에 대해 배치된 제3 공통 비트선 GL으로부터 공급되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제6항에 있어서, 프로그래밍 모드에서, 상기 셀 트랜지스터 Tr4의 상기 드레인 및 상기 제어 게이트 CG는 각각의 상기 메모리 셀내의 플로팅 게이트 FG의 바이어스 전압보다 더 낮은 전압에서 바이어스되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제6항에 있어서, 플래시 소거 모드에서, 상기 드레인은 각각의 메모리 셀내의 플로팅 게이트 FG의 바이어스 전압보다 높은 상기 셀 트랜지스터 Tr4의 상기 제어 게이트 CG의 바이어스 전압보다 높은 전압에서 바이어스되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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