KR100359357B1 - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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Abstract

한층 빠른 속도에서 판독, 기입 및 소거할 수 있는 비휘발성 반도체 메모리 장치이다. 플래시 메모리로서 사용되는 비휘발성 반도체 메모리 장치는 메모리 셀 배열, 로우 어드레스 버퍼, 로우 디코더, 로우 드라이버, 칼럼 어드레스 버퍼, 칼럼 디코더, 칼럼 선택자, 감지 증폭 회로, 기입 회로 및 제어 회로로 구성되어, 판독 시에 메모리 셀의 선택 및 비선택은 메모리 트랜지스터의 컨트롤 게이트가 아니라 스위치 트랜지스터의 통상 전압에 대한 제어에 의하여 수행된다.

Description

비휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 비휘발성 반도체 메모리 장치에 관한 것이며, 보다 구체적으로는 전기적으로 소거 가능 및 프로그램 가능한 읽기 전용 비휘발성 메모리 (EEPROM) 에 관한 것이다.
도 22a 및 22b에 도시된 EEPROM을 구성하는 그러한 메모리 셀에서, 컨트롤 게이트 (1) 와 플로팅 게이트 (5) 를 가지는 1 소자형 MOS 메모리는 게이트 산화막 (3) 및 절연 산화막 (4) 에 의하여 전기적으로 절연되며 컨트롤 게이트 (1) 및 그 컨트롤 게이트 바로 아래의 반도체 기판 (2) 사이에 배치된다. 1 소자형 메모리의 장점이 그 셀 크기를 작게 만들 수 있다는 것이더라도, 플로팅 게이트 (5) 로의 전자 주입의 향상된 방법 또는 동일한 것으로부터 전자를 유도하는 것으로 제공된 다양한 종류의 메모리 장치가 이하에 기술한 바와 같이 개발되었다.
도 22a 에 도시한 바와 같이, 제 1 방식에 따르면, 선택된 메모리로의 데이터 기입은 그것에 의하여 드레인 영역 (6) 의 단부에서 CHE (Channel Hot Electron) 을 발생시키기 위하여 드레인 접합에 높은 바이어스 전압을 인가함으로써 얇은 게이트 산화막 (3) 을 통하여 플로팅 게이트 (5) 에 주입하는 것으로 실시된다. 데이터의 소거는 도 22b 에 도시된 바와 같이 플로팅 게이트 (5) 에 축적되어 있는 전자를 소스 영역 (7) 에 FN (Fowler Nordheim) 터널 전류에 의하여전자를 유도하여 실시된다 (예를 들어, 일본 특개소 64-81272호 공보 및 1985년 국제 전자 장치 회의의 테크니컬 다이제스트 616쪽 내지 619쪽에 개시됨) .
제 2 방법에 따르면, 선택 메모리 셀에 데이터를 기입하는 방법은 도 23a 에 도시된 바와 같이 드레인 영역 (6) 의 단부에 발생된 CHE를 얇은 게이트 산화막 (3) 을 통하여 플로팅 게이트 (5) 에 주입함으로써 실시하는 점에서는 상기 제 1 방법과 동일하다. 하지만, 데이터의 소거는 도 23b 에 도시된 바와 같이 플로팅 게이트에 축적되어 있는 전자를 게이트 산화막 (3) 을 통하여 바로 아래의 반도체 기판 (2) 에 FN 터널 전류에 의해 전자를 유도함으로써 실시된다.
또한, 제 3 방식에서는 선택 메모리 셀로의 데이터 기입은 도 24a 에 도시된 바와 같이 플로팅 게이트 (5) 에 축적되어 있는 전자를 드레인 영역 (6) 또는 소스 영역 (7) 에 FN 터널 전류에 의해 유도함으로써 실시된다. 하지만, 데이터의 소거는 도 24b 에 도시된 바와 같이, 반도체 기판 (2) 으로부터 게이트 산화막 (3) 을 통하여 바로 위의 플로팅 게이트 (5) 에 전자를 FN 터널 전류에 의해 주입함으로써 실시된다.
다른 한편, 도 25a 및 25b 에 도시된 바와 같이, 각각의 메모리 셀의 기입 및 소거 특성 등의 향상을 도모하기 위하여 플로팅 게이트형 MOS 트랜지스터 (메모리 트랜지스터 (8)) 의 소스 (9) 측에 스위치하기 위한 MOS 트랜지스터 (스위치 트랜지스터 (10)) 가 직렬 접속된 2 소자형 메모리 셀도 공지되어 있다 (예를 들어, 미국 특허 번호 제 5,646,060) .
이 2 소자형 메모리 셀에서는 도 25a 에 도시된 바와 같이, 선택 메모리 셀에 데이터를 기입하는 경우에는 스위치 트랜지스터 (10) 를 오프 상태로 하여, 메모리 트랜지스터 (8) 의 컨트롤 게이트 (11) 에 8V 의 전압, 드레인 단자에 6V 의 전압 (컨트롤 게이트 전압에 의해 저전압) 을 각각 인가하며, 드레인 영역 (12) 으로부터 플로팅 게이트 (13) 에 CHE를 주입 (도 25a 참조) 함으로써 실시되는 한편, 데이터를 소거하는 경우에는 플로팅 게이트 (13) 에 -10v 의 전압, 드레인 단자에 5v 의 전압을 각각 인가하여 플로팅 게이트 (13) 로부터 전자를 드레인 영역 (12) 에 FN 터널 전류에 의해 유도함으로써 실시된다 (도 25b 참조) . 또한, 선택 메모리 셀로부터 데이터를 판독하는 경우에는 스위치 트랜지스터 (10) 를 온 상태로 하여 소스 단자에 0V, 컨트롤 게이트 단자에 전원 전압 VCC, 드레인 단자에 1V 의 전압을 각각 인가하여, 메모리 셀을 통하여 전류가 흐르는지에 따라서 판독 데이터가 "0" 또는 "1" 인지 판정된다. 이 시점에, 비선택 메모리 셀의 컨트롤 게이트 단자에 0v 의 전압이 인가된다.
하지만, 전술된 종래의 반도체 메모리 장치에 있어서는, 기입, 소거, 판독 동작에서 컨트롤 게이트 (1 및 11) 가 전압을 제어하는데 사용되고 있기 때문에 판독 속도가 늦어진다고 하는 문제가 있다. 즉, 기입 또는 소거 동작에서, 컨트롤 게이트 (1 및 11) 로부터 전자를 FN 터널 전류에 의하여 주입하거나, 또는 FN 터널 전류에 의해 유도하기 위하여, 컨트롤 게이트 (1 및 11) 는 높은 전압을 필요로 하고, 따라서, 도 26 및 27에 도시된 바와 같이, 컨트롤 게이트 (1 및 11) 에는 고전압 제어 회로가 접속된다. 하지만, 판독 시에는 고전압은 필요하지 않기 때문에, 로우 디코더는 통상 전압 회로 (15) 로 구성되어 있다. 고전압 제어 회로 및 통상 전압 회로로부터의 2개의 출력은 동일한 컨트롤 게이트 (1 및 11) 의 전압을 제어하는데 사용되기 때문에, 이 2개의 회로는 전형적으로 임의의 컨트롤 게이트 (1 및 11) 에 접속된다. 하지만, 내압이 낮은 통상 전압 회로 (15) 를 보호하기 위하여, 통상 전압 회로 (15) 와 고전압 제어 회로 (14) 와의 사이에는 전압 완화 회로 (16) 가 삽입된다. 전압 완화 회로 (16) 의 삽입과 고전압 제어 회로 (14) 의 큰 기생 용량 때문에 고속 동작이 저해되는 것이다.
또한, 워드 라인의 수와 동일 개수의 전압 완화 회로가 필요하기 때문에, 특히, 2 소자형의 메모리 셀에서는 소자수가 증가하게 된다.
판독 시에, 고전압 발생 회로만을 사용함으로써 컨트롤 게이트 전압 (Vcg) 을 제어하는 방법이 있지만, 그러한 고전압 발생 회로는 두꺼운 게이트 산화막을 사용하는 내압을 높이기 위하여 게이트 길이도 증가시키는 고내압 트랜지스터로 구성된다. 따라서, 소정의 온 전류 (on-current) 를 얻기 위해서는 게이트 폭을 크게 할 필요가 있고, 기생 용량이 커지게 된다. 하지만, 이 때문에, 고전압 회로의 동작 속도는 통상 전압 회로에 비하여 현저하게 저속이 되어, 고속 판독을 방해한다.
또한, 전술한 종래의 반도체 메모리 장치에서, 데이터 판독 시에 동작 원리가 채용되어 컨트롤 게이트의 전압이 선택 또는 비선택에 따라서 변화된다. 하지만, 전압이 변화될 때마다, 전압 스트레스가 발생되어, 플로팅 게이트의 데이터 유지 특성이 악화된다. 표 1 에 도시된 바와 같이, "0"이 기입될 때, 종래의 플로팅 게이트는 예를 들어, -1V 의 전위에 있고, "1" 이 기입될 때, 예를 들어, +1V 의 전위에 있다. 선택된 메모리 셀의 컨트롤 게이트에 예를 들어, +5V 를 인가함으로써 데이터의 판독이 이루어지면, 플로팅 게이트의 전위 상태는 -1V 에서 예를 들어, 0V 또는 +1V 에서 예를 들어, +2V 로 변화된다. 이것은 플로팅 게이트의 전위가 -1V에서 +2V 사이의 넓은 범위에서 변화하여, 큰 전압 스트레스를 야기한다는 것을 의미한다.
비선택 선택
컨트롤게이트 "0"의 기입 "1"의 기입 "0"의 기입 "1"의 기입
0 0 5 5
플로팅 게이트 -1 +1 0 2
전술되고, 도 28 에 도시된 바와 같이, 컨트롤 게이트 전압 (Vcc) 이 데이터 판독 시에 선택 및 비선택에 따라서 변화된다는 사실로 인하여, 전압 범위를 좁히기 위하여 소거 셀의 임계 전압 (Vt) 이 제어된다.
또 다른 문제는 상당히 큰 드레인 전류가 드레인 영역으로부터 컨트롤 게이트로 CHE를 주입함으로써 기입 동작을 수행하기 위하여 통과되어야 하기 때문에, 전력 소비가 커지고 큰 장치 영역을 가지는 전하 펌프가 요구된다는 것이다.
또 다른 문제는 FN 터널 전류에 의하여 전자가 플로팅 게이트로부터 드레인으로 유도되는 경우, 드레인 영역 (또는 소스 영역) 에서 높은 전기장이 발생되기 때문에, PN 접합 영역의 근방 또는 게이트 산화막과 드레인 영역 (또는 소스 영역) 계면의 근방에서 밴드가 작게 되어, 정공 또는 전류에 의한 밴드 사이에 터널 전류가 흘러서 정공이 게이트 산화막 또는 플로팅 게이트에 주입되어, 오판독의 원인이 되는 과소거 또는 과기입이 발생한다고 하는 것이다.
또 다른 문제는 드레인 영역으로부터 컨트롤 게이트로 CHE가 주입되거나 또는 컨트롤 게이트로부터 드레인 영역 (또는 소스 영역) 에의 FN 터널 전류에 의하여 전자가 유도되는 경우, 플로팅 게이트의 1단부 측에 주입 또는 유도가 실시되어, 게이트 산화막에 국소적으로 피해가 발생하며 소자 파괴의 원인이 되는 것이다.
전술한 사정에 비추어 보면, 본 발명의 목적은 한층 더 빠른 속도에서 데이터를 판독할 수 있는 비휘발성 반도체 메모리 장치를 제공하며, 산화막의 악화를 방지하고, 사용된 장치의 초과 개수를 감소시키며, 데이터 유지 특성이 우수하게 되는 것이다.
본 발명의 제 1 실시예에 따르면,
2 이상의 워드 라인 쌍;
2 이상의 비트 라인; 및
상기 워드 라인 쌍 및 상기 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하며,
상기 각 비휘발성 메모리 셀은 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터와 스위칭 게이트를 가지는 스위치 트랜지스터를 포함하는 2개 이상의 MIS형 소자로 이루어지고,
상기 각 워드 라인 쌍은 제 1 워드 라인과 제 2 워드 라인의 쌍으로 이루어지며;
상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트용 게이트가 접속되며;
상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며;
상기 스위치 트랜지스터의 상기 스위칭 게이트는 데이터 판독 시에 선택 비트 라인 상에서 선택된 메모리 셀의 선택 또는 비선택을 제어하는데 사용되며;
상기 선택 비트 라인은 선택된 메모리 셀로부터 데이터를 판독하는데 사용되는 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치가 제공되는 것이다.
또한, 바람직한 실시예는 데이터 판독 시에, 메모리 셀이 선택되거나 선택되지 않거나에 상관없이 전체 메모리 트랜지스터의 상기 컨트롤 게이트들을 상기 제 1 워드 라인들을 통하여 등전위에 설정한 상태에서 상기 스위치 트랜지스터의 상기 스위칭 게이트에서 통상 전압을 제어함으로써, 데이터를 판독하는 것이다.
또한, 바람직한 실시예는 데이터 판독 시에, 메모리 셀이 선택되거나 선택되지 않거나에 상관없이 전체 메모리 트랜지스터의 상기 컨트롤 게이트들의 전압을 상기 제 1 워드 라인을 통하여 0V 또는 그 근방에 설정한 상태에서, 상기 스위치 트랜지스터의 상기 스위칭 게이트로 통상 전압을 제어함으로써, 데이터를 판독하는구조로 되는 것이다.
또한, 바람직한 실시예는 데이터 기입 시에, 상기 메모리 트랜지스터의 상기 컨트롤 게이트에 상기 제 1 워드 라인을 통하여 고전압 회로가 접속되어 데이터의 기입이 실시되는 한편, 데이터 판독 시에는, 상기 스위치 트랜지스터의 상기 스위칭 게이트에 상기 제 2 워드 라인을 통하여 상기 통상 전압 회로가 접속되어 데이터의 판독이 실시되는 구성으로 되어 있는 것이다.
또한, 바람직한 실시예는 상기 스위치 트랜지스터가 상기 메모리 트랜지스터의 소스 측에 직렬 접속되어 있는 것이다.
또한, 바람직한 실시예는 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어들을 유도하여 데이터가 소거되고, 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분하게 캐리어들이 유도되는 구성으로 되는 것이다.
또한, 바람직한 실시예는 상기 비휘발성 반도체 메모리 장치는 플래시 메모리인 것이다.
또한, 바람직한 실시예는 상기 메모리 셀은 상기 스택 게이트형 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층의 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 상기 제 2 절연막 중의 트랩 표면에 캐리어들이 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것이다.
본 발명의 제 2 실시 형태에 따르면, 반도체 기판 상에 형성된 2 이상의 워드 라인 쌍과 2 이상의 비트 라인; 및
상기 워드 라인 쌍 및 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
상기 각 비휘발성 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터와 스위칭 게이트를 가지는 스위치 트랜지스터를 포함하는 2개 이상의 MIS형 소자로 구성되고;
상기 각 워드 라인 쌍이 제 1 워드 라인과 제 2 워드 라인의 쌍으로 구성되며;
상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며;
상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되고; 및
데이터의 기입 및 소거 시에는, 상기 선택 메모리에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 반도체 기판과의 사이에 고전압을 인가하여 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류로 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로의 터널 전류로 캐리어를 유도하는 것을 실시하는 구성으로 되는 비휘발성 반도체 메모리 장치가 제공된다.
또한, 상기 각 메모리 트랜지스터가 웰 내에 형성되어 있는 경우는, 데이터 기입 및 소거 시에 상기 선택 메모리 셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 웰과의 사이에 고전압을 인가하여, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류로 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로 터널 전류로 캐리어를 유도하는 하는 것이 바람직하다.
또한, 데이터 소거 시에, 상기 메모리 트랜지스터의 소스 및 드레인을 상기 플로팅 게이트 바로 아래의 반도체 영역과 거의 동일한 전위에 설정하거나 또는 플로팅 상태에 설정하는 것이 바람직하다.
또한, 상기 메모리 트랜지스터는 n 채널형 트랜지스터로 구성되고, 상기 제 1 워드 라인을 통하여 선택된 상기 메모리 트랜지스터의 상기 컨트롤 게이트에는 기판 전위보다 고전압이 인가되며, "0" (또는 "1") 을 기입하기 위하여 선택된 상기 비트 라인에는 상기 기판 전위와 동일한 전압이 인가되는 한편, "1" (또는 "0") 을 기입하기 위하여 선택된 상기 비트 라인 및 비선택 메모리 트랜지스터의 상기 컨트롤 게이트에는, 상기 기판 전위보다 높고 상기 선택 메모리 트랜지스터의 컨트롤 게이트 전위보다 낮은 전압이 인가되어 데이터 기입이 실시되는 것이 바람직하다.
또한, 데이터 기입 시에, 상기 비선택 메모리 트랜지스터의 상기 컨트롤 게이트 전위가 "1" (또는 "0") 을 기입하기 위하여 선택되는 상기 비트 라인의 전위보다 높은 것이 바람직하다.
또한, 데이터 기입 시에, 상기 스위치 트랜지스터를 오프 상태로 하고, 선택 메모리 셀에 있어서의, 상기 메모리 트랜지스터의 소스 및 드레인을 상기 플로팅 게이트 바로 아래의 반도체 영역의 전위와 거의 동일한 전위로 설정하는 것이 바람직하다.
바람직한 실시예는 상기 스위치 트랜지스터는 상기 메모리 트랜지스터의 소스 측에 직렬 접속되어 있는 것이다.
또한, 바람직한 실시예는 데이터 기입 시에는, 상기 메모리 트랜지스터의 상기 컨트롤 게이트에 상기 제 1 워드 라인을 통하여 고전압 회로가 접속되어 데이터 기입이 실시되는 한편, 상기 스위치 트랜지스터의 상기 스위칭 게이트에 상기 제 2 워드 라인을 통하여 통상 전압 회로가 접속되어 데이터 판독이 실시되는 것이다.
또한, 바람직한 실시예는 상기 스위치 트랜지스터는 상기 메모리 트랜지스터의 소스 측에 직렬 접속되어 있는 것이다.
또한, 바람직한 실시예는 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어를 유도하여 데이터가 소거되고, 상기 데이터 소거 시에 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분하게 캐리어들을 유도하는 구성으로 되는 것이다.
또한, 바람직한 실시예는 상기 비휘발성 반도체 메모리 장치는 플래시 메모리인 것이다.
또한, 바람직한 실시예는 상기 메모리 셀은 상기 스택 게이트형 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층의 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것이다.
본 발명의 제 3 실시 형태에 따르면, 2 이상의 워드 라인 조;
2 이상의 비트 라인; 및
상기 워드 라인 조와 상기 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
상기 각 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터, 상기 메모리 트랜지스터의 소스 측에 직렬 접속된 스위칭 게이트를 가지는 스위치 트랜지스터, 및 상기 메모리 트랜지스터의 드레인 측에 직렬 접속된 선택 게이트를 가지는 선택 트랜지스터의 3개의 MIS형 소자로 구성되며;
상기 각 워드 라인 조가 제 1 워드 라인, 제 2 워드 라인 및 제 3 워드 라인의 조로 구성되고,
상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 라인에 따라서배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며, 상기 각 제 3 워드 라인에는 상기 제 3 워드 라인에 따라서 또는 상기 제 3 워드 라인으로부터 분기된 제 3 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 선택 게이트가 접속되고;
상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며,
데이터 판독 시에는, 선택된 비트 라인 상의 메모리 셀의 선택 또는 비선택을 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 제어하여, 상기 선택 비트 라인을 통하여 상기 선택 메모리 셀로부터의 데이터 판독이 실시되는 비휘발성 반도체 메모리 장치가 제공된다.
또한, 바람직한 실시예는 데이터 판독 시에는, 메모리 셀이 선택되는가에 관계없이, 전체 메모리 트랜지스터의 상기 컨트롤 게이트들을 상기 제 1 워드 라인들을 통하여 등전위로 설정한 상태에서, 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 통상 전압을 제어함으로써, 데이터 판독을 실시하는 것이다.
또한, 바람직한 실시예는 데이터 판독 시에는, 메모리 셀이 선택되는가에 관계없이, 전체 메모리 트랜지스터의 상기 컨트롤 게이트들의 전압은 상기 제 1 워드 라인들을 통하여 0V 또는 그 근방에 설정하는 상태에서, 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 통상 전압을 제어함으로써, 데이터의 판독이 실시되는 것이다.
또한, 바람직한 실시예는 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어를 유도하여 데이터가 소거되고, 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분하게 캐리어들이 유도되는 것이다.
또한, 바람직한 실시예는 상기 메모리 셀은 상기 스택 게이트형의 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층이 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 상기 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것이다.
또한, 바람직한 실시예는 상기 비휘발성 반도체 메모리 장치에서는 상기 2 이상의 메모리 셀이 n개 (n 은 2이상의 자연수) 의 블록으로 분할되며, 각 블록마다 데이터가 재기입 가능한 것이다.
본 발명의 제 4 실시 형태에 따르면, 반도체 기판 상에 형성된 2 이상의 워드 라인 조와 2 이상의 비트 라인;
상기 워드 라인 조와 상기 비트 라인과의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
상기 각 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터, 상기 메모리 트랜지스터의 소스 측에 직렬 접속된 스위칭 게이트를 가지는 스위치 트랜지스터, 및 상기 메모리 트랜지스터의 드레인 측에 직렬 접속된 선택 게이트를 가지는 선택 트랜지스터를 포함하는 3개의 MIS형 소자로 구성되며;
상기 각 워드 라인 조가 제 1 워드 라인, 제 2 워드 라인, 및 제 3 워드 라인의 조로 구비되고;
상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되고, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며, 상기 각 제 3 워드 라인에는 상기 제 3 워드 라인에 따라서 또는 상기 제 3 워드 라인으로부터 분기된 제 3 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 선택 게이트가 접속되고,
상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며,
데이터 기입 및 소거 시에, 상기 선택 메모리 셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 반도체 기판과의 사이에 고전압을 인가하여, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류로 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로의 터널 전류로 캐리어를 유도하는 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치가 제공된다.
또한, 상기 각 메모리 트랜지스터가 웰 내에 형성되어 있는 경우에는, 데이터의 기입 및 소거 시에, 상기 선택 메모리 셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 웰과의 사이에 고전압을 인가하여, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류로 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로의 터널 전류로 캐리어를 유도하는 것이 바람직하다.
또한, 데이터 소거 시에는, 상기 메모리 트랜지스터의 소스 및 드레인을 상기 플로팅 게이트 바로 아래의 반도체 영역의 전위와 거의 동일한 전위에 설정하거나 플로팅 상태에 설정하는 것이 바람직하다.
또한, 데이터 기입 시에는, 선택 메모리 셀에서, 상기 선택 트랜지스터를 오프 상태로 함과 동시에, 상기 스위치 트랜지스터를 오프 상태로 하는 한편, 비선택 메모리 셀에서는 상기 선택 트랜지스터 및 상기 스위치 트랜지스터를 오프 상태로 하는 것이 바람직하다.
또한, 상기 메모리 트랜지스터는 n 채널형 트랜지스터로 구성되고, 상기 제 1 워드 라인을 통하여 선택된 상기 메모리 트랜지스터의 상기 컨트롤 게이트에는 기판 전위보다 높은 전압이 인가되며, "0" (또는 "1") 을 기입하기 위하여 선택된 상기 비트 라인에는 상기 기판과 동일한 레벨의 전압이 인가되는 한편, "1" (또는 "0") 을 기입하기 위하여 선택된 상기 비트 라인에서는 상기 기판 전위보다 높고 상기 선택 메모리 트랜지스터의 상기 컨트롤 게이트 전위보다 낮은 전압이 인가되는 것으로 데이터 기입이 실시되는 것이 바람직하다.
또한, 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어를 유도하여 데이터가 소거되고, 상기 데이터 소거 시에 상기 메모리 트랜지스터의 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분히 캐리어들을 유도하는 것이 바람직하다.
또한, 상기 메모리 셀은 상기 스택 게이트형의 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층이 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 상기 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것이 바람직하다.
본 발명의 상기 및 다른 목적, 장점 및 특징은 첨부 도면과 함께 이하의 설명으로부터 보다 명확해진다.
도 1 은 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치의 전기적 구성을 도시하는 블록도.
도 2 는 비휘발성 반도체 메모리 장치를 구성하는 게이트 전원 공급 회로로서의 고전압 제어 회로 및 통상 전압 회로의 배선 접속도.
도 3 은 비휘발성 반도체 메모리 장치에 사용되는 메모리 셀의 층 구조의 단면도.
도 4 는 비휘발성 반도체 메모리 장치에서 기입 및 소거를 위한 각 동작 모드에 대응하는 메모리 셀의 각 단자의 전위 상태를 도시하는 차트.
도 5 는 메모리 셀에서 소거 시간에서의 전위 관계를 도시하는 배선도.
도 6 은 메모리 셀에서 기입 시간에서의 전위 관계를 도시하는 배선도.
도 7 은 메모리 셀에서 판독 시간에서의 전위 관계를 도시하는 배선도.
도 8a 및 8b 는 제 1 실시예에 따른 소거 동작을 도시하는 단면도.
도 9 는 제 1 실시예에서 소거 동작의 효과를 도시하는데 사용되는 컨트롤 게이트 전압-드레인 전류의 도면.
도 10a 및 10b 는 제 1 실시예에 따른 기입 동작을 도시하는 단면도.
도 11 은 본 발명의 제 2 실시예에 따른 비휘발성 반도체 메모리 장치에서기입 및 소거를 위한 각 동작 모드에 대응하는 메모리 셀의 각 단자의 전위 관계를 도시하는 차트.
도 12 는 메모리 셀에서 소거 시간에서의 전위 관계를 도시하는 배선도.
도 13 은 메모리 셀에서 기입 시간에서의 전위 관계를 도시하는 배선도.
도 14 는 본 발명의 제 3 실시예에 따른 비휘발성 반도체 장치의 전기 구성을 도시하는 블록도.
도 15 는 비휘발성 반도체 장치를 구성하는 게이트 전원 공급 회로로서 사용되는 고전압 제어 회로 및 통상 전압 회로의 배선 접속도.
도 16 은 비휘발성 반도체 메모리 장치에 사용되는 메모리 셀의 층 구조의 단면도.
도 17 은 비휘발성 반도체 메모리 장치에서 기입 및 소거를 위한 각각의 동작 모드 대응하는 메모리 셀의 각 단자의 전위 관계를 도시하는 차트.
도 18 은 비휘발성 반도체 메모리 장치를 구성하는 메모리 셀에서 소거 동작의 전위 관계를 도시하는 배선 접속도.
도 19 는 기입 동작에서 전위 관계를 도시하는 배선도.
도 20 는 판독 동작에서 전위 관계를 도시하는 배선도.
도 21a 및 21b 는 본 발명의 비휘발성 반도체 메모리 장치를 위한 제조 방법의 1 예를 설명하는 단면도.
도 22a 및 22b 는 1 소자형 메모리 셀에서 데이터를 기입 및 소거하기 위한 종래 방법을 설명하는 단면도.
도 23a 및 23b 는 1 소자형 메모리 셀에서 데이터를 기입 및 소거하기 위한 또 다른 종래 방법을 설명하는 단면도.
도 24a 및 24b 는 1 소자형 메모리 셀에서 데이터를 기입 및 소거하기 위한 또 다른 종래 방법을 설명하는 단면도.
도 25 는 2 소자형 메모리 셀에서 데이터를 기입 및 소거하기 위한 종래 방법을 설명하는 단면도.
도 26 은 종래의 1 소자형 메모리 셀에서 게이트 전원 공급 회로로서 사용되는 고전압 제어 회로 및 통상 전압 회로의 배선 접속도.
도 27 은 종래의 2 소자형 메모리 셀에서 게이트 전원 공급 회로로서 사용되는 고전압 제어 회로 및 통상 전압 회로의 배선 접속도.
도 28 은 종래 기술에서의 문제를 설명하기 위하여 사용되는 컨트롤 게이트 전압-드레인 전류의 도면.
* 도면의 주요부분에 대한 부호의 설명 *
17 메모리 셀 배열
MC11내지 MCnk비휘발성 메모리 셀
MD11내지 MDnk비휘발성 메모리 셀
B11내지 B221 바이트 단위의 블록
MT 메모리 트랜지스터 (스택 게이트형)
27 컨트롤 게이트
28 플로팅 게이트
31 드레인
ST 스위치 트랜지스터
30 스위칭 게이트
DT 선택 트랜지스터
35 선택 게이트
WLa1내지 WLan제 1 워드 라인
WLb1내지 WLbn제 2 워드 라인
BL1내지 BLk비트 라인
SL1내지 SLk바이트 라인 선택
18 로우 어드레스 버퍼
19 로우 디코더
19a 통상 전압 회로
20 로우 어드레스
32, 37 및 38 고전압 회로
21 칼럼 어드레스 버퍼
22 칼럼 디코더
23 칼럼 선택자
24 감지 증폭 회로
25 기입 회로
본 발명을 수행하기 위한 최선 모드가 첨부 도면을 참조하여 다양한 실시예를 사용하여 보다 상세하게 설명된다.
(제 1 실시예)
도 1 은 본 발명의 제 1 실시예에 따른 비휘발성 반도체 메모리 장치의 전기 구성을 도시하는 블록도이다. 도 2 는 비휘발성 반도체 메모리 장치를 구성하는 게이트 전원 공급 회로로서의 고전압 제어 회로 및 통상 전압 회로의 배선 접속도이다. 도 3 은 비휘발성 반도체 메모리 장치에 사용되는 메모리 셀의 층 구조의 단면도이다. 도 4 는 비휘발성 반도체 메모리 장치에서 기입 및 소거를 위한 각 동작 모드에 대응하는 메모리 셀의 각 단자의 전위 상태를 도시하는 차트이다. 도 5 는 메모리 셀에서 소거 시간에서의 전위 관계를 도시하는 배선도이다. 도 6 은 메모리 셀에서 기입 시간에서의 전위 관계를 도시하는 배선도이다. 도 7 은 메모리 셀에서 판독 시간에서의 전위 관계를 도시하는 배선도이다.
이 실시예에 따른 비휘발성 반도체 메모리 장치는 1 조의 기억 데이터를 전기적으로 소거하는 것이 가능한 플래시 메모리에 관한 것이며, 도 1 에 도시된 바와 같이 메모리 셀 배열 (17) , 로우 어드레스 버퍼 (18) , 로우 디코더 (19) , 로우 드라이버 (20) , 칼럼 어드레스 버퍼 (21) , 칼럼 디코더 (22) , 칼럼 선택자 (23) , 감지 증폭 회로 (24) , 기입 회로 (25) 및 제어 회로 (26) 로 개략적으로 구성되어 있다.
우선, 메모리 셀 배열 (17) 이 이하에서 설명된다. 이 실시예에 따르면, 메모리 셀 배열 (17) 은 도 1 에 도시된 바와 같이, 1쌍 이상의 워드 라인 (WLa1및 WLb1) , ‥ (WLa1및 WLb1) 과 2 이상의 비트 라인 (BL1, BL2, ‥, BLk) , 각 워드 라인 쌍 및 비트 라인의 교차점에 배치된 2 이상 (n x k 개) 의 비휘발성 메모리 (MC11, MC12, ‥ MCnk) 로 구비된다. 각 메모리 셀 (MC11내지 MCnk) 은 도 3 에 도시된 바와 같이, 컨트롤 게이트 (27) 및 플로팅 게이트 (28) 를 가지는 스택 게이트형 메모리 트랜지스터 (MT) 와 메모리 트랜지스터 (MT) 의 소스 (28) 측에 직렬 접속된 스위칭 게이트 (30) 를 가지는 스위치 트랜지스터 (ST) 로 구성되는 MOS형 2 소자로 이루어져 있다. 또한, 비록 스위칭 게이트 (30) 아래에 배치된 게이트 산화막의 두께가 크게 도시되어 있지만, 플로팅 게이트 (28) 아래에 배치된 터널 산화막의 두께와 동등할 수도 있다 (다른 동일한 도면에서도 동일함) .
스위치 트랜지스터 (ST) 가 임계 전압보다 높은 게이트 전압이 인가될 때까지 드레인 전류가 흐르지 않는 인헨스먼트형 n-채널 MOS 트랜지스터인 한편, 메모리 트랜지스터 (MT) 는 데이터 소거 상태에서는, 컨트롤 게이트에 전력이 인가되지 않더라도 드레인 전류가 흐르는 궁핍형 n-채널 MOS 트랜지스터이다.
도 1 에 도시되고, 도 5 내지 도 7 에 확대된 바와 같이, 워드 라인의 각 쌍은 제 1 워드 라인 (WLa1내지 WLan) 및 제 2 워드 라인 (WLb1및 WLbn) 의 쌍으로 구비된다. 각 제 1 워드 라인 (WLai) 은 상기 제 1 워드 라인 (WLai) 을 따라서 배열된 K 개의 메모리 셀 (MCi1내지 MCik) 의 컨트롤 게이트 (27) 에 각각 접속된다. 각 제 2 워드 라인 (WLbj) 은 상기 제 2 워드 라인 (WLbj) 을 따라서 배열된 k 개의 메모리 셀 (MCj1내지 MCjk) 각각의 스위칭 게이트 (30) 에 접속된다. 각 비트 라인 (BLm) 은 상기 비트 라인 (BLm) 을 따라서 배열된 n 개의 메모리 셀 (MC1m내지 MCnm) 의 드레인 (31) (도 3 참조) 에 각각 접속되어 있다. 또한, 그 실시예에서, 설명을 간략화하기 위하여, 1개의 비트 (1개의 메모리 셀) 가 1 어드레스 입력에 대하여 선택된다.
다음으로, 로우 어드레스 버퍼 (18) 는 입력된 어드레스 신호 중 로우 어드레스 신호 (RAD) 가 버퍼되고 로우 디코더 (19) 에 입력되도록 동작한다. 로우디코더 (19) 는 도 2 에 도시된 바와 같이, 통상 전압 회로 (33) 로 구비되며, 입력된 로우 어드레스 신호 (RAD) 를 디코드하여, "n" 개의 제 2 워드 라인 (WLa1내지 WLan) 및 제 1 워드 라인 (WLb1내지 WLbn) 에 대응하는 "n" 개의 로우 선택 라인에서, 서로 쌍을 이루는 2개의 로우 선택 라인을 선택하여 (이 실시예에서는 5V) 공급 전압 펄스를 출력한다.
판독 동작 시에, 도 7 에 도시한 바와 같이, 로우 디코더 (19) 에 의해서 제 2 워드 라인 (WLbi) 중 1개가 선택되면, 워드 라인 (WLbi) 에 접속되는 1개의 라인 분의 메모리 셀 (MCi1, ‥ MCik) 의 스위칭 게이트 (30) 가 구동되며, 대응하는 스위치 트랜지스터 (ST) 가 온 된다. 이 시점에, 비선택 제 2 워드 라인에 접속된 메모리 셀의 스위칭 게이트 (30) 에 0 V의 전압이 인가되어 대응하는 스위치 트랜지스터 (ST) 가 오프 되게 한다.
도 2 에 도시된 바와 같은, 로우 드라이버 (20) 는 제 1 워드 라인 (WLa1내지 WLan) 각각에 접속되는 메모리 트랜지스터 인가용의 "n" 개의 고전압 제어 회로 (32) , 제 2 워드 라인 (WLb1내지 WLbn) 각각에 접속되는 스위치 트랜지스터 인가용의 통상 전압 회로 (33) 를 가져서 구성되어 있다. 메모리 트랜지스터 인가용의 고전압 제어 회로 (32) 는 기입 시에, 로우 디코더 (19) 에 의하여 1개의 로우 선택 라인이 선택되면, 대응하는 제 1 워드 라인 (WLai) 에 선택 고전압 펄스 (이 실시예에서는 16V) 를 출력하여 대응하는 컨트롤 게이트 (27) 에 인가하며, 이후에설명되는 바와 같이, 플로팅 게이트 (28) 에 FN 터널 전류에 의하여 전자를 주입하거나, 또는 주입하지 않는 것으로 "0" 또는 "1"을 기입한다.
이 시점에, 고전압 제어 회로 (32) 는 비선택 제 1 워드 라인에는 16V의 선택 고전압보다 낮고 5V의 통상 전원 전압보다는 높은 비선택 고전압 펄스 (이 실시예에서는 8V) 를 선택 고전압과 동일한 타이밍으로 출력하여, 비선택의 컨트롤 게이트 (27) 에 인가하여 비선택 메모리 셀로의 기입이 이루어지지 않는다. 또한, 이 기입 동작 모드에서는 도 4 및 도 6 에 도시된 바와 같이, 전체의 메모리 셀 (MC11, ‥ MCnk) 의 스위칭 게이트 (30) 에는 0V 의 전압이 인가되어, 전체의 스위치 트랜지스터 (ST) 는 오프 상태로 된다.
또한, 판독 동작 동안에는, 그 고전압 제어 회로 (32) 는 온으로 되어, 전체 메모리 셀 (MC1m내지 MCnm) 의 컨트롤 게이트 (27) 에는 0V가 인가된다. 소거 동작 모드에서 고전압 제어 회로 (32) 가 도 4 및 도 5 에 도시된 바와 같이, 전체의 메모리 셀 (MC11, ‥, MCnk) 의 컨트롤 게이트 (27) 에 음의 고전압 (이 실시예에서는 -16V) 을 인가하도록 되어 있다. 전체의 메모리 셀 (MC11, ‥, MCnk) 의 스위칭 게이트 (30) 에 5V의 전원 공급 전압 (VDD) 을 인가하기 위하여, 소거 시에, 스위치 트랜지스터에 전압을 인가하도록 사용된 통상 전압 회로 (33) 가 구동된다.
칼럼 어드레스 버퍼 (21) 는 입력된 어드레스 신호 중의 칼럼 어드레스 신호 (CAD) 를 버퍼하여, 칼럼 디코더 (22) 에 입력한다. 칼럼 디코더 (22) 는입력된 칼럼 어드레스 신호 (CAD) 를 디코드하여 k 개의 칼럼 라인 (CL1내지 CLk) 의 중에서 1개의 칼럼 라인을 선택한다. 칼럼 선택자 (23) 는 칼럼 라인 (CL1내지 CLk) 및 비트 라인 (BL1내지 BLk) 에 대응한 k 개의 트랜스퍼 게이트로서 사용되는 트랜지스터 (TC1, TC2, ‥, TCk) 를 포함한다. 각 트랜지스터 (TC1내지 Tck) 는 1개의 칼럼 라인 (CLbj) 이 선택되는 때에 게이트를 개방하며 대응하는 선택 비트 라인 (BLbj) 을 데이터 라인 (DL) 에 접속한다. 감지 증폭 회로 (24) 는 데이터 라인 (DL) 과 외부의 출력 데이터 라인 사이에 판독 데이터의 감지 증폭을 실시하도록 채용된다. 즉, 판독 동작에 있어서, 칼럼 어드레스 신호(CAD) 에 대응하는 1개의 칼럼 라인 (CLbj) 이 선택되면, 칼럼 라인에 접속된 트랜스퍼 게이트로서 사용되는 트랜지스터 (Tcj) 가 온 되고, 비트 라인 (BLbj) 이 선택되는 한편, 즉, 전술한 로우 디코더 (19) 에 의하여 제 2 워드 라인 (WLbj) 이 선택되면, 선택 메모리 셀 (MCjm) 이 데이터 라인 (DL) 을 통하여 감지 증폭 회로 (24) 에 접속된다. 그리고, 선택 메모리 셀 (MCjm) 에 기입된 데이터가 감지 증폭 회로에 의하여 검출 및 증폭되며 출력 데이터 라인으로부터 출력된다.
기입 회로 (25) 는 비트 라인 (BL1내지 BLk) 과 외부의 입력 데이터 라인 사이의 기입 데이터의 증폭을 실시한다. 구체적으로는, 기입 동작에 있어서, 로우 어드레스 신호 (RAD) 에 대응하는 1개의 워드 라인 (제 1 워드 라인) (WLai) 이 선택되면, 그 워드 라인에 접속된 k 개의 선택 메모리 셀 (MCi1내지 MCik) 이 비트 라인 (BL1내지 BLk) 을 통하여 기입 회로에 개별적으로 접속된다. 그리고, 입력 데이터 라인을 통하여 공급된 선택 메모리 셀 k 개 분의 기입 데이터가 비트 라인 (BL1내지 BLk) 을 통하여 워드 라인 1 라인 분의 선택 메모리 셀 (MCi1내지 MCik) 에 동시에 기입된다. 선택 메모리 셀에 "0" 이 기입되면, 도 6 에 도시된 바와 같이, 대응하는 비트 라인을 통하여 0V 의 전압이, "1" 이 기입되면, 대응하는 비트 라인을 통하여 6V 의 전압이 각각 대응하는 메모리 셀의 드레인에 입력된다.
또한, 제어 회로 (26) 는 장치 각 부분에 적절한 타이밍 신호등의 공급을 실시된다. 이 실시예에서는, 반도체 기판 및 메모리 셀 (MCi1내지 MCik) 의 소스 전극은 접지되어 있다.
이하에서, 도 5 내지 도 7 을 참조하여 이 실시예에 따른 장치의 동작에 대하여 설명한다.
도 5 내지 도 7 에서는 설명을 간단히 하기 위하여, 2행 2열에 배열된 4개의 메모리 셀 (MC11, MC12, MC21및 MC22) 로 이루어지는 메모리 배열이 도시된다.
(a) 소거 동작
도 5 에 도시된 바와 같이, 4개의 메모리 셀 (MC11, MC12, MC21및 MC22) 로부터 데이터를 일괄 소거하는 경우에는, 메모리 셀 (MC11, MC12, MC21및 MC22) 의 선택되거나 선택되지 않거나에 관계없이 드레인 전압 (Vd) , 소스 전압 (Vs) 및 기판 전압 (VSUB) 을 함께 0V 로 유지하는 상태에서 스위칭 게이트 (30) 에는 통상 전압 회로 (33) 가 구동되어 전원 공급 전압 (VDD) 을 인가하는 한편, 컨트롤 게이트 (27) 에는 고전압 제어 회로 (32) 가 구동되어 -16V 의 음의 고전압을 인가한다. 이것에 따라서, 전체의 메모리 셀 (MC11, MC12, MC21및 MC22) 의 기판 및 컨트롤 게이트 (27) 사이에 16V의 전위차가 발생하게 된다. 따라서, 각 메모리 셀 (MC11내지 MC22) 의 플로팅 게이트 (28) 에 전자가 축적되면, 축적 전자가 플로팅 게이트 (28) 의 하면 전체로부터 얇은 게이트 산화막을 통하여 그 막 바로 아래의 반도체 영역에 FN 터널 전류에 의해 유도된다 (도 8a 참조) . 전자의 유도는 전자가 중성 상태를 통하여, 플로팅 게이트 (28) 가 양으로 충전되며 메모리 트랜지스터 가 궁핍형으로 되기까지 과도하게 실시되어, 소거 동작이 완료되어 상태가 "1"이 된다 (도 8b 참조) .
이 소거 동작에 있어서는, 플로팅 게이트 (28) 의 하면이 그 사이에 개재된 얇은 게이트 산화막으로 0V 의 반도체 영역에 반대로 배열된다.
추가적으로, 스위치 트랜지스터 (ST) 가 온으로 되어, 메모리 트랜지스터 (MT) 의 소스 영역 (9) 이 0V 의 전위에 있도록 한다. 0V 의 전압이 드레인 단자에 인가되기 때문에, 반도체 영역 (반도체 기판의 표면층) , (드레인 영역 (31) , 소스 영역 (29) 및 게이트 산화막의) 중첩 영역과 플로팅 게이트 (28) 사이의 전계의 혼란이 없다. 따라서, 거의 균일한 평행 전계가 얻어진다. 그 결과로써, FN 터널 전류에 의한 전자의 균일한 유도가 플로팅 게이트 (28) 의 하면 전역에 걸쳐 발생한다.
이 실시예에 따르면, 소거 동작 시에, 플로팅 게이트로부터의 부분적으로 국부적인 전자 유도가 회피될 수 있다. 저면 전체에서 균등한 전자 유도로 인하여, 게이트 산화막에 대한 국소적인 피해를 받는 것을 방지할 수 있고, 따라서 소자 수명을 길게 할 수 있다. 플로팅 게이트의 저면 전체에서 FN 터널 전류에 의한 전자의 유도는 전력 소비를 감소시키고 고속의 소거 동작을 가능하게 한다.
또한, 궁핍형 소거 동작으로 인하여, 과소거 또는 과기입의 문제가 존재하지 않는다. 따라서, 도 9 에 도시된 바와 같이, 소거 메모리 셀의 임계 전압 (Vt) 은 저전압 범위에서 회로의 동작에 제한을 가지지 않는다. 이것은 소거 메모리 셀의 임계 전압 (vt) 을 좁게 제어할 필요를 제거하여 장치 동작의 편의를 제공한다.
(b) 기입 동작
다음으로, 기입 동작이 이하에 설명된다. 전체 메모리 셀 (MC11, MC12, MC21및 MC22) 의 플로팅 게이트 (28) 는 양으로 대전되어 있고 소거는 궁핍형에 있다. 이 상태에 있어서, 예를 들어, 메모리 셀 (MC21및 MC22) 에 "0" 및 "1" 이 기입되는 경우에는, 도 6 에 도시된 바와 같이, 메모리 셀 (MC11, MC12, MC21및 MC22) 이 선택되거나 선택되지 않거나에 관계없이, 스위칭 게이트 전압 (Vsg) 을 0V로 유지하며, 스위치 트랜지스터 (ST) 를 오프로 하며, 소스 전압 (Vs) 및 기판 전압 (VSUB) 도 0V 로 유지한다. 도면 중에 2개의 제 1 워드 라인 (WLa1및 WLa2) 중 하측의 제 1 워드 라인 (WLa2) 이 선택된다. 제 1 워드 라인 (WLa2) 에 접속된 컨트롤 게이트 (27) 에 16V 의 고전압 펄스를 인가된다. 동시에, 2개의 비선택 제 1 워드 라인 (WLa1) 에 접속된 컨트롤 게이트에는 8V 가 인가된다. 이 때에, 동일한 타이밍에서, 도면 중 2개의 비트 라인 (BLa1및 BLa2) 중, 좌측 비트 라인 (BL1) 으로부터 대응하는 메모리 셀 (MC11및 MC22) 의 드레인 영역에 0V 의 전압이 인가된다. 도면의 우측 비트 라인 (BL2) 으로부터 대응하는 메모리 셀 (MC12및 MC22) 의 드레인 영역에 6V 의 전압이 인가된다. 즉, 선택 메모리 셀에 "0" 이 기입되는 경우에는, 대응하는 비트 라인 (BL1) 을 통하여 그 드레인 단자에 0V 의 전압이 인가된다. "1" 이 기입되는 경우에는, 비트 라인 (BL2) 을 통하여 드레인 단자에 6V 의 전압이 인가된다. 상기 기입 동작의 결과, 각 메모리 셀 (MC11, MC12, MC21및 MC22) 에의 기입 상태는 이하와 같이 된다:
(1) 메모리 셀 (MC11) (기입 안함)
기입 시의 컨트롤 전압 (Vcg) 이 8V 이며, 드레인 전압 (Vd) 이 0V 인 경우에는, 플로팅 게이트 (28) 아래에 배치된 반도체에 궁핍형 채널이 존재하여, 따라서 채널층의 드레인 영역 (31) 및 소스 영역 (29) 과 메모리 트랜지스터 (MT) 는0V의 등전위에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 및 컨트롤 게이트 (27) 사이의 전위차가 균일하게 8V 라는 것을 의미한다. 하지만, 본원에 제공된 메모리 셀의 막 구성에서, 8V인 전위차는 전자의 효과적인 주입을 위해서는 충분하지 않으며, 즉, 메모리 셀 (MC11) 에 기입하는 것은 발생하지 않는다.
(2) 메모리 셀 (MC12) (기입 안함)
기입 시의 컨트롤 전압 (Vcg) 이 8V 이며, 드레인 전압 (Vd) 이 6V 인 경우에는, 플로팅 게이트 (28) 아래에 배치된 반도체에 궁핍형 채널이 존재하여, 따라서 채널 층의 드레인 영역 (31) 및 소스 영역 (29) 과 메모리 트랜지스터 (MT) 는 6V의 등전위에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 및 컨트롤 게이트 (27) 사이의 전위차가 균일하게 8V 라는 것을 의미한다. 하지만, 2V 의 전위에서 전자의 효과적인 주입은 효과적으로 수행되지 않으며, 즉, 메모리 셀 (MC12) 에 기입하는 것은 발생하지 않는다.
(3) 메모리 셀 (MC21) ("0"의 기입)
기입 시의 컨트롤 전압 (Vcg) 이 16V 이며, 드레인 전압 (Vd) 이 0V 인 경우에는, 플로팅 게이트 (28) 아래에 배치된 반도체에 채널이 형성되어, 따라서 채널층의 드레인 영역 (31) 및 소스 영역 (29) 과 메모리 트랜지스터 (MT) 는 0V의 등전위에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 및 컨트롤 게이트 (27) 사이의 전위차가 균일하게 16V 라는 것을의미한다. 하지만, 16V 만큼 큰 전위에서, 도 10a 에 도시된 바와 같이, 게이트 산화막을 통하여 플로팅 게이트 (28) 와 채널 사이에서, FN 터널 전류에 의한 전자가 과도하게 주입된다. 전자가 중성 상태를 지나서 플로팅 게이트 (28) 가 양으로 대전되도록 한다. 그 결과로서, 메모리 트랜지스터 (MT) 는 높은 임계값 (Vt) 을 가지는 인헨스먼트형 트랜지스터로 변화하여, "0"의 기입을 허용한다.
(4) 메모리 셀 (MC22) ("1"의 기입)
기입 시의 컨트롤 전압 (Vcg) 이 16V 이며, 드레인 전압 (Vd) 이 6V 인 경우에는, 플로팅 게이트 (28) 아래에 배치된 반도체에 채널이 형성되어, 따라서 채널층의 드레인 영역 (31) 및 소스 영역 (29) 과 메모리 트랜지스터 (MT) 는 6V 의 등전위에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 및 컨트롤 게이트 (27) 사이의 전위차가 균일하게 10V 라는 것을 의미한다. 하지만, 이 실시예의 메모리 셀의 막 구성에서, 도 10b 에 도시된 바와 같이, 전자의 주입이 효과적으로 수행되지 않으며, 궁핍형 상태로 유지되어, "1"의 기입을 허용한다.
"0" 기입 동작에서, 플로팅 게이트 (28) 의 하면이 그 사이에 개재하는 얇은 게이트 산화막으로 0V의 채널층에 대응하여 배치된다. 메모리 트랜지스터 (MT) 가 온 되어, 메모리 트랜지스터 (MT) 의 소스 영역 (9) 및 드레인 영역 (31) 이 0V의 등전위에 있도록 한다. 따라서, 채널층 및 (드레인/소스 영역 및 게이트 산화막의) 중첩 영역 사이의 방해가 거의 존재하지 않으며, 거의 균일한 평행전계가 얻어진다. 그 결과로서, FN 터널 전류에 의한 전자의 주입은 플로팅 게이트 (28) 의 전체 저면에 걸쳐 수행된다. 이 시점에서, 드레인 영역 (또는 소스 영역) 으로부터의 전자의 유도가 발생하지 않으며 밴드 사이의 터널 전류가 발생되지 않는다.
이 실시예에 따르면, 소거 시에, 플로팅 게이트로부터의 전자의 주입이 국부적으로 치우쳐 실시되는 것을 회피할 수 있다. 저면 전체에서 균등한 전자의 주입으로 인하여, 게이트 산화막이 국소적으로 피해를 받는 것이 방지될 수 있으며, 소자 수명을 연장하고 회수의 측면에서 재기입되는 능력을 향상시킬 수 있다. 또한, 플로팅 게이트의 저면 전체에서, FN 터널 전류에 의한 전자의 유도로 인하여 전력 소비의 감소를 허용하며 고속 소거 동작을 가능하게 한다.
(c) 판독 동작
다음으로, 판독 동작 모드에서, 도 7 에 도시된 바와 같이, 메모리 셀 (MC11, MC12, MC21및 MC22) 이 선택되거나 선택되지 않거나에 상관없이, 컨트롤 게이트 전압 (Vcg) 이 0V 이며, 소스 전압 (Vs) 및 기판 전압 (VSUB) 이 0V 에 유지된다. 소거 상태에서는, 메모리 트랜지스터 (MT) 는 궁핍 모드에 있으며, 컨트롤 게이트 전압 (Vcg) 이 0V 이더라도, 온 상태를 유지한다. 메모리 셀 (MC21) 로부터 데이터를 판독하기 위하여, 도면 중 좌측의 비트 라인 (BL1) 이 선택되며 1V의 전압이 드레인 단자에 인가되는 한편, 도면 중 하측의 제 2 워드 라인 (WLb1) 이 선택되며 전원 공급 전압 펄스 (VDD) 가 제 2 워드 라인 (WLb1) 에 접속된 스위칭 게이트 (30) 에 인가된다. 이 시점에서, 전류가 선택된 메모리 셀 (MC21) 을 통하여 통과되는 경우, 전자는 플로팅 게이트 (28) 에 축적되기 때문에, 그 상태는 "1"로 판정된다. 한편, 전류가 통과되지 않으면, 전자는 플로팅 게이트 (28) 에 축적되고 임계 전압 (Vt) 이 높기 때문에, 그 상태는 "0"으로 판정된다.
따라서, 이 실시예에 따르면, 판독 동작에서 저전압 제어는 메모리 트랜지스터 (MT) 의 컨트롤 게이트 (27) 에 의한 것이 아니라, 스위치 트랜지스터 (ST) 의 스위칭 게이트 (30) 에 의하여 수행되어, 고속 판독을 가능하게 한다.
또한, 고전압 제어 회로 (32) 만이 제 1 워드 라인 (WLa1내지 WLan) 에 접속되며, 통상 전압 회로는 그곳에 접속되지 않는다. 통상 전압 회로 (33) 만이 제 2 워드 라인 (WLb1내지 WLbn) 에 접속되며, 고전압 제어 회로는 그곳에 접속되지 않는다. 워드 라인의 개수와 동일한 수의 전압 완화 회로를 제공할 필요를 제거하여, 반도체 메모리를 제조하는데 필요한 장치의 개수 및 영역 양자의 감소를 허용한다.
또한, 판독 시에, 선택 또는 비선택에 관계없이, 컨트롤 게이트 전압이 0V로 고정되기 때문에, 플로팅 게이트 (28) 에는 전압 스트레스가 걸리지 않으며, 데이터 유지 특성을 향상시킨다.
전술한 바와 같이, 예를 들어, "1" 이 기입되는 때에 +1V의 전위에 있게 되는 한편, 종래의 플로팅 게이트는 "0" 이 기입되는 때에 -1V의 전위에 있게 된다.따라서, 예를 들어, 5V 의 전압은 판독을 위하여 선택된 메모리 셀의 컨트롤 게이트에 인가되면, 플로팅 게이트의 전위는 -1V 로부터 0V 로, +1V 로부터 +2V 로 변화된다. 이것은 플로팅 게이트의 전위가 -1V 로부터 +2V 의 넓은 범위에서 변화된다는 것을 의미한다 (표 1 참조) .
이 실시예에 따르면, 컨트롤 게이트의 전압은 표 2 에 도시된 바와 같이, 0V 에 고정되기 때문에, 플로팅 게이트의 전위는 -1V 로부터 +1V 의 좁은 범위에서 변화되며, 또한 전압은 고정된 레벨로 유지된다. 따라서, 플로팅 게이트는 정적 및 동적 스트레스를 덜 받게 된다.
비선택 선택
컨트롤게이트 "0"의 기입 "1"의 기입 "0"의 기입 "1"의 기입
0 0 0 0
플로팅 게이트 -1 +1 0 0
또한, 도 9 에 도시된 바와 같이, 소거 메모리 셀의 임계 전압 (Vt) 은 낮은 쪽의 전압에 대한 범위에서 회로의 동작에 대한 한계가 없기 때문에, 판독 콘트래스트가 향상될 수 있다.
(제 2 실시예)
다음으로, 본 발명의 제 2 실시예가 설명된다.
도 11 은 본 발명의 제 2 실시예에 따른 비휘발성 반도체 메모리 장치에서 기입 및 소거를 위한 각 동작 모드에 대응하는 메모리 셀의 각 단자의 전위 관계를 도시하는 차트이다. 도 12 는 메모리 셀에서 소거 시간에서의 전위 관계를 도시하는 배선도이다. 도 13 은 메모리 셀에서 기입 시간에서의 전위 관계를 도시하는 배선도이다.
제 2 실시예에서의 구성은 도 12 에 도시된 소스 전원 공급 회로 (34) 가 추가적으로 제공되어 메모리 셀의 소스 단자에 전력을 공급하고 소거 및 기입 동작에서의 각 단자에서의 전압 레벨이 변화된다는 점에서 제 1 실시예와 크게 다르다. 전술한 것 이외의 점에서는, 이 실시예에서의 구성은 도 1 에 도시된 것과 거의 동일하다. 판독 동작에서의 전위 상태도 제 1 실시예 (도 7 참조) 에서의 전위 상태와 동일하기 때문에, 그 설명이 생략된다. 이 실시예에서의 소거 및 기입에 대한 동작만이 이하에서 설명된다.
(a) 소거 동작
도 11 및 12 에 도시된 전체 메모리 셀 (MC11, MC12, MC21및 MC22) 로부터의 데이터를 일괄 소거하기 위하여, 메모리 셀 (MC11, MC12, MC21및 MC22) 의 어느 하나가 선택되는가 또는 선택되지 않는가에 상관없이, 전체의 메모리 셀의 드레인 단자 및 소스 단자를 플로팅 상태 X로 하고 기판 전압 (VSUB) 과 전체 스위치 트랜지스터 (ST) 의 스위칭 게이트의 전압을 8V 로 유지하는 상태에서, 전체의 메모리 트랜지스터 (MT) 의 컨트롤 게이트 (27) 에 -8V 를 인가한다. 이것은 전체의 메모리 셀 (MC11, MC12, MC21및 MC22) 의 기판 및 컨트롤 게이트 (27) 사이에 16V의 전위차를 발생시키도록 한다. 각 메모리 셀 (MC11내지 MC22) 의 플로팅 게이트 (28) 에 전자가 축적되어 있는 경우에는, 축적 전자가 플로팅 게이트 (28) 의 하면 전체로부터, 얇은 게이트 산화막을 통하여, 그 막의 바로 아래에 배치된 반도체 영역 (반도체 기판의 표면층) 에 FN 터널 전류에 의해 유도된다 (도 8a 참조) . 또한, 플로팅 게이트 (28) 가 양으로 대전될 때까지, FN 터널 전류에 의하여 전자의 유도가 과도하게 수행되며, 메모리 트랜지스터가 궁핍형으로 변화되어 소거 동작이 완료된다 (도 8b 참조) .
이 시점에서, 모든 메모리 셀의 드레인 단자 및 소스 단자가 플로팅 상태 X 에 놓여지기 때문에, 플로팅 게이트 (28) 와 드레인 영역 (310) 및 메모리 트랜지스터 (MT) 의 소스 영역 (29) 과의 사이에 전류의 흐름이 발생하지 않는다. 따라서, 이 실시예에 따른 구성은 소거 동작에서 제 1 실시예에 설명된 것과 같은 거의 동일한 효과도 제공할 수 있다.
(b) 기입 동작
모든 메모리 셀 (MC11, MC12, MC21및 MC22) 의 플로팅 게이트 (28) 는 양으로 대전되고, 궁핍형 소거 상태에 있다. 이 상태에서, 예를 들어, 도 11 및 도 13 에 도시된 바와 같이 "0" 이 메모리 셀 (MC21) 에 기입되며 "1" 이 메모리 셀 (MC22) 에 기입되면, 메모리 셀 (MC11, MC12, MC21및 MC22) 의 어느 하나가 선택되거나 또는 선택되지 않거나에 관계없이, 스위칭 게이트 전압 (Vsg) 을 -8V 로 고정하여 스위치 트랜지스터 (ST) 를 오프로 하며, 소스 전압 (Vs) 및 기판 전압 (VSUB) 도 -8V 로 유지된 상태에서, 도면 중 2개의 제 1 워드 라인 (WLa1및 WLa2) 중에, 하측의 제1 워드 라인 (WLa2) 가 선택되며, 그 워드 라인에 접속된 컨트롤 게이트 (27) 에 8V 의 고전압 펄스가 인가되는 한편, 도면 상측의 비선택의 상측 워드 라인에 접속된 컨트롤 게이트에는 0V 의 전압이 인가된다. 이 때에, 상기와 같이 전압을 인가하는 동일한 타이밍에서, 2개의 비트 라인 (BLa1 및 BLa2) 의 도면 중 좌측 비트 라인 (BL1) 으로부터 대응하는 드레인 단자에 -8V 의 전압을, 도면 중 우측의 비트 라인 (BL2) 으로부터 대응하는 메모리 셀 (MC11및 MC21) 의 드레인 단자에 -2V 의 전압이 인가된다. 즉, 선택 메모리에 "0" 이 기입되면, 대응하는 메모리 셀 (MC12및 MC22) 의 비트 라인 (BL1) 을 통하여 그 드레인 단자에 -8V 의 전압이 인가되고, "1"을 기입하기 위하여 비트 라인 (BL2) 을 통하여 드레인 단자에 -2V 의 전압이 인가된다.
상기 기입 동작에 의하여 발생되는 메모리 셀 (MC11, MC12, MC21및 MC22) 의 각각에 대한 기입 상태는 다음과 같다:
(1) 메모리 셀 (MC11) (기입 안함)
기입 시에, 제어 전압 (Vcg) 이 0V 이고, 드레인 전압 (Vd) 이 -8V 인 경우에는, 플로팅 게이트 (28) 하에 배치된 반도체 영역에는, 궁핍형의 채널이 형성되며, 따라서, 드레인 영역 (31) , 채널층 및 메모리 트랜지스터 (MT) 의 소스 영역 (29) 이 등전위인 -8V 에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 과 컨트롤 게이트 (27) 와의 사이의 전위차는균일하게 8V 라는 것을 의미한다. 하지만, 본원에 제공된 메모리 셀의 막 구성에서는, 전위차가 8V 이면, 효과적인 전자의 주입이 수행되지 않고, 즉, 메모리 셀 (MC11) 에 기입이 발생하지 않는다.
(2) 메모리 셀 (MC12) (기입 안함)
기입 시에, 제어 전압 (Vcg) 이 0V 이고, 드레인 전압 (Vd) 이 -2V 인 경우에, 플로팅 게이트 (28) 하에 배치된 반도체 영역에 궁핍형의 채널이 형성되며, 따라서, 드레인 영역 (31) , 채널층 및 메모리 트랜지스터 (MT) 의 소스 영역 (29) 이 등전위인 -2V 에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 과 컨트롤 게이트 (27) 와의 사이의 전위차는 균일하게 2V 라는 것을 의미한다. 하지만, 전위차가 2V 이면, 효과적인 전자의 주입이 수행되지 않고, 즉, 메모리 셀 (MC11) 에 기입이 발생하지 않는다.
(3) 메모리 셀 (MC21) ("0"의 기입)
기입 시의 컨트롤 전압 (Vcg) 이 8V 이며, 드레인 전압 (Vd) 이 -8V 인 경우에, 플로팅 게이트 (28) 하에 배치된 반도체에 채널이 형성되며, 따라서 채널층의 드레인 영역 (31) 및 소스 영역 (29) 과 메모리 트랜지스터 (MT) 는 -8V 의 등전위등전위. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 및 컨트롤 게이트 (27) 사이의 전위차가 균일하게 16V 라는 것을 의미한다. 하지만, 16V 만큼 큰 전위에서, 도 10a 에 도시된 바와 같이, 전자는 플로팅 게이트 (28) 및 채널 사이의 게이트 산화막을 통하여 FN 터널 전류에 의하여 주입되어, 플로팅 게이트 (28) 가 양으로 대전되며, 그 결과로서, 메모리 트랜지스터 (MT) 는 인헨스먼트형 트랜지스터로 변화하여 "0"의 기입을 허용한다.
(4) 메모리 셀 (MC22) ("1"의 기입)
기입 시에 제어 전압 (Vcg) 이 8V 이며, 드레인 전압 (Vd) 이 -2V 인 경우에, 플로팅 게이트 (28) 하에 배치된 반도체에 채널이 형성되며, 따라서 채널층의 드레인 영역 (31) 및 소스 영역 (29) 과 메모리 트랜지스터 (MT) 는 -2V 의 등전위에 있다. 이것은 기판의 드레인 영역 (31) , 메모리 트랜지스터 (MT) 의 소스 영역 (29) 및 컨트롤 게이트 (27) 사이의 전위차가 균일하게 10V 라는 것을 의미한다. 하지만, 이 실시예의 막 구성에서, 도 10b 에 도시된 바와 같이, 효과적인 전자의 주입이 수행되지 않고, 메모리 트랜지스터 (MT) 는 궁핍 상태를 유지하여, "1"의 기입을 허용한다.
따라서, 기입 시에, 이 실시예에서 각 전위차는 제 1 실시예의 경우와 동일하며, 이 실시예에 따른 구성은 기입 동작에서 제 1 실시예에 설명된 것과 거의 동일한 효과도 제공할 수 있다.
(제 3 실시예)
도 14 는 본 발명의 제 3 실시예에 따른 비휘발성 반도체 장치의 전기 구성을 도시하는 블록도이다. 도 15 는 비휘발성 반도체 장치를 구성하는 게이트 전원 공급 회로로서 사용되는 고전압 제어 회로 및 통상 전압 회로의 배선 접속도이다. 도 16 은 비휘발성 반도체 메모리 장치에 사용되는 메모리 셀의 층 구조의 단면도이다. 도 17 은 비휘발성 반도체 메모리 장치에서 기입 및 소거를 위한 각각의 동작 모드에 대응하는 메모리 셀의 각 단자의 전위 관계를 도시하는 차트이다. 도 18 은 비휘발성 반도체 메모리 장치를 구성하는 메모리 셀에서 소거 동작의 전위 관계를 도시하는 배선 접속도이다. 도 19 는 기입 동작에서 전위 관계를 도시하는 배선도이다. 도 20 는 판독 동작에서 전위 관계를 도시하는 배선도이다.
이 실시예에 따른 비휘발성 반도체 메모리 장치의 구성은 2 소자형 메모리 셀이 제 1 실시예 (도 3 참조) 에 사용되며, 3 소자형 메모리 셀이 이 실시예 (도 16 참조) 에 사용된다는 점에서 제 1 실시예의 구성과 크게 다르다.
도 16 에 도시된 바와 같이, 3 소자형 메모리 셀은 컨트롤 게이트 (27) 와 플로팅 게이트 (28) 를 가지는 스택 게이트형의 메모리 트랜지스터 (MT) , 메모리 트랜지스터의 소스 (29) 측에 직렬 접속된 스위칭 게이트 (30) 를 가지는 스위치 트랜지스터 (ST) , 메모리 트랜지스터의 드레인 (31) 측에 직렬 접속되어, 선택 게이트 (35) 를 가지는 선택 트랜지스터 (DT) 로 이루어진 3개의 MIS형 소자로 이루어져 있다. 메모리 트랜지스터 (MT) 는 궁핍형의 n 채널 MOS 트랜지스터이다. 스위치 트랜지스터 (ST) 는 인헨스먼트형의 n 채널 MOS 트랜지스터이다. 또한, 제 3 실시예의 각 도면에 있어서, 제 1 실시예의 도면의 대응하는 부분에 있어서, 동일 부호를 첨부하여 그 설명을 간략화 한다.
이 실시예에 따른 비휘발성 반도체 메모리 장치는 기억 데이터를 전기적으로 바이트마다 기입 및/또는 소거 가능한 EEPROM 에 관한 것이며, 도 14 에 도시한바와 같이, 메모리 셀 배열 (17a) , 로우 어드레스 버퍼 (18) , 로우 디코더 (19) , 로우 드라이버 (20) , 칼럼 어드레스 버퍼 (21) , 칼럼 디코더 (22) , 칼럼 선택자 (23) , 감지 증폭 회로 (24) , 기입 회로 (25) 및 제어 회로 (도시 생략) 로 대략 구비된다.
도 14 에 도시된 바와 같이, 메모리 셀 배열 (17a) 은 워드 라인 (WLa1, WLb1및 WLc1) , ‥, (WLan, WLbn및 WLcn) 의 2개 이상의 조, 2개 이상의 비트 라인 (BL1, BL2, ‥, BLk) 및 각 워드 라인 조 및 비트 라인의 교차점에 배치된 2개 이상 (n x k 개) 의 비휘발성 메모리 셀 (MD11, MD12, ‥, MDn(k-1), MDnk) 로 구성되어 있다. 메모리 셀 배열 (17a) 이 워드 라인의 각 조를 따라서 1바이트마다 h 블록으로 분할되며, 각 블록은 메모리 셀 (MDj1내지 MDj8) 의 1 x 8 개를 가진다.
각 워드 라인 조는 도 14 에 도시된 바와 같이, 제 1 조의 주워드 라인 (WLb1내지 WLbn) , 제 2 조의 주워드 라인 (WLb1내지 WLbn) 과 제 3 조의 주워드 라인 (WLc1내지 WLcn) 을 포함한다. 제 1 주워드 라인 (WLai) 의 각각은 각 블록 (1바이트) 마다 분기된 제 1 부워드 (WSai) 를 가진다. 제 1 부워드 라인 (WSai) 에는 8비트 분의 메모리 셀 (MDj1내지 MDj8) 의 컨트롤 게이트 (27) 가 접속된다. 제 2 주워드 라인 (WLbj) 의 각각은 각 블록 (1바이트) 마다 분기된 제 1 부워드 (WSbi) 를 가진다. 제 2 부워드 라인 (WSbi) 에는 8비트 분의 메모리 셀 (MDj1내지 MDj8) 의 스위칭 게이트 (30) 가 접속된다. 제 3 주워드 라인 (WLcj) 의 각각은 블록 (1바이트) 마다 분기된 제 3 부워드 라인 (WSci) 을 가진다. 제 3 부워드 라인 (WSci) 에는 8비트 분의 메모리 셀 (MDj1내지 MDj8) 의 선택 게이트 (30) 가 접속되며 비트 라인 (BLm) 의 각각에는 비트 라인 (BLm) 을 따라서 배치된 메모리 셀 (MD1m내지 MDnm) 의 n개의 드레인 (36) 에 접속된다. 이 실시예에서, 8 비트 (8개의 메모리 셀) 는 1개의 어드레스 입력마다 선택된다. 트랜지스터 (TB) 는 1 대 1로 선택된 트랜지스터 및 부워드 라인의 수를 가지는 부워드 라인 (WSai, WSbi및 WSci) 사이에 개재된다. n개의 바이트 선택 라인 (SL1, SL2, ‥, SLh) 에는 바이트 선택 라인 (SL1, SL2, ‥, SLh) 에 따라서 배치된 바이트 선택 n개의 게이트가 접속된다.
다음으로, 상기 로우 어드레스 버퍼 (18) 는 입력된 어드레스 신호 중 로우 어드레스 신호 (RAD) 를 버퍼하여, 로우 디코더 (19) 에 입력한다. 로우 디코더 (19) 는 선택의 통상 전압 회로 (19a) (도 2 참조) 로 구성되며, 입력된 로우 어드레스 신호 (RAD) 를 디코드하며, 각 n개의 제 2 주워드 라인 (WLbi) 및 제 3 주워드 라인 (WLci) 중에서 서로 쌍을 이루는 임의의 1개씩의 제 2 워드 라인 (WLbi) 및 제 3 워드 라인 (WLci) 및 제 1 워드 라인 (WLa1내지 WLan) 에 대응하는 n개의 로우 선택 라인 중, 임의의 1개를 선택하여 5V 의 전원 공급 전압 펄스를 출력한다.
로우 드라이버 (20) 는 제 1 주워드 라인 (WLa1 내지 WLan) 의 하나에 각각 접속된 메모리 트랜지스터에 고전압을 인가하는 고전압 제어 회로, 제 3 주워드 라인 (WLc1내지 WLcn) 의 하나에 각각 접속된 n개의 선택 트랜지스터에 고전압을 인가하는 고전압 제어 회로 (38) 와 동일하게, 전압 완화 회로 (39) 를 개입하여, 제 3 주워드 라인 (WLc1내지 WLcn) 의 하나에 각각 접속된 n개의 선택 트랜지스터에 고전압을 인가하는 통상 전압 회로 (40) 로 구비되어 있다.
메모리 트랜지스터에 고전압을 인가하는 고전압 제어 회로 (37) (도 15 참조) 는 도 17 및 도 19 에 도시한 바와 같이, 기입 동작에서, 고전압 펄스 (이 실시예에서는 16V) 를 출력한다. 로우 디코더 (19) 에 의하여 제 2 워드 라인 (WLbi) 중 하나가 선택되면, 이 선택된 워드 라인 (WLbi) 에 제 1 주워드 라인 (WLai) 이 접속된다. 또한 이 시점에서, 선택되어 있지 않은 제 1 주워드 라인에 0V 를 출력한다. 또한, 소거 동작에서, 도 17 및 도 18 에 도시한 바와 같이 선택된 제 1 주워드 라인 (WLai) 에, 이 실시예에서는 -16V 의 음의 고전압을 출력하는 한편, 선택되어 있지 않은 제 1 주워드 라인에는 0V 를 출력한다. 또한, 판독 동작에서는, 고전압 제어 회로 (37) 는 오프로 된다.
다음으로, 선택 트랜지스터에 고전압을 인가하는 고전압 제어 회로 (38) 는 기입 동작에서, 선택된 제 3 의 주워드 라인 (WLci) 에 이 실시예에서는 10V 의 고전압 펄스를 출력하며, 선택되어 있지 않은 제 3 의 주워드 라인에는 0V를 출력하는 한편, 또한 소거 및 판독 동작에서 도 18 및 도 20 에 도시한 바와 같이, 통상 전압 회로 (40) 가 구동되어 선택된 제 3 주워드 라인 (WLci) 에 전원 공급 전압 펄스를 출력하여, 선택되어 있지 않은 제 3 주워드 라인에는 0V 를 출력한다.
이 실시예의 칼럼 선택자 (23) 는 입력된 어드레스 신호에 따라서 h개의 바이트 선택 라인 (SL1, SL2, ‥, SLh) 중으로부터 임의의 1개를 선택하며, 대응하는 트랜지스터 (TB) 를 구동하여, 바이트 선택 게이트를 개방하며, 대응하는 각 부워드선 (WSai, WSbi및 WSci) 을 제 1, 제 2 및 제 3 주워드 라인 (WLa1내지 WLan, WLb1내지 WLbn및 WLci내지 WLcn) 과 접속한다.
따라서, 메모리 트랜지스터에 고전압을 인가하는 고전압 제어 회로 (37) 가 도 19 에 도시된 바와 같이, 기입 동작에서, 선택된 제 1 주워드 라인 (WLai) 에, 16V 의 고전압 펄스를 출력하는 때, 칼럼 선택자 (23) 의 선택에 의해 선택된 제 1 주워드 라인 (WLai) 과 접속된 제 1 부워드 라인 상의 8비트의 선택 트랜지스터 (DT) 의 선택 게이트 (34) 에 10V 의 전압이 인가되어, 상기 선택 트랜지스터 (DT) 를 온으로 한다. 한편, 칼럼 선택자 (23) 의 선택에 의해, 선택되어 있지 않은 제 1 주워드 라인과 접속된 제 1 부워드 라인 상의 선택 트랜지스터 (DT) 는 오프 상태로 된다. 또한, 칼럼 선택자 (23) 는 판독 동작에서는 1 블록 내의 8비트를 동시에 선택한다. 칼럼 어드레스 버퍼 (21) , 칼럼 디코더 (22) , 감지 증폭 회로 (24) 및 기입 회로 (25) 는 전술한 제 1 실시예와 동일하기 때문에 그 설명이 생략된다.
도 15 및 도 18 내지 도 20을 참조함으로써, 이 실시예에서의 동작이 이하에 설명된다. 도 18 내지 도 20에서, 메모리 배열은 2행 2열의 4개의 블록 (B11, B12, B21및 B22) 으로 구비되며, 각 블록 (B11, B12, B21및 B22) 은 8비트에 대응하는 8개의 메모리 셀을 포함하는 것으로 도시되어 있다.
(a) 소거 동작
예를 들어, 도면 중 좌측 상단의 블록 (B11) 으로부터 데이터를 소거하는 경우에는, 도 18 에 도시한 바와 같이, 기판 전압 (VSUB) 을 0V로 하고, 각 블록 (B11내지 B22) 의 선택되거나 선택되지 않거나에 관계없이, 전체의 메모리 셀 (MDij) 의 드레인 전압 (Vd) 및 소스 전압 (Vs) 을 함께 0V로 유지한 상태에서 도면 중 상측의 워드 라인 조 (WLa1, WLb1및 WLc1) 와 도면의 좌측에 도시된 바이트 선택 라인 (SL1) 을 선택한다.
이 선택은 선택된 워드 라인 조 (WLa1, WLb1 및 WLc1) 에 대하여 선택 게이트 (35) 에 전원 공급 전압 (VDD) , 컨트롤 게이트 (27) 에 -16V, 스위칭 게이트 (30) 에 전원 공급 전압 (VDD) , 선택된 바이트 선택 라인 (SL1) 에 전원 공급 전압 (VDD) 을 각각 인가하는 것으로 실시한다.
(1) 선택 블록 (B11) (소거)
선택 게이트 (35) 및 스위칭 게이트 (30) 에는 전원 전압 (VDD) 이 인가되어있기 때문에, 블록 (B11) 내의 8개 전체의 선택 트랜지스터 (DT) 및 스위치 트랜지스터 (ST) 가 온 상태로 되며, 따라서, 8개 전체의 메모리 트랜지스터 (MT) 의 드레인 영역 (31) 및 소스 영역이 0V 로 되어 기판 전압 (VSUB) 과 등전위로 된다. 따라서, 컨트롤 게이트 (27) 와 반도체 영역 사이에 16V 만큼의 큰 전압이 균일하게 인가되며, 선택 블록 (B11) 내의 플로팅 게이트 (28) 로부터 반도체 영역에 FN 터널 전류에 의한 전자가 균일하고 과도하게 유도되어, 플로팅 게이트 (28) 가 양으로 대전되며 선택 블록 (B11) 내의 1바이트 분의 메모리 셀이 궁핍형의 소거 상태로 된다.
이 경우에 있어서, 반도체 영역 (즉, 반도체 기판의 표면층) 및 (드레인/소스 영역 (31 및 29) 과의) 중첩 영역과 플로팅 게이트 (28) 의 사이에서, 거의 균일한 전계가 얻어지며, 그 결과, FN 터널 전류에 의한 전자의 유도가 플로팅 게이트 (28) 의 하면 전역에 걸쳐서, 균일하게 실시된다. 따라서, 이 실시예에 따른 구성에 있어서, 제 1 실시예에서와 같은 소거 동작의 동일한 효과를 얻을 수 있다.
(2) 비선택 블록 (B12) (소거 안함)
이 경우, 블록 (B12) 에서는 바이트 선택 라인 (SL1) 은 선택되지만, 비선택의 제 1 워드 라인 (WLa2) 으로부터는 0V 의 전압이 출력되기 때문에, 블록 (B12) 내의 전체 메모리 트랜지스터 (MT) 의 컨트롤 게이트 (27) 에는 0V 의 전압이 인가된다. 그 결과로서, 컨트롤 게이트와 반도체 영역 사이의 전위차가 발생하지 않고, FN 터널 전류에 의한 전자의 주입이 발생하지 않는다.
(3) 비선택 블록 (B21) (소거 안함)
블록 (B21) 에 있어서는 대응하는 바이트 선택 라인 (SL2) 이 선택되지 않기 때문에, 블록 (B21) 내의 전체 메모리 트랜지스터 (MT) 의 컨트롤 게이트 (27) 에는 -16V의 전압이 인가되지 않는다. 따라서, FN 터널 전류에 의한 전자 주입이 실시되지 않는다.
(4) 비선택 블록 (B22) (소거 안함)
유사하게, 블록 (B22) 에 있어서는 대응하는 바이트 선택 라인 (SL2) 이 선택되지 않기 때문에, 블록 (B22) 내의 전체 메모리 트랜지스터 (MT) 의 컨트롤 게이트에는 -16V의 전압이 인가되지 않는다. 따라서, FN 터널 전류에 의한 전자 주입이 실시되지 않는다.
따라서, 이 실시예에 따른 구성에서, 제 1 실시예에서와 같은 거의 동일한 효과가 얻어질 수 있다. 추가적으로, 블록마다 (예를 들어, 바이트마다) 데이터를 소거하는 것이 가능하다. 또한, 선택 트랜지스터 또는 바이트 선택 라인 (SL1 및 SL2) 등을 설치하여 선택된 블록의 소거 동작이 선택되지 않은 블록에 의하여 영향을 받는 소위 드레인 피해의 악영향을 방지할 수 있다.
(b) 기입 동작
예를 들어, 도면 중 좌측 상단에 도시된 블록 (B11) 에 데이터를 기입하기 위하여, 도 19 에 도시한 바와 같이 기판 전압 (VSUB) 을 0V로 설정하며, 각 블록 (B11내지 B22) 이 선택되거나 선택되지 않거나에 관계없이 전체 메모리 셀 (MDij) 의 소스 전압 (Vs) 및 스위칭 게이트 (30) 가 0V 로 유지하는 상태에서, 도면 중 상측의 워드 라인 조 (WLa1, WLb1및 WLc1) 와 도면 중 좌측의 바이트 선택 라인 (SL1) 이 선택된다.
(1) 선택 블록 (B11) ("0" 또는 "1"의 기입)
도면 중 상측의 워드 라인 조 (WLa1, WLb1및 WLc1) 가 선택된 후에, 블록 (B11) 내의 전체 메모리 셀 (MDij) 의 선택 게이트 (35) 에 전원 공급 전압 10V 가 인가되고, 컨트롤 게이트 (27) 에 16V 의 전압이 인가되고, 스위칭 게이트 (30) 에 전원 공급 전압 (VDD) 이 인가된다. 도면 중 좌측의 바이트 선택 라인 (SL1) 이 선택된 후에, 소정의 고전압도 출력된다. 또한, 블록 (B11) 내의 8개의 비트 라인 (BLm) 의 각각에 대하여, "0" 가 기입되는 비트 라인에는 0V 의 전압이 인가되고, "1" 기입을 실시하는 비트 라인에는 6V 의 전압이 인가된다. 이것에 의해, 블록 (B11) 내의 전체 선택 트랜지스터 (ST) 는 온 상태로 된다. 메모리 트랜지스터 (MT) 에도 채널이 형성되기 때문에, 비트 라인 (BL1) 으로부터 0V 의 전압이 출력되면, 대응하는 메모리 트랜지스터 (MT) 의 채널 영역 및 소스/드레인 영역 (29 및 31) 은 기판 전압 (VSUB) 과 동일한 전위인 0V 로 된다. 한편, 비트 라인 (BL2및 BL8) 으로부터 예를 들어, 6V 의 전압이 출력되면, 대응하는 메모리 트랜지스터 (MT) 의 채널 영역 및 소스/드레인 영역 (29 및 31) 은 6V 의 전압이 인가된다. 또한, 이 시점에서, 각 스위칭 게이트 전압 (Vsg) 은 0V로 설정되며, 스위치 트랜지스터 (ST) 는 오프 상태로 되기 때문에, 드레인 전류는 흐르지 않는다. 따라서, 비트 라인 (BL1) 으로부터 0V 의 전압이 출력되는 경우는, 컨트롤 게이트 (17) 와 채널을 포함하는 반도체 영역의 사이에 16V 의 높은 전압이 인가되기 때문에, 반도체 영역으로부터 FN 터널 전류에 의한 전자의 주입이 과도하게 실시되어, 그 결과로서, 전자가 중성 상태를 통하여 플로팅 게이트 (28) 가 음으로 대전된다. 메모리 트랜지스터 (MT) 가 임계 전압 (Vt) 이 높은 인헨스먼트형으로 되고, "0"이 기입된다. 비트 라인 (BL2및 BL8) 으로부터 6V 의 전압이 출력되면, 10V 만큼의 전압은 컨트롤 게이트 (17) 및 채널을 가지는 반도체 영역의 사이에 인가된다. 하지만, 이 실시예에 따른 메모리 셀에서는, 10V 의 전압이 인가되는 경우에도, 효과적인 전자의 주입이 발생하지 않기 때문에, "1"이 기입된다.
(2) 비선택 블록 (B12) (기입 안함)
블록 (B12) 에서, 바이트 선택 라인 (SL1) 이 선택되어도, 워드 라인 (WLa2, WLb2및 WLc2) 조가 선택되지 않기 때문에, 블록 (B11) 내의 모든 메모리 셀 (MDij) 의 컨트롤 게이트의 전압 (Vcg) 은 0V 가 된다. 컨트롤 게이트 (27) 및 반도체 영역사이의 전위차가 발생하지 않기 때문에, 전자의 주입 또는 유도가 발생하지 않는다.
(3) 비선택 블록 (B21) (기입 안함)
블록 (B21) 에서, 워드 라인 (WLa1, WLb1및 WLc1) 조가 선택되어도, 바이트 선택 라인 (SL2) 이 선택되지 않기 때문에, 블록 (B11) 내의 모든 메모리 셀 (MDij) 의 컨트롤 게이트의 전압 (Vcg) 은 0V 가 된다. 컨트롤 게이트 (27) 및 반도체 영역사이의 전위차가 발생하지 않기 때문에, 전자의 주입 또는 유도가 발생하지 않는다.
(4) 비선택 블록 (B22) (기입 안함)
블록 (B22) 에서, 바이트 선택 라인 (SL1) 또는 워드 라인 (WLa2, WLb2, WLc2) 조가 선택되지 않기 때문에, 블록 (B11) 내의 모든 메모리 셀 (MDij) 의 컨트롤 게이트의 전압 (Vcg) 은 0V 가 된다. 컨트롤 게이트 (27) 및 반도체 영역사이의 전위차가 발생하지 않기 때문에, 전자의 주입 또는 유도가 발생하지 않는다.
이것은 이 실시예에 따른 구성에서, 제 1 실시예와 같은 거의 동일한 효과가 얻어질 수 있다는 것을 의미한다. 추가적으로, 블록마다 (바이트마다) 데이터를 기입하는 것이 가능하다. 또한, 선택 트랜지스터 또는 바이트 선택 라인 (SL1및 SL2) 등을 설치하는 것은 선택된 블록의 기입 동작이 비선택 블록에 의하여 영향을 받는 드레인 피해의 악영향을 방지할 수 있다.
(b) 판독 동작
예를 들어, 도면 중 좌측 상단의 블록 (B11) 내의 8비트 분의 데이터를 판독하기 위하여, 도 20 에 도시한 바와 같이, 기판 전압 (VSUB) 을 0V 에 설정하며, 각 블록 (B11내지 B22) 이 선택되거나 선택되지 않거나에 관계없이, 전체 메모리 셀 (MDij) 의 컨트롤 게이트의 전압 및 소스 전압 (Vs) 도 0V 에 유지하는 상황에서, 도면 중 상측의 워드 라인 조 (WLa1, WLb1및 WLc1) 와 좌측의 바이트 선택 라인 (SL1) 이 선택된다. 판독 동작은 선택 블록 (B11) 에 대응하는 8비트 분의 비트 라인 (BL1내지 BL8) 에 1V 를 인가함으로써 그 이외의 비트 라인에는 0V 의 전압이 인가되며, 선택 블록 (B11) 내의 선택 게이트 전압 (Vdg) 과 스위칭 게이트 전압 (Vsg) 를 제어하는 것을 실시한다.
(1) 선택 블록 (B11) ("0" 또는 "1"의 판독)
바이트 선택 라인 (SL1) 이 선택되는 경우, 블록 (B11) 내의 선택 게이트 및 스위칭 게이트에 전력 공급 전압 (VDD) 이 인가된다. 이 시점에서, 기입 상태가 "1"인 메모리 셀에서는, 메모리 트랜지스터 (MT) 는 궁핍형으로 되기 때문에, 각 트랜지스터 (DT, MT 및 ST) 가 전부 온 상태로 된다. 따라서, 드레인 전류가 흐르고 상태 "0" 이 판독된다. 반대로, 기입 상태가 "0"인 메모리 셀에서는, 메모리 트랜지스터의 임계 전압 (Vt) 이 하이 레벨에 있기 때문에, 메모리 트랜지스터 (MT) 가 오프 상태에 유지된다. 그 결과로서, 메모리 셀은 전부 오프로 된다.따라서, 드레인 전류가 흐르지 않고 상태 "0" 이 판독된다. 따라서, 블록 (B11) 내의 8비트 분의 모든 데이터가 1회의 동작에 의하여 판독될 수 있다.
(2) 비선택 블록 (B12) (판독 안함)
블록 (B12) 에서, 바이트 선택 라인 (SL1) 이 선택되더라도, 도면 중 하측의 워드 라인 조 (WLa2, WLb2및 WLc2) 는 선택되지 않기 때문에, 블록 (B11) 내의 전체의 선택 게이트 전압 및 스위칭 게이트 전압에는 0V 가 된다. 그 결과로서, 전체 메모리 셀은 오프로 되며 판독은 발생하지 않는다.
(3) 비선택 블록 (B21) (판독 안함)
블록 (B21) 에서, 도면 중 상측의 워드 라인 조 (WLa1, WLb1및 WLc1) 가 선택되더라도, 바이트 선택 라인 (SL1) 은 선택되지 않기 때문에, 블록 (B21) 내의 전체의 선택 게이트 전압 및 스위칭 게이트 전압에는 0V 가 된다. 그 결과로서, 전체 메모리 셀은 오프로 되며 판독은 발생하지 않는다.
(4) 비선택 블록 (B22) (판독 안함)
블록 (B22) 에서, 바이트 선택 라인 (SL1) 및 워드 라인 조 (WLa2, WLb2및 WLc2) 가 선택되지 않기 때문에, 전체 메모리 셀은 오프로 되며 판독은 발생하지 않는다.
따라서, 이 실시예에 따른 구성에서, 제 1 실시예와 같은 거의 동일한 효과가 얻어질 수 있다. 추가적으로, 블록마다 (즉, 바이트마다) 데이터를 판독하는 것이 가능하다. 또한, 선택 트랜지스터 또는 바이트 선택 라인 (SL1및 SL2) 등의 설치는 선택 블록의 판독 동작이 비선택 블록에 의하여 영향을 받는다고 하는 소위, 드레인 피해의 악영향을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않지만 본 발명의 요지 및 범위를 벗어나지 않고 변경 및 수정될 수도 있다는 것은 명확하다. 예를 들어, 메모리 셀의 각 단자 (또는 전극) 에서 전위 및 전위차가 필요한 경우 변화될 수 있는 1예이다. n 채널 MOS 뿐만 아니라 p 채널 MOS도 사용될 수도 있다.
또한, 상기 실시예에서는, 스택 게이트형 메모리 트랜지스터가 채용되지만, 그 대신에, 하층의 제 1 절연막 (예를 들어, SIO2) 과 상층의 제 2 절연막 (예를 들어, Si3N4) 에서 게이트 절연막이 구성되며, 이 막의 계면 근방에 존재하는 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 방식의 MIOS형 메모리 트랜지스터가 사용될 수도 있다.
또한, 전술한 제 3 실시예에서는, "0" 및 "1"의 2 값이 데이터를 저장하는데 사용되며, 판독 시에, 컨트롤 게이트의 전압이 0V에 고정될 수 있기 때문에, 데이터 유지 특성은 크게 향상될 수 있다. 그 결과로서, 기억 상태가 현저하게 안정되기 때문에, 3값 이상의 다중값이 기억된다. 또한, 상기 실시예에서는, 메모리 트랜지스터 (MT) 가 궁핍형인 경우, 기억된 상태는 "1"로 정의되며, 그것이 인헨스먼트형인 경우, 그 상태는 "0"으로 정의되지만, 역으로 정의될 수도 있다.
추가적으로, 상기 실시예에 따른, 바이트 단위로 판독, 기입 및 소거 동작이 수행되도록 시스템이 구성되어 바이트 선택 라인이 필요하지만, 단지 8 메모리 셀만이 워드 라인의 조에 접속되도록 구성되면, 바이트 접속 라인 및 바이트 선택 게이트를 가지는 트랜지스터는 필요하지 않다.
또한, 2 소자형 또는 3 소자형의 EEPROM을 제조하는 경우, 도면 21a 및 21b 에 도시한 바와 같이, 메모리 트랜지스터의 플로팅 게이트 (28) 및 컨트롤 게이트 (27) 의 경우에서와 같이, 스위치 트랜지스터 (ST) 를 구성하는 스위칭 게이트 (30) , 선택 트랜지스터 (DT) 를 구성하는 선택 게이트 (35) 가 2중 형태이고, 상하 게이트가 적당한 위치에서 단락이면, 트랜지스터의 3 형태는 거의 동일한 공정으로 제조될 수 있어서, 인력과 제조 시간의 감소를 가져올 수 있다.
또한, 각 메모리 트랜지스터가 웰에 형성되면, 데이터 기입 및 소거 동작에서 선택 메모리 셀에 대하여, 메모리 트랜지스터의 컨트롤 게이트, 웰과의 사이에 고전압을 인가하여, 플로팅 게이트 바로 아래의 반도체 영역으로부터 플로팅 게이트에 캐리어를 터널 전류에 의하여 주입하거나, 또는 상기 플로팅 게이트 저면으로부터 바로 아래의 반도체 영역에 캐리어를 터널 전류에 의해 유도하는 것도 가능하다. 이것은 3 소자형 트랜지스터에 적용할 수 있다.
전술한 바와 같이, 본 발명의 2 소자형 비휘발성 반도체 메모리 장치에 따르면, 데이터 판독 시의 메모리 셀의 선택 또는 비선택이 메모리 트랜지스터의 컨트롤 게이트에 의한 것이 아니라, 스위치 트랜지스터의 전압에 대한 제어에 의하여수행되어, 한층 빠른 속도에서 데이터를 판독하는 것이 가능하다.
따라서, 컨트롤 게이트에 접속된 제 1 워드 라인에는, 고전압 제어 회로만이 접속되며 통상 전압 회로가 접속되지 않고, 또한 스위칭 게이트에 접속된 제 2 워드 라인에는 통상 전압 회로만이 접속되어 고전압 제어 회로가 접속되지 않기 때문에, 워드 라인의 개수와 동일 개수의 전압 완화 회로가 불필요하게 되기 때문에 소자의 수를 감소시킬 수 있으며, 장치의 면적을 줄일 수 있다.
또한, 데이터 판독 시에, 선택 또는 비선택에 관계없이, 컨트롤 게이트 전압이 0V로 고정되어, 플로팅 게이트에 과도한 전압 스트레스를 방지할 수 있으며, 따라서, 데이터 유지 특성을 향상시킨다. 또한, 저전압의 범위에서 소거 메모리 셀의 임계 전압 (Vt) 은 회로의 동작에 제한이 없기 때문에, 판독 콘트래스트가 향상될 수 있다.
추가적으로, 소거 동작 시에 플로팅 게이트로부터의 전자 주입이 국부적으로 치우쳐서 실시되는 것을 회피할 수 있고, 저면 전체에서의 거의 균등한 전자의 유도로 인하여, 게이트 산화막에 대한 국소적인 피해를 피할 수 있으며, 따라서 장치의 수명을 연장시킨다. 플로팅 게이트의 저면 전체에서 FN 터널 전류에 의한 전자의 유도로 인하여 전력 소비를 감소시키고 고속의 소거 동작을 가능하게 한다.
또한, 궁핍형 소거 동작으로 인하여, 과소거 또는 과기입의 문제가 존재하지 않는다. 따라서, 저전압의 범위에서의 소거 메모리 셀의 임계 전압 (Vt) 은 회로의 동작에 제한을 가지지 않는다. 이것은 소거 메모리 셀의 임계 전압 (Vt) 을 좁게 제어할 필요를 제거하여, 장치 동작의 편의를 제공한다.
추가적으로, 기입 동작 시에 플로팅 게이트로부터의 전자 주입이 국부적으로 치우쳐서 실시되는 것을 회피할 수 있고, 저면 전체에서의 거의 균일한 전자의 유도로 인하여, 게이트 산화막에 대한 국소적인 피해를 피할 수 있으며, 따라서 장치의 수명을 연장시킨다. 플로팅 게이트의 저면 전체에서 FN 터널 전류에 의한 전자의 유도로 인하여 효과적인 전자의 주입, 전력 소비의 감소 및 고속의 소거 동작을 가능하게 한다.
본 발명의 3 소자형 비휘발성 반도체 메모리 장치에 따르면, 데이터의 판독 시기에서 메모리 셀의 선택 또는 비선택은 메모리 트랜지스터의 컨트롤 제어가 아니라 스위치 트랜지스터의 전압에 대한 제어에 의하여 수행되어, 한층 빠른 속도에서의 데이터 판독을 가능하게 한다.
따라서, 소거 동작뿐만 아니라 기입 동작에서, 2 소자형 비휘발성 반도체 메모리 장치에서와 동일한 효과가 얻어질 수 있다.
추가적으로, 본 발명에 따르면, 판독, 소거 및 기입 동작 시에, 블록마다 (바이트마다) 소거가 가능하게 된다.
또한, 선택 트랜지스터 및 바이트 선택 라인 등의 설치로 인하여 선택 블록의 소거 및 기입 동작이 비선택 블록에 의하여 영향을 받는다고 하는 소위, 드레인 피해의 악영향을 방지할 수 있다.
최종적으로, 본원은 참조로서 참조되는, 1998년 9월 30일자로 출원된 일본 특원평 10-294676에 기초하여 우선권을 주장한다.

Claims (33)

  1. 삭제
  2. 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치에 있어서,
    2 이상의 워드 라인 쌍;
    2 이상의 비트 라인; 및
    상기 워드 라인 쌍 및 상기 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하며,
    상기 각 비휘발성 메모리 셀은 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터와 스위칭 게이트를 가지는 스위치 트랜지스터를 포함하는 2개 이상의 MIS형 소자로 이루어지고,
    상기 각 워드 라인 쌍은 제 1 워드 라인과 제 2 워드 라인의 쌍으로 이루어지며;
    상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며;
    상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며;
    상기 스위치 트랜지스터의 상기 스위칭 게이트는 데이터 판독 시에 선택 비트 라인 상에서 선택된 메모리 셀의 선택 또는 비선택을 제어하는데 사용되며;
    상기 선택 비트 라인은 선택된 메모리 셀로부터 데이터를 판독하는데 사용되고,
    데이터 판독 시에는, 메모리 셀이 선택되거나 선택되지 않거나에 상관없이 전체 메모리 트랜지스터의 상기 컨트롤 게이트들을 상기 제 1 워드 라인들을 통하여 등전위에 설정한 상태에서 상기 스위치 트랜지스터의 상기 스위칭 게이트에서 통상 전압을 제어함으로써, 데이터를 판독하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치에 있어서,
    2 이상의 워드 라인 쌍;
    2 이상의 비트 라인; 및
    상기 워드 라인 쌍 및 상기 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하며,
    상기 각 비휘발성 메모리 셀은 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터와 스위칭 게이트를 가지는 스위치 트랜지스터를 포함하는 2개 이상의 MIS형 소자로 이루어지고,
    상기 각 워드 라인 쌍은 제 1 워드 라인과 제 2 워드 라인의 쌍으로 이루어지며;
    상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며;
    상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며;
    상기 스위치 트랜지스터의 상기 스위칭 게이트는 데이터 판독 시에 선택 비트 라인 상에서 선택된 메모리 셀의 선택 또는 비선택을 제어하는데 사용되며;
    상기 선택 비트 라인은 선택된 메모리 셀로부터 데이터를 판독하는데 사용되고,
    데이터 판독 시에는, 메모리 셀이 선택되거나 선택되지 않거나에 상관없이 전체 메모리 트랜지스터의 상기 컨트롤 게이트들의 전압을 상기 제 1 워드 라인을 통하여 0V 또는 그 근방에 설정한 상태에서, 상기 스위치 트랜지스터의 상기 스위칭 게이트로 통상 전압을 제어함으로써, 데이터를 판독하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치
  4. 제 2 항 또는 제 3 항에 있어서,
    데이터 기입 시에, 상기 메모리 트랜지스터의 상기 컨트롤 게이트에 상기 제 1 워드 라인을 통하여 고전압 회로가 접속되어 데이터의 기입이 실시되는 한편, 데이터 판독 시에는, 상기 스위치 트랜지스터의 상기 스위칭 게이트에 상기 제 2 워드 라인을 통하여 상기 통상 전압 회로가 접속되어 데이터의 판독이 실시되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 스위치 트랜지스터가 상기 메모리 트랜지스터의 소스 측에 직렬 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어들을 유도하여 데이터가 소거되고, 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분하게 캐리어들이 유도되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 삭제
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 메모리 셀은 상기 스택 게이트형 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층의 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 상기 제 2 절연막 중의 트랩 표면에 캐리어들이 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치에 있어서,
    반도체 기판 상에 형성된 2 이상의 워드 라인 쌍과 2 이상의 비트 라인; 및
    상기 워드 라인 쌍 및 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
    상기 각 비휘발성 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터와 스위칭 게이트를 가지는 스위치 트랜지스터를 포함하는 2개 이상의 MIS형 소자로 구성되고;
    상기 각 워드 라인 쌍이 제 1 워드 라인과 제 2 워드 라인의 쌍으로 구성되며;
    상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며;
    상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되고; 및
    데이터의 기입 및 소거 시에는, 선택된 메모리셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 반도체 기판과의 사이에 고전압을 인가하고, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류에 의해 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로의 터널 전류에 의해 캐리어를 유도하고,
    데이터 소거 시에, 상기 메모리 트랜지스터의 소스 및 드레인을 상기 플로팅 게이트 바로 아래의 반도체 영역과 거의 동일한 전위에 설정하거나 또는 플로팅 상태에 설정하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 각 메모리 트랜지스터가 웰 내에 형성되어 있는 경우는, 데이터 기입 및 소거 시에 상기 선택 메모리 셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 웰과의 사이에 고전압을 인가하여, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류로 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로 터널 전류로 캐리어를 유도하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 삭제
  12. 제 9 항 또는 10 항에 있어서,
    상기 메모리 트랜지스터는 n 채널형 트랜지스터로 구성되고, 상기 제 1 워드 라인을 통하여 선택된 상기 메모리 트랜지스터의 상기 컨트롤 게이트에는 기판 전위보다 고전압이 인가되며, "0" (또는 "1") 을 기입하기 위하여 선택된 상기 비트 라인에는 상기 기판 전위와 동일한 전압이 인가되는 한편, "1" (또는 "0") 을 기입하기 위하여 선택된 상기 비트 라인 및 비선택 메모리 트랜지스터의 상기 컨트롤 게이트에는, 상기 기판 전위보다 높고 상기 선택 메모리 트랜지스터의 컨트롤 게이트 전위보다 낮은 전압이 인가되어 데이터 기입이 실시되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    데이터 기입 시에, 상기 비선택 메모리 트랜지스터의 상기 컨트롤 게이트 전위가 "1" (또는 "0") 을 기입하기 위하여 선택되는 상기 비트 라인의 전위보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    데이터 기입 시에, 상기 스위치 트랜지스터를 오프 상태로 하고, 선택 메모리 셀에 있어서의, 상기 메모리 트랜지스터의 소스 및 드레인을 상기 플로팅 게이트 바로 아래의 반도체 영역의 전위와 거의 동일한 전위로 설정하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 9 항 또는 10 항에 있어서,
    상기 스위치 트랜지스터는 상기 메모리 트랜지스터의 소스 측에 직렬 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 9 항 또는 10 항에 있어서,
    데이터 기입 시에는, 상기 메모리 트랜지스터의 상기 컨트롤 게이트에 상기 제 1 워드 라인을 통하여 고전압 회로가 접속되어 데이터 기입이 실시되는 한편, 상기 스위치 트랜지스터의 상기 스위칭 게이트에 상기 제 2 워드 라인을 통하여 통상 전압 회로가 접속되어 데이터 판독이 실시되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 삭제
  18. 제 9 항 또는 제 10 항에 있어서,
    상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어를 유도하여 데이터가 소거되고, 상기 데이터 소거 시에 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분하게 캐리어들을 유도하는 구성으로 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  19. 삭제
  20. 제 9 항 또는 10 항에 있어서,
    상기 메모리 셀은 상기 스택 게이트형 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층의 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  21. 삭제
  22. 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치에 있어서,
    2 이상의 워드 라인 조;
    2 이상의 비트 라인; 및
    상기 워드 라인 조와 상기 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
    상기 각 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터, 상기 메모리 트랜지스터의 소스 측에 직렬 접속된 스위칭 게이트를 가지는 스위치 트랜지스터, 및 상기 메모리 트랜지스터의 드레인 측에 직렬 접속된 선택 게이트를 가지는 선택 트랜지스터의 3개의 MIS형 소자로 구성되며;
    상기 각 워드 라인 조가 제 1 워드 라인, 제 2 워드 라인 및 제 3 워드 라인의 조로 구성되고,
    상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며, 상기 각 제 3 워드 라인에는 상기 제 3 워드 라인에 따라서 또는 상기 제 3 워드 라인으로부터 분기된 제 3 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 선택 게이트가 접속되고;
    상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며,
    데이터 판독 시에는, 선택 비트 라인 상의 선택된 메모리 셀의 선택 또는 비선택을 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 제어하여, 상기 선택 비트 라인을 통하여 상기 선택된 메모리 셀로부터의 데이터 판독이 실시되고,
    데이터 판독 시에는, 메모리 셀이 선택되는가에 관계없이, 전체 메모리 트랜지스터의 상기 컨트롤 게이트들을 상기 제 1 워드 라인들을 통하여 등전위로 설정한 상태에서, 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 통상 전압을 제어함으로써, 데이터 판독을 실시하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  23. 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치에 있어서,
    2 이상의 워드 라인 조;
    2 이상의 비트 라인; 및
    상기 워드 라인 조와 상기 비트 라인의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
    상기 각 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터, 상기 메모리 트랜지스터의 소스 측에 직렬 접속된 스위칭 게이트를 가지는 스위치 트랜지스터, 및 상기 메모리 트랜지스터의 드레인 측에 직렬 접속된 선택 게이트를 가지는 선택 트랜지스터의 3개의 MIS형 소자로 구성되며;
    상기 각 워드 라인 조가 제 1 워드 라인, 제 2 워드 라인 및 제 3 워드 라인의 조로 구성되고,
    상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되며, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며, 상기 각 제 3 워드 라인에는 상기 제 3 워드 라인에 따라서 또는 상기 제 3 워드 라인으로부터 분기된 제 3 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 선택 게이트가 접속되고;
    상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며,
    데이터 판독 시에는, 선택 비트 라인 상의 선택된 메모리 셀의 선택 또는 비선택을 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 제어하여, 상기 선택 비트 라인을 통하여 상기 선택된 메모리 셀로부터의 데이터 판독이 실시되고,
    데이터 판독 시에는, 메모리 셀이 선택되는가에 관계없이, 전체 메모리 트랜지스터의 상기 컨트롤 게이트들의 전압은 상기 제 1 워드 라인들을 통하여 0V 또는 그 근방에 설정하는 상태에서, 상기 스위치 트랜지스터의 상기 스위칭 게이트와 상기 선택 트랜지스터의 상기 선택 게이트로 통상 전압을 제어함으로써, 데이터의 판독이 실시되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어를 유도하여 데이터가 소거되고, 상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분하게 캐리어들이 유도되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 메모리 셀은 상기 스택 게이트형의 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층이 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 상기 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  26. 제 22 항 또는 제 23 항에 있어서,
    상기 비휘발성 반도체 메모리 장치에서는 상기 2 이상의 메모리 셀이 n개 (n 은 2이상의 자연수) 의 블록으로 분할되며, 각 블록마다 데이터가 재기입 가능한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  27. 전기적으로 데이터를 재기입할 수 있는 비휘발성 반도체 메모리 장치에 있어서,
    반도체 기판 상에 형성된 2 이상의 워드 라인 조와 2 이상의 비트 라인;
    상기 워드 라인 조와 상기 비트 라인과의 교차점에 설치된 하나 이상의 비휘발성 메모리 셀을 구비하고,
    상기 각 메모리 셀이 컨트롤 게이트 및 캐리어 축적용 플로팅 게이트를 가지는 스택 게이트형의 메모리 트랜지스터, 상기 메모리 트랜지스터의 소스 측에 직렬 접속된 스위칭 게이트를 가지는 스위치 트랜지스터, 및 상기 메모리 트랜지스터의 드레인 측에 직렬 접속된 선택 게이트를 가지는 선택 트랜지스터를 포함하는 3개의 MIS형 소자로 구성되며;
    상기 각 워드 라인 조가 제 1 워드 라인, 제 2 워드 라인, 및 제 3 워드 라인의 조로 구비되고;
    상기 각 제 1 워드 라인에는 상기 제 1 워드 라인에 따라서 또는 상기 제 1 워드 라인으로부터 분기된 제 1 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 컨트롤 게이트가 접속되고, 상기 각 제 2 워드 라인에는 상기 제 2 워드 라인에 따라서 또는 상기 제 2 워드 라인으로부터 분기된 제 2 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 스위칭 게이트가 접속되며, 상기 각 제 3 워드 라인에는 상기 제 3 워드 라인에 따라서 또는 상기 제 3 워드 라인으로부터 분기된 제 3 분기 워드 라인에 따라서 배열된 1군의 메모리 셀의 상기 선택 게이트가 접속되고,
    상기 각 비트 라인에는 상기 비트 라인에 따라서 배열된 1군의 상기 메모리 셀의 드레인이 접속되며,
    데이터 기입 및 소거 시에, 선택된 메모리 셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 반도체 기판과의 사이에 고전압을 인가하고, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류에 의해 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로의 터널 전류에 의해 캐리어를 유도하고,
    데이터 소거 시에는, 상기 메모리 트랜지스터의 소스 및 드레인을 상기 플로팅 게이트 바로 아래의 반도체 영역의 전위와 거의 동일한 전위에 설정하거나 플로팅 상태에 설정하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 각 메모리 트랜지스터가 웰 내에 형성되어 있는 경우에는, 데이터의 기입 및 소거 시에, 상기 선택 메모리 셀에 대하여, 상기 메모리 트랜지스터의 상기 컨트롤 게이트와 상기 웰과의 사이에 고전압을 인가하여, 상기 플로팅 게이트 바로 아래의 반도체 영역으로부터 상기 플로팅 게이트로의 터널 전류로 캐리어를 주입하거나 또는 상기 플로팅 게이트 저면으로부터 상기 플로팅 게이트 바로 아래의 상기 반도체 영역으로의 터널 전류로 캐리어를 유도하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  29. 삭제
  30. 제 27 항 또는 28 항에 있어서,
    데이터 기입 시에는, 선택 메모리 셀에서, 상기 선택 트랜지스터를 오프 상태로 함과 동시에, 상기 스위치 트랜지스터를 오프 상태로 하는 한편, 비선택 메모리 셀에서는 상기 선택 트랜지스터 및 상기 스위치 트랜지스터를 오프 상태로 하는것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  31. 제 30 항에 있어서,
    상기 메모리 트랜지스터는 n 채널형 트랜지스터로 구성되고, 상기 제 1 워드 라인을 통하여 선택된 상기 메모리 트랜지스터의 상기 컨트롤 게이트에는 기판 전위보다 높은 전압이 인가되며, "0" (또는 "1") 을 기입하기 위하여 선택된 상기 비트 라인에는 상기 기판과 동일한 레벨의 전압이 인가되는 한편, "1" (또는 "0") 을 기입하기 위하여 선택된 상기 비트 라인에서는 상기 기판 전위보다 높고 상기 선택 메모리 트랜지스터의 상기 컨트롤 게이트 전위보다 낮은 전압이 인가되는 것으로 데이터 기입이 실시되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  32. 제 27 항 또는 28 항에 있어서,
    상기 메모리 트랜지스터의 상기 플로팅 게이트로부터 캐리어를 유도하여 데이터가 소거되고, 상기 데이터 소거 시에 상기 메모리 트랜지스터의 플로팅 게이트로부터 궁핍형의 소거 상태로 될 정도로 충분히 캐리어들을 유도하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  33. 제 27 항 또는 28 항에 있어서,
    상기 메모리 셀은 상기 스택 게이트형의 메모리 트랜지스터 대신에, 하층의 제 1 절연막과 상층이 제 2 절연막으로 게이트 절연막이 구성되며, 상기 제 1 절연막과 상기 제 2 절연막 사이의 계면 근방에 존재하는 상기 제 2 절연막 중의 트랩 표면에 캐리어가 축적되는 MIOS형 메모리 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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