CN1136581C - 非易失性半导体存储器件 - Google Patents

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Abstract

一种能够以更快速度来读取、写入和擦除数据的非易失性半导体存储器件。用作闪烁存储器的该种非易失性半导体存储器件由存储单元阵列，行地址缓冲器，行译码器，行驱动器，列地址缓冲器，列译码器，列选择器，读出放大器电路，写入电路和控制电路构成。在读取操作时，不是由存储晶体管的控制栅而是通过控制开关晶体管的正常电压来确定各存储单元的选中状态和未选中状态。

Description

非易失性半导体存储器件
本发明涉及一种非易失性半导体存储器件，具体涉及一种电可擦可编程只读存储器(EEPROM)。
在图22A和22B中所示构成了EEPROM的存储单元中，具有控制栅1和浮置栅5的单器件型MOS存储器由栅氧化物膜3和绝缘氧化物膜4绝缘开，并紧贴着控制栅之下置于控制栅1和半导体衬底2之间。尽管单器件型MOS存储器的优点在于其单元尺寸可以很小，但如下所述近年来又研制出许多种具有用于将电子注入到浮置栅中或从其中吸出电子的改进方法的存储器件。
根据第一种方法，如图22A所示，向被选中的存储单元写入数据是通过在漏极接点上加载高偏置电压以在漏区6的一个末端上产生CHE(沟道热电子)并将该CHE通过栅氧化物薄膜3注入到浮置栅中来实现的。而擦除数据，如图22B所示，则是通过利用FN(FowlerNordheim)隧道电流将累积在浮置栅5中的电子吸出到源区7上来实现的(如日本未决专利申请No.Sho64-81272中所公开的，以及国际电子器件会议技术摘要中所收录的，PP.616到PP.619)。
根据第二种方法，向被选中的存储单元写入数据的方法，如图23A所示，与第一种方法相同，是通过将在漏区末端上产生的CHE通过栅氧化物薄膜3注入到浮置栅5中来实现的。而数据的擦除，如图23B所示，则是利用FN隧道电流将累积在浮置栅中的电子吸出穿过栅氧化物膜3到达紧贴着浮置栅下方的半导体衬底2上来实现的。
另外，根据第三种方法，向被选中的存储单元写入数据的方法，如图24A所示，是利用FN隧道电流将累积在浮置栅5中的电子吸出到漏区6或源区7上来实现的。而数据的擦除，如图24B所示，则是利用FN隧道电流将来自半导体衬底2的电子穿过栅氧化物膜3注入到浮置栅中来实现的。
另一方面，如图25A和25B所示，被设计来改进各存储单元的写入和擦除特性的双器件型存储单元的特点是其中各浮置栅型MOS晶体管(存储晶体管8)的源极上分别另外串联了一个用于进行开关切换的MOS晶体管(图中所示的开关晶体管10)(例如，美国专利No.5,646,060)。
如图25A所示，在双器件型存储单元中，向一个被选中的存储单元的写入数据是在开关晶体管10截止的情况下，通过向存储晶体管8的控制栅11加载8V电压以及向漏极端子上加载6V电压(低于控制栅电压)，并通过将来自漏区12的CHE注入到浮置栅13(见图25A)中来实现的，而擦除数据则是通过向浮置栅13加载-10V电压以及向漏极端子加载5V电压，以由此利用FN隧道电流将电子从浮置栅13中吸出到漏区12中来实现的(见图22B)。另外，为了从被选中的存储单元中读出数据，则需要在开关晶体管10导通的情况下，分别向源极端子加载0V电压，向控制栅端子加载电源电压VCC以及向漏极端子加载1V电压，所读出的数据是“0”还是“1”则是根据存储单元中有无电流产生来进行判断的。此时，未被选中的存储单元的控制栅端子上加载有0V电压。
然而，如上所述的常规半导体存储器件存在一个缺点，由于其是利用控制栅1和11来对数据写入、擦除和读取操作中的电压进行控制的，所以其读取速度相应较低。即，在写入和擦除操作中，为了利用FN隧道电流注入来自控制栅1和11的电子或利用FN隧道电流吸出电子，控制栅上需要加载较高的电压，因此如图26和27所示，控制栅1和11上通过需要连接高压控制电路。然而在读取数据时，则不再需要此高压电路，而只需要由正常电压电路15构成的行译码器即可。因为，两个控制栅1和11的电压均是由来自高压控制电路和正常电压电路的两个输出来进行控制的，所以通常这两个电路要与控制栅1和11相连。然而，为了保护只具有很小抗击穿能力的正常电压电路15，需要在正常电压电路15和高压控制电路14之间插入一种电压张弛电路16。插入电压张弛电路以及由高压控制电路14所产生的大寄生电容将会妨碍进行高速操作。
此外，因为需要有与字线数一样多的电压张弛电路，因此特别是双器件型存储单元，所用器件的数目和面积将会显著增大。
还有一种在数据读取操作中只利用高压发生电路来对控制栅电压Vcg进行控制的方法，然而，此类高压发生电路通常均是由使用了厚度增厚且栅长度也相应增大以提高其抗击穿能力的栅氧化物膜的抗高压击穿晶体管构成的。因此，为了获得预定的导通电流，则需要增大栅宽度，其结果是导致寄生电容也相应增大。然而，正是由于这个原因才使得高压电路的操作速度与正常电压电路相比明显要低许多，由此其将妨碍进行高速读取。
另外，在如上所述的常规半导体存储器件中，采用了如下的工作原理：在读取数据时，根据选中和未选中状态来改变控制栅的电压。然而，只要电压发生了变化，便会产生电压应力，由此使浮置栅的数据保存特性变差。如表1所示，常规浮置栅在写入“0”时，其电势为，例如-1V，而在写入“1”时，其电势则为+1V。如果读取数据是通过向被选中的存储单元的控制栅上加载例如5V电压来实现的，则浮置栅的电势状态将从-1V变为例如0V，或从+1V变为例如+2V。其意味着浮置栅的电势将在-1V到+2V的较大范围内变化，从而将会引发电压应力。
                         表1
     未被选中的存储单元        被选中的存储单元
  控制栅   写入“0”   写入“1”   写入“0”   写入“1”
  0   0   5   5
  浮置栅   -1   +1   0   2
如上所述以及如图28所示，由于电源电压VCC是根据读取数据时刻的选中和未选中状态来进行变化的，其将产生一个问题在于所擦除单元的阈值电压Vt将存在一个极限，从而使电压范围变窄了。
另一个问题是，因为必须流过相当大的漏极电流才能通过将来自漏区的CHE注入到控制栅上来执行写入操作，所以将会使能耗升高并另外需要配备器件面积较大的电荷泵。
还有一个问题在于，由于在利用FN隧道电流将电子从浮置栅中被吸出到漏极中时将会在漏区(或源区)中产生强度很高的电场，所以将会使PN结以及栅氧化物膜与漏区(或源区)之间的交接处附近的能带变得很窄，由此将会由于空穴或电子的流动或者由于空穴被注入到栅氧化物膜或浮置栅中而在各能带之间产生隧道电流，从而出现会导致不正确读数的“过度擦除”或“过度写入”现象。
另一个问题在于，在利用FN隧道电流将CHE从漏区注入到控制栅中或在将电子从浮置栅中吸出到漏区(或源区)中时，由于总在浮置栅的同一端上来注入和吸出的，所以将会由此产生栅氧化物膜局部损坏及器件击穿等问题。
考虑到上述问题，本发明的一个目的是提供一种能够以较高速度来读取数据，同时能够防止氧化物膜被损坏，并且能够减少过多的使用器件数目，以及具有极好的数据保存特性的非易失性半导体存储器件。
根据本发明的第一个方面，其提供了一种能够重写数据的非易失性半导体存储器件，其包括：
两对以上的字线；
两条以上的位线；以及
置于字线对和位线交点上的多于一个的非易失性存储单元；
每个存储单元由至少两个MIS型器件构成，这两个MIS型器件包括一个具有控制栅和用于累积载流子的浮置栅的多层栅极型存储晶体管以及一个具有开关栅的开关晶体管；
每对字线由第一和第二两条字线构成；
每条第一字线与沿第一字线或沿从第一字线上分支出的第一分支字线排列的一组存储单元的控制栅相连，每条第二字线与沿第二字线或沿从第二字线上分支出的第二分支字线排列的一组存储单元的开关栅相连；
每条位线与沿位线排列的一组存储单元的漏极相连；
开关晶体管的开关栅用于在读取数据时对选择位线上的所选存储单元的选中和未选中状态进行控制；
选择位线用于从被选中的存储单元中读出数据；
如上所述，一种优选模式是：在读取数据时，无论是否有任何一个存储单元被选中或未被选中，均通过第一字线使所有存储晶体管的控制栅保持相同电势，以及通过利用开关晶体管的开关栅对正常电压进行控制来读出数据。
另外，还有一种优选模式是：在读取数据时，无论是否有任何一个存储单元被选中或未被选中，均通过第一字线使所有存储单元的控制栅的电势保持为0V或其附近，以及通过将正常电压电路经由第二字线连到开关晶体管的开关栅上来读出数据。
另外，还有一种优选模式是：在写入数据时，通过将高压控制电路经由第一字线连到存储晶体管的控制栅上来写入数据；而在读取数据时，则通过将正常电压电路经由第二字线连到开关晶体管的开关栅上来读出数据。
另外的一种优选模式是：将开关晶体管串联到存储晶体管的源极上。
还有一种优选模式是：其是通过从存储晶体管的浮置栅中吸出载流子来擦除数据的，并且要求从存储晶体管的浮置栅中吸出充分多的载流子以得到耗尽型的擦除状态。
另外的一种优选模式是：该种非易失性半导体存储器件是一种闪烁存储器。
此外，还有一种优选模式是：存储单元是由MIOS型存储晶体管而不是多层栅极型存储晶体管构成的，该种MIOS型存储晶体管的栅极绝缘膜由位于下层的第一绝缘膜和位于上层的第二绝缘膜组成，其中载流子被累积在第二绝缘膜值中存在于这些薄膜交接处附近区域中的电子陷井表面(trap surface)上。
根据本发明的第二个方面，其提供了一种能够以电方法重写数据的非易失性半导体存储器件，其包括：
形成在半导体衬底上的两对以上的字线以及两条以上的位线；以及
置于所述字线对和所述位线交点上的多于一个的非易失性存储单元；
每个存储单元由至少两个MIS型器件构成，这两个MIS器件包括一个具有控制栅和用于累积载流子的浮置栅的多层栅极型存储晶体管以及一个具有开关栅的开关晶体管；
每对字线由第一和第二两条字线构成；
每条第一字线与沿第一字线或沿从第一字线上分支出的第一分支字线排列的一组存储单元的控制栅相连，每条第二字线与沿第二字线或沿从第二字线上分支出的第二分支字线排列的一组存储单元的开关栅相连；
每条位线与沿位线排列的一组存储单元的漏极相连；
当向被选中的存储单元写入数据或擦除其中所存储的数据时，在存储晶体管的控制栅与半导体衬底之间加载一个高电压，并利用FN隧道电流将载流子从紧贴着浮置栅下方的半导体区注入到浮置栅中，或利用FN隧道电流将载流子从浮置栅的底面吸出到紧贴着浮置栅下方的半导体区中。
如上所述，优选将各存储晶体管形成在阱中，当向被选中的存储单元写入数据或擦除其中所存储的数据时，在存储晶体管的控制栅与该阱之间加载高电压，并利用FN隧道电流将载流子从紧贴着浮置栅下方的半导体区中注入到浮置栅中，或利用FN隧道电流将载流子从浮置栅的底面吸出到紧贴着浮置栅下方的半导体区中。
另外在擦除数据时，优选将存储晶体管的源极和漏极设置成具有与紧贴着浮置栅下方的半导体区的电势大致相同的电势或设置成浮置状态。
另外存储晶体管优选由n-沟道晶体管构成，而通过第一字线所选中的存储晶体管的控制栅上加载有高于衬底电势的电压，其中在被选中来写入“0”(或“1”)的位线上加载有相同于衬底电势的电压，而在被选中来写入“1”(或“0”)的位线上以及未选中存储晶体管的控制栅上加载有高于衬底电势且同时低于被选中存储晶体管的控制栅电势的电压，以写入数据。
另外，在写入数据时，未选中存储晶体管的控制栅电势最好高于被选中来写入“1”(或“0”)的位线的电势。
另外，在写入数据时，开关晶体管最好截止，并将被选中存储单元中的存储晶体管的源极和漏极设置成与紧贴着浮置栅下方的半导体区的电势相同的电势。
还有一种优选模式是：开关晶体管与存储晶体管的源极相连。
此外还有一种优选模式是：在写入数据时，是通过将高压控制电路经由第一字线连到存储晶体管的控制栅上来写入数据的；而在读取数据时，则是通过将正常电压电路经由第二字线连到开关晶体管的开关栅上来读取数据的。
另外的一种优选模式是：开关晶体管与存储晶体管的源极串联在一起。
还有一种优选模式是：通过从存储晶体管的浮置栅中吸出载流子来擦除数据，同时要求从存储晶体管的浮置栅中吸出充分多的载流子以使到耗尽型的擦除状态。
另外的一种优选模式是：该种非易失性半导体存储器件是一种闪烁存储器。
此外，还有一种优选模式是：存储单元是由MIOS型存储晶体管而不是多层栅极型存储晶体管构成的，该种MIOS型存储晶体管的栅极绝缘膜由位于下层的第一绝缘膜和位于上层的第二绝缘膜组成，其中载流子被累积在第二绝缘膜中存在于各薄膜交接处附近区域中的电子陷井表面上。
根据本发明的第三个方面，其提供了一种能够以电方法重写数据的非易失性半导体存储器件，其包括：
两组以上的字线；
两条以上的位线；以及
置于字线组和位线交点上的多于一个的非易失性存储单元；
每个存储单元由三个MIS型器件构成，这三个MIS型器件包括一个具有控制栅和用于累积载流子的浮置栅的多层栅极型存储晶体管，一个具有与存储晶体管的源极串联的开关栅的开关晶体管以及一个具有与存储晶体管的漏极相串联的选择栅的选择晶体管；
每组字线由第一字线、第二字线和第三字线构成；
每条第一字线与沿第一字线或沿从第一字线上分支出的第一分支字线排列的一组存储单元的控制栅相连，每条第二字线与沿第二字线或沿从第二字线上分支出的第二分支字线排列的一组存储单元的开关栅相连，每条第三字线与沿第三字线或沿从第三字线上分支出的第三分支字线排列的一组存储单元的选择栅相连；
每条位线与沿位线排列的一组存储单元的漏极相连；
开关晶体管的开关栅用于在读取数据时对选择位线上的所选存储单元的选中和未选中状态进行控制。
在上述方面中，一种优选模式是：在读取数据时，无论是否有任何一个存储单元被选中或未被选中，均通过第一字线使所有存储晶体管的控制栅保持相同电势，以及通过利用开关晶体管的开关栅对正常电压进行控制来读出数据。
另外，还有一种优选模式是：在读取数据时，无论是否有任何一个存储单元被选中或未被选中，均通过第一字线使所有存储单元的控制栅的电势保持为0V左右，以及通过利用开关晶体管的开关栅和所述选择晶体管的选择栅对正常电压进行控制来读出数据。
还有一种优选模式是：其是通过从存储晶体管的浮置栅中吸出载流子来擦除数据的，并且要求从存储晶体管的浮置栅中吸出充分多的载流子以得到耗尽型的擦除状态。
此外，还有一种优选模式是：存储单元是由MIOS型存储晶体管而不是多层栅极型存储晶体管构成的，该种MIOS型存储晶体管的栅极绝缘膜由位于下层的第一绝缘膜和位于上层的第二绝缘膜组成，其中载流子被累积在第二绝缘膜值中存在于各薄膜交接处附近区域内的电子陷井表面上。
另外还有一种优选模式是：在该种非易失性半导体存储器件中，两个或多个存储单元被划分为n块(n为大于或等于2的自然数)从而使其能够成块地写入数据。
根据本发明的第四个方面，其提供了一种能够以电方法重写数据的非易失性半导体存储器件，其包括：
形成在半导体衬底上的两组以上的字线以及两条以上的位线；和
置于字线组和位线交点上的多于一个的非易失性存储单元；
每个存储单元由三个MIS型器件构成，这三个MIS型器件包括一个具有控制栅和用于累积载流子的浮置栅的多层栅极型存储晶体管、一个具有开关栅的开关晶体管以及一个具有与存储晶体管的漏极相串联的选择栅的选择晶体管；
每组字线由第一字线、第二字线和第三字线构成；
每条第一字线与沿第一字线或沿从第一字线上分支出的第一分支字线排列的一组存储单元的控制栅相连，每条第二字线与沿第二字线或沿从第二字线上分支出的第二分支字线排列的一组存储单元的开关栅相连，每条第三字线与沿第三字线或沿从第三字线上分支出的第三分支字线排列的一组存储单元的选择栅相连；
每条位线与沿位线排列的一组存储单元的漏极相连；
当向被选中的存储单元写入数据或擦除其中所存储的数据时，在存储晶体管的控制栅与半导体衬底之间加载一个高电压，并利用FN隧道电流将载流子从紧贴着浮置栅下方的半导体区注入到浮置栅中，或利用FN隧道电流将载流子从浮置栅的底面吸出到紧贴着浮置栅下方的半导体区中。
在上述方面中，优选将各存储晶体管形成在阱中，当向被选中的存储单元写入数据或擦除其中所存储的数据时，在存储晶体管的控制栅与该阱之间加载高电压，并利用FN隧道电流将载流子从紧贴着浮置栅下方的半导体区中注入到浮置栅中，或利用FN隧道电流将载流子从浮置栅的底面吸出到紧贴着浮置栅下方的半导体区中。
另外在擦除数据时，优选将存储晶体管的源极和漏极设置成具有与紧贴着浮置栅下方的半导体区的电势大致相同的电势或设置成浮置状态。
另外在写入数据时，优选在被选中的存储单元中，被选中的晶体管被导通，而与此同时开关晶体管则被截止；而在未被选中的存储单元中，被选中的晶体管和开关晶体管均被截止。
另外存储晶体管优选地由n-沟道晶体管构成，而通过第一字线所选中的存储晶体管的控制栅上加载有高于衬底电势的电压，其中在被选中来写入“0”(或“1”)的位线上加载有相同于衬底电势的电平，而在被选中来写入“1”(或“0”)的位线上加载有高于衬底电势且同时低于被选中存储晶体管的控制栅电势的电压，以写入数据。
另外，优选地通过从存储晶体管的浮置栅中吸出载流子来擦除数据，并且要求从存储晶体管的浮置栅中吸出充分多的载流子以得到耗尽型的擦除状态。
此外，最好存储单元是由MIOS型存储晶体管而不是多层栅极型存储晶体管构成的，该种MIOS型存储晶体管的栅极绝缘膜由位于下层的第一绝缘膜和位于上层的第二绝缘膜组成，其中载流子被累积在第二绝缘膜中存在于各薄膜交接处附近区域内的电子陷井表面上。
从接下来参照附图所进行地详细说明中可以更清楚地理解本发明的上述目的和优点以及特性，其中：
图1所示为根据本发明第一实施例的非易失性半导体存储器件的电路配置方框图；
图2所示为构成了这种非易失性半导体存储器件的栅极电源电路的高压控制电路和正常电压电路的连线示意图；
图3所示为这种非易失性半导体存储器件所用的各层存储单元的结构剖面图；
图4所示为存储单元各端子对应于这种非易失性半导体存储器件的写入和删除操作中的各操作状态的电势状态的示意图；
图5所示为用于示意擦除存储单元中的数据时的电势状态的接线图；
图6所示为用于示意向存储单元中写入数据时的电势状态的接线图；
图7所示为用于示意在读取存储单元的数据时的电势状态的接线图；
图8A和8B所示为根据本发明第一实施例的擦除操作的剖面图；
图9所示为用于例示第一实施例中的擦除操作的效果的控制栅电压-漏极电流的关系示意图；
图10A和10B所示为根据本发明第一实施例的写入操作的剖面图；
图11所示为存储单元各端子对应于根据本发明第二实施例的非易失性半导体存储器件的写入和删除操作中的各操作状态的电势状态的示意图；
图12所示为用于示意存储单元擦除操作中的电势状态的接线图；
图13所示为用于示意存储单元写入操作中的电势状态的接线图；
图14所示为根据本发明的第三实施例的非易失性半导体存储器件的电路配置方框图；
图15所示为构成了这种非易失性半导体存储器件的栅极电源电路的高压控制电路和正常电压电路的连线示意图；
图16所示为用于这种非易失性半导体存储器件的各层存储单元的结构剖面图；
图17所示为存储单元各端子对应于这种非易失性半导体存储器件的写入和删除操作中的各操作状态的电势状态的示意图；
图18所示为用于示意构成了这种非易失性半导体存储器件的各存储单元在擦除操作中的电势状态的接线图；
图19所示为用于示意写入操作中的电势状态的接线图；
图20所示为用于示意读取操作中的电势状态的接线图；
图21A和21B所示为用于根据本发明的非易失性半导体存储器件的生产方法的一个示例的示意图；
图22A和22B所示为用于在单器件型存储单元中写入及擦除数据的常规方法的剖面图；
图23A和23B所示为用于在单器件型存储单元中写入及擦除数据的另一种常规方法的剖面图；
图24A和24B所示为用于在单器件型存储单元中写入及擦除数据的再一种常规方法的剖面图；
图25所示为用于在双器件型存储单元中写入和擦除数据的常规方法的剖面图；
图26所示为用作单器件型存储单元中的栅极电源电路的高压控制电路和正常电压电路的连线示意图；
图27所示为用作双器件型存储单元中的栅极电源电路的高压控制电路和正常电压电路的连线示意图；
图28所示为用于说明常规技术中所存在的各种问题的控制栅电压-漏极电流的关系示意图。
接下来将参照附图利用多种实施例进一步对实施本发明的最佳模式进行说明。第一实施例
图1所示为根据本发明第一实施例的非易失性半导体存储器件的电路配置方框图。图2所示为构成了这种非易失性半导体存储器件的栅极电源电路的高压控制电路和正常电压电路的连线示意图。图3所示为这种非易失性半导体存储器件所用的各层存储单元的结构剖面图。图4所示为存储单元各端子对应于这种非易失性半导体存储器件的写入和删除操作中的各操作状态的电势状态的示意图。图5所示为用于示意擦除存储单元中的数据时的电势状态的接线图。图6所示为用于示意向存储单元中写入数据时的电势状态的接线图。图7所示为用于示意在读取存储单元的数据时的电势状态的接线图。
根据此实施例的非易失性半导体存储器件涉及能够以电方法擦除所存储的数据集合的闪烁存储器，如图1所示其大致由如下元件构成：存储单元阵列17，行地址缓冲器18，行译码器19，行驱动器20，列地址缓冲器21，列译码器22，列选择器23，读出放大器电路24，写入电路25和控制电路26。
首先对存储单元阵列17进行说明。根据此实施例，如图1所示，存储单元阵列17，由多于1对的字线(WLa1和WLb1)，…，(WLan和WLbn)和两条或多条位线(BL1，BL2，…BLk)，和置于每对字线和位线交点上的两个或多个(n×k)非易失性存储单元MC11，MC12，…MCnk构成。如图3所示，每个存储单元MC11到MCnk分别由具有控制栅27和浮置栅28的多层栅极型存储晶体管MT以及具有与存储晶体管MT的源区29相串联的开关栅30的开关晶体管ST所构成的MOS型双器件元件构成。另外，尽管图中所示开关栅30下方的栅氧化物膜的厚度很大，但其可以与浮置栅28下方的隧道氧化物膜的厚度一样(其它附图同理)。
在数据擦除状态，存储晶体管MT是一种其中即使控制栅上没有加电也会产生漏极电流的耗尽型n-沟道MOS晶体管，而开关晶体管ST则是一种其中只有当控制栅上加载了高于阈值电压的电压时才会产生漏极电流的增强型n-沟道MOS晶体管。
如图1和放大示意图5到7所示，每对字线分别由第一字线WLa1到WLan和第二字线WLb1到WLbn组成。每条第一字线WLai与沿第一字线WLai排列的k个存储单元MCi1到MCik的控制栅27相连。每条第二字线WLbj与沿第二字线WLbj排列的k个存储单元MCj1到MCjk的开关栅30相连。每条位线BLm与沿位线BLm排列的n个存储单元MC1m到MCnm的漏极31相连(见图3)。另外为便于说明，本实施例中一个地址输入只选择1位(一个存储单元)。
接下来，行地址缓冲器18进行操作以将所输入地址信号中的行地址信号RAD缓存并将其输入到行译码器19中。行译码器19如图2所示由正常电压电路33构成，其进行操作以对所输入的行地址信号RAD进行译码并从对应于“n”条第二字线WLb1到WLbn和第一字线WLa1到WLan的“n”条行选择线选出两条以构成一对，并在随后输出一个电源电压脉冲(本实施例中为5V)。
在读取操作时，如图7所示，当行译码器19选中了任一条第二字线WLbi时，与字线WLbi相连并成一直线的存储单元MCi1到MCik的开关栅30将被驱动，从而使得相应的开关晶体管ST被导通。此时，与未选中的第二字线相连的各存储单元的开关栅30上则被加载有0V电压以使相应的开关晶体管ST被截止。
如图2所示，行驱动器20由用于向存储晶体管加电的“n”个高压控制电路32(每个高压控制电路分别与每条第一字线WLa1到WLan相连)以及用于向开关晶体管加电的“n”个正常电压电路33(每个正常电压电路与每条第二字线WLb1到WLbn相连)。当行译码器19选中了任一条行选择线时，高压控制电路32将输出多个高压脉冲(本实施例中为16V)以选出相应的的字线WLa1并激励相应的控制栅27，并如下文所述，通过利用FN隧道电流将电子注入到浮置栅28中或不注入电子来写入“0”或“1”。
此时，对于未选中状态，高压控制电路32向未选中的第一字线输出高压脉冲(其电压低于用于选中状态的16V但高于5V正常电压，本实施例中为8V，且其具有与用于选择的高压脉冲时序相同的时序)，用以激励处于未选中状态的控制栅27，从而使未选中的存储单元将不会发生写入操作。另外如图4和6所示，在写入操作模式，所有存储单元MC11到MCnk的开关栅30上均加载有0V电压，从而使所有开关晶体管均处于截止状态。
另外，在读取操作期间，高压控制电路32将被截止，而所有存储单元MC1m到MCnm的控制栅27上均加载有0V电压。在擦除操作模式中，如图所示4和5，高压控制电路32将向所有的存储单元MC11到MCak的控制栅27加载负高电压(本实施例中为-16V)。在擦除数据时将驱动用于向开关晶体管加电的正常电压电路33，以在所有存储单元MC11到MCnk的开关栅30上加载5V的电源电压VDD。
列地址缓冲器21用于将所输入地址信号中的列地址信号CAD缓存，并将其输入到列译码器22中。列译码器22用于对所输入的列地址信号CAD进行译码，以及在此之后从k条列线CL1到CLk中选出一条列线。列选择器23包含有用作对应于列线CL1到CLk和位线BL1到BLk的传输门的k片晶体管Tc1，Tc2，…Tck。当选中了一条列线CLbj时，每个晶体管Tc1，Tc2，…Tck的栅极将导通以将相应的选择位线BLbj连到数据线DL上。读出放大器电路24用于对数据线DL与外部输出数据线之间的读出数据进行读出放大。即，在读取操作中，当选中了对应于列地址信号CAD的列线CLbj时，用作与该列线相连的传输门的晶体管Tcj将导通从而选中位线BLbj，而当行译码器19选中了第二字线WLbj时，被选中的存储单元MCjm通过数据线DL与读出放大器电路24相连。随后，由读出放大电路检测并放大写入到所选存储单元MCjm中的数据并通过输出数据线进行输出。
写入电路25用于对位线BL1到BLk与外部输入数据线之间的写入数据进行放大。具体地说，在写入操作中，当选中了一条对应于行地址信号RAD的字线(第一字线)WLai时，与该字线相连的k个被选中存储单元MCi1到MCik的每一个分别通过位线BL1到BLk连到写入电路上。随后，通过位线BL1到BLk将通过输入数据线所提供的所有k个被选中存储单元的写入数据同时写入到一条字线上的被选中存储单元MCi1到MCik中。如图6所示，如果被选中存储单元中所要写入的是“0”，则对应存储单元的漏极端子将通过相应位线输入0V电压，如果被选中的存储单元中所要写入的是“1”，则对应存储单元的漏极端子将通过相应位线输入6V电压。
另外，控制电路26用于向每个装置馈送合适的时序信号及诸如此类的信号。在此实施例中，存储单元MCi1到MCik的半导体衬底和源电极被接地。
接下来将参照图5和7对根据本实施例的装置的操作进行说明。
图5到图7中，为了简洁，只例示了由排列成两行两列的4个存储单元MC11，MC12，MC21和MC22所构成的存储单元阵列17。
(a)擦除操作
为了利用一次操作来擦除4个存储单元MC11，MC12，MC21和MC22中的数据，如图5所示，无论是否选中了这4个存储单元中的一个，正常电压电路33均被驱动以向开关栅30加载电源电压VDD，与此同时漏极电压Vd，源极电压Vs和衬底电压VSUB均保持为0V，而高压控制电路32则被驱动以向控制栅27加载-16V的负电压。由此将在所有4个存储单元MC11，MC12，MC21和MC22的衬底与控制栅27之间产生16V的电势差。因此，如果使得在每个存储单元MC11到MC12的浮置栅28上均累积有电子，则将利用FN隧道电流将所累积的电子从浮置栅28的整个下表面上穿过栅氧化物薄膜吸出到紧贴着该薄膜下方的半导体区上(见图8A)。该电子吸出操作将一直进行直到电子量变化越过电中和状态，从而使浮置栅28充正电，由此存储晶体管将变为耗尽型，并通过使其状态变为“1”从而完成了擦除操作(见图8B)。
在擦除操作中，浮置栅28的下表面位于与半导体区相对的位置上，而两者之间则插入有栅氧化物膜。
另外，开关晶体管ST将被导通，从而使存储晶体管MT的源区9的电势为0V。由于其漏极端子上加载的也是0V电势，所以半导体区(半导体衬底的表层)，(漏区31，源区29和栅氧化物膜的)重叠区域与浮置栅28之间将不会产生电场干扰。因此，可以获得近似的均匀平行电场。其结果是，利用FN隧道电流从浮置栅28的整个底面上均匀地吸出电子。
根据本实施例，可以避免在进行擦除操作时总是从浮置栅上的部分局部中吸出电子。由于电子是从整个底面上均匀吸出的，所以可以防止栅氧化物膜被局部损坏，由此使得器件的寿命能够延长。利用FN隧道电流在浮置栅的整个底面上吸出电子还能够使能耗减小以及进行速度更快的擦除操作。
另外，由于其擦除操作时耗尽型的，因此将不会有过度擦除或过度写入的问题存在。因此，如图9所示，擦除存储单元所需的阈值电压将在较低的电压范围内而不再会出现电路工作极限。因而不再需要通过控制来使擦除存储单元所需的阈值电压变窄，由此使得器件的操作变得更加容易。
(b)写入操作
接下来，将对写入操作进行说明。所有4个存储单元MC11，MC12，MC21和MC22的控制栅28被充正电并以耗尽模式进行擦除。在此状态中，如果将例如“0”和“1”分别写入到存储单元MC21和MC22中，如图6所示，则无论4个存储单元MC11，MC12，MC21和MC22中的任一个是否被选中或未被选中，在开关栅电压Vsg保持0V的情况下，开关晶体管ST被截止而源极电压Vs和衬底电压VSUB保持为0V。附图中两条第一字线WLa1和WLa2中下面的一条，第一字线WLa2被选中。因此与该第一字线WLa2相连的控制栅27上将加载有16V的高压脉冲。在此时，与第一字线WLa1，即附图中两条未选中的第一字线WLa1和WLa2中上面的一条相连的控制栅上将加载有8V的电压。同时以相同的时序，从附图中两条位线BL1和BL2中左面的一条位线BL2向相应存储单元MC11和MC21的漏区上加载0V电压。而从附图中两条位线BL1和BL2中右面的一条位线BL2向相应存储单元MC12和MC22的漏区上加载6V电压。即，当向被选中的存储单元中写入“0”时，将通过相对应的位线BL1向漏极端子加载0V电压。而当向被选中的存储单元中写入“1”时，则将通过相对应的位线BL2向漏极端子加载6V电压。通过执行上述写入操作所得到的4个存储单元MC11，MC12，MC21和MC22每一个的写入状态如下：
(1)存储单元MC11(未写入)
当在执行写入操作时控制电压Vcg为8V而漏极电压Vd为0V时，则位于浮置栅28下方的半导体区中仍将存在耗尽型的沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有相同的0V电势。这意味着衬底的漏区31、存储晶体管MT的源区29与控制栅27之间的电势差统一为8V。然而，在存储单元所具有的薄膜结构中，8V电势差不足以有效地进行电子注入，即存储单元MC11没有发生写入操作。
(2)存储单元MC12(未写入)
当在执行写入操作时控制电压Vcg为8V而漏极电压Vd为6V时，则位于浮置栅28下方的半导体区中仍将存在耗尽型的沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有相同的6V电势。这意味着衬底的漏区31存储晶体管MT的源区29与控制栅27之间的电势差统一为2V。然而在2V电势作用下，不足以有效地进行电子注入，即存储单元MC11没有发生写入操作。
(3)MC21(写入“0”)
当在执行写入操作时控制电压Vcg为16V而漏极电压Vd为0V时，在位于浮置栅28下方的半导体区中将会形成沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有相同的0V电势。这意味着衬底的漏区31和存储晶体管MT的源区29与控制栅27之间的电势差统一为16V。然而，在16V电势作用下，如图10A所示，将利用FN隧道电流穿过浮置栅28与沟道之间的栅氧化物膜超量地注入电子。因此电子变化量将越过电中和状态，从而使浮置栅28充正电。其结果是，存储晶体管MT将变为具有高阈值电压Vt的增强型晶体管，从而允许写入“0”。
(4)存储单元MC22(写入“1”)
当在执行写入操作时控制电压Vcg为16V而漏极电压Vd为6V时，则在位于浮置栅28下方的半导体区中将会形成沟道，因此沟道层和存储晶体管MT的漏区31和源区29将具有相同的6V电势。这意味着衬底的漏区31、存储晶体管MT的源区29和控制栅27之间的电势差将统一为10V。然而，在根据本实施例的存储单元薄膜结构中，如图10B所示，将不会有效地进行电子注入，因此其仍将保持耗尽型状态，由此允许写入“1”。
在“0”写入操作中，浮置栅的底面位于与具有0V电势的沟道层相对的位置上，且两者之间插入有栅氧化物薄膜。存储晶体管MT将被导通，从而使存储晶体管MT的源区29和漏区31具有相同的0V电势。因此，沟道层与(漏区/源区和栅氧化物膜的)重叠区域之间的电场中几乎没有干扰，从而获得近似的均匀平行电场。其结果是在浮置栅28的整个底面上利用FN隧道电流进行电子注入。
根据本实施例，可以避免在进行擦除操作时从浮置栅上的局部中部分吸出电子。由于电子是从整个底面上被均匀吸出的，所以可以防止栅氧化物膜被局部损坏，由此使得器件的寿命能够延长并改善了其被重写的能力(数量和次数)。另外，利用FN隧道电流在浮置栅的整个底面上吸出电子，还能够使能耗减小以及进行更快速度的擦除操作。
(c)读取操作
如图7所示，在读取操作模式中，无论4个存储单元MC11，MC12，MC21和MC22的任何一个是否被选中或未被选中，控制栅电压Vcg将为0V而源极电压Vs和衬底电压VSUB也为0V。当存储晶体管MT处于擦除状态时，其是耗尽模式，因而即使控制栅电压Vcg为0V，其仍将保持导通状态。为了从存储单元MC21中读出数据，将选中第二字线WLb1(附图中下面的一条)并在与第二字线WLb1相连的开关栅30上加载电源电压VDD，而同时选中位线BL1(附图中左面的一条)并在漏极端子上加载1V的电压。当电流流过被选中的存储单元MC21时，由于在浮置栅28上没有累积电子，所以其状态将被判断为“1”。而如果没有流过电流，则由于在浮置栅28上累积有电子，则阈值电压Vt将很高，其状态被判断为“0”。
因此，根据此实施例，其不是利用存储晶体管MT的控制栅27，而是利用开关晶体管ST的开关栅30来在读取操作中进行低压控制的，因此其将能够进行高速读取操作。
此外，第一字线WLa1到WLan上只连接有高压控制电路32，而没有连接正常电压电路。而第二字线WLb1到WLbn上则只连接有正常电压电路33，而没有连接高压控制电路。因此不再需要提供数目与字线数目相同的电压张弛电路，由此可以使构建半导体存储器所需的器件的数目和面积大为减小。
另外，无论是何读取状态，被选中还是未被选中，由于控制栅电压被设置为0V，所以浮置栅28均将不会受到电压应力的影响，由此改善了数据保存特性。
如上所述，当写入“0”时，常规的浮置栅变为例如-1V电势，而当写入“1”时其则变为+1V电势。因此，如果在被选中存储单元的控制栅上加载了例如5V的电压以进行读取，则浮置栅的电势将从-1V变为0V和从+1V变为+2V。这意味着浮置栅的电势将在-1V到+2V的较宽范围内进行变化(见表1)。
根据此实施例，由于控制栅的电压被固定为0V，如表2所示，浮置栅的电势将在-1V到+1V的较窄范围内变化，另外该电压仍保持在固定电平上。因此，浮置栅将很少会受到静态和动态电压应力的影响。
                        表2
  未被选中的存储单元   被选中的存储单元
  控制栅   写入“0”   写入“1”   写入“0”   写入“1”
  0   0   0   0
  浮置栅   -1   +1   0   0
另外，如图9所示，由于擦除存储单元所需的阈值电压将在较低的电压范围内而不再会限制电路的工作，因而可以其提高读数对比(reading contrast)。第二实施例
接下来将对本发明的第二实施例进行说明。图11所示为存储单元各端子对应于根据本发明第二实施例的非易失性半导体存储器件的写入和删除操作中的各操作状态的电势状态的示意图。图12所示为用于示意存储单元擦除操作中的电势状态的接线图。图13所示为用于示意存储单元写入操作中的电势状态的接线图。
第二实施例与第一实施例结构的最大不同之处在于如图12所示另外提供了用于向各存储单元的源极端子加电的源极电源电路34，从而使各端子的电压电平在擦除和写入操作中将发生变化。除了上述这些不同点之外，本实施例的结构与图1所示的结构大致相同。由于读取操作中的电势状态也与第一实施例大致相同(见图7)，所以将不再对其进行说明。接下来将只对此实施例的擦除操作和写入操作进行说明。
(a)擦除操作
为了利用一次操作来擦除存储单元MC11，MC12，MC21和MC22中的数据，如图11和12所示，无论是否选中了上述4个存储单元中的一个，在所有存储单元的漏极端子和源极端子被设成浮置状态X，而将衬底电压VSUB以及所有开关晶体管ST的开关栅的电压保持为8V的情况下，向所有存储晶体管MT的控制栅27加载-8V的电压。由此将在所有4个存储单元MC11，MC12，MC21和MC22的衬底与控制栅27之间产生16V的电势差。如果在存储单元MC11到MC12每一个的浮置栅28上均累积了电子，则将利用FN隧道电流使所累积的电子从浮置栅28的整个下表面上穿过栅氧化物薄膜被吸出到紧贴着该薄膜下方的半导体区上(见图SA)。将一直进行电子吸出操作直到直到浮置栅28被充正电，从而使存储晶体管变为耗尽型并由此完成擦除操作(见图8B)。
与此同时，由于所有存储单元的漏极端子和源极端子均被设置为浮置状态X，则在浮置栅28和存储晶体管MT的漏区31和源区29之间将不会产生电流。因此，根据此实施例所述的结构在擦除操作中也可以得到与第一实施例中所述的大致相同的效果。
(b)写入操作
所有4个存储单元MC11，MC12，MC21和MC22的控制栅28被充正电并处于耗尽型擦除状态。在此状态中，如果如图11和13所示将“0”写入到存储单元MC21而将“1”写入到存储单元MC22中，则无论4个存储单元MC11，MC12，MC21和MC22的任何一个是否被选中或未被选中，在将开关栅电压Vsg设置成-8V从而使开关晶体管ST截止而同时源极电压Vs和衬底电压VSUB保持为-8V的情况下，将选中第一字线WLa2(附图中两条第一字线WLa1和WLa2中下面的一条)，从而将在与该条字线相连的控制栅上加载8V的高电压脉冲，而在与未选中的第一字线(附图中上面的一条字线)相连的控制栅则加载0V电压。与此同时，将以与上述加电过程相同的时序，从位线BL1(附图中两条位线BL1和BL2中左面的一条)向对应的存储单元MC11和MC21的漏区上加载-8V电压，而从位线BL2(附图中的两条位线BL1和BL2中右面的一条)向对应的存储单元MC12和MC22的漏端加载-2V电压。即，为了向被选中的存储单元写入“0”，将通过对应存储单元MC12和MC22的位线BL1向漏端加载-8V电压。而为了写入“1”，则将通过位线BL2向漏端加载-2V电压。
4个存储单元MC11，MC12，MC21和MC22每一个的写入状态如下：
(1)存储单元MC11(未写入)
在执行写入操作时，当控制电压Vcg为0V而漏极电压Vd为-8V时，则在位于浮置栅28下方的半导体区中将形成耗尽型的沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有相同的-8V电势。这意味着衬底的漏区31、存储晶体管MT的源区29和控制栅27之间的电势差统一为8V。然而根据存储单元的薄膜结构，8V的电势差不足以进行有效的电子注入，即存储单元MC11没有发生写入操作。
(2)存储单元MC12(未写入)
在执行写入操作时，当控制电压Vcg为0V而漏极电压Vd为-2V时，则在位于浮置栅28下方的半导体区中将形成耗尽型的沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有-2V相同电势。这意味着衬底的漏区31、存储晶体管MT的源区29与控制栅27之间的电势差统一为2V。然而，在2V电势的作用下，不足以进行有效的电子注入，即存储单元MC12没有发生写入操作。
(3)存储单元MC21(写入“0”)
在执行写入操作时，当控制电压Vcg为8V而漏极电压Vd为-8V时，则在位于浮置栅28下方的半导体区中将形成沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有相同的-8V电势。这意味着衬底的漏区31、存储晶体管MT的源区29与控制栅27之间的电势差统一为16V。因而如图10A所示，在16V电势的作用下，将利用FN隧道电流使电子穿过浮置栅28与该沟道之间的栅氧化物膜而被注入，由此使浮置栅28被充正电，其结果是，存储晶体管MT变为增强型晶体管，从而允许写入“0”。
(4)存储单元MC22(写入“1”)
当在执行写入操作的同时控制电压Vcg为8V而漏极电压Vd为-2V时，则在位于浮置栅28下方的半导体区中将形成沟道，因此该沟道层和存储晶体管MT的漏区31和源区29将具有相同的-2V电势。这意味着衬底的漏区31、存储晶体管MT的源区29与控制栅27之间的电势差统一为10V。然而，根据如图10B所示的本实施例的存储单元薄膜结构，将不会有效地进行电子注入，因此其仍将保持耗尽型状态，由此允许写入“1”。
本实施例执行写入操作时的各电势差与第一实施例相同，因此，根据本实施例结构在写入操作中也可以得到与第一实施例大致相同的效果。第三实施例
图14所示为根据本发明的第三实施例的非易失性半导体存储器件的电路配置方框图。图15所示为构成了这种非易失性半导体存储器件的栅极电源电路的高压控制电路和正常电压电路的连线示意图。图16所示为用于这种非易失性半导体存储器件的各层存储单元的结构剖面图。图17所示为存储单元各端子对应于这种非易失性半导体存储器件的写入和删除操作中的各操作状态的电势状态的示意图。图18所示为用于示意构成了这种非易失性半导体存储器件的各存储单元在擦除操作中的电势状态的接线图。图19所示为用于示意写入操作中的电势状态的接线图。图20所示为用于示意读取操作中的电势状态的接线图。
根据本实施例的非易失性半导体存储器件的结构与第一实施例的最大不同之处在于，第一实施例中所用的是双器件型存储单元(见图3)，而此实施例中所用的是三器件型存储单元(见图16)。
如图16所示，该三器件型存储单元由3个分别构成为具有控制栅27和浮置栅28的多层栅极型存储晶体管MT、具有与该存储晶体管的一侧源极29相串联的开关栅30的开关晶体管ST、以及具有与该存储晶体管的漏极31相串联的选择栅35的选择晶体管DT的MIS类型器件构成。存储晶体管MT为耗尽型n-沟道MOS晶体管。而开关晶体管ST是一种增强型n-沟道MOS晶体管。另外在第三实施例的各附图中，与第一实施例的结构相对应的部分将标注相同的图注并省略对其的说明。
根据本实施例的非易失性半导体存储器件与能够以电方法逐字节地写入和/或擦除所存储的数据，如图14所示，其大致由存储单元阵列17a，行地址缓冲器18，行译码器19，行驱动器20，列地址缓冲器21，列译码器22，列选择器23，读出放大器电路24，写入电路25和控制电路(未示出)构成。
如图14所示，存储单元阵列17a由两组或更多组字线(WLa1，WLb1，WLc1)，…，(WLan，WLbn，WLcn)，两条或多条位线BL1，BL2，…BLk，以及置于每组字线和位线交点上的两个或多个(n×k)非易失性存储单元MC11，MC12，…MCn(k-1)，MCnk组成。存储单元阵列17a沿每组字线被逐字节地划分为h块，每块分别具有1×8个存储单元MDj1到MDj8。
如图14所示，每组字线分别包含第一组主字线WLa1到WLan，第二组主字线MLb1到MLbn，以及第三组主字线MLc1到MLcn。每条第一主字线MLai具有第一子字线WSai，每块(1字节)一条。第一子字线WSai与存储单元MDj1到MDj8的控制栅相连以覆盖8位。每条第二主字线MLbj具有第二子字线WSbi，每块(1字节)一条。第二子字线WSbi与存储单元MDj1到MDj8的开关栅30相连以覆盖8位。每条第三主字线MLcj具有第三子字线WSci，每块(1字节)一条。第三子字线WSci与存储单元MDj1到MDi8的选择栅35相连以覆盖8位，而每条位线BLm则与沿位线BLm排列的n个存储单元MD1m到MDnm的漏极36相连。本实施例中，一个地址输入将选择8位(8个存储单元)。子字线WSai，WSbi和WSci之间插入有晶体管TB，且晶体管的数目与子字线的数目比为1∶1。n条字节选择线SL1，SL2，…SLh分别与沿字节选择线SL1，SL2，…SLh排列的n个用于进行字节选择的栅极相连。
接下来，上述行地址缓冲器18将对所输入地址信号中的行地址信号RAD进行缓存并将其馈送到行译码器19中。行译码器19由用于选中状态的正常电压电路19a(见图2)构成，其对所输入的行地址信号RAD进行译码并从彼此成对的第二字线WLbi和第三字线WLci中各选出一条，以及从对应于第一字线MLa1到MLan的n个行选择字中选出一个，并输出一个5V大小的电源电压脉冲。
行驱动器20由n个高压控制电路构成用以向存储晶体管供电，其每个均与第一主字线WLa1到WLan中的一条以及n个高压控制电路38中的一个相连以向被选中的晶体管施加高压，另外其还均与第三主字线WLc1到WLcn中的一条以及n个正常电压电路40中的一个相连以向被选中的晶体管供电，同时其还通过电压张弛电路39与第三主字线WLc1到WLcn中的一条相连。
如图17和19所示，，用于向各存储晶体管供电的高压控制电路37(见图15)用于在写入操作中输出高电压脉冲(本实施例中为16V)。当行译码器19选中了第二字线WLbi中的任一条时，则第一主字线WLai将被连到所选中的字线WLbi上。与此同时，其还向未选中的第一主字线输出0V电压。另外如图17和18所示，高压控制电路37在擦除操作中向被选中的第一主字线WLai输出一个高电压(本实施例为-16V)，而向未选中的第一主字线则输出0V电压。此外在读取操作中，高压控制电路37将被截止。
接下来，高压控制电路38在写入操作中向被选中的第三主字线WLci输出一个高电压(本实施例为10V)，而同样地对于未选中的第三主字线则输出0V电压；而在擦除和读取操作中，如图18和20所示，将驱动正常电压电路40以向被选中的第三主字线WLci输出电源电压脉冲并向未选中的第三主字线输出0V电压。
如图14所示，列选择器23根据所输入的地址信号选出h条字节选择线SL1，SL2，…SLh中的任一条并驱动相应的晶体管TB以使其栅极导通用以进行字节选择，同时其还将各条对应子字线WSai，WSbj和WSci与第一、第二和第三主字线WLa1到MLan，WLb1到MLbn以及WLc1到MLcn连在一起。
因此如图19所示，当用于向各存储晶体管供电的高压控制电路37在写入操作中向被选中的第一主字线WLai输出16V大小的高电压脉冲时，其只向由列选择器23所选中的第一主字线WLai以及子字线上与其相连的用于选择8位晶体管DT的栅极34加载10V电压，由此使开关晶体管ST导通。另一方面，通过列选择器23进行选择，未选中的第一主字线和与其相连的第一子字线上的被选中晶体管DT将被截止。另外，在读取操作中，列选择器23同时选择一块内的8位。列地址缓冲器21，列译码器22，读出放大器电路24和写入电路25的操作与第一实施例中所述相同，因此不再对其进行的说明。
接下来将参照15和18到20对本实施例中的操作进行说明。图18到20中，所示存储器阵列由排列成两列和两行的4个单元块B11，B12，B21和B22组成，单元块B11，B12，B21和B22包括8个等效于8位的存储单元。
(a)擦除操作
例如如图18所示，为了利用一次操作来擦除附图左上角所示单元B11中的数据，则需在将衬底电压VSUB设置为0V的情况下，无论单元块B11到B22中的任一块是否被选中，通过使所有存储单元MDij的漏极电压Vd和源极电压Vs保持为0V，从而选中附图左上方所示一组字线(WLa1，WLb1和WLc1)以及附图左下方所示的字节选择线SL1。
此选择操作可以通过分别向用于选择该组字线(WLa1，WLb1和WLc1)的栅极35加载电源电压VDD，向控制栅27加载-16V电压，向开关栅30加载电源电压VDD以及向所选中的字节选择线SL1加载电源电压VDD来实现。
(1)被选中的单元块B11(擦除)
由于选择栅35和开关栅30上加载有电源电压VDD，所以单元块B11内的所有8个选择晶体管DT和开关晶体管ST均被导通，因此所有8个存储晶体管MT的漏区31和源区的电压均变为0V而与衬底电压VSUB的电势相同。因此，到控制栅与半导体区之间将均匀地记载高达16V的电压，从而利用FN隧道电流将电子从被选中单元块B11内的浮置栅28中过度且及均匀地吸出到半导体区中，从而使浮置栅28被充正电，由此与被选中单元块B11内的一个字节相对应的存储单元将变为耗尽型擦除状态。
在此情况下，可以在包括重叠区(漏区31/源区29与栅氧化物膜之间)在内的半导体区(即半导体衬底的表层)与浮置栅28之间产生了近似均匀的电场，其结果是，可以利用FN隧道电流均匀从浮置栅的整个下表面上吸出电子。因此，在根据本实施例的结构中，可以获得与第一实施例的擦除操作相同的效果。
(2)未选中的单元块B12(没有擦除)
尽管选中了单元块B12中的字节选择线SL1，但由于从未选中的第一字线WLa2输出的电压为0V，所以该0V电压将被加载到单元块B12内的所有存储晶体管MT的控制栅27上。其结果是，在控制栅和半导体区之间不会出现电势差，因而不会有在FN隧道电流作用下的电子注入现象发生。
(3)未选中的单元块B21(没有擦除)
由于在单元块B21中没有选中相应的字节选择线SL2，所以单元块B21内的所有存储晶体管MT的控制栅上均没有加载-16V大小的电压。因此将不会有在FN隧道电流作用下的电子注入现象发生。
(4)未选中的单元块B22(没有擦除)
类似地，由于在单元块B22中没有选中相应的字节选择线SL2，所以单元块B22内的所有存储晶体管MT的控制栅上均没有加载-16V大小的电压。因此将不会有在FN隧道电流作用下的电子注入现象发生。
因而在根据本实施例的结构中，可以实现与第一实施例近似相同的效果。此外，其还能够以块为单位来擦除数据(即以字节为单位)。而且选择晶体管或字节选择线SL1，SL2以及诸如此类的引入可以防止出现其中被选中单元块的擦除操作受到未选中单元块的影响的所谓漏极干扰的不良影响。
(b)写入操作
例如，如图19所示，为了向附图左上角的单元块B11中写入数据，在将衬底电压VSUB设置为0V的情况下，无论单元块B11到B22中的任一块是否被选中，通过使所有存储单元MDij的源极电压Vs和开关栅30的电压均保持为0V来选中附图上方所示一组字线(WLa1，WLb1和WLc1)和附图左方所示的字节选择线SL1。
(1)被选中的单元块B11(写入)
在选中了如图上方所示的一组字线(WLa1，WLb1和WLc1)之后，单元块B11中用于选择所有存储单元MDii的栅氧化物膜36上将被加载10V电源电压，控制栅27上则被加载16V的电压，而开关栅30上则被加载电源电压VDD。在选中了字节选择线SL1之后，同样也将输出预定的高电压。另外，单元块B11内的8条位线BLm中其上将被写入“0”的位线上则被加载0V电压，而其上将被写入“1”的位线上则被加载6V的电压。由此将使单元块B11内的所有开关晶体管ST均被导通。由于在存储晶体管MT中仍形成有沟道，所以如果从位线BL1输出的电压为0V，则沟道区和相应存储晶体管MT的源区29/漏区30的电压将变为0V，从而与衬底电压VSUB的电势相同。另一方面，如果从位线BL2和BL8输出的电压为6V，则沟道区和相应存储晶体管MT的源区29/漏区30的电压将变为6V。另外，与此同时，由于每个开关栅的电压Vsg均被设置成0V，从而使各开关晶体管ST均被截止，所以将不会产生漏极电流。因此，当从位线BL1输出的电压为0V时，因为在控制栅27和包括沟道在内的半导体区之间将加载高达16V的电压，所以将利用FN隧道电流超量地注入来自半导体区的电子，其结果是，电子变化量将越过电中和状态，从而使浮置栅被充负电。这样将使存储晶体管成为具有高阈值电压的增强型晶体管，从而将“0”写入到其中。如果从位线BL2和BL8输出的电压为6V，那么在控制栅17与包括沟道在内的半导体区之间将加载高达10V的电压。然而，在根据本实施例的存储单元中，即使其上加载了高达10V的电压，也不会发生有效地电子注入，从而将“1”写入到其中。
(2)未选中的单元块B12(没有写入)
尽管选中了单元块B12中的字节选择线SL1，但由于没有选中字线组(WLa2，WLb2和WLc2)，所以单元块B11内的所有存储单元MDij的控制栅的电压Vcg将变为0V。由于在控制栅27与半导体区之间没有电势差，所以既不会发生电子注入现象也不会发生电子吸出现象。
(3)未选中的单元块B21(没有写入)
在单元块B21中，尽管选中了该组字线(WLa1，WLb1和WLc1)，但由于选中的是字节选择线SL2，所以单元块B11内的所有存储单元MDij的控制栅的电压Vcg均将变为0V。由于在控制栅27与半导体区之间没有电势差，所以既不会发生电子注入现象也不会发生电子吸出现象。
(4)未选中的单元块B22(没有写入)
在单元块B22中，因为既没有选中字节选择线SL1也没有选中字线组(WLa2，WLb2和WLc2)，所以单元块B22内所有存储单元MDij的控制栅的电压Vcg均将变为0V。由于在控制栅27与半导体区之间没有电势差，所以既不会发生电子注入现象也不会发生电子吸出现象。
这意味着，在根据本实施例的结构中，也可以获得与第一实施例近似相同的效果。此外，其还能够以块为单位来擦除数据(即以字节为单位)。另外，选择晶体管或字节选择线SL1，SL2以及诸如此类的引入可以防止其中被选中单元块的擦除操作受到未选中单元块影响(所谓漏极干扰)的不良影响。
(c)读取操作
如图20所示，为了从附图左上角的单元块B11中读出等价于8位的数据，则在将衬底电压VSUB设置为0V的情况下，无论单元块B11到B22中的任一块是否被选中，通过使所有存储单元MDij的源极电压Vs均为0V，来选中附图上方所示的一组字线(WLa1，WLb1和WLc1)和附图左方所示的字节选择线SL1。该读取操作可以通过向与所要选中的单元块B11的8位相对应的位线BL1到BL8加载1V电压，向除此之外的其它位线加载0V电压，以及通过对所选单元块B11内的选择栅电压Vdg和开关栅电压Vsg进行控制来实现。
(1)被选中的单元块B11(读取“0”或“1”)
当字节选择线SL1被选中时，单元块B11内的选择栅和开关栅上将加载电源电压VDD。此时，在处于写入“1”状态的存储单元中，由于存储晶体管MT为耗尽型，所以所有晶体管DT、MT和ST将均被导通。其结果是，各存储单元整体变为ON状态。因此，将产生漏极电流并读出“1”状态。与此相反，在处于写入“0”状态的存储单元中，由于存储晶体管的阈值电压较高，所以存储晶体管MT将保持截止状态。其结果是，各存储单元整体变为OFF状态。因此，将不会产生漏极电流，从而读出“0”状态。因而，与单元块B11内的8位等价的所有数据均可以由一次操作读出。
(2)未选中的单元块B12(没有读取)
在单元块B12中，尽管选中了字节选择线SL1，但由于附图下方所示的字线组(WLa2，WLb2和WLc2)未被选中，所以单元块B11内的所有选择栅和开关栅的电压均将变为0V。其结果是，各存储单元整体变为OFF状态，从而不会有读取操作发生。
(3)未选中的单元块B21(没有读取)
在单元块B21中，尽管选中了附图上方所示的字线组(WLa1，WLb1和WLc1)，但由于字节选择线SL1未被选中，所以单元块B21内的所有选择栅和开关栅的电压均将变为0V。其结果是，各存储单元整体将变为OFF状态，从而不会有读取操作发生。
(4)未选中的单元块B22(没有读取)
在单元块B22中，因为既没有选中字节选择线SL1也没有选中字线组(WLa2，WLb2和WLc2)，所以各存储单元整体将变为OFF状态，从而不会有读取操作发生。
因此，在根据本实施例的结构中，也可以获得与第一实施例近似相同的效果。此外，其还能够以块为单位来擦除数据(即以字节为单位)。另外，引入选择晶体管或字节选择线SL1，SL2以及诸如此类可以防止其中被选中单元块的擦除操作受到未选中单元块影响(所谓漏极干扰)的不良影响。
很明显本发明并不局限于上述实施例，可以在不背离本发明的精神和范围的情况下对其进行修改和修正。例如，存储单元的每个端子(或电极)上的电势差便是在必要时可进行修改的一个例子。另外其不仅可以使用n-沟道MOS，也可以使用p-沟道MOS。
另外，在上述各实施例中，采用的均是多层栅极型存储晶体管，然而，其也可以使用MIOS型的存储晶体管，其栅氧化物膜由位于下层的第一绝缘膜(例如，SiO2)和上层的第二绝缘膜(例如，Si3O4)构成，其中载流子被累积在存在于第二绝缘膜中各薄膜交接处附近区域内的电子陷井表面上。
另外，在上述第三实施例中，是利用两种数值“0”和“1”来存储数据的，在读取操作时，由于可以将控制栅的电压设置为0V，所以其可以大大提高数据保存特性。其结果是，由于存储状态变得更加稳定，可以三数值或更多数值来存储数据。另外在上述实施例中，当存储晶体管MT为耗尽型时，存储状态被定义为“1”，而当其为增强型时，该状态被定义为“0”。然而，也能够以相反的方式来进行定义。
此外，在上述实施例中，该系统被设计成：读取，写入和擦除操作均是以字节为单位来进行的，并因此需要另外提供字节选择线，然而，如果将其设计成一组字线只与8个存储单元相连，则将不再需要具有字节连接线和字节选择栅的晶体管。
另外，当根据如上所述的实施例来制造双器件或三器件类型的EEPROM时，如图21A和21B所示，如果构成了开关晶体管ST的开关栅30和构成了选择晶体管DT的选择栅35可以为对偶类型且在合适的位置上将上方栅和下方栅短接在一起，则如同存储晶体管的浮置栅28和控制栅27，可以利用近似相同的工序来制造这三种不同类型的晶体管，由此可以减少工时和生产时间。
另外，如果每个存储晶体管被形成在阱中，则在写入和擦除数据的操作中，通过向存储晶体管的控制栅和被选中的存储单元中的阱之间加载高电压，便可以利用FN隧道电流将载流子从紧贴着浮置栅下方的半导体区中注入到浮置栅中，或利用FN隧道电流将载流子从浮置栅的底面上吸出到紧贴着该底面下方的半导体区中。此方法同样可以应用于三器件型晶体管。
如上所述，根据本发明的双器件型非易失性半导体存储器件，在读取数据时不是由存储晶体管的控制栅而是通过对开关晶体管的电压进行控制来确定各存储单元的选中状态和未选中状态的，由此使其可以以更快的速度来读取数据。
因此，与控制栅相连的第一字线只与高压控制电路相连，而不与正常电压电路相连；而与开关栅相连的第二字线则只与正常电压电路相连而不与高压控制电路相连，由此不再需要数目与字线数目一样多的电压张弛电路，从而能够使器件数目和器件面积显著减小。
另外在读取数据时，无论被选中还是未被选中，控制栅的电压均被设置为0V，从而能够防止在浮置栅上产生过大的电压应力，由此改善了其数据保存特性。另外，由于擦除存储单元所需的阈值电压将在较低的电压范围内而不再会出现电路工作极限，因而可以提高其读数对比。
此外，在擦除操作时其并不是只从浮置栅的部分局部上吸出电子，而是在整个底面上均匀吸出电子的，因此其可以延长器件的寿命。利用FN隧道电流从浮置栅的整个底面上吸出电子将可以使能耗降低并使擦除操作的速度得到提高。
另外，由于擦除操作为耗尽型，因此将不会出现过度擦除或过度写入现象。因此，擦除存储单元所需的阈值电压将在较低的电压范围内，从而不再会限制电路工作。因而其将不再需要通过控制来使擦除存储单元所需的阈值电压Vt变窄，由此使得器件的操作变得更加容易。
此外，可以避免在写操作时从浮置栅局部中部分地吸出电子，并且由于在整个底面上均匀地吸收电子，从而可防止氧化膜局部损伤，从而延长了器件寿命。由FN隧道电流在浮置栅的整个表面上注入电子使得电子能更有效地注入，降低了功耗，并且可获得高速的写操作能力。
根据本发明的三器件型非易失性半导体存储器，在读取数据时，存储单元的选中与否不是通过存储晶体管的控制栅，而是通过对开关晶体管的电压控制实现的，这样可使读取速度更高。
因此，在写操作及擦除操作中，可以达到与两器件型非易失性半导体存储器相同的效果。
另外，根据本发明，在读取、写入和擦除操作中，可以进行按块(按字节)的擦除。
而且，引入了选择晶体管或字节线等等，就可以防止所谓漏极干扰的不良影响，即防止所选中块的读取、写入和擦除受到未选中块的不良影响。
最后，本申请要求1998年9月30提交的第294676/1998号日本专利申请的优先权，本申请结合了上述申请的内容。

Claims (33)

1.一种以电方法重写数据的非易失性半导体存储器件，其特征在于包括：
两对以上的字线；
两条以上的位线；以及
置于所述字线对和所述位线交点上的多于一个的非易失性存储单元；
所述每个非易失性存储单元由至少两个MIS型器件构成，所述两个MIS型器件包括具有控制栅和用于累积载流子的浮置栅的多层栅极型存储晶体管和具有开关栅的开关晶体管；
所述每对字线由第一和第二两条字线构成；
所述每条第一字线与沿所述第一字线或沿从所述第一字线上分支出的第一分支字线排列的一组存储单元的所述控制栅相连，所述每条第二字线与沿所述第二字线或沿从所述第二字线上分支出的第二分支字线排列的一组存储单元的开关栅相连；
所述每条位线与沿所述位线排列的一组所述存储单元的漏极相连；
所述开关晶体管的所述开关栅用于在读取数据时对选择位线上的所选存储单元的选中状态和或未选中状态进行控制；
所述选择位线用于从被选中的存储单元中读出数据。
2.如权利要求1所述的非易失性半导体存储器件，其特征在于在读取数据时，无论是否有任何一个存储单元被选中，均通过所述第一字线使所有存储晶体管的控制栅保持相同电势，利用所述开关晶体管的所述开关栅对正常电压进行控制，从而读出数据。
3.如权利要求1所述的非易失性半导体存储器件，其特征在于在读取数据时，无论是否有任何一个存储单元被选中，均通过所述第一字线使所有存储晶体管的控制栅电压保持0V左右的电势，利用所述开关晶体管的所述开关栅对正常电压进行控制，以读出数据。
4.如权利要求1所述的非易失性半导体存储器件，其特征在于在数据写入时，通过将高压控制电路经由所述第一字线连到所述存储晶体管的所述控制栅上来进行数据写入；而读取数据时，则是通过将所述正常电压电路经由所述第二字线连到所述开关晶体管的所述开关栅上来进行数据读取。
5.如权利要求1所述的非易失性半导体存储器件，其特征在于所述开关晶体管与所述存储晶体管的源极串联在一起。
6.如权利要求5所述的非易失性半导体存储器件，其特征在于数据是通过从所述存储晶体管的所述浮置栅中吸出载流子来进行擦除，同时要求从所述存储晶体管的所述浮置栅中吸出充分多载流子，以使擦除状态变为耗尽型。
7.如权利要求1所述的非易失性半导体存储器件，其特征在于所述非易失性半导体存储器件是一种闪烁存储器。
8.如权利要求1所述的非易失性半导体存储器件，其特征在于所述存储单元是由MIOS型的存储晶体管而不是由所述多层栅极型存储晶体管构成的，其栅绝缘膜由下层上的第一绝缘膜以及上层上的第二绝缘膜构成，其中载流子被累积在所述第二绝缘膜中存在于第一绝缘膜与第二绝缘膜之间交接处附近的电子陷井表面上。
9.一种能够以电方法重写数据的非易失性半导体存储器件，其特征在于包括：
形成于半导体材底上的两对以上的字线以及两条以上的位线；和
置于所述字线对和所述位线交点上的一个以上的非易失性存储单元；
所述每个非易失性存储单元由至少两个MIS型器件构成，所述两个MIS器件包括具有控制栅和用于累积载流子的浮置栅的多层栅极型存储晶体管和具有开关栅的开关晶体管；
所述每对字线由第一和第二两条字线构成；
所述每条第一字线与沿所述第一字线或沿从所述第一字线上分支出的第一分支字线排列的一组存储单元的所述控制栅相连，所述每条第二字线与沿所述第二字线或沿从所述第二字线上分支出的第二分支字线排列的一组存储单元的所述开关栅相连；
所述每条位线与沿所述位线排列的一组所述存储单元的漏极相连；
当写入和擦除数据时，对于所述被选中的存储单元，在所述存储晶体管的所述控制栅与所述半导体衬底之间加载一个高电压，并利用隧道电流将载流子从紧贴着所述浮置栅下方的所述半导体区注入到所述浮置栅中，或利用隧道电流将载流子从所述浮置栅的底面吸出到紧贴着所述浮置栅下方的所述半导体区中。
10.如权利要求9所述的非易失性半导体存储器件，其特征在于当在选中的存储单元中写入和擦除数据时，在各存储晶体管形成于阱中的情况下，所述存储晶体管的控制栅与所述阱之间将加载高电压，从而利用隧道电流将载流子从紧贴着所述浮置栅下方的所述半导体区中注入到所述浮置栅中，或利用隧道电流将载流子从所述浮置栅的底面吸出到紧贴着所述浮置栅下方的所述半导体区中。
11.如权利要求9或10所述的非易失性半导体存储器件，其特征在于在擦除数据时，所述存储晶体管的源极和漏极被设置成与紧贴着所述浮置栅下方的半导体区的电势大致相同的电势或设置成浮置状态。
12.如权利要求9或10所述的非易失性半导体存储器件，其特征在于所述存储晶体管由n-沟道晶体管构成，而通过所述第一字线被选中的所述存储晶体管的控制栅上被加载有高于衬底电势的电压，其中对选中写入“0”或“1”的所述位线上加载相同于所述衬底电势的电平，而对选中写入“1”或“0”的所述位线和未选中存储晶体管的控制栅上加载高于所述衬底电势但低于所述被选中存储晶体管的控制栅的电势的电压，以写入数据。
13.如权利要求12所述的非易失性半导体存储器件，其特征在于在写入数据时，所述未选中存储晶体管的控制栅电势高于选中以写入“1”或“0”的所述位线的电势。
14.如权利要求12所述的非易失性半导体存储器件，其特征在于在写入数据时，所述开关晶体管被截止，而所选存储单元中的所述存储晶体管的源极和漏极均被设置成与紧贴着所述浮置栅下方的半导体区的电势基本相同的电势。
15.如权利要求9或10所述的非易失性半导体存储器件，其特征在于所述开关晶体管与所述存储晶体管的源极相连。
16.如权利要求9或10所述的非易失性半导体存储器件，其特征在于在写入数据时，是通过将高压控制电路经由所述第一字线连到所述存储晶体管的所述控制栅上来进行写入的；而读取数据时，则是通过将正常电压电路经由所述第二字线连到所述开关晶体管的所述开关栅上来进行读取的。
17.如权利要求9或10所述的非易失性半导体存储器件，其特征在于所述开关晶体管与所述存储晶体管的源极串联在一起。
18.如权利要求17所述的非易失性半导体存储器件，其特征在于其是通过从所述存储晶体管的所述浮置栅中吸出载流子来擦除数据的，同时要求在擦除数据时从所述存储晶体管的所述浮置栅中吸出充分多的载流子以使擦除状态变为耗尽型。
19.如权利要求9或10所述的非易失性半导体存储器件，其特征在于所述非易失性半导体存储器件是一种闪烁存储器。
20.如权利要求9或10所述的非易失性半导体存储器件，其特征在于其中所述存储单元是由MIOS型存储晶体管而不是所述多层栅极型存储晶体管构成的，其栅极绝缘膜由下层上的第一绝缘膜和上层上的第二绝缘膜构成，其中载流子被累积在存在于所述第二绝缘膜中各薄膜交接处附近区域内的电子陷井表面上。
21.一种能够以电方法重写数据的非易失性半导体存储器件，其特征在于包括：
两组以上的字线；
两条以上的位线；以及
置于所述字线组与所述位线交点上的多于一个的非易失性存储单元；
所述每个存储单元由三个MIS型器件构成，所述三个MIS型器件包括具有控制栅和用于累积载流子的多层栅极型存储晶体管、具有与所述存储晶体管的源极相串联的开关栅的开关晶体管，以及其选择栅与所述存储晶体管的漏极串连的选择晶体管。
所述每组字线由第一字线、第二字线和第三字线构成；
所述每条第一字线与沿所述第一字线或沿从所述第一字线上分支出的第一分支字线排列的一组存储单元的所述控制栅相连，所述每条第二字线与沿所述第二字线或沿从所述第二字线上分支出的第二分支字线排列的一组存储单元的开关栅相连，所述每条第三字线与沿所述第三字线或沿从所述第三字线上分支出的第三分支字线排列的一组存储单元的选择栅相连；
所述每条位线与沿着所述位线排列的所述存储单元的漏极相连接；
所述开关晶体管的所述开关栅和所述选择晶体管的所述选择栅用于在读取数据时对选择位线上的所选存储单元的选中状态和非选中状态进行控制，以通过所述选择位线读取所述所选存储单元的数据。
22.如权利要求21所述的非易失性半导体存储器件，其特征在于在读取数据时，无论是否选中了任何存储单元，均通过所述第一字线将所有存储晶体管的控制栅保持相同的电势，并利用所述开关晶体管的所述开关栅和所述选择晶体管的所述选择栅对正常电压进行控制来读出数据。
23.如权利要求21所述的非易失性半导体存储器件，其特征在于在读取数据时，无论是否选中了任何存储单元，均通过所述第一字线将所有存储晶体管的控制栅的电势保持为0V，并利用所述开关晶体管的所述开关栅和所述选择晶体管的所述选择栅对正常电压进行控制来读出数据。
24.如权利要求21所述的非易失性半导体存储器件，其特征在于其中是通过将载流子从所述存储晶体管的所述浮置栅中吸出来擦除数据的，同时要求从所述存储晶体管的所述浮置栅中吸出充分多的载流子以使擦除状态为耗尽型。
25.如权利要求21所述的非易失性半导体存储器件，其特征在于所述存储单元是由MIOS型存储晶体管而不是所述多层栅极型存储晶体管构成的，其栅极绝缘膜由下层上的第一绝缘膜和上层上的第二绝缘膜构成，其中载流子被累积在存在于第二绝缘膜中各薄膜交接处附近区域内的电子陷井表面上。
26.如权利要求21所述的非易失性半导体存储器件，其特征在于在该种非易失性半导体存储器件中，将所述两个或多个存储单元划分为n块，n为大于等于2的自然数，从而能够成块地写入数据。
27.一种能够以电方法重写数据的非易失性半导体存储器件，其特征在于包括：
形成于半导体衬底上的两组或多组字线以及两条或多条位线；和
置于所述字线组和所述位线交点上的多于一个的非易失性存储单元；
所述每个存储单元由三个MIS型器件组成，所述三个MIS型器件包括具有控制栅和用于累积载流子的多层栅极型存储晶体管，具有与所述存储晶体管的源极相串联的开关栅的开关晶体管，以及其选择栅与所述存储晶体管的漏极串连的选择晶体管；
所述每组字线由第一字线，第二字线和第三字线构成；
所述每条第一字线与沿所述第一字线或沿从所述第一字线上分支出的第一分支字线排列的一组存储单元的控制栅相连，所述每条第二字线与沿所述第二字线或沿从所述第二字线上分支出的第二分支字线排列的一组存储单元的所述开关栅相连，所述每条第三字线与沿所述第三字线或沿从所述第三字线上分支出的第三分支字线排列的一组存储单元的所述选择栅相连；
所述每条位线与沿所述位线排列的一组存储单元的漏极相连；
当写入和擦除数据时，对于所述被选中的存储单元，将在所述存储晶体管的所述控制栅与所述半导体衬底之间加载一个高电压，并利用隧道电流将载流子从紧贴着所述浮置栅下方的所述半导体区注入到所述浮置栅中，或利用隧道电流将载流子从所述浮置栅的底面吸出到紧贴着所述浮置栅下方的所述半导体区中。
28.如权利要求27所述的非易失性半导体存储器件，其特征在于在每个存储晶体管形成于阱中的情况下，当写入和擦除数据时，对于被选中的存储单元，将在所述存储晶体管的所述控制栅与所述阱之间加载高电压，并利用隧道电流将载流子从紧贴着所述浮置栅下方的所述半导体区中注入到所述浮置栅中，或利用隧道电流将载流子从所述浮置栅的底面吸出到紧贴着所述浮置栅下方的所述半导体区中。
29.如权利要求27或28所述的非易失性半导体存储器件，其特征在于在擦除数据时，所述存储晶体管的源极和漏极被设置成与紧贴着所述浮置栅下方的所述半导体区的电势大致相同的电势或设置成浮置状态。
30.如权利要求27或28所述的非易失性半导体存储器件，其特征在于在写入数据时，在被选中的存储单元中，所述被选中的晶体管将被导通，而同时所述开关晶体管则被截止；而在未被选中的存储单元中，所述被选中晶体管和所述开关晶体管均被截止。
31.如权利要求30所述的非易失性半导体存储器件，其特征在于所述存储晶体管由n-沟道晶体管构成，而通过所述第一字线被选中的所述存储晶体管的控制栅上被加载有高于衬底电势的电压，其中选择要写入“0”或“1”的所述位线上加载与所述衬底电势基本相同的电压，而对于选择要写入“1”或“0”的所述位线则加载高于所述衬底电势但低于所述被选中存储晶体管的控制栅的电势的电压，以写入数据。
32.如权利要求27或28所述的非易失性半导体存储器件，其特征在于在擦除数据时，是通过从所述存储晶体管的所述浮置栅中吸出载流子来擦除数据的，同时要求从所述存储晶体管的所述浮置栅中吸出充分多的载流子以使擦除状态变为耗尽型。
33.如权利要求27或28所述的非易失性半导体存储器件，其特征在于所述存储单元是由MIOS型存储晶体管而不是所述多层栅极型存储晶体管构成的，其栅极绝缘膜由下层上的第一绝缘膜和上层上的第二绝缘膜构成，其中载流子被累积在存在于所述第二绝缘膜中各薄膜交接处附近区域内的电子陷井表面上。
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