CN1866544A - 非易失性半导体存储装置 - Google Patents

Abstract

在非易失性存储单元(MC；MC0，MC1)中，与存储单元晶体管(MT)串联连接选择晶体管(ST)。该选择晶体管为2层栅极结构，分别驱动各栅极(G1，G2)的电压。使用这些选择晶体管的层叠栅极电极间的电容耦合，将选择晶体管的栅极电位设定为预定的电压电平。可减小选择晶体管栅极电压产生部的产生电压电平的绝对值，降低消费电流，此外，可减小电压产生部的版面设计面积。

Description

非易失性半导体存储装置

技术领域

本发明涉及非易失性半导体存储装置，特别涉及集成在与处理器等的逻辑电路相同的半导体衬底(芯片)上的非易失性半导体存储装置。更特定地，本发明涉及用于减小非易失性半导体存储装置的功耗以及占有面积并且高速地进行数据读出的结构。

背景技术

1个非易失地存储信息的半导体存储装置具有闪速存储器。该闪速存储器由存储单元具有浮动栅极的1个层叠栅型场效应晶体管(存储单元晶体管)构成。通过向浮动栅极施加电场，从而利用F-N(Fowler-Nordheim)隧道效应现象或者沟道热电子现象，向浮动栅极注入/抽出电荷(电子)，改变存储单元晶体管的阈值。根据存储单元晶体管的阈值电压的不同，在存储单元选择时，流过存储单元的电流量不同，由此，存储数据。在使用n沟道晶体管作为存储单元晶体管的情况下，向浮动栅极注入电子的状态为阈值电压较高的状态，从浮动栅极抽出电子的状态为阈值电极较低的状态。按照该浮动栅极的蓄积电荷量(蓄积电子量)，可实现在将栅极电压设定为例如6.5V或者6.5V以上的情况下流过电流的状态、和栅极电压为4.0V的情况下也流过电流的状态。因此，在读出数据时，设定例如5.0V的中间电压作为栅极电压，由此，可辨别通过存储单元晶体管流过电流的状态和几乎不流过电流的状态。通过检测流过存储单元晶体管的电流量，可识别存储单元数据的状态，读数存储数据。

在通过对浮动栅极进行电子的注入/抽出存储数据的情况下，需要考虑“过擦除”的问题。“过擦除”是如下状态：从浮动栅极过量地抽出电子(存储单元晶体管为N沟道晶体管的情况)，其阈值电压变为0.0V以下，存储单元即使在非选择状态下也流过电流的状态，类似于所谓的MOS晶体管(绝缘栅型场效应晶体管)的耗尽状态。通常，在读出数据时，选择存储单元晶体管的栅极电位设定为中间电位，非选择存储单元的栅极电位维持在0.0V，非选择存储单元中被设定为在正常状态下不流过电流的状态。在读出数据时，读出放大器检测流过选择存储单元的电流。但是，在非选择存储单元为过擦除状态的情况下，通过该非选择存储单元流过电流，在读出放大器中，基于选择存储单元以及过擦除状态的非选择存储单元的合成电流，进行数据的判定，产生误读出的问题。

在存储单元晶体管中，由于制造步骤时的参数偏差，膜厚以及膜质等的物理特性存在偏差，这样，电气特性也产生偏差，针对浮动栅极的电子的抽出/注入速度也在某个范围内存在偏差。因此，为了将阈值电压设定为较低的状态，从浮动栅极抽出电子的情况下，即使在同一电压施加条件下，也存在产生过量抽出电子的存储单元晶体管、产生过擦除状态的存储单元晶体管的可能性。为防止这些，存储单元晶体管的阈值电压不能充分降低，存在不能在低电源电压下进行数据读出的问题。

为了避免过擦除，需要在写入数据时进行擦除验证，正确地控制阈值电压的分布。但是，按各位进行该擦除验证动作并控制阈值电压分布的情况下，该处理需要较长时间并且处理顺序烦杂，存在不能进行高速的数据写入/擦除的问题。此外，擦除验证顺序的烦杂程度导致成本上升，在实现低价的存储装置上成为1个障碍。

为解决这样的过擦除的问题，现有文献1(特开2001-015617号公报)中公开了利用EEPROM(可电气写入/擦除的读出专用存储器)的单元结构的结构。在该现有文献1所示的结构中，存储单元晶体管由层叠栅型场效应晶体管构成，选择晶体管与该存储单元晶体管串联连接。存储单元晶体管的源极节点与源极线连接。在读出数据时，选择晶体管为导通状态，存储单元晶体管与位线连接，在位线与源极线之间形成流过电流的路径。在非选择存储单元，选择晶体管为非导通状态，即使存储单元晶体管为过擦除状态，也与位线分离，位线和源极线之间的电流路径被切断。因此，即使非选择存储单元为过擦除状态，也可防止影响选择存储单元的读出电流。在该现有文献1中，利用在与存储单元晶体管的浮动栅极以及控制栅极相同的制造步骤中形成的层叠栅极层作为控制电极(选择栅极)，使对应于该控制栅极的电极层以及对应于浮动栅极的电极层电短路，等价地实现单栅MOS晶体管。

在利用闪速存储单元结构的情况下，为避免过擦除的问题，不能充分降低阈值电压。因此，在存储单元选择时，需要在内部沿正或者负的方向使施加在控制栅极上的电压电平升压，不能原样利用来自外部的电源电压(非升压)，存在功耗增大的问题。此外，需要将该升压用的电荷泵浦电路配置在内部，产生芯片面积变大的问题。

此外，使用升压泵浦，设定选择存储单元的栅极电位的情况下，直到升压电压稳定之前不能进行数据的读出，不能实现高速的数据读出。此外，如果升压泵浦的容量不足，不能充分补偿存储单元选择时耗费的电流量，这样不能稳定地生成升压电压并进行供给，产生不能连续选择存储单元进行数据读出的问题。

如现有文献1所示，在由层叠栅型场效应晶体管以及选择晶体管的串联体构成存储单元结构的情况下，即使降低层叠栅型场效应晶体管的阈值电压，也可避免过擦除的问题。在现有文献1所示的存储单元的结构中，选择晶体管等价地由单栅MOS晶体管构成。因此，不受选择晶体管的阈值电压的影响，由层叠栅型场效应晶体管构成的存储单元晶体管准确地与对应的位线连接，在位线上产生与存储单元的存储数据对应的电流变化，所以，提高选择晶体管的栅极电压，不会产生阈值电压损失，并且，不会产生该沟道电阻引起的电压降，需要将提供给位线的读出电压传送给存储单元晶体管。

对于现有文献1来说，为了实现在与逻辑电路相同的半导体芯片上集成存储单元的情况下的平坦化，以和浮动栅极同层的栅电极层来实现选择晶体管，在将选择栅极晶体管的栅电极的膜厚变薄的情况下，为了防止产生电极布线的铝穿透，使用与层叠栅型场效应晶体管的控制栅极层以及浮动栅极层同层的布线，使这些布线短路。在该专利文献1中，对于选择晶体管的栅极电位的问题没有什么考虑，此外，对于功耗等的电气特性的问题也没有考虑。

发明内容

因此，本发明的目的在于提供一种低消费电流、可高速进行数据的读出、占有面积小的非易失性半导体存储装置。

本发明第1观点的非易失性半导体存储装置包括：存储单元晶体管，非易失地存储信息；选择晶体管，与该存储单元晶体管串联连接，导通时，可读出存储单元晶体管的存储数据。该选择晶体管具有相互直线对准配置并可对每个设定电压电平的第1以及第2导电层。

本发明第1观点的非易失性半导体存储装置还具有：第1电压设定电路，设定选择晶体管的第1导电层的电压；第2电压设定电路，设定选择晶体管的第2导电层的电压。

本发明第2观点的非易失性半导体存储装置具有：存储单元，其具有以电荷的形式存储信息的电荷蓄积区域、形成在该电荷蓄积区域上的第1导电层、与第1导电层直线对准并形成在第1导电层上层的第2导电层；第1电压设定电路，设定第1导电层的电压；第2电压设定电路，与第1导电层单独地设定第2导电层的电压。

本发明的第3观点的非易失性半导体存储装置具有形成在第1导电型的衬底区域上、非易失地存储信息的存储单元。该存储单元具有：电荷蓄积区域，形成在衬底区域上，以电荷的形式存储信息；控制电极层，形成在该电荷区域上，施加存储单元的存储信息的写入以及读出用的电压。

本发明第3观点的非易失性半导体存储装置还具有：以包围衬底区域的方式形成的第2导电型的底部阱区域；设定衬底区域的电压的第1电压控制电路；第2电压控制电路，与该第1电压控制电路的电压设定单独地动作，按照动作模式设定底部阱区域的电压，调整衬底区域的电压电平。

在本发明第1观点的非易失性半导体存储装置中，存储单元由层叠栅型晶体管和层叠栅型选择晶体管的串联体构成。对每个选择晶体管的层叠栅极分别单独设定电压电平，由此，可利用该选择晶体管的栅电极间电容，通过电容耦合进行升压动作，使选择晶体管的栅极电压向正或负的方向升压。由此，可降低使选择晶体管的栅极电压升压用的电荷泵浦电路的发生电压电平，这样可降低电荷泵浦电路的规模，减小芯片面积并且降低消费电流。此外，使第1以及第2导电层的电压振幅为电源电压电平时，不需要升压用的电荷泵浦电路，并且，可进一步降低消费电流以及芯片版面设计面积。

本发明第2观点的非易失性半导体存储装置中，在电荷蓄积区域上层层叠第1以及第2导电层，分别设定这些第1以及第2导电层的电压。因此，通过第1以及第2导电层的电容耦合，使施加于电荷蓄积区域的电场增大。由此，当存储单元采用以电荷蓄积区域和第1以及第2导电层形成的1个晶体管型单元结构的情况下、阈值电压的绝对值设定为比较高的值的情况下，即使将电荷泵浦电路的发生电压电平设定得较低，也可以向存储单元晶体管的控制电极施加充分电平的电压作为栅极电压，能够以低功耗实现高速并且稳定的数据读出。此外，在向第1以及第2导电层提供电源电压振幅的信号的情况下，不需要升压电压发生用的电荷泵浦电路，可充分降低消费电流以及芯片版面设计面积。

由此，不需要升压电压生成用的电荷泵浦电路并且可降低其规模，可减小芯片面积以及消费电流。

在本发明第3观点的非易失性半导体存储装置中，与衬底区域单独地设定包围衬底区域的底部阱区域的电压电平。因此，利用导电型不同的衬底区域以及底部阱区域间的耦合电容，可改变衬底区域的电压电平。这样，可在电荷蓄积区域和衬底区域之间施加高电场，并可以进行针对电荷蓄积区域的电荷的注入或者抽出。在此种情况下，可以不需要用于生成电荷抽出/注入用的电压的电荷泵浦电路或者降低其规模，并可以降低芯片面积以及消费电流。

本发明的上述以及其它目的、特征、方面以及优点可以通过与附图相关联来理解的本发明的以下详细说明而更加明确。

附图说明

图1是表示本发明实施方式1的存储单元的电气等效电路的图。

图2是概要地表示本发明实施方式1的存储单元的剖面结构的图。

图3是表示本发明实施方式1的存储单元的阈值电压分布的图。

图4是概要地表示本发明实施方式1的非易失性半导体存储装置的整体结构的图。

图5是表示图4所示的泵浦电路中包含的泵浦之一例的图。

图6是表示图5所示的泵浦动作的信号时序图。

图7是概要地表示本实施方式1的存储单元的平面版面设计的图。

图8是概要地表示沿图7所示的线8A-8A的剖面结构的图。

图9是概要地表示沿图7所示的线9A-9A的剖面结构的图。

图10是概要地表示图7所示的选择栅极线的末端部的版面设计的图。

图11是概要地表示图7所示的字线的平面版面设计的图。

图12是表示本发明实施方式1的读出存储单元的数据时的施加电压的图。

图13是表示图12所示的电压施加时的存储单元的选择栅极电位变化的图。

图14是表示本发明实施方式1的存储单元的数据写入时的施加电压的图。

图15是表示图14所示的电压施加状态时的选择存储单元的电极电位变化的图。

图16是表示本发明实施方式1的存储单元的擦除时的施加电压的一例。

图17是概要地表示本发明的非易失性半导体存储装置中使用的字线驱动用X译码器结构的图。

图18是概要地表示产生图17所示的字线驱动用电压的部分的结构图。

图19是概要地表示本发明实施方式1的选择栅极线驱动部的结构图。

图20是概要地表示产生图19所示的选择栅极电压的部分的结构图。

图21是表示产生图19以及图20所示的控制信号的部分的结构之一例的图。

图22是表示图19-图21所示的电路动作的时序图。

图23是概要地表示本发明实施方式1的变更例的存储单元的剖面结构。

图24是表示产生本发明实施方式1的源极线电压以及衬底电压的部分的结构之一例的图。

图25是表示本发明实施方式2的存储单元的电气等效电路的图。

图26是概要地表示图25所示的存储单元的剖面结构的图。

图27是表示图26所示的读出存储单元的数据时的栅极电压变化的图。

图28是表示图26所示的存储单元的数据写入时的栅极电位变化的图。

图29是表示图26所示的存储单元的擦除模式时的栅极电压变化的图。

图30是概要地表示生成图27到图29所示的电压变化的字线控制部的结构之一例的图。

图31是概要地表示产生图30所示的字线用高压侧以及低压侧电压的部分的结构图。

图32是概要地表示本发明实施方式2的变更例的存储单元结构的图。

图33是概要地表示本发明实施方式3的非易失性半导体存储装置的主要部分的结构的图。

图34是概要地表示图33所示的阱/衬底区域的剖面结构的图。

图35是概要地表示图33以及图34所示结构的数据写入时的电压变化的图。

图36是表示图33以及图34所示结构的数据擦除时的电压变化的时序图。

图37是表示产生图33以及图34所示电压的阱/衬底电压发生部的结构的一例。

图38是概要地表示图33所示的底部电压产生电路以及阱电压产生电路底的结构的图。

图39是概要地表示包含本发明实施方式3的非易失性半导体存储装置的系统LSI的芯片版面设计图。

具体实施方式

(实施方式1)

图1是表示本发明实施方式1的存储单元的电气等效电路的图。在图1中，代表性地示出2位的存储单元MC0以及MC1。存储单元MC0以及MC1具有相同结构，所以，在图1中，在存储单元MC0的结构要素上附加参考序号。存储单元MC0包含串联连接在位线BL和源极线SL之间的存储晶体管MT以及选择晶体管ST。存储晶体管MT包含以电荷的方式存储信息的浮动栅极FG和形成在浮动栅极FG上层、与字线WL0连接的控制栅极CG。控制栅极CG参照相对于各个存储单元配置的栅电极，字线WL(WL0、WL1)相对于1行存储单元来配置，参照连接有对应的行的存储单元晶体管的控制栅极的、连续沿行方向延伸的布线。

选择晶体管ST具有与存储单元晶体管MT相同的结构，包含与浮动栅极FG同层的导电层(以下，称为下层栅电极)G2、与控制栅极CG同层的导电层(以下，成为上层栅电极)G1。上层栅电极G1与第1选择栅极线SGC连接，下层栅电极G2与第2选择栅极线SGF连接。这些选择栅极线SGC以及SGF直线对准配置，构成1个多层结构的选择控制线SG0。

栅电极G1以及G2参照各个存储单元的选择晶体管的栅极，选择栅极线SGC以及SGF相对于1行的存储单元配置，参照分别与上层以及下层栅电极G1以及G2连接的布线。

通过分别设置选择栅极线SGC以及SGF，在选择晶体管ST中利用栅电极G1以及G2之间(选择栅极线SGC以及SGF之间)的电容耦合，将选择晶体管ST的栅极电位设定为所希望的电位电平。

对于存储单元MC1，对选择晶体管设置选择栅极线SG1，对存储单元晶体管设置字线WL1。存储单元MC0以及MC1的选择晶体管ST通过公共的源扩散层SD与源极线SL连接。存储单元MC0以及MC1的存储晶体管MT分别与位线BL连接。

在各个存储单元MC0以及MC1中，存储晶体管MT以及选择晶体管ST串联连接在位线和源极线之间，使选择晶体管ST成为导通状态，由此，在对应的存储单元中，在位线BL以及源极线SL之间形成流过电流的路径。

图2是概要地表示图1所示的存储单元MC0以及MC1的剖面结构的图。在图2中，存储单元MC0以及MC1形成在p型半导体衬底区域1上。在p型衬底1表面相互隔开一定间距形成杂质区域2a、2b、2c、2d以及2e。在杂质区域2a以及2b之间的衬底区域表面上，直线对准地形成浮动栅极FG以及控制栅极CG，在杂质区域2b以及2c间的衬底区域表面上依次形成栅电极G2以及G1。由杂质区域2a-2c间的区域形成存储单元MC0，控制栅极CG与字线WL0连接。栅电极G1以及G2分别与选择栅极线SGC以及SGF连接。

杂质区域2a以及2c分别与位线BL以及源极线SL连接。该杂质区域2c与图1所示的源扩散层SD对应。

由杂质扩散层2c-2e间的区域形成存储单元MC1。在杂质区域2c以及2d之间的p型半导体衬底区域1表面上依次形成栅电极G2以及G1。在杂质区域2d以及2e之间的衬底区域表面上依次形成浮动栅极FG以及控制栅极CG。存储单元MC1的控制栅极CG1与字线WL1连接。存储单元MC1的选择晶体管的下层以及上层栅电极G2以及G1分别与选择栅极线SGC以及SGF连接。在各个存储单元MC0以及MC1中，选择栅极线SGC以及SGF的2层布线结构构成对应的选择控制线SG0以及SG1。

分别在与浮动栅极FG以及控制栅极CG相同的布线制造步骤中制作栅电极G1以及G2，不需要用于制作选择晶体管ST的多余的步骤。下层栅电极G2在行方向连续地延伸配置，另一方面，仅对应于各个存储单元并按每个存储单元分离配置浮动栅极FG。在1个存储单元内，存储晶体管MT以及选择晶体管ST由具有相同结构的层叠栅型MOS晶体管构成。

栅电极G1以及G2在选择时通过选择栅极线SGC以及SGF对每一个设定其电压电平。

在存储单元MC0以及MC1中，根据浮动栅极FG的蓄积电荷量(电子蓄积量)，决定存储晶体管MT的阈值电压。另一方面，在存储单元MC0以及MC1中，通过下层栅电极G2的电位设定选择晶体管ST的导通/非导通。该下层栅电极G2的电位通过选择控制线SG(SG0、SG1)由未图示的电压设定电路设定。因此，选择晶体管ST为截止状态(非导通状态)的情况下，非选择存储单元的存储晶体管MT即使为过擦除状态，位线BL和源极线SL亦通过选择晶体管ST而隔离，通过过擦除状态的存储单元，电流流过的路径被切断，可防止过擦除状态的存储单元对流过选择存储单元的电流产生影响。

图3是概要地表示存储单元晶体管的阈值电压Vth的分布图。在图3中，横轴表示电压V，纵轴表示位数。低阈值电压状态(以下称为擦除状态)的存储单元分布在阈值电压V0以及V1之间。另一方面，阈值电压较高状态(以下称为写入状态)的存储单元晶体管的阈值电压处于比电压V2高的电压电平。并且，存储单元晶体管的写入状态以及擦除状态与阈值电压的关系可以是相反的。

在存储单元数据读出时，向字线施加读出电位Vr。读出电位Vr设定在存储单元晶体管的阈值电压V1以及V2之间的电平。写入状态的存储单元晶体管的阈值电压的下限值V2例如为4.5V或者4.5V以上，擦除状态的存储单元晶体管的阈值电压的上限值V1例如是2V或者2V以下，作为读出电位Vr，供给电源电压Vdd(＝3.3V)，可将擦除状态以及写入状态的存储单元选择性地设定为导通/非导通状态。因此，字线WL0或者WL1可在选择时，使用从外部供给的电源电压设定其电压电平，不需要升压动作。

以往，对阈值电压来说，为了避免过擦除状态，擦除状态的存储单元晶体管的阈值电压的上限值设定为4.2V或者4.2V以上，此外，写入状态的存储单元晶体管的阈值电压的下限值设定为6.5V，与施加5.5V作为读出电压Vr的结构相比，不需要升压动作，可降低消费电流。此外，不需要进行该升压用的电路结构，可降低芯片面积。

1位的存储单元由2个晶体管构成，所以，与1位的存储单元由1个晶体管构成的情形相比，在实现相同存储容量的情况下，存储单元阵列的版面设计面积增大。但是，电荷泵浦电路的版面设计面积降低效果比存储单元的尺寸增大更大，可充分降低芯片面积。

此外，擦除状态的存储单元晶体管MT的阈值电压并不特别要求为接地电压Vss或者Vss以上。由于允许过擦除状态，故擦除状态的存储单元晶体管MT的下侧阈值电压V0可以设定为接地电压Vss或者Vss以下。因此，在擦除动作时，在擦除验证动作时不需要将阈值电压设定为大于等于接地电压用的反写处理，擦除顺序被简化。

此外，不受过擦除存储单元的影响，不需要用于判定是否能正确读出数据的验证动作，可简化写入顺序，简化执行写入/擦除控制的序列发生器的结构，这样可降低其占有面积。

图4概要地表示本发明实施方式1的非易失性半导体存储装置的整体结构的框图。在图4中，非易失性半导体存储装置包含具有分别呈行列状排列的多个非易失性存储单元的存储器阵列块#1-#n、分别与这些存储器阵列块#1-#n对应设置的行译码器XD1-XDn以及选择控制线(SG)译码器/驱动器SDD1-SDDn。

行译码器XD1-XDn具有分别与对应的存储器阵列块#1-#n的字线(WL)对应配置的输出部，向选择行的字线供给与动作模式对应的电平的电压。在数据读出模式时，行译码器XD1-XDn向选择行的字线供给电源电压(Vdd)。该电源电压Vdd是从外部供给的电源电压。

SG译码器/驱动器SDD1-SDDn具有分别与存储器阵列块#1-#n的选择控制线SG(选择栅极线SGC、SGF)对应的输出部，按照动作模式向选择行的存储单元的选择栅极线供给预定的电压。该SG译码器/驱动器SDD1-SDDn包含分别针对各个选择栅极线SGC以及SGF的驱动电路，单独地设定选择行的选择栅极线SGC以及SGF的电位，最终使选择存储单元的选择晶体管的下层栅电极G2的电位升压为目标电压电平。

该非易失性半导体存储装置还包含：列译码器YD，生成选择存储器阵列块#1-#n的列的列选择信号；列选择电路YS，与存储器阵列块#1-#n共同设置，根据来自列译码器YD的列选择信号对选择列的位线进行选择；读出放大器/写入电路AW，针对按照列选择电路YS选择的列所对应的位线进行内部数据的写入/读出。

读出放大器/写入电路AW包含：读出放大器，在数据读出时，检测由列选择电路YS所选择的列的位线中流过的电流；写入电路，在写入模式时，向选择列的位线供给写入数据。该写入电路包含例如数据锁存电路，对写入数据进行锁存，向对应的选择列的位线供给与该锁存数据对应的电压。

该非易失性半导体存储装置还包含：外围电路PH，生成外部数据的写入/读出以及内部所需的电压；泵浦电路PUK，进行电荷泵浦动作，生成预定电平的内部电压；控制电路(序列发生器)SQ，按照各种动作模式，控制写入、擦除、验证动作以及数据读出动作。

外围电路PH包含按照动作模式生成各种电平的电压的电源系统电路、与外部进行数据/信号的输入输出(IN，OUT)的输入输出电路、以及检测泵浦电路PUK生成的内部电压的电平并基于该检测结果控制泵浦动作的泵浦控制电路等。

泵浦电路PUK包含利用电容元件的电荷泵浦动作而生成所希望的电平电压的电荷泵浦电路，按照来自外围电路PH中所包含的振荡电路的时钟信号进行泵浦动作，生成包含各种动作模式中需要的正电压以及负电压的内部电压。在存储器阵列块#1-#n中消耗这些所生成的电压。

控制电路(序列发生器)SQ按照动作模式控制外围电路PH，此外，从电源电路生成的电压中选择所需要电平的电压，并提供给行译码器XD1-XDn以及SG译码器/驱动器SDD1-SDDn。该控制电路SQ也可以以只激活按照动作模式生成对应的电压的电荷泵浦电路的方式构成。

图5是表示生成图4所示的泵浦电路PUK中所包含的高电压Vpp部分的结构之一例的图。在图5中，高电压用电荷泵浦包含：二极管D1，连接在电源节点与节点ND1之间；二极管元件D2，连接在节点ND1与ND2之间；二极管元件D3，连接在节点ND2与ND3之间；二极管元件D4，连接在节点ND3与ND4之间；电容元件C1、C2、C3，其一个电极分别与节点ND1、ND2以及ND3连接；反相器IV1以及IV3，与时钟信号φ1同步分别向电容元件C1以及C3、向另一电极传送反相时钟信号；反相器IV2，使时钟信号φ2反相并向电容元件C2的另一电极传送；槽路电容CT，蓄积节点ND4的电荷。

从节点ND4输出高电压Vpp。时钟信号φ1以及φ2是相互不重合的2相的时钟信号，从图4所示的外围电路PH供给。例如，作为一例，二极管元件D1-D4分别由栅极和漏极相互连接的p沟道MOS晶体管(绝缘栅型场效应晶体管)构成。

图6是表示图5所示的高电压用电荷泵浦的稳定状态时的动作的时序图。以下，参照图6简单地对图5所示的高电压用电荷泵浦的动作进行说明。对于时钟信号φ1以及φ2来说，其各自的振幅是电源电压Vdd。

时钟信号φ1从H电平下降到L电平时，反相器IV1以及IV3的输出信号上升为H电平。此时，时钟信号φ2从L电平上升为H电平，反相器IV2的输出信号变为L电平。节点ND1通过二极管元件D1被预充电为电压Vdd-Vth。响应时钟信号φ1的下降沿，反相器IV1的时钟信号上升为H电平时，通过电容元件C1的电荷泵浦动作，节点ND1的电压电平上升Vdd，变为电压2·Vdd-Vth电平。此处，Vth表示二极管元件D1-D4的正向压降(阈值电压的绝对值)。

同样，反相器IV3的输出信号上升为H电平，通过电容元件C3的电荷泵浦动作，节点ND3的电压上升Vdd。

此时，反相器IV2的输出信号成为L电平，所以，节点ND2的电压电平降低。通过节点ND2的电位降低，二极管元件D2变为导通状态，通过来自节点ND1的充电动作，节点ND2的电压电平变为电压2·Vdd-2·Vth(通过电荷的移动，节点ND1以及ND2的电位差变为Vth时，二极管D2变为截止状态，但是，此处，考虑稳定状态时的动作)。节点ND2的电压电平小于等于节点ND3的电压电平，二极管元件D3维持截止状态，进行节点ND2的预充电。

时钟信号φ1上升为H电平、时钟信号φ2下降为L电平时，反相器IV1以及IV3的输出信号变为L电平，反相器IV2的输出信号变为H电平。这样，节点ND1的电压电平下降，但是，通过二极管元件D1，节点ND1的电压电平夹在Vdd-Vth电平间。另一方面，节点ND2通过电容元件C2的电荷泵浦动作，而从预充电电压电平上升电压Vdd电平，变为3·Vdd-2·Vth的电压电平。另一方面，节点ND3的电压电平降低时，节点ND3通过二极管元件D3从节点ND2进行电荷充电，其电压电平上升。即，节点ND3的电压电平变为比节点ND2的电压低Vth的较低的电压电平，即，变为3·Vdd-3·Vth的电平。因此，节点ND3根据时钟信号φ1在电压4·Vdd-3·Vth和3·Vdd-3·Vth之间变化。

在节点ND4上只连接了电压稳定化以及充电电荷供给用的槽路电容CT，通过二极管元件D4进行充电。因此，按照槽路电容CT的容量值，在该槽路电容CT上存储与电压4·Vdd-4·Vth的电压电平对应的电荷。由此，可生成电压4·Vdd-4·Vth电平的高电压Vpp。例如，电源电压Vdd是3.3V，正向压降Vth是0.8V的情况下，高电压Vpp为(3.3-0.8)×4＝10.0V。

因此，例如，写入或者擦除时所需要的高电压Vpp使用图5所示的电荷泵浦来生成，在槽路电容CT中存储电荷。在存储单元读出时，为了进行存储单元的选择，若可利用非升压的电源电压，则在读出时，不需要这样的电荷泵浦电路(读出电压为5.0V的情况下，将节点ND2的电压作为向选择栅极线供给的读出电压来利用)，可减小泵浦电路PUK的占有面积。

特别地，对于存储器阵列块#1-#n设置泵浦电路PUK，在这些存储器阵列块#1-#n中共同生成内部电压的情况下，泵浦电路的泵浦容量变大，此外，在实际的电路中，泵浦效率并不是1，所以，为进行电荷泵浦动作，需要多级，导致版面设计面积增大。

因此，通过使用选择晶体管，可以降低存储单元的存储晶体管的阈值电压，可利用电源电压作为向存储单元的控制栅极供给的读出电压(字线读出电压)，泵浦电路PUK中可减少泵浦级数，并能够减少版面设计面积，此外，在泵浦动作中亦可减少所需的消费电流。

此外，直到泵浦电压稳定之前，需要等待存储单元选择动作，需要动作开始之前的等待时间。特别是，在读出中使用该泵浦电路PUK的泵浦升压电压的结构中，在连续进行数据读出的情况下，泵浦升压电压的电压电平因消费电流而降低的情况下，因为需要断续地进行数据读出(电荷泵浦动作不能补偿由于选择字线的升压动作被耗费的电荷量)，所以，不能进行高速读出。但是，通过利用电源电压作为字线读出电压，从而不需要上述读出的断续动作化以及等待时间，可实现高速读出。

并且，在存储单元中，在与存储晶体管串联连接选择晶体管的情况下，为了高速读出，需要驱动尽量大的存储单元电流。此种情况下，需要减小选择晶体管的沟道电阻并且增大电流驱动力。此时，为了增大选择晶体管的电流驱动力，考虑增大尺寸(沟道宽度)。但是，增大选择晶体管的尺寸(沟道宽度)的情况下，存储单元的版面设计面积增大，有损面积减少的效果。因此，作为选择控制线SG，使用选择栅极线SGC以及SGF，不使用电荷泵浦(泵浦电路PUK)的泵浦电压，对选择晶体管的栅电极G1以及G2每个设定电压电平，利用栅电极间的电容耦合使选择晶体管的栅极电位升压，增大其电导。以下，对该方法进行说明。

图7是概要地表示本发明实施方式1的存储单元阵列块的平面版面设计的图。在图7中，概要地示出8位的存储单元MC的版面设计。在该图7中，字线WL在X方向延伸配置，在这些字线WL之间，在X方向延伸配置选择控制线SG。图7所示的字线WL以及选择控制线SG最上层以第2层金属布线层形成，在图7中，示出金属字线MWL以及金属选择控制线MSG。字线WL由与存储晶体管的控制栅极连接的多晶硅布线层和该金属字线MWL构成，以预定间隔使多晶硅布线层和金属字线MWL电短路。通过制作成这样的分路结构(shunt structure)，等效地降低字线WL的电阻，高速地传送字线电压。

金属选择控制线MSG和与字线多晶硅布线层同层的第1选择栅极线SGC以预定的间隔电短路，与字线同样，降低选择栅极线SGC的电阻。第2选择栅极线SGF未配置上层的金属布线层，不适用分路结构。

在Y方向上，与存储单元MC的各列对应配置以第1层金属布线形成的位线BL。与位线BL平行地在Y方向连续延伸地配置源极线SL。在选择控制线SG(选择栅极线SGC以及SGF)之间的衬底区域表面连续地形成源杂质扩散层SD，该源杂质扩散层SD通过源极触点SCN与源极线SL连接。

在位线BL之间的区域上，以与字线WL交叉的方式配设沿Y方向上延伸的矩形形状的浮动栅极FG。接近浮动栅极FG的一端，在各位线BL上形成位线触点BCL，该浮动栅极附近的杂质扩散区域(漏极杂质区域)通过位线触点BCN与对应的位线BL连接。

金属字线MWL以及金属选择控制线MSG是第2层金属布线，配设在与由第1金属布线构成的位线BL以及源极线SL交叉的方向上。字线WL(MWL)以及选择控制线SG(MSG)为了确保源极触点SCN的区域，在与源极线SL交叉的区域上，移动布线版面设计位置，以使该版面设计形成凸出形状。

与选择控制线SG平行、且镜对称地配设存储单元MC。因此，由包围位线触点BCN、浮动栅极FG、源杂质扩散层SD的区域形成存储单元MC。

在存储单元阵列块中，在X方向重复图7所示的版面设计并且在Y方向对称地反转重复，由此，可得到存储单元阵列块内的存储单元的版面设计。

图8是概要地表示沿图7所示的线8A-8A的剖面结构的图。在图8中，在p型衬底区域1表面分开形成杂质区域2g以及2h。杂质区域2g通过位线触点BCN与位线BL连接。在位线BL下层，在杂质区域2g以及2h之间的区域，形成存储晶体管的控制栅电极CG。此外，分别形成选择晶体管的选择栅电极G1以及G2。以同层的布线形成该控制栅电极CG和上层栅电极G1。下层栅电极G2在上层栅电极G1下部与上层栅电极G1直线对准地形成，并以图8中未表示的与浮动栅极相同的布线层的布线形成。

p型半导体衬底区域1表面的、杂质区域2g以及2h之间的区域形成例如场绝缘膜(未图示)等，在沿该位线BL的延伸方向的p型衬底区域1表面，隔离杂质区域2g以及2h。

在位线BL上层，与控制栅电极CG直线对准，配设金属字线MWL，此外，与栅电极层G1以及G2直线对准，由与金属字线MWL相同的布线层的布线形成金属选择控制线MSG。金属字线MWL在未图示的区域以预定间隔与控制栅电极CG电连接。此外，金属选择控制线MSG与金属字线MWL相同，在未图示的区域与上层栅电极G1电连接。下层栅电极G2在未图示的区域与其他的导电层电连接，对这些栅电极层G1以及G2进行相互不同的电压控制。

图9是概要地表示沿图7所示的线9A-9A的剖面结构。在图9中，在p型半导体衬底1表面上分别分开形成杂质区域2g、2i以及2h。在杂质区域2g以及2i之间的区域上层形成浮动栅极FG。以具有与杂质区域2g以及2i重合的区域的方式形成浮动栅极FG。在浮动栅极FG上层形成控制栅电极CG。与控制栅电极CG直线对准地在控制栅电极CG上层形成金属字线MWL。

在杂质区域2i以及2h之间的区域上层形成栅电极G2以及G1，此外，在这些栅电极G1以及G2上层，与栅电极G1以及G2直线对准地配设金属选择控制线MSG。

如图7～图9所示，在与存储单元晶体管相同的制造步骤中，可形成选择晶体管。在图8以及图9中，杂质区域2h与图2所示的源杂质扩散层2c对应，并且，与图7所示的源杂质扩散层SD对应。

该浮动栅极FG以与在其下部形成的杂质区域2g以及2i相重合的方式形成。此种情况下，可以使用如下的结构：以未掺杂的多晶硅形成浮动栅极FG，只向与控制栅电极CG重合的区域注入高浓度杂质，成为低电阻区域。在该结构中，与杂质区域2g以及2i重合的区域为高电阻状态，降低杂质区域2g以及2i和浮动栅极FG的重合区域中的寄生电容。浮动栅极FG可以由进行了掺杂的多晶硅构成。在该结构中，可以使与下层栅电极G2连接的选择栅极线SGF成为低电阻，并可以高速改变选择栅极线SGF的电压。在任意的结构中，可以在与浮动栅极FG形成步骤相同的步骤中形成下层栅电极G2以及选择栅极线SGF。

图10是概要地表示连接图7到图9所示的栅电极G1以及G2的选择栅极线SGF以及SGC的末端部的版面设计的图。通过控制栅极线SGF，沿X方向在1行上直线对准的存储单元的下层栅电极G2公共连接(下层栅电极G2以及选择栅极线SGF是同一布线)。在选择栅极布线SGF上层形成连接上层栅电极G1的第2选择栅极线SGC(上层栅电极G1与选择栅极线SGC是同一布线)。沿X方向直线对准的1行的存储单元的上层栅电极G2连接在选择栅极线SGC上。

在末端部，选择栅极线SGF通过触点10a与上层金属布线12连接。另一方面，选择栅极线SGC通过触点10b与金属选择控制线MSG连接。在该金属布线12上连接图4所示的SG译码器/驱动器包含的SGF驱动器的输出，金属选择控制线MSG同样与SG译码器/驱动器包含的SGC驱动器连接。

SGC驱动器以及SGF驱动器与在X方向直线对准的存储单元的各行相对应地配置。由此，分别以各行为单位对控制选择栅极线SGC以及SGF的电位进行控制。

此外，在图中虽未图示，但是，金属选择控制线MSG，以与选择栅极线SGC预定的间隔电接触，控制栅极线SGC的电气电阻等效地降低，可高速地改变其电位。另一方面，控制栅极线SGF在末端部与金属布线12连接。第2控制栅极线SGF不特别要求高速的电压驱动，此外，控制栅极线SGF即使在采用分路结构的情况下，也可以在与浮动电极FG的低电阻化用的杂质注入相同的步骤中进行杂质注入，使其电阻值变小，能够以比较高的速度改变电位。

图11是概要地表示金属字线MWL以及字线WL(控制栅电极CG)的末端部的版面设计图。金属字线MWL在末端部通过触点15与传送X译码器输出的导电层14连接。金属字线MWL通过触点16a、16b与形成在下层的字线WL电连接。存储晶体管的控制栅电极CG与字线WL连接(由同一布线构成)。

并且，在图11中，以未接收X译码器输出的方式示出连接控制栅电极CG的字线WL的末端部。但是，字线WL在末端部通过同样的触点(或者焊线)与导电层14连接，接收X译码器输出，金属字线MWL以及字线WL共同从末端部由X译码器的输出进行驱动。

图12是表示数据读出时的存储单元MC0以及MC1的施加电压之一例的图。在图12中，选择存储单元MC0，存储单元MC1为非选择状态。该存储单元MC0以及MC1共用位线，在数据读出时，向与位线连接的杂质区域2a以及2e提供1.0V的位线读出电压。在数据读出时，向存储单元MC0以及MC1的控制栅电极CG供给电源电压Vdd作为字线读出电压。

通过源极线向杂质区域2c施加接地电压0.0V。在选择存储单元MC0中，在选择控制线SG0上，分别在不同的时间向上层栅电极G1以及下层栅电极G2提供电源电压Vdd，选择晶体管ST变为导通状态。另一方面，在存储单元MC1中，将栅电极G1以及G2共同设定为接地电压0.0V，选择晶体管ST维持非导通状态。

因此，通过公共的源极扩散层连接杂质区域2c，此外，杂质区域2a以及2e与公共的位线连接，即使供给位线读出电压(1.0V)，存储单元MC0的选择晶体管ST也为导通状态，存储单元MC1的选择晶体管ST也处于截止状态，与选择存储单元MC0的存储单元晶体管MT的存储信息相对应的电流从杂质区域2a流向杂质区域2c。

在数据读出时，只对所有的字线供给电源电压Vdd。根据浮动栅极FG的蓄积电荷设定存储单元MC0以及MC1的阈值电压。对于阈值电压分布，利用电源电压Vdd作为状态判别基准电压，存储单元晶体管MT的阈值电压是低于写入状态以及擦除状态的任意一种的电压电平。此外，即使非选择存储单元MC1的存储晶体管MT是过擦除状态，非选择存储单元MC1的选择晶体管ST也为非导通状态，杂质区域2c以及2e之间的电流流过的路径被切断，可排除该过擦除状态的存储单元晶体管MT的漏电流的影响，进行正确的数据读出。

此外，只向控制栅电极CG供给电源电压Vdd，不使用升压电压，可降低数据读出时的功耗。此外，无论存储单元的选择/非选择，都向所有的存储单元共同施加字线读出电压，由此，在数据读出时，不需要按每存储单元选择来进行字线的充放电，仅仅是选择存储单元的选择晶体管的栅极电位的充放电，可抑制功耗的增大。

另一方面，关于选择晶体管ST，在存储单元MC0中，向上层栅电极G1供给电源电压Vdd。另一方面，向下层栅电极G2供给电源电压Vdd之后成为浮置状态。通过栅电极G1以及G2间的电容耦合进行升压动作，使栅电极G2的电位升压为高电压Vp。由此，在存储单元MC0中，使选择晶体管ST的控制电极电位变高，可增大该沟道电导，增大电流驱动力。由此，可高速地在杂质区域2a以及2c之间流过电流，在位线-源极线间高速地对位线读出电流进行放电，实现高速的数据读出。

并且，在数据读出时的读出电路中，可以使用检测位线电位变化的电压读出放大器以及检测位线的电流变化的电流检测型读出放大器的任意一种。

图13是概要地表示图12所示的选择存储单元的选择控制线SG0的栅电极G1以及G2的经时电压变化的图。横轴的方向表示时间。

在数据读出时，字线WL维持电源电压Vdd电平。在数据读出时，按照地址信号在序列发生器的控制下，并且，选择存储单元的选择晶体管的下层栅电极G2的电压电平被充电为电源电压Vdd电平(按照图10的SGF驱动器输出)。若该下层栅电极G2通过图10所示的选择栅极线SGF设定为电源电压Vdd电平并被稳定化，然后，图10所示的选择栅极线SGF维持浮置状态(高阻抗状态Hi-Z)。

然后，按照图10所示的SGC驱动器的输出信号，通过选择栅极线SGC由电源电压Vdd驱动上层栅电极G1。分别通过栅极线SGC以及SGF连续地整体地形成栅电极G1以及G2，通过它们之间的电容耦合，浮置状态的栅电极G2的电压电平仅上升电压Vdd，上升为电压2·Vdd电平。因此，在存储单元MC0中，选择晶体管ST的栅极电压变为高电压Vp电平。此种情况下，只使用栅电极G1以及G2(选择栅极线SGC以及SGF)之间的电容耦合，所使用的电压只是电源电压Vdd。因此，不需要使用任何的升压用的电荷泵浦，所以，能够以低消费电流使选择存储单元的选择晶体管的栅极电位升压。由此，可高速生成与选择存储单元的存储数据相对应的位线电流变化。

根据栅极电压的升压结构，不需要增大选择晶体管ST的尺寸(沟道宽度)，即可抑制存储单元尺寸的增大。

此外，只利用电源电压Vdd，不需要具有直到数据读出用的电荷泵浦引起的产生升压电压所需要的时间，即可高速地读出。

图14是表示对数据写入时(对浮动栅极注入电子)的存储单元MC0以及MC1的施加电压的图。在图14中，存储单元MC0为选择存储单元的情况下，通过位线向杂质区域2a供给4.0V的位线写入电压。通过字线向控制栅电极CG供给9.5V的高电压。在存储单元MC0的选择晶体管ST中，下层栅电极G2最终升压为9.5V左右的高电压Vpp。在此种情况下，根据提供给上层栅电极G1的字线写入电压Vpw，使下层栅电极G2的电压电平从电压Vdd等较低的电压电平升压。杂质区域2c通过源极线维持在节点电压电平。

存储单元MC1是非选择存储单元，向栅电极G1以及G2供给接地电压(0.0V)。向控制栅电极CG供给9.5V的高电压，此外，通过位线向杂质区域2e供给同样的位线写入高电压(4.0V)。

衬底区域1维持在接地电压电平。在存储单元MC0中，对于存储晶体管MT来说，控制栅电极CG的电压是9.5V的高电压，形成沟道。在存储单元MC0中，选择晶体管ST导通，根据位线写入电压4.0V，电流从杂质区域2a流到杂质区域2c。在流过该存储单元晶体管MT以及选择晶体管ST的电流中，产生沟道热电子e，该沟道热电子根据提供给控制栅电极CG的高电压而被加速，被注入到浮动栅极FG。

在非选择的存储单元MC1中，即使选择晶体管ST为非导通状态，存储单元晶体管MT为导通状态，通过杂质区域2d流过电流的路径被切断，不产生沟道热电子，不对浮动电极FG进行电子注入。由此，对选择存储单元MC0进行数据的写入，在非选择存储单元MC1中，可禁止向浮动栅极FG的电子注入。

图15是概要地表示图14所示的被选择的存储单元MC0的选择晶体管ST的栅电极G1以及G2的电压施加顺序图。

首先，在数据写入时，对下层栅电极G2供给电源电压Vdd。若该电压电平在电源电压Vdd电平稳定下来，则下层栅电极G2维持浮置状态(高阻抗状态Hi-Z)。然后，上层栅电极G1的电压电平被驱动为高电压Vpw电平。根据该栅电极G1的电压上升，通过栅电极G1以及G2间的电容耦合，浮置状态的栅电极G2的电压电平上升Vpw，上升为高电压Vpp电平。该高电压Vpp是Vdd+Vpw。若写入完成，则与上层栅电极G1的电压降一起，栅电极G2被驱动为接地电压电平。如图10所示，通过SGC驱动器以及SGF驱动器进行栅电极G1以及G2的电压驱动。

如图15所示，要求升压电路生成针对上层栅电极G1的高电压Vpw。但是，电压Vpw是比最终的高电压Vpp低的电压电平。因此，与使用电荷泵浦生成高电压Vpp(例如，9.5V左右)的电压的状态相比，只要求通过泵浦动作生成高电压Vpw，例如6.0V(电源电压Vdd为3.5V左右的情况下)的电压，可减少电荷泵浦电路的级数，此外，可降低占有面积以及消费电流。

并且，在选择存储单元MC0中，选择晶体管ST的下层栅电极G2在充电为电压Vpp/2的电压电平之后，将上层栅电极G1驱动为电压Vpp/2的电平，最终，可将下层栅电极G2的电压电平设定为高电压Vpp。电源电压Vdd比电压Vpp/2低时，可降低选择晶体管的栅极驱动中所使用的电压电平(因为Vpw＞Vpp/2)，这样，可降低升压电路的功耗以及版面设计面积。

使用与衬底区域1之间的F-N(Fowler-Nordheim)隧道效应电流进行写入的情况下，在非选择存储单元中，使控制栅电极CG的电压维持为电源电压或者接地电压电平。向与位线连接的杂质区域2a以及2e供给-9.5V左右的负电压，此外，对衬底区域1也供给-9.5V左右的负电压。由此，向浮动栅极FG施加高电场，可根据Fowler-Nordheim隧道效应电流，从衬底区域1向选择存储单元MC0的浮动栅极FG注入电子。在非选择存储单元中，控制栅电极CG的电压是电源电压Vdd或者接地电压电平，施加给浮动栅极FG的电场比产生隧道效应现象的强度低，所以，不产生隧道效应电流，不进行写入。利用来自衬底区域的FN隧道电流的情况下，选择晶体管与源极线侧连接，选择晶体管ST可维持非导通状态，没有选择晶体管驱动用的消费电流，可降低消费电流。

图16是表示擦除动作时的存储单元MC0以及MC1的施加电压的图。在该擦除动作时，同时对存储单元MC0以及MC1进行擦除动作。即，对形成在p型半导体衬底区域1上的存储单元(扇区)一起执行擦除。在该擦除时，与位线连接的杂质区域2a以及2e维持开路状态。通过源极线向杂质区域2c供给-9.5V的负电压。在存储单元MC0以及MC1中，向控制栅电极CG供给-9.5V的负电压。下层栅电极G2设定为高电压电平Vpp。p型衬底区域1维持高电压9.5V(Vpp电平)。

p型衬底区域1也维持9.5V的正的高电压电平，与源极线连接的杂质区域2c维持9.5V的电压电平，杂质区域2a以及2e为开路状态，不存在从衬底区域1通过杂质区域2a-2e流过电流的路径。

向杂质区域2c施加的9.5V的高电压通过存储单元MC0以及MC1的选择晶体管ST分别提供给杂质区域2b以及2d。存储单元MC0以及MC1中，在控制栅电极CG和衬底区域1之间形成高电场，在浮动栅极FG蓄积的电子e通过FN隧道效应电流向衬底区域1放出，此外，通过杂质区域2b以及2d，通过选择晶体管ST下的沟道区域向源极线放出电子。

在擦除时，对选择晶体管ST的下层栅电极G2的电位采用2级驱动，从电源电压Vdd驱动为高电压Vpp电平或者从电压Vpp/2驱动为高电压Vpp，由此，不需要在电荷泵浦电路中产生高电压Vpp并传送到存储单元，即可降低在擦除动作时所使用的升压电压生成用的消费电流。

图17是概要地表示驱动字线WL(MWL，CG)的部分的结构图。由接收行地址信号RAD的X译码器20驱动字线WL。该X译码器20包含在图4所示的行译码器XD1-XDn中，并按照各字线进行设置。X译码器20响应行译码器启动信号XDE的激活而被激活，按照提供给高压侧电压节点VH以及低压侧电源节点VL的电压，驱动对应的字线WL。

图18是表示供给向图17所示的X译码器20提供的电压的部分之一例结构的图。在图18中，字线电压供给部包含：正的高电压产生电路22，产生例如9.5V的正的高电压；负的高电压产生电路24，产生例如-9.5V的负的高电压；高压侧电源切换电路26，根据动作模式指示信号MODE，选择电源电压Vdd、正的高电压产生电路22的输出电压以及接地电压中的任意一个，并向X译码器高压侧电源节点VH供给；低压侧电源切换电路28，根据动作模式指示信号MODE，选择负的高电压产生电路24的输出电压以及接地电压中的一个，向X译码器低压侧电源节点VL供给。

动作模式指示信号MODE是多位的信号，指定写入、擦除以及读出模式。基于从图4所示的控制电路(序列发生器)生成的、来自外部的指定动作模式的命令来生成。根据来自外部的地址信号生成行地址信号RAD。

高压侧电源切换电路26在数据读出模式时选择电源电压Vdd，提供给高压侧电源节点VH。在写入动作时，高压侧电源切换电路26选择正的高电压产生电路生成的例如9.5V的正的高电压，向高压侧电源节点VH供给。在擦除模式时，高压侧电源切换电路26选择接地电压，向高压侧电源节点VH供给。在擦除模式时，向选择字线供给负的高电压(例如，-9.5V)。此种情况下，根据低压侧电源切换电路28选择负的高电压产生电路24产生的负的高电压，向低压侧电源节点VL供给。在写入以及读出模式时，低压侧电源切换电路28选择接地电压。因此，在X译码器20中，在擦除模式时，高压侧电源节点VH设定为接地电压电平，低压侧电源节点VL设定为负的高电压电平。

并且，该图18所示的正的高电压产生电路22以及负的高电压产生电路24分别包含图4所示的泵浦电路PUK所包含的正电压以及负电压生成用的电荷泵浦，高压侧电源切换电路26以及低压侧电源切换电路28包含在图4所示的外围电路PH中。由电荷泵浦电路的升压动作同时生成正的高电压以及负的高电压。

图19是概要地表示驱动选择栅极线SGC以及SGF的电路结构的一例。在图19中，选择栅极线驱动部包含：SGC驱动器30，按照行地址信号RAD驱动选择栅极线SGC；SGF驱动器32，按照行地址信号RAD驱动选择栅极线SGF。这些SGC驱动器30以及SGF驱动器32与包含在图4所示的SG译码器/驱动器SDD1-SDDn的、各选择控制线SG(选择栅极线SGC、SGF)对应地设置。

SGC驱动器30响应启动信号ENC的激活而被激活，向对应的选择栅极线SGC传送选择栅极电压Vcg。SGF驱动器32按照2个激活信号ENFA以及ENFB向对应的选择栅极线SGF传送电源电压Vdd。SGF驱动器32响应激活信号ENFA而被激活，向选择栅极线SGF供给电源电压Vdd，激活信号ENFB被激活时，变为输出高阻抗状态。

图20是概要地表示产生向SGC驱动器30供给的选择栅极电压Vcg的部分的结构之一例的图。在图20中，选择栅极电压产生部包含：栅极高电压产生电路34，产生栅极高电压Vpw；栅极电压切换电路36，按照动作模式指示信号MODE选择电源电压Vdd以及栅极高电压Vpw中的一个，作为选择栅极电压Vcg被输出。

栅极高电压产生电路34包含图4所示的泵浦电路中包含的电荷泵浦，并且，也包含检测电荷泵浦的输出电压电平的电压检测电路等结构。栅极电压切换电路36包含于图4所示的外围电路PH中，按照动作模式指示信号MODE，切换该选择栅极电压Vcg的电压电平。

图21是概要地表示产生图17以及图20所示的控制信号MODE、XDE、ENC、ENFA以及ENFB的行系统驱动部的结构之一例的图。在图21中，行系统驱动部包含：模式检测电路40，根据来自外部的命令检测动作模式；行选择控制电路42，按照来自模式检测电路40的主启动信号MEN，生成行译码器启动信号XDE；栅极升压控制电路44，根据主启动信号MEN，生成选择栅极启动信号ENC；栅极选择控制电路46，按照主启动信号MEN，生成激活信号ENFA以及ENFB。

从模式检测电路40输出动作模式指示信号MODE。模式检测电路40包含于图4所示的控制电路(序列发生器)SQ中，行选择控制电路42、栅极升压控制电路44以及栅极选择控制电路46包含于图4所示的外围电路PH中。

图22是表示图21所示的行驱动部的动作的时序图。在图22中，还示出选择栅极线SGF以及SGC的电压变化。在图22中，各控制信号为正逻辑信号，在H电平时，作为一例示出激活状态。

检测电路40按照来自外部的命令检测动作模式，设定为指定动作模式的状态并且激活主启动信号MEN，该动作模式指定了动作模式指示信号MODE。响应主启动信号MEN的激活，行选择控制电路42被激活，将行译码器启动信号XDE驱动为激活状态(H电平)。栅极选择控制电路46按照该主启动信号MEN的激活，激活选择栅极激活信号ENFA。响应该选择栅极激活信号ENFA的激活，图19所示的SGF驱动器被激活，向选择栅极线SGF传送电源电Vdd。若选择栅极线SGF的电压电平变为确定状态，则然后，栅极选择控制电路46激活选择栅极激活信号ENFB(驱动为H电平)。该选择栅极激活信号ENFA以及ENFB都为H电平的激活状态时，图19所示的SGF驱动器32变为输出高阻抗状态，选择栅极线SGF变为浮置状态。

当选择栅极激活信号ENFB被激活，选择栅极线SGF变为浮置状态时，按照栅极选择控制电路46的输出信号，栅极升压控制电路44将选择栅极启动信号ENC驱动为激活状态。按照该选择栅极启动信号ENC的激活，SGC驱动器被激活，向选择栅极线SGC传送电压Vcg。按照该选择栅极线SGC的电压电平的上升，选择栅极线SGF的电压电平上升到Vdd+Vcg的电平。这期间，选择栅极激活信号ENFA以及ENFB为H电平的激活状态，选择栅极线SGF处于浮置状态。

预定的动作(读出、写入、擦除动作)结束后，主启动信号MEN处于非激活状态，这样，控制电路42、44以及46非激活，控制信号XED、ENC、ENFA以及ENFB被驱动为L电平的非激活状态。这样，图19所示的SGC驱动器30以及SGF驱动器32非激活，选择栅极线SGC以及SGF分别被驱动为接地电压电平的非激活状态。

因此，只向选择栅极线SGF供给电源电压Vdd，不需要使选择栅极线升压用的升压电压产生部。此外，也可以将驱动选择栅极线SGC的电路所生成的电压电平设定得较低。

(变更例)

图23是概要地表示本发明实施方式1的非易失性半导体存储装置的变更例的结构图。在图23中，概要地示出2位的存储单元MC0以及MC1的剖面结构。在该图23所示的存储单元MC0以及MC1的结构中，存储单元晶体管MT具有以电荷的方式存储信息的电荷俘获膜TRP以代替浮动栅极。在电荷俘获膜TRP上形成控制栅电极CG，与字线WL(WL1，WL0)连接。电荷俘获膜TRP由例如氧化膜-氮化膜-氧化膜的多层结构的ONO膜构成，在图中以斜线示出的氮化膜上蓄积电荷。

图23所示的存储单元MC0以及MC1的其它结构要素与图2所示的存储单元MC0以及MC1的剖面结构示出的要素相同，对对应的部分标注同一参考符号，省略其详细说明。

在利用以该ONO膜构成的电荷俘获膜TRP的情况下，在与控制栅电极CG相同的步骤中形成选择晶体管ST的下层栅电极G2。在该下层栅电极层G2上部形成上层栅电极G1。因此，在选择晶体管ST中，为了将栅极制作成2层结构，增加1个布线步骤。但是，在制造包含于处理器(微处理器)中的晶体管(逻辑晶体管)的步骤时，在形成逻辑晶体管的栅电极层时，可同时制作上层栅电极G1，并可以抑制制作步骤的增加(逻辑电路的MOS晶体管利用2层多晶硅栅极工艺的情况下)，其中，该处理器与非易失性半导体存储装置内的动作控制用的序列发生器或者该非易失性半导体存储装置集成在同一芯片上。

图24所示的存储单元MC0以及MC1的平面版面设计与图7所示的存储单元的版面设计相同。配设电荷俘获膜TRP以代替浮动栅极。与先前使用浮动栅极的情况相同，进行数据的写入/读出/擦除动作(施加的电压电平不同)。在此种情况下，将选择晶体管ST制作成2层栅极结构，分别对选择栅极G1以及G2设定其电压电平，由此，可降低生成正或者负的升压电压的电路的规模，可降低芯片版面设计面积以及功耗。

图24是概要地表示生成施加到源极线以及衬底区域的电压的部分之结构图。在图24中，源极/衬底电压供给部包含：高电压产生电路50，产生正的高电压；电源切换电路52，按照动作模式指示信号MODE，选择高电压产生电路50以及接地电压中的任意一个，生成源极线电压Vs1以及衬底电压Vsub。

向源极线SL供给源极线电压Vs1，向p型衬底区域1供给衬底电压Vsub。

高电压产生电路50包含电荷泵浦电路、电压电平检测电路以及基于检测结果的泵浦动作控制电路，配置在图4所示的泵浦电路PUK以及外围电路PH中。

对于该电源切换电路52来说，在数据读出时，选择接地电压(0.0V)作为源极线电压Vs1以及衬底电压Vsub。在数据写入时，对于电源切换电路52来说，同样选择接地电压并生成源极线电压Vs1以及衬底电压Vsub。在擦除时，对于切换电路52来说，选择来自高电压产生电路50的高电压(例如9.5V)，生成源极线电压Vs1以及衬底电压Vsub。

该电源切换电路52将源极线电压Vs1以及衬底电压Vsub设定为高电压产生电路50的输出电压或者接地电压电平。生成沟道热电子并注入浮动栅极FG，由此，进行数据写入，利用F-N隧道效应电流从浮动栅极FG向衬底区域放出电子，由此，进行擦除。

并且，产生提供给位线BL的位线写入电压以及位线读出电压的部分也同样，使用电源切换电路的结构来形成。

利用浮动栅极以及电荷俘获膜的存储单元中的任意一个都可以为采用该图24所示的电源系统电路，此外，对于利用电荷俘获膜的存储单元结构，也可以利用图17到图19所示的结构，进行所需电压的生成以及选择存储单元的驱动。

如上所述，按照本发明的实施方式1，以选择晶体管以及存储单元晶体管的串联体构成存储单元，并且，制作成分别对每个选择晶体管设定各个电压电平的2层栅极结构，可以不需要用于使选择晶体管的栅极电位升压的升压用电荷泵浦电路，或者减小其规模，可降低消费电流，此外，可减小芯片版面设计面积。

此外，利用选择晶体管，可降低存储晶体管MT的阈值电压，此外，也可以允许过擦除状态。因此，不需要在数据的写入时为了防止过擦除状态使阈值电压上升为预定值或者预定值以上用的反写，此外，不需要进行验证是否正确读出过擦除状态的存储单元的数据的验证动作，可简化数据的程序动作(写入以及擦除动作)顺序，能够降低控制电路(序列发生器)的规模，并减小芯片面积。

此外，该选择晶体管的阈值电压可设定得比较高(为了使栅极电位上升)，并处于存储单元晶体管的阈值电压较低的状态，此外，在细微化的情况下，通过选择晶体管ST切断存储单元晶体管的阈值下的漏电流(掉电泄漏电流)路径，可降低待机状态时的消费电流。

(实施方式2)

图25是概要地表示本发明实施方式2的非易失性存储单元阵列结构的图。在图25中，代表性地示出在1列上直线对准地配置的4位存储单元MC0-MC3。这些存储单元MC0-MC3共同与位线BL连接，并且，分别与源极线SL共同连接。因此，这些存储单元MC0-MC3相互并联连接在位线BL与源极线SL之间。

存储单元MC0-MC3具有3层栅极结构，包含浮动栅极FG、第1以及第2控制栅电极CG1以及CG2。在这些存储单元MC0-MC3上分别设置字线WL0-WL3。在1行上直线对准配置的存储单元共同与字线WL0-WL3连接。

各个字线WL0-WL3包含分别与第1以及第2控制栅电极CG1以及CG2连接的字控制线WCL以及字选择线WSL。分别对字选择线WSL以及字控制线WCL设定其电压电平。

图26是概要地表示图25所示的存储单元MC0-MC3的剖面结构的图。这些存储单元MC0-MC3具有相同的结构，所以，在图26中，根据存储单元MC代表性地表示这些存储单元MC0-MC3。存储单元MC包含：杂质区域62a以及62b，在p型半导体衬底区域60的表面上分开形成；浮动栅极FG，形成在这些杂质区域62a以及62b之间的衬底区域表面上；第1以及第2控制栅电极CG2以及CG1，形成在浮动栅极FG上。浮动栅极FG按每个存储单元隔离，另一方面，控制栅电极CG2以及CG1通过字选择线WSL以及字控制线WCL与在行方向直线对准配置的存储单元公共连接。控制栅电极CG1与字控制线WCL连接，控制栅电极CG2与字选择线WSL连接。并且，控制栅电极CG1以及CG2表示各存储单元的电极区域，以与控制栅电极CG1以及CG2在同一布线层的布线沿直线方向延伸配置的多晶硅层形成字选择线WSL以及字控制线WCL。

杂质区域62a与位线BL连接，杂质区域62b与源极线SL连接。杂质区域62b与相邻的存储单元共用。此外，杂质区域62a也与相邻存储单元共用。

图27是概要地表示图26所示的存储单元MC的存储数据读出时的控制栅电极CG1以及CG2的电位变化的图。以下，参照图27，简单地对图26所示的存储单元MC的数据读出时的动作进行说明。

在数据读出时，向位线BL供给读出电压(例如，1.0V)，源极线SL维持在接地电压。衬底区域60是接地电压电平。在浮动栅极FG上蓄积与存储数据对应的电荷量。

首先，将字选择线WSL驱动为电源电压Vdd电平，其电压电平稳定时，设定为浮置状态(高阻抗状态Hi-Z)。此时，字控制线WCL的电压电平仍是接地电压电平。控制栅电极CG2的电压电平维持在电源电压Vdd电平。

然后，该字选择线WSL变为浮置状态时，将字控制线WSL的电压电平驱动为电源电压Vdd电平。这样，通过字选择线WSL以及字控制线WCL之间即控制栅电极CG1以及CG2之间的电容耦合，字选择线WSL的电压电平上升到2·Vdd电平，第2控制栅电极CG2的电压电平上升到2·Vdd电平。

因此，可按照存储信息将存储单元MC的阈值电压设定为小于等于2·Vdd或者大于等于2·Vdd的电压电平，为了防止过擦除状态而将阈值电压设定为较高状态，并且，电源电压Vdd较低的情况下，可正确地在位线BL-源极线SL之间流过与存储单元MC的存储数据对应的读出电流。此种情况下，只利用电源电压，不需要在内部利用电荷泵浦生成电压2·Vdd，可降低消费电流并且减小内部电压生成部的占有面积。

此外，只利用电源电压，与实施方式1相同，不需要根据电荷泵浦动作等到内部电压稳定才开始字线选择动作，即可实现高速读出。

并且，在数据读出时，不产生过擦除的问题，在位线BL以及源极线SL之间可流过读出电流的情况下，字选择线WSL以及字控制线WCL在相同时间被驱动为电源电压Vdd电平，该读出电流以电源电压Vdd的读出电压电平与充分对应于存储单元MC的存储数据的阈值电压相对应。此种情况下，即使在隔着字选择线WSL以及字控制线WCL之间的层间绝缘膜的寄生电容较大的情况下，也不受该寄生电容的影响，能够高速将控制栅电极CG2驱动为电源电压Vdd电平。

图28是概要地表示图26所示的存储单元的数据写入时的控制栅极的电压变化的图。在数据写入时，向浮动栅极FG注入电子。此种情况下，衬底区域60设定为负电压(例如，-9.5V)，位线BL也设定为负电压-9.5V。源极线SL为开路状态(浮置状态)。在该状态下，首先，将字选择线WSL驱动为最终目标电压的1/2倍，即，驱动为Vpp/2的电压电平，然后，维持浮置状态。此时，字控制线WCL为接地电压电平。当字选择线WSL的电压电平在电压Vpp/2的电平稳定下来时，然后，将字控制线WCL驱动到电压Vpp/2的电压电平。根据字控制线WCL的电压上升，根据隔着层间绝缘膜的电容耦合，字选择线WSL的电压电平上升为目标电压Vpp(例如，9.5V)的电平，这样，控制栅电极CG2的电压电平维持在高电压Vpp电平。该高电压Vpp如果是例如9.5V，则在控制栅电极CG2与衬底区域60之间施加19V左右的高电压，通过该高电场，通过F-N隧道电流从衬底区域60向浮动栅极FG注入电子。

数据写入结束后，字选择线WSL以及字控制线WCL一起被驱动为接地电压电平。

在写入时，在需要高电压Vpp的情况下，只需要在外围部分的泵浦电路中产生高电压的1/2倍，即Vpp/2电平的电压。因此，可减少产生高电压Vpp的电荷泵浦的级数，这样，可降低版面设计面积以及消费电流。特别是，在通过电荷泵浦动作从电源电压Vdd升压而生成高电压Vpp的情况下，在电压电源Vdd为低电压(例如，2.0V)的情况下，可大幅降低该电荷泵浦的级数，增大面积减小效果以及消费电流降低效果。

图29是概要地表示图26所示的存储单元的擦除时控制栅极的电压变化图。在擦除模式时，执行针对衬底区域60上形成的存储单元的一并擦除。向字线BL以及衬底区域60供给高电压Vpp，源极线SL设定为浮置状态。在该状态下，首先将字选择线WSL驱动为目标电压Vbb的1/2倍的电平，即，驱动到Vbb/2的电平，然后，维持浮置状态。此时，字控制线WCL是接地电压电平。

字选择线WSL的电压电平在电压Vbb/2的电平稳定下来，然后，将字控制线WCL驱动到电压Vbb/2的电平。这样，字选择线WSL的电压电平通过隔着层间绝缘膜的电容耦合只降低电压Vbb/2，其电压电平变为目标负电压Vbb的电平。因此，负电压Vbb为-9.5V的情况下，衬底区域60为例如9.5V的高电压，通过F-N隧道电流电子从浮动栅极FG向衬底区域60流出。

因此，在擦除动作时也可以使该擦除动作所需的负电压电平减半，与高电压生成时相同，可降低该电荷泵浦的级数以及功耗。

并且，对于字线BL的电压来说，通过字线电压产生部分别生成高电压Vpp以及负电压Vbb并进行提供。但是，在字线驱动用的电压产生部中，可降低各动作模式中所需的电压电平，并可以降低字线驱动用电压产生部的功耗以及存储芯片版面设计面积。

图30是概要地表示本发明实施方式2的字线选择部结构的图。在图30中，字线驱动部包含：X译码电路65，对行地址信号RAD进行译码；字控制线驱动器67，根据X译码电路65的输出信号，决定选择/非选择状态，将字控制线WCL驱动为选择/非选择状态；字选择线驱动器69，根据来自X译码电路65的译码信号，选择性地将字选择线WSL驱动为选择状态。

在选择时，根据激活信号ENC，字控制线驱动器67根据提供给该电源节点VH以及VL的电压将字控制线WCL驱动为电源电压、高电压以及负电压中的任意一种电压的电压电平。

字选择线驱动器69根据激活信号ENFA以及ENFB决定动作时间，将字选择线WSL驱动为提供给该电源节点VH以及VL的电压电平。

X译码电路65、字控制线驱动器67、以及字选择线驱动器69包含在图4所示的行译码器XD1-XDn的块中，分别与字控制线WCL以及字选择线WSL对应配置。

在本发明实施方式2的非易失性半导体存储装置中，未设置选择晶体管，所以，未设置SG译码器/驱动器SDD1-SDDn的块。除此之外，也可以在本实施方式2中应用图4所示的存储电路的配置。

激活信号XDE、ENC、ENFA以及ENFB在与图17到图19所示的激活信号相同的时间被激活。

图31是概要地表示产生向图30所示的驱动器67以及69的电源节点VH以及VL施加的电压的行系统电源部结构的图。共同向驱动器67以及69的电源节点VH以及VL供给来自行系统电源部的电压。

在图31中，行系统电源部包含：半Vpp产生电路70，生成电压Vpp/2；半Vbb产生电路72，生成电压Vbb/2；字电源切换电路74，根据动作模式指示信号MODE，选择电源电压Vdd、高电压Vpp/2、以及负电压Vbb/2中的任意一种，并向高压侧电源节点VH以及低压侧电源节点VL传送。

字电源切换电路74在读出模式时选择电源电压Vdd以及接地电压，分别向高压侧电源节点VH以及低压侧电源节点VL供给。在写入模式时，字电源切换电路74选择来自半Vpp产生电路70的电压Vdd/2并向高压侧电源节点VH供给，并且，选择接地电压向低压侧电源节点VL传送。

在擦除模式时，字电源切换电路74选择来自半Vbb产生电路72的负电压Vbb/2，并向低压侧电源节点VL传送，另一方面，向高压侧电源节点VH传送接地电压。

驱动器67以及69的电源节点VH以及VL的电压电平彼此相同。不需要在各个驱动器67以及69中配置电源电路，即可简化电源电路并降低版面设计面积。

使用图21所示的控制部的结构生成提供给图30所示的驱动器67以及69的激活信号ENC、ENFA以及ENFB。代替实施方式1的选择晶体管的控制栅极(G1，G2)，通过字控制线WCL以及字选择线WSL驱动控制栅电极CG1以及CG2。因此，可以在与实施方式1中的选择栅极线SGC以及SGF相同的时间驱动字控制线WCL以及字选择线WSL。

并且，在产生负电压以及高电压的情况下，在各驱动器67、69以及电源切换电路74中，适宜地在内部执行控制信号的电平变换，执行正确的电压切换。

(变更例)

图32是概要地表示本发明实施方式2的存储单元MC结构的图。在图32中，存储单元MC包含电荷俘获膜(蓄积膜)80，该电荷俘获膜(蓄积膜)80形成在衬底区域60的表面上所形成的杂质区域62a以及62b之间。该电荷俘获膜80由氧化膜-氮化膜-氧化膜的ONO膜构成，按照存储信息在以斜线表示的氮化膜上蓄积电荷(电子)。

在该电荷俘获膜80上部直线对准地形成多晶硅栅极PG2以及PG1。在多晶硅栅极PG1以及PG2之间形成层间绝缘膜82，在多晶硅栅极PG1以及PG2之间形成寄生电容。这些多晶硅栅极PG1以及PG2分别与所述的控制栅电极CG1以及CG2对应。多晶硅栅极PG2与字选择线WSL连接，多晶硅栅极PG1与字控制线WCL连接。

在使用该图32所示的存储单元MC的情况下，代替浮动栅极使用由ONO膜构成的电荷俘获膜80。该结构的情况下，与使用浮动栅极的情况相比，可降低其高度，即使将存储单元MC制作成多层多晶硅栅极结构，也可以缓和存储装置内部的周边部或者同一芯片上的处理器等电路的单一栅极的晶体管的台阶差。

使用电荷俘获膜80的情况下，蓄积电荷的移动少，只在多晶硅栅极PG2下部蓄积电荷。因此，即使直线地在行线方向上连续地延伸配置电荷俘获膜80，也可以进行正确的数据存储。因此，在图7所示的平面版面设计中，可代替浮动栅极FG，使电荷俘获膜沿位线BL直线地延伸，形成存储单元(在图7的版面设计中，使用选择栅极作为字线(WCL，WSL))。不需要分离浮动栅极用的区域，可减小存储单元尺寸。

此外，作为字控制线WCL以及字选择线WSL的版面设计，可利用与针对选择栅极G1以及G2的布线SGC以及SGF(参照图10)同样的版面设计，字选择线WSL以及字控制线WCL在末端部分别与字控制线驱动器以及字选择线驱动器连接。此外，这种情况下，字选择线WSL以及字控制线WCL可以在相互对置的端部分别与字选择线驱动器以及字控制线驱动器连接。对于1个字线(WCL，WSL)，因为在两端对置配置字控制线驱动器以及字选择线驱动器(在一端配置字控制线驱动器，在另一端配置字选择线驱动器)，所以，可以在与X译码电路相同的芯片上配置字控制线驱动器以及字选择线驱动器。

如上所述，按照本发明的第2实施方式，在电荷蓄积区域(电荷俘获膜或者浮动栅极)上部的导电层进一步，在其上层形成导电层，分别设定这些导电层的电压电平。因此，可利用这些存储单元的导电层间的电容耦合进行升压动作，可降低字线驱动用电压产生部的产生电压电平，并可减少使用电荷泵浦情况下的泵浦级数，能够降低功耗以及版面设计面积。此外，在电源电压较低的情况下，在读出时，可提高该存储单元的栅极电位，在以阈值电压较高的电压电平进行分布的状态下，可进行存储单元数据的正确读出，并能够避免掉电泄漏电流以及过擦除的问题。

(实施方式3)

图33是概要地表示本发明实施方式3的非易失性半导体存储装置的主要部分的结构的图。在图33中，在p型阱90的外周设置底部N阱92。在该p型阱90处形成存储单元MC，与存储单元对应地配置字线、位线、以及源极线。即，使用p型阱90形成存储单元。存储单元MC可以是具有浮动栅极(FG)的层叠栅型晶体管，此外，可以是具有电荷俘获膜(ONO膜)结构的任意一种。将浮动栅极以及电荷俘获膜总称为电荷蓄积区域。

向底部N阱92供给来自底部电压产生电路94的阱电压Vnw，向p型阱90供给来自阱电压产生电路96的阱电压(衬底电压)Vpw。

图34是概要地表示图33所示的底部N阱以及p型阱90的剖面结构。以包围p型阱90的侧部以及底部的方式形成底部N阱92。底部N阱92形成在p型衬底区域99表面上。该p型阱90在先前的图4所示的非易失性半导体存储装置中与各存储阵列块对应地被分别分割，通过底部N阱92与其它的存储阵列块的衬底区域隔离。由此，防止衬底噪声的传播，并且，实现各存储阵列块单位的衬底电压的设定所引起的块单位的擦除。

按各p型阱90形成底部N阱92，在图34中，示出相邻p型阱90以及对应的底部N阱92的一部分。

按照各存储单元MC在p型阱90的表面形成激活区域，在各激活区域形成存储单元。存储单元的结构可以使用实施方式1以及2所示的存储单元结构，此外，也可以使用与现有技术相同的存储单元结构，存储单元结构是任意的，在图34中，存储单元结构只以单斜线块MC示出，具体的结构未明确示出。

对于p型阱90来说，按照各p型阱90设定其基板电压Vpw，再有，底部N阱92也按照每个底部N阱来设定其电压电平。

图35是表示图33以及图34所示的p型阱90以及底部N阱92的写入时的电压变化图。以下，参照图35对数据写入时的阱电压施加进行说明。

如图35所示，在数据写入时，首先，来自阱电压产生电路96的阱电压Vpw从接地电压电平降低到负电压Vbb/2的电压电平。此时，来自底部电压产生电路94的底部阱电压Vnw维持在接地电压。阱电压Vpw在电压Vbb/2的电平稳定下来时，阱电压产生电路96为输出高阻抗状态，p型阱90为浮置状态(Hi-Z)。然后，来自底部电压产生电路94的底部阱电压Vnw从接地电压只降低电压Vbb/2。此时，通过隔着p型阱90和底部N阱之间的pn结电容的电容耦合，p型阱90的电位降低，变为电压Vbb电平。另一方面，在存储单元中，关于进行写入的存储单元，其栅极电位维持正的高电压电平，从p型阱90向选择存储单元的电荷蓄积区域(浮动栅极或者电荷俘获膜(ONO膜))注入电子。

写入动作完成后，这些阱电压Vnw以及Vpw一同恢复为接地电压电平。

因此，在写入动作时，要求内部电源电路生成的电压为目标电压Vbb的1/2倍的电压Vbb/2，可减小写入所需的负电压的电压电平的绝对值，并可以减少用于产生负电压的电荷泵浦的级数，由此，可降低版面设计面积以及功耗。

图36是表示图33以及图34所示的阱电压Vpw以及底部电压Vnw的擦除动作时的变化图。

在擦除动作模式中，对p型阱90内形成的存储单元MC一并进行擦除动作。此种情况下，首先，来自阱电压产生电路96的阱电压Vpw从接地电压上升到电压Vpp/2的电压电平。此外，底部电压Vnw为接地电压电平。P型阱90的电压Vpw在电压Vpp/2的电平稳定后，阱电压产生电路96为输出高阻抗状态，p型阱90在电压Vpp/2的电平为浮置状态。然后，底部电压产生电路94使该底部电压Vnw上升为电压Vpp/2的电平。这样，通过隔着p型阱90和底部N阱92之间的pn结电容的电容耦合，p型阱90的电压电平只上升Vpp/2，变为Vpp。此时，在形成于p型阱90的存储单元MC中，栅极电位设定为负电压电平，从电荷蓄积区域(浮动栅极或者电荷俘获膜(ONO膜))向p型阱90的电子向p型阱90流出。擦除动作完成后，这些电压Vpw以及Vnw一起驱动为接地电压电平。

并且，在写入模式时，底部N阱92维持在负电压Vbb/2的电压电平。此种情况下，p型衬底区域99的电压维持在负电压Vbb/2的电压电平，底部N阱92和p型衬底区域99之间的pn结维持在非导通状态。此种情况下，p型衬底区域99的电压电平通常可以维持在负电压Vbb/2的电压电平，此外，按照动作模式，该电压电平可以设定为负电压Vbb/2或者接地电压电平。p型衬底区域99为阱区域，共同设置在存储单元阵列(所有存储阵列块)上，但是，与外围电路区域隔离。由此，在外围电路动作时，该外围电路晶体管的衬底电位不受影响，即可在存储单元阵列中设定衬底区域以及阱区域的电压电位。

图37是概要地表示产生电压Vnw以及Vpw的部分的一例结构的图。在图37中，衬底/阱电压产生部包含：半Vpp产生电路100，产生阱用高电压Vpp/2；半Vbb产生电路102，产生衬底用负电压Vbb/2；偏置电压电源切换电路104，按照动作模式指示信号MODE，选择电压Vpp/2以及Vbb/2中的一个，生成偏置电压Vbias。该半Vpp产生电路100以及半Vbb产生电路102具有包含在图4所示的泵浦电路PUK中的电荷泵浦以及包含在外围电路PH中的电压电平控制电路。偏置电压电源切换电路104包含于该图4所示的外围电路PH中。

偏置电压电源切换电路104在擦除模式时选择正的高电压Vpp/2，在写入模式时，选择负的高电压Vbb/2，分别输出选择电压作为偏置电压Vbias。

动作模式指示信号MODE表示读出模式或者待机模式时，偏置电压电源切换电路104将偏置电压Vbias维持在接地电压。

图38概要地表示图33所示的底部电压产生电路94以及阱电压产生电路96的结构。为了控制底部电压产生电路94以及阱电压产生电路96的动作，设置了根据命令检测动作模式的模式检测电路106、以及根据来自模式检测电路106的动作模式指示信号被激活并对激活时块地址BAD进行译码并生成块选择信号BS的块译码器108。根据来自该块译码器108的块选择信号BS指定图4所示的存储阵列块#1～#n中的1个。来自模式检测电路106的动作模式指示信号MODE提供给图37所示的偏置电压电源切换电路104。

底部电压产生电路94包含：底部电压控制电路94a，根据来自模式检测电路106的激活信号MEN和块译码器108的块选择信号BS，生成电压切换控制信号ENFB；电压选择电路96b，根据来自底部电压控制电路94a的电压切换控制信号ENVB选择偏置电压Vbias以及接地电压Vss(0.0V)中的一个，生成底部阱电压Vnw。

阱电压产生电路96包含：阱电压控制电路96a，按照来自模式检测电路106的激活信号MEN，生成电压选择控制信号ENW1以及ENW2；电压选择电路94b，来自该阱电压控制电路96a的电源选择控制信号ENW1以及ENW2激活时，选择偏置电压Vbias以及接地电压Vss中的一个，生成阱电压Vpw。

块选择信号BS只对选择存储阵列决进行激活。块选择信号BS为非激活状态时，来自阱电压控制电路96a以及底部电压控制电路94a的控制信号ENW1、ENW2以及ENVB处于非激活状态。在该状态下，电压选择电路96b以及94b分别选择接地电压Vss(0.0V)，并分别生成底部N阱电压Vnw以及阱电压Vpw。

另一方面，在块选择信号BS激活时，按照来自模式检测电路106的激活控制信号MEN，阱电压控制电路96a以及底部电压控制电路94a分别在预定的时间生成电压控制信号ENW1、ENW2以及电压切换控制信号ENVB。根据这些控制信号ENVB以及ENW1、ENW2，电压选择电路96b以及94b选择偏置电压Vbias并且在预定时间输出选择电压，生成电压Vnw以及Vpw。电压选择电路96b首先选择接地电压。电压选择电路94b选择偏置电压Vbias，生成阱电压Vpw。

然后，电压选择控制信号ENW2变为激活状态后，电压选择电路94b变为输出高阻抗状态。按照该电压选择电路94b的输出高阻抗状态，激活电压切换控制信号ENVB，电压选择电路96b根据偏置电压Vbias生成电压Vnw。由此，可生成具有图35以及图36所示的电压波形的电压Vpw以及Vnw。

并且，电压选择电路96b以及94b可以由具有选择功能的多路转接器构成。此外，电压选择电路94b以及96b按照分别生成的电压电平，将选择路径可靠地设定为导通·关闭状态，进行电压选择，所以，内部具有路径切换控制信号的电平变换功能。

由此，只对于选择存储阵列块，可按照偏置电压Vbias生成阱电压Vpw以及底部阱电压Vnw，在剩下的非选择存储阵列块中，可将电压Vnw以及Vpw维持为接地电压Vss电平。

此种情况下，共同设置在存储单元块上的衬底区域(99)的电压电平在写入动作模式时设定为负电压Vbb/2的电压电平，擦除以及读出模式时设定为接地电平。

图39是概要地表示形成有本发明实施方式3的非易失性半导体存储装置的系统LSI的半导体芯片上的版面设计图。在图39中，非易失性半导体存储装置120形成在半导体芯片110上。在半导体芯片110上形成处理器以及ROM或RAM等引导存储器以及作业用存储器130。即，非易失性半导体存储装置120进行至少需要逻辑电路130的数据/程序的存储。此种情况下，非易失性半导体存储装置120也可以作为存储逻辑电路130的引导程序的存储器来利用。在该半导体芯片110中，实现存储器内置微处理器。

非易失性半导体存储装置120包含形成有存储器阵列的p型衬底区域99A和形成该存储器阵列以外的外围电路(包含序列发生器)以及电源电路等的p型衬底区域99B。这些p型衬底区域99A以及99B被相互隔离。在p型衬底区域99A上与各存储器阵列块对应设置p型阱90A-90M、与这些p型阱90A-90M分别对应设置底部N阱92A-92M。分别与p型阱90A-90M以及底部N阱92A-92M的块对应设置阱/衬底电压产生电路122A-122M。这些阱/衬底电压产生电路122A-122M分别包含图33所示的底部电压产生电路94以及阱电压产生电路96，分别向对应的p型阱以及底部N阱供给电压Vpw以及Vnw。

共同向阱/衬底电压产生电路122A-122M提供来自设置于p型衬底99B上的电压产生部124的偏置电压Vbias。电压产生部124还包含产生其它的高电压Vpp、Vpp/2、Vbb、Vbb/2等的提供给字线以及位线、源极线的电压的电路。因此，该p型衬底区域99B上配置图4所示版面设计的外围电路、电源电路以及序列发生器。

将p型衬底区域99A以及99B作为阱区域，在半导体芯片110上相互隔离配置，由此，对于形成有逻辑电路130的衬底区域，不受存储器阵列部使用的偏置电压(阱电压以及衬底电压)以及外围电路的电压产生部生成的偏置电压的影响，能够以低功耗稳定地使非易失性半导体存储装置120进行动作。

并且，在实施方式3中也可应用实施方式1或者2的结构。

如上所述，按照本发明的实施方式3，以包围行列状排列存储单元的阱区域的方式形成底部阱区域，使用该底部区域和阱区域之间的结电容设定阱区域的电压。因此，可减小该阱电压设定用的电压产生部产生的电压电平的绝对值，并可以减小电压产生部的消费电流以及版面设计面积。

本发明一般可应用于非易失性半导体存储装置，特别是，应用在与处理器等逻辑电路集成在同一半导体芯片上的非易失性半导体存储装置的情况下，可实现小消费电流并且可减小芯片面积的系统LSI(大规模集成电路)。

对本发明进行了详细说明，但是，这只是例示，并不被限定，很明确，本发明的宗旨和范围仅通过附加的权利要求书进行限定。

Claims (6)

1.一种非易失性半导体存储装置，具有：

存储单元晶体管，非易失地存储数据；

选择晶体管，与所述存储单元晶体管串联连接，并且具有相互直线对准配置并可对每个设定电压电平的第1以及第2的导电层，导通时，可读出所述存储单元晶体管的存储数据；

第1电压设定电路，设定所述选择晶体管的第1导电层的电压；和

第2电压设定电路，设定所述选择晶体管的第2导电层的电压。

2.如权利要求1记载的非易失性半导体存储装置，其中

所述存储单元晶体管具有：以电荷的方式存储信息的浮动栅极；和控制向所述浮动栅极进行电荷的注入以及抽出，并且施加用于读出所述存储单元晶体管的存储数据的电压的、配置在所述浮动栅极上的控制电极层，

所述第1导电层以与所述浮动栅极相同的布线层的布线形成，并且，所述第2导电层以与所述控制电极层相同的布线层的布线构成。

3.一种非易失性半导体存储装置，具有：

存储单元，其具有以电荷的形式存储信息的电荷蓄积区域、形成在所述电荷蓄积区域上的第1导电层、与所述第1导电层直线对准并形成在所述第1导电层上层的第2导电层；

第1电压设定电路，设定所述第1导电层的电压；以及

第2电压设定电路，与所述第1导电层单独地设定所述第2导电层的电压。

4.如权利要求3记载的非易失性半导体存储装置，其中

所述电荷蓄积区域由处于电浮置状态的导电层构成。

5.如权利要求3记载的非易失性半导体存储装置，其中

所述电荷蓄积区域由绝缘膜构成。

6.一种非易失性半导体存储装置，其中

具有形成在第1导电型的衬底区域上、非易失地存储信息的存储单元，所述存储单元具有：电荷蓄积区域，形成在所述衬底区域上并以电荷的形式存储所述信息；和控制电极层，形成在施加用于写入和读出所述存储单元的存储信息的电压之所述电荷区域上，

还包括：

以包围所述衬底区域的底部和侧部的方式形成的第2导电型的底部阱区域；

第1电压控制电路，设定所述衬底区域的电压；以及

第2电压控制电路，与所述第1电压控制电路的电压设定单独地动作，按照动作模式设定所述底部阱区域的电压，并调整所述衬底区域的电压电平。

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