CN1262012C - 半导体集成电路 - Google Patents

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Abstract

本发明的半导体集成电路包括备有具有包含第1MOS晶体管的多个存储单元的第1存储单元阵列和产生当使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，在半导体芯片11上形成的第1DRAM电路，和备有具有包含具有与第1MOS晶体管不同特性的第2MOS晶体管的多个存储单元的第2存储单元阵列和产生当使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路，在半导体芯片11上形成的第2DRAM存储电路。

Description

半导体集成电路
对相关专利申请的交叉参考
本专利申请是以2002年3月26日提出的以前的日本专利申请No.2002-086679为基础的，对该专利申请具有优先权，并且通过参考将该专利申请的全部内容结合到本专利申请中。
背景技术
本发明涉及半导体集成电路，特别是涉及将不同性能的存储电路搭载在同一块芯片上的存储器与逻辑电路混载的集成电路。
近年来，称为系统LSI(大规模集成电路)的半导体集成电路的重要性正在不断增加。在已有技术中在分开的芯片上构成每种功能，将这些功能的大半集成在1块芯片上称为系统LSI。近年来，特别对在这个系统LSI中，在存储电路和逻辑电路集成在一块芯片上的存储器与逻辑电路混载的LSI的开发中投入了很大的力量。
使存储电路和逻辑电路一块芯片化的一个很大的优点是低消耗功率化。通过混载着两种电路，不用在逻辑电路存储电路之间设置输入输出缓冲器，从而削减了由于这些输入输出缓冲器引起的充放电所需的消耗功率。
进一步，因为可以使总线的宽度变宽，所以即便降低工作频率也能够提高数据的传输速率，因此也能够削减消耗功率。
例如在数字民用设备中，如已有技术那样地将存储器放在别的芯片上时不能使消耗功率降到1W以下。为了降到1W以下，需要用于提高散热性的昂贵的外壳和散热片。这样一来使制造成本急剧上升。为了能够原封不动地使用廉价的塑料外壳，就需要存储器混载。
使存储电路和逻辑电路一块芯片化的另一个优点是高速工作化。因为通用存储器的总线宽度最多约为32bit，工作频率也约为200MHz，所以不能相当大地提高数据传输速率。
在存储器与逻辑电路混载的LSI情形中，能够容易地将总线宽度加宽到约为256bit。从而，即便工作频率与通用存储器相同，与使用通用存储器的情形比较也能够极大地提高数据传输速率。
在存储器与逻辑电路混载的LSI情形中，特别是DRAM(DynamicRandom Access Memory(动态随机存取存储器))与逻辑电路混载的LSI从1996年开始已经向工程工作台和高性能的个人用计算机的图象处理等的高性能用途进行了实用化。通过DRAM混载使存储器总线的带宽加宽，大幅度地提高了处理能力。
近年来，DRAM与逻辑电路混载的LSI的用途已经扩大到数字方式的摄象机和静象摄影机等的图象设备，DVD(Digital Video Disk(数字光盘))等的存储媒体，和便携式信息终端等。在这些设备中，通过使用DRAM与逻辑电路混载的LSI，取得很大的低消耗功率化和削减实装面积的效果。
这样，因为可以将系统LSI用于各种用途，所以对搭载在系统LSI上的混载用DRAM要求的性能与它们的用途有关也是各种各样的。例如，在干电池驱动的那种数字民用设备的情形中，与高速工作比较更要求消耗功率小。又，在用于图象处理的情形中，要求存储器规模大。进一步在近年来的用于3维图象处理和通信系统的信号处理的情形中，对于高速存取时间有强烈要求。今后存在着沿使更大规模的系统1块芯片化的方向进行开发的可能性。
在这种情形中，即便在同一块芯片内设置多少个存储电路，例如也必须考虑对于集成度优先度高和对于高速工作优先度高的情形。例如，存在着在系统LSI上集成2个DRAM电路，对这2个DRAM电路要求的性能是不同的，例如与要求一方高速存取相对，在另一方与存取时间比较数据保持特性和集成度更为优先的情形。
我们的目的是将搭载在已有的DRAM与逻辑电路混载的LSI上的DRAM电路制成具有尽可能包含各种制品要求的性能的电路，使存储器容量和数据总线宽度，工作频率，读执行时间，地址分配方式，存储体构成等与制品的性能参数一致地变化，这种情形是很多的。
但是，不与改变存储单元阵列自身的性能相对应。即，在集成在同一块芯片上的2种DRAM电路中使用的存储单元的性能是相同的。
因此，我们可以预先想到满足今后多样化制品的要求是特别困难的。
这样在已有技术中，因为在同一块芯片上集成多种存储电路的半导体集成电路中使用的各存储电路内的存储单元的性能是相同的，所以存在着难以满足多样化制品的要求的问题。
发明内容
本发明的目的是提供能够满足多样化制品要求的半导体集成电路。
根据本发明的一个方面，提供了一种半导体集成电路，包括：在半导体芯片上形成的第1存储电路，该第1存储电路备有具有包含第1MOS晶体管的多个存储单元的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及在与上述半导体芯片是同一块的半导体芯片上形成的至少1个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有包含具有与上述第1MOS晶体管不同特性的第2MOS晶体管的多个存储单元的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
附图说明
图1是表示与本发明的第1实施例有关的存储器与逻辑电路混载的LSI的概略构成的方框图，
图2是表示图1中的第1和第2DRAM电路的内部构成的方框图，
图3是表示抽出图2中的存储单元阵列的1个存储单元的电路图，
图4A和图4B是设置在图1中的第1和第2DRAM电路中的沟道长度不同的2种传输晶体管的平面图，
图5A和图5B是设置在图1中的第1和第2DRAM电路中的沟道宽度不同的2种传输晶体管的平面图，
图6A和图6B是设置在图1中的第1和第2DRAM电路中的绝缘膜的膜厚不同的2种传输晶体管的截面图，
图7A和图7B是设置在图1中的第1和第2DRAM电路中的沟道区域的杂货浓度不同的2种传输晶体管的截面图，
图8A和图8B是设置在与本发明的第3实施例有关的存储器与逻辑电路混载的LSI中的位线接点尺寸不同的2种传输晶体管的平面图，
图9是表示设置在与本发明的第4实施例有关的存储器与逻辑电路混载的LSI中的存储单元全体的一个例子的截面图，
图10是表示抽出设置在与本发明的第5实施例有关的存储器与逻辑电路混载的LSI中的行系控制电路的方框图，
图11A和图11B是表示设置在与本发明的第5实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种字线驱动电位发生电路的一部分电路构成的方框图，
图12A和图12B是表示设置在与本发明的第6实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种字线驱动电位发生电路的一部分电路构成的方框图，
图13是表示抽出设置在与本发明的第7实施例有关的存储器与逻辑电路混载的LSI中的阱电位发生电路和p型阱区域的方框图，
图14A和图14B是表示设置在与本发明的第7实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种阱电位发生电路的构成的方框图，
图15是表示抽出设置在与本发明的第8实施例有关的存储器与逻辑电路混载的LSI中的位线驱动电位发生电路和读出放大器·列选择器电路的方框图，
图16A和图16B是表示设置在与本发明的第8实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种位线驱动电位发生电路的构成的方框图，
图17A和图17B是表示设置在与本发明的第9实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的存储单元中作为传输晶体管使用的2种晶体管的截面图，
图18A和图18B是表示设置在与本发明的第10实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种存储单元阵列的电路图，
图19A和图19B是表示设置在与本发明的第11实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种存储单元阵列的电路图，
图20A和图20B是表示设置在与本发明的第12实施例有关的存储器与逻辑电路混载的LSI中的第1，第2DRAM电路内的2种存储单元阵列的电路图，和
图21A和图21B是设置在与第12实施例的变形例有关的存储器与逻辑电路混载的LSI中的2种存储单元阵列的电路图。
具体实施方式
下面，我们参照附图通过实施例详细说明本发明。
(第1实施例)
图1是表示与本发明的第1实施例有关的存储器与逻辑电路混载的LSI的概略构成的方框图。在半导体芯片11上，集成着逻辑电路12和多个存储电路13。在本例中表示集成作为多个存储电路13的一个例子的第1，第2DRAM电路13-1，13-2的情形。但是，2个以上的DRAM电路也可以分别每1个或每2个以上进行集成。因为这点在以后的各实施例中是同样的，所以每次都省略对它的说明。
又，在这个实施例中，我们说明了集成作为多个存储电路13的第1，第2DRAM电路13-1，13-2的情形，但是，这可以代替DRAM电路集成SRAM电路，闪速存储器等的非易失性存储电路，强电介质存储电路，磁存储电路等作为存储电路13。因为这点在以后的各实施例中也是同样的，所以每次都省略对它的说明。
在第1，第2DRAM电路13-1，13-2与逻辑电路12之间进行数据授受。例如，从半导体芯片11的外部供给的数据由逻辑电路12进行所定的逻辑处理后，或者不进行逻辑处理原封不动地供给第1或第2DRAM电路13-1，13-2，存储在第1或第2DRAM电路13-1，13-2中。
将从第1或第2DRAM电路13-1，13-2读出的数据供给逻辑电路12。而且，从第1或第2DRAM电路13-1，13-2读出的数据由这个逻辑电路12进行所定的逻辑处理后，或者不进行逻辑处理原封不动地输出到半导体芯片11的外部。
在上述第1，第2DRAM电路13-1，13-2内，如后所述分别设置存储单元阵列。设置在这个第1，第2DRAM电路13-1，13-2内的存储单元阵列是具有分别与制品要求的性能参数对应的相互不同性能那样地构成的。
作为要求的性能参数的一个例子，可以举出高速存取工作优先度高的情形和与存取时间比较更重视集成度和在存储单元中的数据保持特性的情形。作为表示在说明书中出现的电特性的数字，例如有更新频率和随机存取时间等。
在这个第1实施例的DRAM与逻辑电路混载的LSI中，集成在同一块半导体芯片11上的第1和第2DRAM电路13-1，13-2具有随机存取时间相互不同地构成的存储单元阵列。
图1中的第1和第2DRAM电路13-1，13-2具有在方框图的层次上相互等价的构成。所以，我们只用图2说明第1和第2DRAM电路13-1，13-2中的任何一方的构成，而省略对另一方的说明。
在存储单元阵列21中设置多个存储单元。这许多存储单元是在设置在各DRAM电路中的多个阱区域内形成的。设置在各个DRAM电路中的多个阱区域与每个DRAM电路电连接，处于同一个电位。这许多存储单元的各个存储单元分别与多条字线中的任何一条字线和多条位线中的任何一条位线连接。
多条字线由行解码器22的输出选择地驱动。多条位线与读出放大器(S/A)·列选择器电路23连接。存取时，通过从存储单元读出数据，在位线上产生的微小电位变化由读出放大器(S/A)·列选择器电路23内的读出放大器进行放大，读出数据。
地址缓冲器24接受从DRAM电路外部供给的行地址和列地址。将行地址供给行解码器22，将列地址供给列解码器25。列解码器25通过与列地址相对应地选择驱动多条位线，进行列选择。
当读出数据时，将由放大器(S/A)·列选择器电路23读出的数据中，由列解码器25选择的列数据通过I/O缓冲器26输出到DRAM电路外部。另一方面，当写入数据时，将通过I/O缓冲器26从DRAM电路外部供给的写入数据供给由列解码器25选择的列，通过位线传送给并写入存储单元。
又，为了以所定的周期更新存储单元阵列21内的存储单元的存储数据，在DRAM电路内设置更新定时器27和更新地址计数器28。这个更新定时器27和更新地址计数器28构成更新控制电路。
更新定时器27产生一定周期的定时器信号，更新地址计数器28对这个定时器信号进行计数，产生更新用的行地址。将更新用的行地址供给行解码器22。
进一步，在DRAM电路内，设置字线驱动电位发生电路29，阱电位发生电路30和位线驱动电位发生电路31。
字线驱动电位发生电路29产生当选择存储单元阵列21内的多条字线时使用的正极性的电位VPP和用于供给非选择的字线的负极性的电位VEE。将这些电位VPP和VEE供给行解码器22。
阱电位发生电路30产生用于加到在存储单元阵列21内形成多个存储单元的p型阱区域上的负极性的阱电位VWELL。
位线驱动电位发生电路31，当从存储单元阵列21内的存储单元读出数据时，产生用于加到位线上的正极性的读出电位VBL。将这个电位VBL供给放大器·列选择器电路23。
如图2所示，在第1和第2DRAM电路13-1，13-2中独立地设置产生当使各存储单元阵列21内的存储单元工作时使用的各种电位的字线驱动电位发生电路29，阱电位发生电路30和位线驱动电位发生电路31，如已有技术那样简单地将存储单元阵列21内的存储单元分割成块，对于各个块设置行解码器和列解码器等，这些是不同的。
图3是表示抽出存储单元阵列21中的1个存储单元。存储单元MC是由由MOS晶体管构成的传输晶体管TT和用于存储数据的电容元件C构成的。传输晶体管TT的漏极与多条位线BL中的任何一条位线BL连接，栅极与多条字线WL中的任何一条字线WL连接。传输晶体管TT的源极与电容元件C的一端连接，电容元件C的另一端与所定电位的供给节点，例如接地电位的节点连接。
这里，第1和第2DRAM电路13-1，13-2内的存储单元阵列，由于如图3所示的传输晶体管TT的驱动力，即接通电流值相互不同，具有相互不同的性能。这里所谓的接通电流是晶体管导通状态时流过源极，漏极之间的电流。又，接通电流值相互不同意味着它们的值的不同不是在制造中产生的零散范围内的不同，而是两者优先度的差别。
这里例如，第1DRAM电路13-1对于高速工作的优先度高，需要快的随机存取时间，第2DRAM电路13-2对于高速工作的优先度低，是不需要如此快的随机存取时间。
如果使构成第1DRAM电路13-1一侧的存储单元阵列内的存储单元MC的传输晶体管TT的驱动力高，则可以高速地读写数据，随机存取时间变快。与此相对，构成第2DRAM电路13-2一侧的存储单元阵列内的存储单元MC的传输晶体管TT的驱动力比第1DRAM电路13-1的低。
为了使构成存储单元MC的传输晶体管TT的驱动力不同，可以采用改变晶体管的沟道长度，改变晶体管的沟道宽度，改变晶体管的阈值电压，改变晶体管的寄生电阻值等中任何一个的方法。
图4A和图4B表示当通过改变晶体管的沟道长度使驱动力不同时的，第1和第2DRAM电路13-1，13-2一侧的传输晶体管TT的平面图。传输晶体管TT分别由源极扩散层S，漏极扩散层D，设置在源极，漏极两扩散层相互间的栅极G构成。
设置在第1DRAM电路13-1一侧的传输晶体管TT的沟道长度L1比设置在第2DRAM电路13-2一侧的传输晶体管TT的沟道长度L2短。
在设置了沟道长度短的传输晶体管TT的第1DRAM电路13-1一侧的存储单元阵列中，传输晶体管TT的接通电流值变大。因此，第1DRAM电路13-1一侧的存储单元阵列可以进行高速存取工作，随机存取时间变快。
另一方面，在设置了沟道长度长的传输晶体管TT的第2DRAM电路13-2一侧的存储单元阵列中，传输晶体管TT的接通电流值比第1DRAM电路13-1一侧小。所以，与第1DRAM电路13-1比较，第2DRAM电路13-2一侧的存储单元阵列的存取工作较慢，随机存取时间变慢。
即，通过改变分别与要求的性能参数相对应地构成第1，第2DRAM电路13-1，13-2内的存储单元的晶体管的沟道长度，能够改变构成存储单元的晶体管的驱动力，即接通电流值，从而能够使第1，第2DRAM电路13-1，13-2的性能不同。
图5A和图5B是表示当改变晶体管的沟道宽度使驱动力不同时的，第1和第2DRAM电路13-1，13-2一侧的传输晶体管TT的平面图。
使设置在第1DRAM电路13-1一侧的传输晶体管TT的沟道宽度W1比设置在第2DRAM电路13-2一侧的传输晶体管TT的沟道宽度W2大。
在设置了沟道宽度大的传输晶体管TT的第1DRAM电路13-1一侧的存储单元阵列中，转输晶体管TT的接通电流值变大。因此，第1DRAM电路13-1一侧的存储单元阵列可以进行高速存取工作，随机存取时间变快。
另一方面，在设置了沟道宽度小的传输晶体管TT的第2DRAM电路13-2一侧的存储单元阵列中，转输晶体管TT的接通电流值比第1DRAM电路13-1一侧的小。因此，与第1DRAM电路13-1比较，第2DRAM电路13-2一侧的存储单元阵列的存取工作变慢，随机存取时间变慢。
即，通过改变分别与要求的性能参数相对应地构成第1，第2DRAM电路13-1，13-2内的存储单元的晶体管的沟道宽度，能够改变构成存储单元的晶体管的驱动力，即接通电流值，从而能够使第1，第2DRAM电路13-1，13-2的性能不同。
其次，我们说明通过改变晶体管的栅极绝缘膜的膜厚使传输晶体管TT的驱动力不同的情形。
图6A和图6B表示当改变晶体管的绝缘膜的膜厚使传输晶体管TT的驱动力不同时的，第1和第2DRAM电路13-1，13-2一侧的传输晶体管TT的模式的截面构造。
传输晶体管TT分别由源极扩散层S，漏极扩散层D，设置在源极，漏极两扩散层相互间的栅极G构成。进一步，栅极G由设置在基板上的栅极绝缘膜41和设置在它上面的例如多晶硅层和金属层等构成的栅极导体层42构成。
设置在第1DRAM电路13-1一侧的传输晶体管TT的栅极绝缘膜41的膜厚比设置在第2DRAM电路13-2一侧的传输晶体管TT的栅极绝缘膜41的膜厚薄。此外，上述各晶体管的栅极绝缘膜41是由相同材料形成的，它们的介电常数相等。
在设置了栅极绝缘膜41的膜厚薄的传输晶体管TT的第1DRAM电路13-1一侧的存储单元阵列中接通电流值变大。因此，第1DRAM电路13-1一侧的存储单元阵列可以进行高速存取工作，随机存取时间变快。
另一方面，在设置了栅极绝缘膜41的膜厚厚的传输晶体管TT的第2DRAM电路13-2一侧的存储单元阵列中，传输晶体管TT的接通电流值比第1DRAM电路13-1一侧的小。因此，与第1DRAM电路13-1比较，第2DRAM电路13-2一侧的存储单元阵列的存取工作变慢，随机存取时间变慢。
即，通过改变分别与要求的性能参数相对应地构成第1，第2DRAM电路13-1，13-2内的存储单元的晶体管的绝缘膜的膜厚，能够改变构成存储单元的晶体管的驱动力，即接通电流值，从而能够使第1，第2DRAM电路13-1，13-2的性能不同。
其次，下面我们说明使晶体管的驱动力不同的其它例子。为了使晶体管的驱动力不同可以改变阈值电压，进一步为了改变阈值电压可以改变沟道区域的杂质浓度。
图7A和图7B表示当改变晶体管的沟道区域的杂质浓度改变使阈值电压使驱动力不同时的，第1和第2DRAM电路13-1，13-2内的传输晶体管TT的模式的截面构造。
一般，在传输晶体管TT的源极，漏极两扩散层相互间的沟道区域43中，为了调节阈值电压导入与基板同一导电型的杂质。
如图7A和图7B所示，在设置在第1，第2DRAM电路13-1，13-2上的传输晶体管TT的沟道区域43中分别导入与基板同一导电型的相互同一种类的杂质，第1DRAM电路13-1一侧的传输晶体管TT的沟道区域43-1的杂质浓度比第2DRAM电路13-2一侧的传输晶体管TT的沟道区域43-2的杂质浓度低。
在沟道区域43-1的杂质浓度低的第1DRAM电路13-1一侧的存储单元阵列中，传输晶体管TT的阈值电压值变低，接通电流值变大。因此，第1DRAM电路13-1一侧的存储单元阵列可以进行高速存取工作，随机存取时间变快。
另一方面，在沟道区域43-2的杂质浓度高的第2DRAM电路13-2一侧的存储单元阵列中，传输晶体管TT的阈值电压值变高，接通电流值比第1DRAM电路13-1一侧小。因此，与第1DRAM电路13-1比较，第2DRAM电路13-2一侧的存储单元阵列的存取工作变慢，随机存取时间变慢。
即，通过改变分别与要求的性能参数相对应地构成第1，第2DRAM电路13-1，13-2内的存储单元的晶体管的阈值电压，能够改变构成存储单元的晶体管的驱动力，即接通电流值，从而能够使第1，第2DRAM电路13-1，13-2的性能不同。
可是，当缩短晶体管的沟道长度，加大沟道宽度，降低阈值电压时，使晶体管的漏电流增加，存储单元的数据保持特性恶化，它们是相关的。又，为了使高速工作优先，使晶体管的沟道宽度增大时，使存储单元尺寸变大，从而使集成度下降。
所以，如已有技术那样，当在集成度和数据保持特性优先的情形和高速工作优先的情形两者中使用同一构成的传输晶体管时，要同时满足两者的要求是困难的。
与此相对，如第1实施例那样，当通过改变存储单元内的晶体管的接通电流值时，使在集成度的优先度高的DRAM电路中使用的存储单元阵列与在高速工作的优先度高的DRAM电路中分别使用的存储单元阵列不同，分别制成适当构成的存储单元阵列时，可以在同一块半导体芯片上制成不同性能的DRAM电路，从而能够解决已有技术的问题。
(第2实施例)
这里我们说明，在第1实施例中，通过使传输晶体管的接通电流值不同，使2种或2种以上的DRAM电路内的存储单元阵列具有相互不同的性能那样地进行构成的情形。
但是，这能够通过使传输晶体管截止电流值不同，使2种或2种以上的DRAM电路内的存储单元阵列具有相互不同的性能那样地进行构成。这里所谓的截止电流是晶体管在断开状态时流动的漏电流。
改变传输晶体管的截止电流值，与在第1实施例中改变接通电流值有关。即，如果接通电流值增大，则截止电流值也增大。
所以，为了改变截止电流值，可以通过与图4A和图4B所示的情形相同可以改变晶体管的沟道长度，与图5A和图5B所示的情形相同可以改变晶体管的沟道宽度，与图6A和图6B所示的情形相同可以改变晶体管的绝缘膜的膜厚，与图7A和图7B所示的情形相同可以改变晶体管的沟道区域的杂质浓度，改变阈值电压，能够通过用上述那些方法中的至少任何一个方法来实现。
此外，因为在第2实施例中的DRAM与逻辑电路混载的LSI的概略的构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也图2相同，所以省略对它们的说明。
在这个第2实施例中的DRAM与逻辑电路混载的LSI中，第1和第2DRAM电路13-1，13-2中，在数据保持特性的优先度高的一侧的存储单元阵列中，用晶体管的截止电流小的存储单元，在数据保持特性的优先度低的一侧的存储单元阵列中，用晶体管的截止电流更大的存储单元。
从数据保持特性来看允许大的截止电流是不希望的。但是，为了提高晶体管的驱动力，增加截止电流的情形是很多的。所以，在需要高速工作的第1DRAM电路13-1一侧允许比较大的截止电流，在对于高速工作的优先度低的第2DRAM电路13-2一侧重视数据保持特性，希望抑制截止电流使它变小。
(第3实施例)
这里，当读写存储单元的信息时，与传输晶体管的接通电阻比较寄生电阻是起支配作用的，即便降低传输晶体管的接通电阻也不能高速工作。所以，在对于高速工作的优先度高的DRAM电路中希望降低寄生电阻。为了降低这个寄生电阻，例如，可以采用通过使图3所示的位线BL和传输晶体管TT的漏极扩散层连接的位线接点的尺寸增大使接点电阻下降，使构成存储单元MC的晶体管TT的扩散层自身的电阻率下降，使晶体管的扩散层的宽度增大，和使存在于构成存储单元MC的晶体管的扩散层和构成存储单元的电容元件C之间的电阻成分下降的方法。
图8A和图8B表示通过改变与位线BL和传输晶体管TT的漏极扩散层连接的位线接点的尺寸，使传输晶体管TT的寄生电阻值不同时的，第1和第2DRAM电路13-1，13-2一侧的传输晶体管TT的平面图。
传输晶体管TT分别由源极扩散层S，漏极扩散层D，设置在源极，漏极两扩散层相互间的栅极G构成。位线BL由设置在栅极G上层的例如多晶硅层和金属层等构成的配线构成，位线BL和漏极扩散层D在位线接点CC连接起来。
设置在第1DRAM电路13-1一侧的传输晶体管TT的位线接点CC1的面积比设置在第2DRAM电路13-2一侧的传输晶体管TT的位线接点CC2的面积大。
在设置了位线接点CC1的面积大的传输晶体管TT的第1DRAM电路13-1一侧的存储单元阵列中，与第2DRAM电路13-2一侧的存储单元比较，晶体管的寄生电阻变低，可以进行高速存取工作，随机存取时间变快。
可是，即便在需要高速工作以外的情形中也希望降低晶体管的电阻成分。但是，当为了降低电阻成分的变更使扩散层部分的漏电流增大时，希望在对于高速工作的优先度高的第1DRAM电路13-1一侧即便稍微增加一些漏电流也优先地使电阻成分下降，在对于高速工作的优先度低的第2DRAM电路13-2一侧通过降低电阻成分，也使漏电流优先下降。
这样一来，在第3实施例中，因为通过改变存储单元内的寄生电阻值，使在对于高速工作的优先度高的DRAM电路和不是这样的DRAM电路中存储单元阵列的构成不同，分别构成适当的存储单元阵列，所以可以在同一块半导体芯片上制成不同性能的DRAM电路。
(第4实施例)
这里，我们说明在上述第1，第2实施例中，通过改变存储单元内的晶体管的接通电流或截止电流的值，使集成在同一块半导体芯片上的2种或2种以上的DRAM电路内的存储单元阵列具有相互不同的性能那样地进行构成的情形。
但是，通过改变构成存储单元的电容元件的电容值，也可以使2种或2种以上的DRAM电路内的存储单元阵列具有相互不同的性能那样地进行构成。
其次，我们说明改变存储单元内的电容元件的电容值的本发明的第4实施例。
因为这个第4实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。
如图3所示，DRAM电路内的存储单元MC是由1个传输晶体管TT和1个电容元件C构成的。构成存储单元的电容元件C的电容量影响存储单元阵列的工作速度。当能够忽视寄生电阻时，希望存储单元的电容元件C的电容量大。但是，因为实际上不能够忽视电阻成分，所以当读写存储单元中的数据时产生的电容元件C充放电所需时间，受到由存储单元的电容元件C的电容量和电阻成分决定的时间常数的影响。
即，存在着当电容量大时RC延迟量变大，使充放电时的电位变化的倾向钝化，使存取时间恶化的情形。因为构成存储单元的电容元件C的电容量直接影响信号量，所以不能够使它过小。
但是，在对于高速工作的优先度高的情形中存在着希望将构成存储单元的电容元件C的电容量设定得小的情形。因此，不能允许同样也使构成不需要高速工作的DRAM电路的存储单元的电容元件的电容量小，和由于信号量降低使数据保持特性恶化的情形发生。
所以，通过在对于高速工作的优先度高的DRAM电路中，即便稍微牺牲一些数据保持特性，用持有小电容量的电容作为构成存储单元的电容元件，在不是这样的DRAM电路中，用持有大电容量的电容作为构成存储单元的电容元件那样地分开使用，能够构成产生各种特征的用于混载的DRAM。
图9是表示图3所示的存储单元MC全体的截面构造的一个例子。在n型基板式51上形成p型阱区域(p阱)52。在这个阱区域52的表面上形成成为传输晶体管的源极，漏极扩散层的一对n型扩散层53。在上述一对n型扩散层53相互之间的沟道区域上形成栅极54。
与上述一对n型扩散层53的一方的扩散层连接，贯通阱区域52，底部达到基板51上那样地形成用于沟槽电容器的沟槽55。在上述沟槽55的下部内周面上形成膜厚薄的用于电容器的绝缘膜56，在它的上部形成膜厚厚的用于分离的绝缘膜57。进一步，埋在沟槽55内部那样地形成用于存储的导电膜58。而且，在沟槽55的上部形成与用于存储的导电膜58和一对n型扩散层53的一方扩散层电连接的带状接点(Strap Contact)层59。
这时，存储单元MC内的电容元件C表示由n型基板式51，用于存储的导电膜58，和作为夹在它们之间的电介质膜的绝缘膜56构成的沟槽型电容元件，但是也可以使用其它的沟槽型电容元件。
在这个第4实施例中，上述电容元件C的电容量在第1，第2DRAM电路13-1，13-2内的存储单元阵列中是相互不同的，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
作为改变构成存储单元的电容元件C的电容量的方法，可以采用改变电容元件的绝缘膜56的实效膜厚，改变电容元件C的实效面积，改变电容元件C的绝缘膜56的实效介电常数等方法中的任何一个方法。
一般地，通过使绝缘膜56的实效膜厚变薄，使电容元件C的实效面积变宽，使电容元件C的绝缘膜56的实效介电常数增高，使电容元件C的电容量增大。
所以，在对于高速工作的优先度高的第1DRAM电路13-1内的存储单元阵列中，通过使绝缘膜56的实效膜厚变厚，使电容元件C的实效面积变窄，使电容元件C的绝缘膜56的实效介电常数降低等方法，使电容元件C的电容量减小。
另一方面，在对于高速工作的优先度低的第2DRAM电路13-2内的存储单元阵列中，与第1DRAM电路13-1一侧比较，通过使绝缘膜56的实效膜厚变薄，使电容元件C的实效面积变宽，使电容元件C的绝缘膜56的实效介电常数增高等方法，使电容元件C的电容量增大。
为了改变绝缘膜56的实效膜厚，能够通过分出形成绝缘膜56的工序来实现。
为了改变电容元件C的实效面积，例如在使用图9所示的沟槽型电容元件的情形中能够通过改变沟槽55的深度，改变沟槽55的直径来实现。又，在使用迭层型电容元件的情形中能够通过使迭层型电容元件的面积增大那样地改变它的高度和直径来实现。又，也可以通过不仅变更电容元件的二维图案形状，而且通过变更制造工序变更三维形状来改变电容元件。
此外，作为用作电容元件C的绝缘膜56的介电常数高的电介质膜，例如具有Si3N4，Ta2O5，近年来正在开发的BST(BaxSr1-xTiO3)等。令SiO2的介电常数为1时，Si3N4的约为3，Ta2O5的约为10，BST的约为300。
这样，在第4实施例中，因为通过改变存储单元内的电容元件的电容量，使对于高速工作的优先度高的DRAM电路中使用的存储单元阵列，和在不是这样的DRAM电路中使用的各个存储单元阵列具有不同的构成，制成各个适当构成的存储单元阵列，所以能够在同一块半导体芯片上制成不同性能的DRAM电路。
(第5实施例)
其次，我们说明本发明的第5实施例。
因为这个第5实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。
又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元具有与图3所示情形的相同构成。
即，存储单元MC由传输晶体管TT和电容元件C构成。又，作为传输晶体管TT一般用N沟道型的MOS晶体管。
当选择存储单元时，将图2中的字线驱动电位发生电路29产生的正极性的电位VPP供给与选出的存储单元内的传输晶体管TT的栅极连接的字线WL。一般，这个电位VPP是通过使供给半导体芯片的电源电位上升得到的。
图10是表示从图2的电路抽出行系控制电路的图。以前的行解码器22由对地址进行解码的解码电路22A，和根据来自解码电路22A的解码信号将字线驱动电位发生电路29产生的正极性的电位VPP选择地输出到存储单元阵列21内的字线WL的字线驱动电路22B构成。
将输出到字线WL的正极性的电位VPP加到图3中的传输晶体管TT的栅极上。当导通传输晶体管TT时，即当选择存储单元MC时，如果输出到字线WL的正极性的电位VPP高，则能够使传输晶体管TT的接通电流增大，能够使随机存取时间变快。
因此，在这个第5实施例中，与不要求高速工作的第2DRAM电路13-2比较，要求高速工作的第1DRAM电路13-1一侧的字线驱动电位发生电路29产生的正极性的电位VPP高，当使构成要求高速工作的第1DRAM电路13-1内的存储单元的MOS晶体管接通时，供给它的栅极的电位增高，与第2DRAM电路13-2比较第1DRAM电路13-1的接通电流值变大。但是，构成第1，第2DRAM电路13-1，13-2内的存储单元的MOS晶体管本身的构成是相同的。
即，当令第1DRAM电路13-1一侧的字线驱动电位发生电路29产生的正极性的电位VPP为VPP1，第2DRAM电路13-2一侧的字线驱动电位发生电路29产生的正极性的电位VPP为VPP2时，使VPP1＞VPP2的关系成立那样地构成各个字线驱动电位发生电路29。
图11A和图11B是表示第1，第2DRAM电路内的字线驱动电位发生电路29中产生的正极性的电位VPP的电路部分的详细构成的方框图。
设置在图11A所示的第1DRAM电路13-1内的字线驱动电位发生电路29由比较上升的电位与基准电位Vref1，输出与这个比较结果相对应的信号的电位检测电路61，输出与这个电位检测电路61的输出信号相对应的频率的信号的振荡电路62，和被供给这个振荡电路62的输出信号，使电源电压升高输出电位VPP1的电荷泵型的升压电路63构成。
因为设置在图11B所示的第2DRAM电路13-2内的字线驱动电位发生电路29只有在代替上述基准电位Vref1，将比Vref1值低的基准电位Vref2输入电位检测电路61这点上是不同的，其它都与第1DRAM电路13-1内的字线驱动电位发生电路29相同，所以省略对它的说明。
这里，通过改变输入电位检测电路61的基准电位Vref的值，能够改变从升压电路63输出的升压电位VPP的值，通过使Vref1＞Vref2能够产生满足VPP1＞VPP2关系的升压电位VPP1，VPP2。
此外，我们已经说明了在图11A和图11B所示的字线驱动电位发生电路中，通过改变输入电位检测电路61的基准电位的值，输出相互不同值的升压电位VPP的情形。但是，通过相互改变从升压电路63反馈到电位检测电路61的电压分压比，将相同值的基准电位Vref输入电位检测电路61，也能够从升压电路63输出不同值的升压电位VPP。即，在升压电位VPP的反馈路径的途中设置分压电路，相互改变在这个分压电路中的电压分压比。
这样，在第5实施例中，通过改变产生用于供给选出的存储单元内的MOS晶体管的栅极的正极性的电位VPP的字线驱动电位发生电路的构成，能够在同一块半导体芯片上制成不同性能的DRAM电路。
此外，对于高速工作来说希望提高选出字线的驱动电位，但是因为从消耗功率和可靠性方面出发不希望使电位达到必要以上的高值，所以要取适当的值。
(第6实施例)
其次，我们说明本发明的第6实施例。
因为这个第6实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。
又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元具有与图3所示情形的相同构成。
即，存储单元MC由N沟道型的MOS晶体管构成的传输晶体管TT和电容元件C构成。
当不选择存储单元时，将图2中的字线驱动电位发生电路29产生的负极性的电位VEE供给与非选择存储单元内的传输晶体管TT的栅极连接的字线WL。一般地，这个电位VEE是用电荷泵型的负电位发生电路得到的。
当使由N沟道型的MOS晶体管构成的传输晶体管TT处于截止状态时，即当不选择存储单元时，使供给字线的电位越低，则能够使晶体管接通时的漏电流越小。而且，如果供给字线的电位是负电位，则能够达到进一步抑制接通时的漏电流的目的。
因此，在这个第6实施例中，与要求高速工作的第1DRAM电路13-1比较，使不要求高速工作的数据保持特性优先的第2DRAM电路13-2一侧的字线驱动电位发生电路29产生的负极性的电位VEE的绝对值增大。
通过这样做，构成第2DRAM电路13-2内的存储单元的MOS晶体管的截止电流值比第1DRAM电路13-1小。
即，当令第1DRAM电路13-1一侧的字线驱动电位发生电路29产生的负极性的电位为VEE1，第2DRAM电路13-2一侧的字线驱动电位发生电路29产生的负极性的电位为VEE2时，使|VEE1|＜|VEE2|的关系成立那样地构成字线驱动电位发生电路29。
图12A和图12B是表示在第1，第2DRAM电路13-1，13-2内的字线驱动电位发生电路29中产生负极性的电位VEE的电路部分的详细构成的方框图。
设置在第1DRAM电路13-1内的图12A所示的字线驱动电位发生电路29由比较产生的电位VEE1与基准电位Vref1，输出与这个比较结果相对应的信号的电位检测电路71，输出与这个电位检测电路71的输出信号相对应的频率的信号的振荡电路72，和被供给这个振荡电路72的输出信号的电荷泵型的负电位发生电路73构成。
因为设置在第2DRAM电路13-2内的图12B所示的字线驱动电位发生电路29只有在将与基准电位Vref1不同的基准电位Vref2输入电位检测电路71这点上是不同的，其它都与第1DRAM电路13-1内的字线驱动电位发生电路29相同，所以省略对它的说明。
这里，通过改变输入电位检测电路71的基准电位Vref的值，能够改变从负电位发生电路73输出的负电位VEE的值，能够产生满足|VEE1|＜|VEE2|关系的负电位VEE1，VEE2。
此外，在这个情形中，也在从负电位发生电路73反馈到电位检测电路71的电压路径的途中设置分压电路，通过相互改变图12A和图12B的电路中的分压比，将相同值的基准电位Vref输入电位检测电路71，并从负电位发生电路73输出不同值的负电位VEE。
这样，在第6实施例中，通过改变字线驱动电位发生电路产生的用于供给非选择存储单元内的MOS晶体管的栅极的负电位值，能够使在对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路中字线驱动电位发生电路具有不同的构成，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
此外，在这个实施例中，我们说明了由对于高速工作的优先度低的第2DRAM电路13-2和对于高速工作的优先度高的第1DRAM电路13-1内的字线驱动电位发生电路29分别产生负电位，通过改变这个负电位值，改变存储单元内的晶体管的截止电流值的情形，但是在对于高速工作的优先度高的第1DRAM电路13-1中，也可以代替负电位将接地电位供给图9中的字线驱动电路22B。
在这种情形中，在第1DRAM电路13-1内的字线驱动电位发生电路29中不需要设置用于产生负电位的电位检测电路71，振荡电路72和负电位发生电路73，能够将它们省略。
(第7实施例)
其次，我们说明本发明的第7实施例。
因为这个第7实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元具有与图3所示情形的相同构成。
如图3所示，存储单元MC由N沟道型的MOS晶体管构成的传输晶体管TT和电容元件C构成。而且，在第1和第2DRAM电路13-1，13-2中分别在设定在同一电位上的多个p型阱区域内形成多个存储单元MC。
在DRAM电路中，一般地，为了避免由于漏电流引起的数据保持性的恶化，采取对形成存储单元的p型阱区域加上负电位偏压的方法。而且，在提高构成存储单元的传输晶体管的驱动电流的优先度高的情形中希望这个负偏压的绝对值小。但是当加在p型阱区域上的负电位的绝对值变小时，传输晶体管的截止电流变大。因此，在对于高速工作的优先度低的情形中不希望加在p型阱区域上的负电位的绝对值变小。
因此，在这个第7实施例中，与对于高速工作的优先度低的第2DRAM电路13-2比较，使对于高速工作的优先度高的第1DRAM电路13-1一侧的阱电位发生电路30产生的负极性的阱电位VWELL的绝对值变小，使构成要求高速工作的第1DRAM电路13-1内的存储单元的MOS晶体管的接通电流变大。
图13是表示从图2的电路抽出阱电位发生电路30和被供给这个阱电位发生电路30产生的阱电位VWELL的存储单元阵列21的p型阱区域32的图。
因为第1，第2DRAM电路13-1，13-2内的各个多个p型阱区域32在各个DRAM电路内电连接，不同的DRAM电路相互电分离，所以能够对于各个多个p型阱区域32独立地将阱电位VWELL供给每个DRAM电路。
这里，要求高速工作的第1DRAM电路13-1一侧的阱电位发生电路30产生的负极性的阱电位VWELL的绝对值变小，对于高速工作的优先度低的第2DRAM电路13-2一侧的阱电位发生电路30产生的负极性的阱电位VWELL的绝对值变大。
图14A和图14B是表示第1，第2DRAM电路内的阱电位发生电路30的详细构成的方框图。
第1DRAM电路13-1一侧的图14A所示的阱电位发生电路30，比较产生的电位VWELL1与基准电位Vref21，输出与这个比较结果相对应的信号的电位检测电路81，输出与这个电位检测电路81的输出信号相对应的频率的信号的振荡电路82，和被供给这个振荡电路82的输出信号的电荷泵型的负电位发生电路83构成。
因为设置在第2DRAM电路13-2一侧的图14B所示的阱电位发生电路30只有在将与基准电位Vref21不同值的基准电位Vref22输入电位检测电路81这点上是不同的，其它都与第1DRAM电路13-1内的阱电位发生电路30相同，所以省略对它的说明。
这里，通过改变输入电位检测电路81的基准电位Vref的值，能够改变从负电位发生电路83输出的负电位VWELL的值，能够产生满足|VWELL1|＜|VWELL2|关系的负电位VEE1，VEE2。
此外，在这个情形中，也在从负电位发生电路83反馈到电位检测电路81的负电位VWELL的路径的途中设置分压电路，通过相互改变图14A和图14B的电路中的分压比，将相同值的基准电位Vref输入电位检测电路81，也能够从负电位发生电路83输出不同值的负电位VWELL。
这样，在第7实施例中，通过改变阱电位发生电路30产生的，供给存储单元阵列的阱区域的负电位的值，使在对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路中的阱电位发生电路的构成不同，能够在同一块半导体芯片上制成不同性能的DRAM电路。
(第8实施例)
其次，我们说明本发明的第8实施例。
因为这个第8实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元具有与图3所示情形的相同构成。
如图3所示，DRAM电路内的存储单元由传输晶体管TT和电容元件C构成，传输晶体管TT的漏极扩散层与位线BL连接。
位线BL的电位振幅与收藏在存储单元中的信号量和放大存储单元的信号的读出放大器的工作密切相关。例如，在要高速读写存储单元的存储数据的DRAM电路的情形中，可以将位线BL的高电平(高电位)设定得更高，在高速读写优先度低的DRAM电路的情形中，可以将位线BL的高电平(高电位)设定得较低。
因此，在这个第8实施例中，使要求高速工作的第1DRAM电路13-1一侧的位线驱动电位发生电路31产生的正极性的电位VBL的值大，将它设定得比第1DRAM电路13-1内的位线BL的高电平更高。
另一方面，不希望使高速读写优先度低的第2DRAM13-2一侧的位线的高电平比需要的高，引起消耗电流增大。所以，使在第2DRAM电路13-2一侧的位线驱动电位发生电路31产生的正极性的电位VBL的值小。
图15是表示从图2的电路抽出位线驱动电位发生电路31和被供给这个电路31产生的位线驱动电位VBL的读出放大器(S/A)·列选择器电路23的图。
读出放大器(S/A)·列选择器电路23由被供给位线驱动电位发生电路31产生的位线驱动电位VBL的读出放大器驱动器23A，被供给从这个读出放大器驱动器23A输出的电位VBL和接地电位作为工作电位的读出放大器23B，和进行列选择的列选择器23C构成。
图16A和图16B是表示第1，第2DRAM电路13-1，13-2内的位线驱动电位发生电路31的详细构成的方框图。
第1DRAM电路13-1一侧的图16A所示的位线驱动电位发生电路31，比较产生的电位VBL与基准电位Vref31，输出与这个比较结果相对应的信号的电位检测电路91，与这个电位检测电路91的输出信号相对应地降低电源电位，输出电位VBL的降压电路92构成。
因为第2DRAM电路13-2的图16B所示的位线驱动电位发生电路31只有在将与基准电位Vref31不同值的基准电位Vref32输入电位检测电路91这点上是不同的，其它都与第1DRAM电路13-1内的位线驱动电位发生电路31相同，所以省略对它的说明。
这里，通过改变输入电位检测电路91的基准电位Vref的值，能够改变从降压电路92输出的电位VBL的值，能够产生满足VBL1＞VBL2关系的位线驱动电位VBL1，VBL2。
此外，在这个情形中，也在从降压电路92反馈到电位检测电路91的位线驱动电位VBL的路径的途中设置分压电路，通过相互改变图16A和图16B的电路中的电压分压比，将相同值的基准电位Vref输入电位检测电路91，也能够从降压电路92输出不同值的电位VBL。
这样，在第8实施例中，通过改变位线驱动电位发生电路产生的，供给位线的电位VBL的值，使在对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路中的位线驱动电位发生电路的构成不同，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
(第9实施例)
其次，我们说明本发明的第9实施例。
因为这个第9实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元与图3所示情形的相同由传输晶体管TT和电容元件C构成。
可是，在作为单个器件用的通用DRAM的情形中，一般用自调整型的扩散层接点作为用于存储单元的漏极扩散层与位线连接的位线接点。自调整型的扩散层接点是通过在栅极上形成氧化膜，将这个氧化膜用作形成接点用的掩模在层间绝缘膜上开口产生接点孔形成的。
这样，一般在通用DRAM中使用具有自调整型的扩散层接点构造的晶体管，但是不用在逻辑电路中。即，在逻辑LSI中，为了提高晶体管的性能一般使用具有自对准硅化物(日文：サリサィド)构造的晶体管。
在自对准硅化物(salicide)构造的晶体管中，因为能够使栅极电阻非常低，所以当要求高速性时希望用这种晶体管。
但是，具有自对准硅化物构造的晶体管的制造工序与自调整型的扩散层接点构造的晶体管的制造工序是相反的，在已有技术中不将自调整型的扩散层接点构造的晶体管和自对准硅化物构造的晶体管两者同时用于DRAM电路的存储单元中。
所以，如果选择自调整型的扩散层接点作为DRAM电路内的存储单元的位线接点，则在存储单元中不用自对准硅化物构造的晶体管，反之，当在DRAM电路的存储单元中使用自对准硅化物构造的晶体管时，不用自调整型的扩散层接点。
另一方面，在后一情形中，栅极电阻增高，但是通过使用自调整型接点即便不考虑掩模对准的偏离也没有问题，结果能够使存储单元的尺寸比前一情形小。
因此，在这个第9实施例中，在要求高速工作的第1DRAM电路13-1一侧，用通过栅极低电阻化能够达到高速性的自对准硅化物构造的晶体管作为存储单元内的晶体管，在对高速工作的优先度低的第2DRAM电路13-2一侧，用具有自调整型的扩散层接点的晶体管作为存储单元内的晶体管。
图17A表示在第1DRAM电路13-1一侧的存储单元中传输晶体管用的晶体管的截面构造图。在p型阱区域(p阱)52的表面上形成成为一对传输晶体管的源扩散层的一对n型扩散层53a和成为一对传输晶体管的共同漏极扩散层的n型扩散层53b。在上述的一对n型扩散层53a和n型扩散层53b各自的表面上通过导入高熔点金属形成金属硅化物层110。在上述的一对n型扩散层53a的一方与n型扩散层53b相互之间的沟道区域和一对n型扩散层53a的另一方与n型扩散层53b相互之间的沟道区域上，形成由栅极绝缘膜和多晶硅层构成的栅极54。而且，在上述2个栅极54的多晶硅层的上部也通过导入高熔点金属形成金属硅化物层110。
进一步，通过在整个面上形成层间绝缘膜111，对于这个层间绝缘膜111，用形成接点用的掩模形成通过n型扩散层53b的接点孔112，并用导电膜埋入这个接点孔112，形成位线接点113。这个位线接点113与在层间绝缘膜111上形成的位线BL电连接。
这样，将在源极，漏极扩散层上和栅极上形成金属硅化物层构成的晶体管称为自对准硅化物构造的晶体管，因为栅极电阻非常低，所以能够达到高速性。
图17B表示在第2DRAM电路13-2一侧的存储单元中传输晶体管用的晶体管的截面构造图。此外，在图17B中在与图17A对应的地方加上相同的标号并省略对它们的说明，我们只说明与图17A不同的点。
这时，在一对n型扩散层53a和n型扩散层53b各自的表面以及栅极54的多晶硅层的上部不形成图17A所示的金属硅化物层110。
而且，在各栅极54的侧壁上形成侧壁绝缘膜114，进一步与在整个面上形成的层间绝缘膜111相对，通过用上述侧壁绝缘膜114作为掩模，自调整地形成通过n型扩散层53b的接点孔112，并用导电膜埋入这个接点孔112，形成位线接点113。
这样，因为不需要考虑对于共同漏极扩散层53b，形成自调整构造的接点(位线接点113)的晶体管当形成对共同漏极扩散层53b的接点时的对准偏离，所以与图17A比较能够缩小晶体管的尺寸，能够通过高速工作提高集成度。
这样，在第9实施例中，通过形成在一方的DRAM电路中用具有自调整构造的接点的晶体管，而在另一方的DRAM电路中用不具有自调整构造的接点的晶体管的构成，或者在一方的DRAM电路中用栅极具有自对准硅化物构造的晶体管，而在另一方的DRAM电路中用不具有自对准硅化物构造晶体管的构成，使在对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路中存储单元内的晶体管的构成不同，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
(第10实施例)
其次，我们说明本发明的第10实施例。
因为这个第10实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元与图3所示情形的相同由传输晶体管TT和电容元件C构成。
一般地，在DRAM电路的存储单元阵列中，多个存储单元与位线连接，多个存储单元也与字线连接。想要高速工作优先的情形中，希望减少与1条位线连接的存储单元的总数，和减少与1条字线连接的存储单元的总数。
如果减少每条位线的存储单元的数目，则能够减小位线的寄生电容，能够缩短位线的充放电时间，这对于高速工作是有效的。同样，如果减少每条字线的存储单元的数目，则能够减小字线的寄生电容，可以使字线的充放电陡急地进行，这对于高速工作是有效的。
但是，减少每条位线或每条字线的存储单元的总数意味着将存储单元阵列分成许多细小的存储块，与此相伴增大了读出放大器和行解码器占据的面积。
所以，对于高速工作来说希望减少每条位线或每条字线的存储单元的总数，但是因为增大了DRAM电路的面积，所以不能允许由于对高速工作的优先度低的DRAM电路的存储单元阵列的分割块数也同样增多引起的面积增大。
因此，在这个第10实施例中，在要求高速工作的第1DRAM电路13-1一侧的存储单元阵列中，与对高速工作的优先度低的第2DRAM电路13-2的存储单元阵列比较，通过减少与1条字线连接的存储单元的总数，能够陡急地进行字线充放电，达到使字线的选择工作高速化的目的。
图18A和图18B是表示第1，第2DRAM电路13-1，13-2的存储单元阵列21内的1个存储块详细构成的电路图。
在第1DRAM电路13-1一侧的图18A所示的存储块中，相互交叉地设置多条字线WL1～WLn和多条位线BL1～BLm。各个存储单元MC分别与许多字线的各条字线和许多位线的各条位线的交点连接。
同样，在第2DRAM电路13-2一侧的图18B所示的存储块中，相互交叉地设置多条字线WL1～WLn和多条位线BL1～BLq。各个存储单元MC分别与许多字线的各条字线和许多位线的各条位线的交点连接。
这里，第1DRAM电路13-1一侧的存储块内的位线数m比第2DRAM电路13-2一侧的存储块内的位线数q少。即，分别与第1DRAM电路13-1一侧的存储块内的许多字线中的各条字线WL连接的存储单元MC的总数m比分别与第2DRAM电路13-2一侧的存储块内的许多字线中的各条字线WL连接的存储单元MC的总数q少。
这样，在第10实施例中，通过在第1，第2DRAM电路中改变与存储单元阵列内的许多字线中的各条字线连接的存储单元的总数，使在对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路中存储单元阵列的构成不同，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
(第11实施例)
其次，我们说明本发明的第11实施例。
在上述第10实施例中，我们说明了通过在第1，第2DRAM电路中改变与存储单元阵列内的许多字线中的各条字线连接的存储单元的总数，使对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路具有不同构成的情形，但是，在这个第11实施例中，通过在第1，第2DRAM电路中改变与存储单元阵列内的许多位线中的各条位线连接的存储单元的总数，使第1，第2DRAM电路中的位线的充放电时间变化。
图19A和图19B是表示第1，第2DRAM电路13-1，13-2的存储单元阵列21内的1个存储块的详细构成的电路图。
在第1DRAM电路13-1一侧的图19A所示的存储块中，相互交叉地设置多条字线WL1～WLr和多条位线BL1～BLm。各个存储单元MC分别与许多字线的各条字线和许多位线的各条位线的交点连接。
同样，在第2DRAM电路13-2一侧的图19B所示的存储块中，相互交叉地设置多条字线WL1～WLs和多条位线BL1～BLm。各个存储单元MC分别与许多字线的各条字线和许多位线的各条位线的交点连接。
这里，第1DRAM电路13-1一侧的存储块内的字线数r比第2DRAM电路13-2一侧的存储块内的字线数s少。即，分别与第1DRAM电路13-1一侧的存储块内的许多位线中的各条位线BL连接的存储单元MC的总数r比分别与第2DRAM电路13-2一侧的存储块内的许多位线中的各条位线BL连接的存储单元MC的总数s少。
这样，在第11实施例中，通过在第1，第2DRAM电路中改变与存储单元阵列内的许多位线中的各条位线连接的存储单元的总数，使在对于高速工作的优先度低的DRAM电路和对于高速工作的优先度高的DRAM电路中存储单元阵列的构成不同，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
(第12实施例)
其次，我们说明本发明的第12实施例。
因为这个第12实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元与图3所示情形的相同由传输晶体管TT和电容元件C构成。
在DRAM电路中，在存储单元阵列内，不能够忽视由于相互邻接的2条位线相互之间的电容耦合引起的干扰噪声的影响。我们知道为此通过用使位线成对化的所谓的位线绞合方式，降低干扰噪声影响的方法。
在这个位线绞合方式中，因为能够使位线间的干扰噪声的影响变小，所以能够在从存储单元读出数据，位线电位只有微小变化后立即用读出放大器读出数据。即，因为能够使读出放大器在较快的定时进行工作，所以这是高速化希望的方法，但是因为使一对位线交叉进行绞合伴随着需要的面积增大，所以希望与要求的性能相对应地选择是否进行绞合。
因此，在这个第12实施例中，通过在要求高速工作的第1DRAM电路13-1一侧的存储单元阵列中采用位线绞合构造的位线，在对于高速工作的优先度低的第2DRAM电路13-2一侧的存储单元阵列中采用没有位线绞合构造的位线，在要求高速工作的第1DRAM电路13-1一侧，使读出放大器的工作定时快，能够达到工作高速化的目的。
图20A和图20B是概略地表示在这个第12实施例中的第1，第2DRAM电路13-1，13-2的存储单元阵列21的构成的电路图。
第1DRAM电路13-1一侧的图20A所示的存储单元阵列21，具有在许多位线BL中相互邻接的各对BL在途中相互交叉那样的位线绞合构造。
第2DRAM电路13-2一侧的图20B所示的存储单元阵列21，许多位线BL不进行交叉原封不动地平行配置，不具有位线绞合构造。
这样，在这个第12实施例中，通过在第1，第2DRAM电路内的存储单元阵列21中采用或不采用位线绞合构造，使在对于高速工作的优先度高的DRAM电路和对于高速工作的优先度低的DRAM电路中存储单元阵列的构成不同，从而能够在同一块半导体芯片上制成不同性能的DRAM电路。
此外，作为上述第12实施例的变形例，如图21A和图21B所示，也可以在第1，第2DRAM电路内的存储单元阵列21两者中都采用的位线绞合构造，但是使位线绞合的做法不同。
即，在图21A所示的存储单元阵列21中在所有的位线对中都采用位线绞合构造。在图21B所示的存储单元阵列21中每隔一对位线对采用位线绞合构造。
(第13实施例)
其次，我们说明本发明的第13实施例。
因为这个第13实施例的DRAM与逻辑电路混载的LSI的概略构成与图1相同，图1中的第1和第2DRAM电路13-1，13-2的内部构成也与图2相同，所以省略对它们的说明。又，设置在第1和第2DRAM电路13-1，13-2的存储单元阵列内的存储单元与图3所示情形的相同由传输晶体管TT和电容元件C构成。
如图2说明的那样，在DRAM电路中，为了以所定的周期更新存储单元阵列21内的存储单元的存储数据，设置由更新定时器27和更新地址计数器28构成的更新控制电路。
更新定时器27自动地产生一定周期的定时器信号，更新地址计数器28对这个定时器信号进行计数，产生存储单元阵列21的更新用的行地址。
通过这样的构成，与从外部供给的地址无关，顺次地选择存储单元阵列21内的许多字线，进行更新工作。
在对于高速工作的优先度高的DRAM电路中，即便牺牲存储单元的数据保持特性想要进行高速工作，但是这时需要进行频繁的更新工作。所以，在对于高速工作的优先度高的DRAM电路中，与这个数据保持特性一致，将在更新定时器27中自动产生的定时信号的周期设定得很短。
因此，在这个第13实施例中，通过使要求高速工作的第1DRAM电路13-1一侧的更新定时器27产生的定时信号的周期与对于高速工作的优先度低的第2DRAM电路13-2一侧的更新定时器27产生的定时信号的周期不同，与在第2DRAM电路13-2内的存储单元阵列21中的更新工作的周期比较，使在第1DRAM电路13-1内的存储单元阵列21中的更新工作的周期短。
通过实现这样的构成，在要求高速工作的第1DRAM电路13-1中能够高速地进行更新工作。
即，在第13实施例中，通过改变第1，第2DRAM电路内的更新定时器的周期，使在对于高速工作的优先度高的DRAM电路和对于高速工作的优先度低的DRAM电路中的构成不同，可以在同一块半导体芯片上制成不同性能的DRAM电路。
(第14实施例)
其次，我们说明本发明的第14实施例。
在上述第1到第13实施例中，在无论那个情形中，第1，第2DRAM电路中的一方对于高速工作的优先度高，与此相对应地如此地构成DRAM电路。因此，在具有这个对于高速工作的优先度高的构成的DRAM电路中通过缩短由控制信号引起的工作定时，能够缩短随机存取时间。
另一方面，在对于高速工作的优先度低的DRAM电路中，通过与对于高速工作的优先度高的DRAM电路比较使由控制信号引起的工作定时变宽，能够使随机存取时间变得更长。
此外，本发明不限定于上述各实施例，在实施阶段在不脱离本发明要旨的范围内可以进行种种变形。
此外，在上述实施例中伴随着制造成本的增加，但是因为通过应用各实施例可以达到提高已有技术不能实现的性能的目的，所以对于由此产生的新价值很大的用途是极其有效的。特别是，因为可以预计今后要在已有技术以上对大规模系统进行1块芯片化，所以本发明对于今后的存储器混载LSI是非常有效的。
对于那些熟练的技术人员来说容易知道附加的优点和修改。所以在更广阔的方面，本发明不限于这里表示和描述的具体的详细情况和代表性的实施例。因此，在不偏离如由所附的权利要求书和它们的等效物定义的普遍的创造性概念的精神或范围下可以作出许多不同的修改。

Claims (62)

1.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有包含第1MOS晶体管的多个存储单元的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少1个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有包含具有与上述第1MOS晶体管不同特性的第2MOS晶体管的多个存储单元的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
2.根据权利要求1的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
3.根据权利要求1的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
4.根据权利要求1的半导体集成电路，其中，使上述第1和第2MOS晶体管各自的接通电流值不同，从而使上述第1和第2MOS晶体管各自具有不同的特性。
5.根据权利要求4的半导体集成电路，其中，使上述第1和第2MOS晶体管各自的沟道长度不同，从而使上述第1和第2MOS晶体管的接通电流值不同。
6.根据权利要求4的半导体集成电路，其中，使上述第1和第2MOS晶体管各自的沟道宽度不同，从而使上述第1和第2MOS晶体管的接通电流值不同。
7.根据权利要求4的半导体集成电路，其中，上述第1和第2MOS晶体管分别由具有栅极绝缘膜的绝缘栅极型晶体管构成，使各自的栅极绝缘膜的膜厚不同，从而使上述第1和第2MOS晶体管的接通电流值不同。
8.根据权利要求4的半导体集成电路，其中，上述第1和第2MOS晶体管分别由具有预定的阈值电压的绝缘栅极型晶体管构成，使各自的阈值电压不同，从而使上述第1和第2MOS晶体管的接通电流值不同。
9.根据权利要求8的半导体集成电路，其中，上述第1和第2MOS晶体管具有各自的沟道区域，使上述沟道区域中包含的杂质浓度不同，从而使上述第1和第2MOS晶体管的阈值电压不同。
10.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路具有由第1MOS晶体管和第1电容元件构成的多个存储单元、且上述多个存储单元与第1位线连接的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成至少一个第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并具有第2存储单元阵列和第2电位发生电路，该第2存储单元阵列具有由第2MOS晶体管和第2电容元件构成的多个存储单元，上述多个存储单元与第2位线连接，且存在于上述第2电容元件与上述第2位线之间的路径上的电阻值与存在于上述第1存储单元阵列内的上述第1电容元件与上述第1位线之间的路径上的电阻值不同，该第2电位发生电路产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位。
11.根据权利要求10的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
12.根据权利要求10的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
13.根据权利要求10的半导体集成电路，其中，
通过第1位线接点使上述第1存储单元阵列内的多个存储单元的各存储单元和上述第1位线连接，
通过第2位线接点使上述第2存储单元阵列内的多个存储单元的各存储单元和上述第2位线连接，
通过使上述第1位线接点和第2位线接点的尺寸不同，使存在于上述第2电容元件与上述第2位线之间的路经上的电阻值与存在于上述第1存储单元阵列内的上述第1电容元件与上述第1位线之间的路经上的电阻值不同。
14.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有由第1MOS晶体管和第1电容元件构成的多个存储单元的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有由第2MOS晶体管和与上述第1电容元件的电容量不同的第2电容元件构成的多个存储单元的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
15.根据权利要求14的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
16.根据权利要求14的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、强电介质存储电路和磁存储电路中的任何一种电路。
17.根据权利要求14的半导体集成电路，其中，上述第1和第2电容元件分别具有在一对导电体层之间夹着绝缘膜的结构，使上述第1和第2电容元件的上述绝缘膜的实效膜厚不同，从而使上述第1和第2电容元件的电容量不同。
18.根据权利要求14的半导体集成电路，其中，使上述第1和第2电容元件的实效面积不同，从而使上述第1和第2电容元件的电容量不同。
19.根据权利要求14的半导体集成电路，其中，上述第1和第2电容元件分别具有在一对导电体层之间夹着电介质膜的结构，使上述第1和第2电容元件的上述电介质膜的实效介电常数不同，从而使上述第1和第2电容元件的电容量不同。
20.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有包含具有栅极的第1MOS晶体管的多个存储单元的第1存储单元阵列、向选择上述存储单元时选出的存储单元的上述第1MOS晶体管的栅极供给用于接通该第1MOS晶体管的第1电位的第1驱动电路，和与上述第1驱动电路连接、包含上述第1电位、并产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的多个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有包含具有栅极的第2MOS晶体管的多个存储单元的第2存储单元阵列、向选择上述存储单元时选出的存储单元的上述第2MOS晶体管的栅极供给用于接通该第2MOS晶体管的与上述第1电位不同的第2电位的第2驱动电路，和与上述第2驱动电路连接、包含上述第2电位并产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的多个电位的第2电位发生电路。
21.根据权利要求20的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
22.根据权利要求20的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
23.根据权利要求20的半导体集成电路，其中，上述第1和第2电位发生电路都是字线驱动电位发生电路。
24.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有包含具有栅极的第1MOS晶体管的多个存储单元的第1存储单元阵列、向在不选择上述存储单元时未被选出的存储单元的上述第1MOS晶体管的栅极供给用于接通该第1MOS晶体管的第1电位的第1驱动电路，和与上述第1驱动电路连接、包含上述第1电位并产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的多个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有包含具有栅极的第2MOS晶体管的多个存储单元的第2存储单元阵列、向当不选择上述存储单元时未被选出的存储单元的上述第2MOS晶体管的栅极供给用于接通该第2MOS晶体管的与上述第1电位不同的第2电位的第2驱动电路，和与上述第2驱动电路连接、包含上述第2电位并产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的多个电位的第2电位发生电路。
25.根据权利要求24的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
26.根据权利要求24的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
27.根据权利要求24的半导体集成电路，其中，上述第1和第2电位发生电路都是字线驱动电位发生电路。
28.根据权利要求27的半导体集成电路，其中，上述字线驱动电位发生电路产生负极性的电位。
29.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有在被供给第1电位的第1阱区域内形成包含MOS晶体管的多个存储单元的第1存储单元阵列，和包含上述第1电位、并产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的多个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有在被供给与上述第1电位不同的第2电位的第2阱区域内形成包含MOS晶体管的多个存储单元的第2存储单元阵列，和包含上述第2电位、并产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的多个电位的第2电位发生电路。
30.根据权利要求29的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
31.根据权利要求29的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
32.根据权利要求29的半导体集成电路，其中，上述第1和第2电位发生电路都是阱电位发生电路。
33.根据权利要求32的半导体集成电路，其中，上述阱电位发生电路产生负极性的电位。
34.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有与第1位线连接的多个存储单元的第1存储单元阵列，与上述第1存储单元阵列连接、包含从上述第1存储单元阵列读出数据时供给上述第1位线的第1电位并产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的多个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有与第2位线连接的多个存储单元的第2存储单元阵列，和与上述第2存储单元阵列连接、包含从上述第2存储单元阵列读出数据时供给上述第2位线的、与上述第1电位不同的第2电位并产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的多个电位的第2电位发生电路。
35.根据权利要求34的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
36.根据权利要求34的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
37.根据权利要求34的半导体集成电路，其中，上述第1和第2电位发生电路都是位线驱动电位发生电路。
38.根据权利要求37的半导体集成电路，其中，上述位线驱动电位发生电路产生比电源电压低的正极性的电位。
39.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有包含MOS晶体管的多个存储单元、通过自调整构造的接点部分使上述多个存储单元的各存储单元与第1位线连接的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有包含MOS晶体管的多个存储单元，通过没有自调整构造的结构的接点部分使上述多个存储单元的各存储单元与第2位线连接的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
40.根据权利要求39的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
41.根据权利要求39的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
42.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有由包含栅极具有自对准硅化物构造的MOS晶体管的多个存储单元构成的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有由包含栅极具有自对准硅化物构造的MOS晶体管的多个存储单元构成的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
43.根据权利要求42的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
44.根据权利要求42的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
45.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有有第1数的存储单元与第1位线连接的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有有不同于上述第1数的第2数的存储单元与第2位线连接的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
46.根据权利要求45的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
47.根据权利要求45的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
48.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有有第1数的存储单元与第1字线连接的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有有不同于上述第1数的第2数的存储单元与第2字线连接的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
49.根据权利要求48的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
50.根据权利要求48的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
51.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有与多个存储单元连接的位线绞合构造的位线的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有没有与多个存储单元连接的位线绞合构造以外的构造的位线的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
52.根据权利要求51的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
53.根据权利要求51的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
54.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有与多个存储单元连接的第1位线绞合构造的位线对的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有与多个存储单元连接的第2位线绞合构造的位线对的第2存储单元阵列，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路，
其中，上述第1位线绞合构造的位线对是将所有的位线对中的位线绞合起来，以及
上述第2位线绞合构造的位线对是每隔一对位线对将位线绞合起来。
55.根据权利要求54的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
56.根据权利要求54的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
57.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有需要更新工作的多个存储单元的第1存储单元阵列，与上述第1存储单元阵列连接、对在第1周期中进行的第1存储单元阵列内的多个存储单元的更新工作实施控制的第1更新控制电路，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有需要更新工作的多个存储单元的第2存储单元阵列，与上述第2存储单元阵列连接、对在第2周期中进行的第2存储单元阵列内的多个存储单元的更新工作实施控制的第2更新控制电路，和产生使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路，
其中，上述第1和第2更新控制电路分别由输出一定周期的定时器信号的更新定时器和对上述定时器信号进行计数的更新地址计数器构成，从第1和第2更新控制电路内的更新定时器输出的上述定时器信号的周期是相互不同的。
58.根据权利要求57的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
59.根据权利要求57的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
60.一种半导体集成电路，包括：
在半导体芯片上形成的第1存储电路，该第1存储电路备有具有多个存储单元、具有第1随机存取时间的第1存储单元阵列，和产生使上述第1存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第1电位发生电路，以及
在与上述半导体芯片是同一块的半导体芯片上形成的至少一个的第2存储电路，该第2存储电路具有与上述第1存储电路的存储单元相同的存储单元结构，并备有具有多个存储单元、具有与上述第1随机存取时间不同的第2随机存取时间的第2存储单元阵列，和产生当使上述第2存储单元阵列内的上述多个存储单元工作时使用的至少一个电位的第2电位发生电路。
61.根据权利要求60的半导体集成电路，其中进一步具有与上述第1和第2存储电路连接的逻辑电路，所述逻辑电路与上述第1和第2存储电路之间进行数据的授受。
62.根据权利要求60的半导体集成电路，其中，上述第1和第2存储电路同时是DRAM电路、SRAM电路、非易失性存储电路、强电介质存储电路和磁存储电路中的任何一种电路。
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