TW546823B - Semiconductor integrated circuit - Google Patents

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Description

546823 9534pif.doc/008 五
本發明是有酸-簡 關於-種隱龍合邏_路❹ 不同特性的記憶體電路搭載在同一晶片上忙电路一料 習知技術 曰曰 近年來，-種稱爲系統晶片（咖⑽〇n 體積體電路變得越來越重要。傳統 分 別建構在-個晶片上，而將該些功能的絕大部 單-個晶片後便漏系統晶片。麵系統晶片中^記 憶體，路==電路整合於單—晶片上的記憶體混合邏 輯晶片，近年來特別受到矚目而硏究開發。 將記憶體電路與邏輯電路整合於單—晶片上的其中 之-較大瞻處是耗黯可㈣低。藉__電路混 合而整口起，邏輯電路與記憶體電路之間便可以不需 要設置輸出入緩衝器（I/O buffer)，故可以降低輸出入緩 衝器造成之充放電所需要的耗電量。 其次，因爲匯流排寬度可以加寬，即使降低操作頻 率，資料傳送率也可以提高。藉此，耗電量也可以削減。 以數位民生機械爲例，以習知的方法而言，記憶體 係做在另一晶片上，而耗電量抑制在1W以下的話，爲 了提高散熱性，故需要昂貴的封裝（package)與散熱器 (heat sink)。這便造成製造成本的快速上升。爲了能夠 直接使用便宜的塑膠封裝，必須將記憶體混合封裝。 將記憶體電路與邏輯電路整合於單一晶片上的另〜 本紙張尺度適用中國國家標準（CNS)A4規袼（2i〇x 297公釐） ---I ! i I — -裝 ί I (請先閲讀背面之注意事項再填寫本頁) 訂· •籲· 經濟部智慧財產局員工消費合作社印製 546823 9534pif*d〇c/008 A7 _____ B7 五、發明說明（）） ------L---裝—— (請先閱讀背面之注意事項再填寫本頁) 個一較大的好處是可以具有高速的操作。一般記憶體的 匯流排寬度大多爲32位元左右，而操作頻率約爲200MHZ 左右，如此條件下的資料傳送率是無法太高。 在曰己丨思體tb 口遴電路晶片的情形下，匯流排寬度 可以很容易地提高到如256位元左右的寬度。因此，即 使操作頻率與一般記憶體相同，資料傳送率也會比使用 一般記憶體的情形還要高。 在記億體混合邏輯電路晶片中，特別是動態隨機存 取記憶體（dynamic random access memory，DRAM)混合 邏輯電路晶片，其在1996年左右，在工程用工作站或 局性能個人電腦之影像處理等的高性能用途上被實用 化。利用DRAM混合晶片，不但記憶體匯流排寬度被增 加，而且處理能力也大幅地提升。 經濟部智慧財產局員工消費合作社印製 近年來’對於數位化的錄影機(video camera)或靜態 攝影機（still camera)等的影像機械、數位影像光碟（digital video disk ’ DVD)等等之記錄媒體、攜帶式資訊終端等， DRAM混合晶片的用途一直在增加。此種機械利用dram 混合邏輯晶片，使得低耗電量與降低封裝面積的效果得 以大爲提局。 如上所述，因爲系統晶片有各種不同的功能，故搭 載於系統晶片上之混合DRAM晶片所要求的功能也隨著 其用途而有多樣的變化。例如，對於以乾電池所驅動的 數位化民生機械，低耗電量的要求更甚於高操作速度。 此外，在影像處理的情形時，其要求大的記憶體規模。 5 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 五、發明說明（>) 再者，對於近年來之3維影像處理或通訊系統之訊號處 理情形，其要求的是快速的存取時間。而今後也可能會 更邁進將規模更大的系統整合於單一晶片中的方向。 在上述的情形時，例如不論有幾個記憶體電路要被 整合在單一晶片中，集積度是優先考慮的因素，而高速 動作也是另一優先考慮的因素。例如，將兩個DRAM電 路整合於一系統晶片中，對此兩個DRAM電路所要求的 功能是不相同。例如其中一個是做爲高速存取之要求， 而另一個則是資料保存性或集積度要比存取時間更優先 考量。 習知的DRAM混合邏輯晶片所搭載的DRAM電路， 其目的係要儘可能地包含各種不同產品所要求的功能， 來加以製作。記憶體容量或資料匯流排寬度、操作頻率、 讀取延遲（read latency)、位址配置方法、區塊（bank)構 成等等大多要配合產品的規格來加以變更。 然而，對於改變記憶胞陣列本身的特性，卻無法加 以對應。亦即，集積在同一晶片上的兩個DRAM電路所 使用的記憶胞特性均爲相同。 對此，特別是要滿足今後多樣化的商品之要求是非 常困難的。 如上所述，在習知技術中，由於同一晶片上，將各 種記憶體電路集積而成的半導體電路所使用的各記憶體 電路中，各記憶胞特性均相同，固有無法滿足多樣化商 品之要求的問題。 6 • I — — |丨1丨！、...^^_|^^.丨- (請先閱讀背面之注意事項再填寫本頁) —a· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.d〇c/0〇8 - B7 五、發明說明（u ) 發明槪要 因此，本發明之目的係提出一種半導體積體電路， 其可以滿足多樣化商品之要求。 -----ί! f-裝 i I (請先閱讀背面之注意事項再填寫本頁) ·«· 依據本發明之一觀點，本發明提出一種半導體積體 電路，包括第一 DRAM電路，其具有第一記憶體陣列與 第一電位產生電路，第一記憶胞陣列具有包含第一 M0S 電晶體之複數個記憶胞，並且第一電位產生電路係當使 第一記憶胞陣列內之該些記憶胞動作時，用來產生所使 用的至少一個電位；以及第二DRAM電路，其具有一第 二記憶體陣列與第二電位產生電路，第二記憶胞陣列具 有包含第二MOS電晶體之複數個記憶胞，且第二MOS 電晶體之特性與第一 MOS電晶體之特性不相同，並且 第二電位產生電路係當使第二記憶胞陣列內之該些記憶 胞動作時，用來產生所使用的至少一個電位，其中第二 DRAM電路與第一 DRAM電路係形成在同一半導體晶片 上。- 經濟部智慧財產局員工消費合作社印製 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下： l· 圖式之簡單說明： 第1圖係依據本發明第一實施例所繪示之記憶體混 合邏輯電路的示意圖； 第2圖繪示記憶體電路中的詳細電路方塊示意圖； 第3圖係繪示記憶胞陣列21中的其中一個記憶胞； 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 9534pif.doc/008 A7 B7 ^___ 經濟部智慧財產局員工消費合作社印製 發明說明（<) 第4A圖與第4B圖係繪示利用改變電晶體通道長度 而使驅動力不同時，第一 DRAM電路與第二DRAM電 路中之轉移電晶體的平面圖； -------,ν----裝—— (請先閱讀背面之注意事項再填寫本頁) 第5A圖與第5B圖係繪示利用改變電晶體通道寬度 而使驅動力不同時，第一 DRAM電路與第二DRAM電 路中之轉移電晶體平面圖； 第6A圖與第6B圖係繪示利用改變電晶體的閘極絕 緣層厚度，而使轉移電晶體TT之驅動能力互異時，第 一 DRAM電路與第二DRAM電路中之轉移電晶體的剖 面示意圖； 第7A圖與第7B圖係繪示利用改變電晶體通道區域 的雜質濃度，以改變電晶體之臨界電壓値，而使電晶體 之驅動能力互異時，第一 DRAM電路與第二DRAM電 路中之轉移電晶體的剖面示意圖； 第8A圖與第8B圖係繪示利用改變位元線與轉移電 晶體之汲極擴散層相連接的位元線接觸窗大小，而使轉 移電晶體之寄生阻抗互異時，第一 DRAM電路與第二 DRAM電路中之轉移電晶體的平面圖； 第9圖係繪示第3圖之整個記憶胞的剖面示意圖 ϊν— 例； 第10圖係繪示從第2圖擷取出來的列控制電路示 意圖； 第11A圖與第11B圖係繪示在第一 DRAM電路與 第二DRAM電路內個別之字元線驅動電位產生電路中， 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（4) 用以產生正電位VPP之電路的詳細構成方塊示意圖； (請先閱讀背面之注意事項再填寫本頁) 第12A圖與第12B圖係繪示在第一 DRAM電路與 第二DRAM電路內個別之字元線驅動電位產生電路中， 用以產生負電位VEE之電路的詳細構成方塊示意圖； 第13圖係繪示從第2圖中所擷取出之井電位產生 電路，以及此井電位產生電路所產生之井電位VWELL 供應到記憶胞陣列的P型井區域； 第14A圖與第14B圖係繪示第一 DRAM電路與第 二DRAM電路內之井電位產生電路的詳細方塊示意圖； 第15圖係繪示從第2圖擷取出之位元線驅動電位 產生電路，以及電路所產生之位元線驅動電位VBL所供 應到的感測放大器/行選擇電路的詳細方塊示意圖； 第16A圖與第16B圖係繪示第一 DRAM電路與第 二DRAM電路內之位元線驅動電位產生電路之詳細方塊 示意圖； 第17A圖繪示在第一 DRAM電路13-1中記憶胞中 之轉移電晶體所使用的電晶體剖面結構； 第17B圖係繪示第二DRAM電路13-2內之記憶胞， 使用做爲轉移電晶體之電晶體結構的剖面圖； 經濟部智慧財產局員工消費合作社印製 第18A圖與第18B圖係繪示第一 DRAM電路與第 二DRAM電路內之一個記憶區塊的詳細結構示意電路 圖； 第19A圖與第19B圖係繪示第一 DRAM電路與第 二DRAM電路內之記憶胞陣列的其中一個記憶區塊的詳 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（9 ) 細結構示意電路圖； 第20A圖與第20B圖係分別繪示第十二實施例中， 第一 DRAM電路與第二DRAM電路內之記憶胞陣列21 的的結構示意電路圖； 第21A圖與第21B圖係分別繪示第十二實施例的變 形例，其爲記憶體混合邏輯電路晶片內所設置的厕種記 憶胞陣列示意電路圖。 (請先閲讀背面之注意事項再填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 標號說明： 11半導體晶片 12邏輯電路 13-1/13-2記憶體電路 21記憶胞陣列 22列位址解碼器 23感測放大器行選擇器 24位址緩衝器 25行解碼器 26 I/O緩衝器 27更新計時器 28更新位址計數器 29字元線驅動電位產生電路 30井電位產生電路 31位元線驅動電位產生電路 41聞極絕緣層 42閘極導電層 43/43-1/43-2通道區域 51基底 52 P型井區 53 N型擴散層 54閘極 55溝渠 56電容器絕緣層 5 7絕緣層 5 8導電層 59接觸層 22A解碼電路 22B字元線驅動電路 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 546823 A7 B7 61電位偵測電路 62振盪電路 63升壓電路 71電位偵測電路 72振盪電路 73負電位產生電路 81電位偵測電路 82振盪電路 83負電位產生電路 23A感測放大器驅動器 23B感測放大器 23C行選擇器 91電位偵測電路 92降壓電路 53b N型擴散層 54閘電極 53a N型擴散層 100金屬矽化層 110金屬矽化層 1 Π層間絕緣層 112接觸窗孔 113接觸窗 .doc/008 ------i-----裝--- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 鬣施例 以下配合圖式來詳細說明本發明之實施例。 第一實施例 第1圖係依據本發明第一實施例所繪示之記憶體混 合邏輯電路的TfC意圖。邏輯電路12與複數個記憶體電 路13被集積於半導體晶片11上。在本實施例中，繪示 第一 DRAM電路13-1與第二DRAM電路13-2被集積的 情形，做爲複數個記憶體電路13之例子。但是，兩個 以上的DRAM電路分別也可以整合一個或兩個以上。此 點在以下各實施例均相同，其說明便省略。 此外，在此實施例中，複數個記憶體電路13係以 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
IV 546823 9534pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（Θ ) 第一 DRAM電路13-1與第二DRAM電路13-2被集積的 情形來加以說明。但是，此DRAM電路也可以用SRAM 電路、快閃記憶體等之非揮發性記憶體電路、強介電質 記憶體電路、磁性記憶體電路等來取代，以做爲記憶體 電路13。此點在以下各實施例均相同，其說明便省略。 資料的傳送係在第一 DRAM電路13-1、第二DRAM 電路13-2與邏輯電路13之間進行。由第一 DRAM電路 13-1或第二DRAM電路13-2所讀取出來的資料被邏輯 電路13進行預定的邏輯處理之後，便輸出到半導體晶 片11外；或者不經過邏輯處理，直接輸出到半導體晶 片11外。 如後所述，在上述之第一 DRAM電路13-1與第二 DRAM電路13-2內，分別設置記憶胞陣列。設置第一 DRAM電路13-1與第二DRAM電路13-2的記憶胞陣列 分別因應產品的要求，而具有互不相同的特性的架構。 做爲所要求的規格之其中一例係具有較高優先的高 速存取操作，或者是集積度與記憶胞保持性更重於存取 時間。例如，顯示規格書中電學特性的數字可以爲更新 週期（refresh cycle)或隨機存取時間等。 在第一實施例之DRAM混合邏輯晶片中，集積於同 一半導體晶片11中的第一 DRAM電路13-1與第二DRAM 電路13-2，分別具有互異的隨機存取時間之記憶胞陣列 架構。 第1圖之第一 DRAM電路13-1與第二DRAM電路 (請先閱讀背面之注意事項再填寫本頁) 裝 訂·- 0
JWI 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 五 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 發明說明（（υ ) 13-2，在方塊圖的等級上是等效的構成。因此，僅以第 2圖來說明第一 DRAM電路13-1或第二DRAM電路13-2的其中一個，另一個則省略。 g己憶胞陣列21中配置複數個記憶胞。該些記憶胞 係分別开成在各DRAM電路中的複數個井區中。設置在 各DRAM電路中的該些井區係與各DRAM電路電性連 接，使之具有相同的電位。各該些記憶胞係連接到複數 條字兀線的其中一條以及複數條位元線的其中一條。 複數條字元線被列解碼器22選擇性地驅動。複數 條位元線係連接到感測放大器行選擇器（sensing amplifier & column select〇r)23。在存取時，從記憶胞所 讀出的資料造成在位元線上產生微小的電位變化，會被 感測放大器行選擇器23內的感測放大器放大，使資料 得以被存取。 位址緩衝器24接收DRAM電路外部所提供的列位 址與行位址。列位址傳送到列位址解碼器22，而行位址 則傳送到行位址解碼器25。行位址解碼器25依據行位 址，從複數條位元線來選擇驅動，以選擇行。 在讀出資料時，感測放大器行選擇器23所感測到 的資料中，對應到被行解碼器25所選擇行之資料，透 過I/O緩衝器26，輸出到DRAM電路外部。另一方面’ 在寫入資料時，透過I/O緩衝器26，將DRAM電路外部 傳來的資料，傳送到行解碼器25所選擇的行，並透過 位元線傳送到記憶胞，將資料寫入° -------.----1 裝--- (請先閱讀背面之注意事項再填寫本頁) 本紙張又度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（I丨） --------rflp- ·裝·-- (請先閱讀背面之注意事項再填寫本頁) 此外，在DRAM電路內部，爲了將記憶胞陣列21 中的記憶胞所儲存的資料，已預定的週期來進行更新， 便設置更新計時器27與更新位址計數器28。更新計時 器27與更新位址計數器28係構成更新控制電路。 更新計時器27係產生一固定週期的計時訊號，更 新位址計數器28則計數上述之計時訊號，以產生更新 用的列位址。更新用的列位址則傳送到列位址解碼器 22 〇 接著，在DRAM電路中，更配置字元線驅動電位產 生電路29、井電位產生電路30以及位元線驅動電位產 生電路3 1。 字元線驅動電位產生器29係產生一正電位VPP， 用以選擇記憶胞陣列21內之複數條字元線；以及一負 電位VEE，用以提供給未被選擇的字元線。電位VPP與 電位VEE係傳送至列解碼器22。 井電位產生電路30用以產生負的井電位VWELL， 用以施加在記憶胞陣列21內之複數個記憶胞所形成的P 型井。 經濟部智慧財產局員工消費合作社印製
IV 位元線驅動電位產生電路31係當從記憶胞陣列21 內之複數個記憶胞中讀取資料時，用來產生施加在位元 線之正的讀取電位VBL。電位VBL係傳送到感測放大 器行選擇器23。
如第2圖所示，第一 DRAM[電路13-1與第二DRAM 電路1 3 -2分別獨立地配置字元線驅動電位產生電路29、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 534pif.doc/008 A7 B7 五、發明說明（α ) — — — — — LI — I · — I (請先閱讀背面之注意事項再填寫本頁) 井電位產生電路30以及位元線驅動電位產生電路31 ’ 用以產生各種電位，以供驅動各記憶胞陣列內的記憶胞 動作時所使用。如習知技術一般，記憶胞陣列21內的 記憶胞僅分割成區塊（block)，針對各個區塊而設置的列 解碼器或行解碼器等是互不相同的。 第3圖係繪示記憶胞陣列21中的其中一個記憶胞。 記憶胞MC係由MOS電晶體所構成的轉移電晶體 (transfer tranSistor)TT以及記憶資料用的電容器C所構 成。轉移電晶體TT之汲極係連接到複數條位元線的其 中一條位元線BL，閘極則連接到複數條字元線的其中 一條字元線WL。轉移電晶體TT之源極連接到電容器C 的一端，而電容C的另一端則連接到一具有固定電位的 節點，例如接地電位的節點。 經濟部智慧財產局員工消費合作社印製 第一 DRAM電路13-1與第二DRAM電路13-2內的 記憶胞陣列係分別將第3圖中的轉移電晶體TT之驅動 能力，亦即導通電流値做成互相不同，使其分別具有不 同的特性。在此所說的導通電流係指當電晶體導通時， 源極與汲極之間所流過的電流。此外，導通電流値互異 所指的是數値上的不同，而非製程上所產生之在變動範 圍內的不同，其係指兩者有優越性的差異。 例如，第一 DRAM電路13-1需要在高速動作上有 較高的優先度，必須要有快速的隨機存取時間，而第二 DRAM電路13-2對於高速操作的優先度較低，故不須要 有快速的隨機存取時間。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 9534pif.doc/008 pj B7 五、發明說明（（Μ (請先閱讀背面之注意事項再填寫本頁) 若提高在第一 DRAM電路13-1的記憶胞陣列內之 記憶胞MC的各轉移電晶體TT的驅動能力，資料讀取 的速度可以更加提高，隨機存取時間也會變快。相反地， 在第一 DRAM電路13-1的記憶胞陣列內之記憶胞MC 的各轉移電晶體TT的驅動能力便會比第一 DRAM電路 的還低。 要使構成記憶胞MC之轉移電晶體TT的能力互異， 可以從改變電晶體的通道長度、改變電晶體的通道寬 度、改變電晶體的臨界電壓値、與改變電晶體寄生阻抗 値等等的其中一種。 第4A圖與第4B圖係繪示利用改變電晶體通道長度 而使驅動力不同時，第一 DRAM電路13-1與第二DRAM 電路13-2中之轉移電晶體TT的平面圖。轉移電晶體TT 係分別由源極擴散層S、汲極擴散層D以及設置在源極 與汲極兩擴散層之間上方的閘極G所構成。 設置在第一 DRAM電路13-1中的轉移電晶體TT之 通道長度L1比設置在第二DRAM電路13-2中的轉移電 晶體TT之通道長度L2還短。 經濟部智慧財產局員工消費合作社印製 第一 DRAM電路13-1中的記憶胞陣列係配置通道 長度較短之轉移電晶體TT，故其轉移電晶體TT的導通 電流値會變大。藉此，第一 DRAM電路13-1的記憶胞 陣列可以做高速的存取操作，故隨機存取時間也較快。 另一方面，第二DRAM電路13-2中的記憶胞陣列 係配置通道長度較長之轉移電晶體TT，故其轉移電晶體 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（#) -i裝--- (請先閱讀背面之注意事項再填寫本頁) TT的導通電流値會比第一 DRAM電路13-1小。藉此， 相較於第一 DRAM電路13-1，第二DRAM電路13-2的 記憶胞陣列的存取動作會變慢，隨機存取時間也變慢。 換句話說，因應個別要求的規格，藉由改變第一 DRAM電路13-1與第二DRAM電路13-2的通道長度， 構成記憶胞的電晶體驅動力，亦即導通電流變得以改 變。藉此，第一 DRAM電路13-1與第二DRAM電路13-2 的特性便可以互相不同。 第5A圖與第5B圖係繪示利用改變電晶體通道寬度 而使驅動力不同時，第一 DRAM電路13-1與第二DRAM 電路13-2中之轉移電晶體TT的平面圖。 設置在第一 DRAM電路13-1中的轉移電晶體TT之 通道寬度W1比設置在第二DRAM電路13-2中的轉移 電晶體TT之通道寬度W2還短。 第一 DRAM電路13-1中的記憶胞陣列係配置通道 寬度較大之轉移電晶體TT，故其轉移電晶體TT的導通 電流値會變大。藉此，第一 DRAM電路13-1的記憶胞 陣列可以做高速的存取操作，故隨機存取時間也較快。 經濟部智慧財產局員工消費合作社印製 另一方面，第二DRAM電路13-2中的記憶胞陣列 係配置通道寬度較小之轉移電晶體TT，故其轉移電晶體 TT的導通電流値會比第一 DRAM電路13-1小。藉此， 相較於第一 DRAM電路13-1，第二DRAM電路13-2的 記憶胞陣列的存取動作會變慢，隨機存取時間也變慢。 換句話說，因應個別要求的規格，藉由改變第一 17 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif . doc/008 A7 B7 五、發明說明（丨（） DRAM電路13-1與第二DRAM電路13-2的通道寬度， 構成記憶胞的電晶體驅動力，亦即導通電流變得以改 變。藉此，第一 DRAM電路13-1與第二DRAM電路13-2 的特性便可以互相不同。 接著說明利用改變電晶體的閘極絕緣層厚度，而使 轉移電晶體TT之驅動能力互異的情形。 第6A圖與第6B圖係繪示利用改變電晶體的閘極絕 緣層厚度，而使轉移電晶體TT之驅動能力互異時，第 一 DRAM電路13-1與第二DRAM電路13-2中之轉移電 晶體TT的剖面示意圖。 轉移電晶體TT係分別由源極擴散層S、汲極擴散 層D以及設置在源極與汲極兩擴散層之間上方的閘極G 所構成。閘極G則由設置在基底上之閘極絕緣層41，以 及設置於閘極絕緣層41上方之閘極導電層42所構成， 其中閘極導電層42可以由例如多晶矽層或金屬層等組 成。 在第一 DRAM電路13-1中的轉移電晶體TT之閘極 絕緣層41的厚度（第6A圖）係比在第二DRAM電路13-2 中的轉移電晶體TT之閘極絕緣層41的厚度（第6B圖) 還要薄。此外，上述各電晶體之閘極絕緣層41係由相 同的材料構成，並且具有相同的介電常數。 第一 DRAM電路13-1中的記憶胞陣列係配置閘極 絕緣層41厚度較薄之轉移電晶體TT，故其轉移電晶體 TT的導通電流値會變大。藉此，第一 DRAM電路13-1 -------*---·裝·-- (請先閱讀背面之注意事項再填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 9534pif.doc/008 A7 B7 ^___ 經濟部智慧財產局員工消費合作社印製 發明說明（（(〇 的記憶胞陣列可以做高速的存取操作，故隨機存取時間 也較快。 (請先閱讀背面之注意事項再填寫本頁) 另一方面，第二DRAM電路13-2中的記憶胞陣列 係配置閘極絕緣層41厚度較厚之轉移電晶體TT，故其 轉移電晶體TT的導通電流會比第一 DRAM電路13-1 小。藉此，相較於第一 DRAM電路13-1，第二DRAM 電路13-2的記憶胞陣列的存取動作會變慢，隨機存取時 間也變慢。 換句話說，因應個別要求的規格，藉由改變第一 DRAM電路13-1與第二DRAM電路13-2內之構成記憶 胞的電晶體閘極絕緣層厚度，構成記憶胞的電晶體驅動 力，亦即導通電流變得以改變。藉此，第一 DRAM電路 13-1與第二DRAM電路13-2的特性便可以互相不同。 接著說明以利用其他方法來改變轉移電晶體TT之 驅動能力互異的情形。改變臨界電壓値可以使電晶體之 驅動能力互異，藉由改變通道區域的雜質（摻雜）濃度， 則可以改變臨界電壓値。
第7A圖與第7B圖係繪示利用改變電晶體通道區域 的雜質濃度，以改變電晶體之臨界電壓値，而使電晶體 之驅動能力互異時，第一 DRAM電路13-1與第二DRAM 電路13-2中之轉移電晶體TT的剖面示意圖。 一般而言，爲了調整臨界電壓，會將與基底相同導 電型的雜（摻）質植入到轉移電晶體TT之源極與汲極兩擴 散層之間的通道區域中。 本紙張尺度適用中國國家標準（CNS)/V1規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 五、發明說明（ο ) 如第7A圖與第7B圖所示，分別在第一 DRAM電 路13_1與第二DRAM電路13-2中之轉移電晶體TT的 通道區域43中植入與基底同一導電型且相同種類的雜 質。第一 DRAM電路13-1中之轉移電晶體TT的通道區 域43之雜質濃度係比第二DRAM電路13-2中之轉移電 晶體TT的通道區域43之雜質濃度還低。 第一 DRAM電路13-1中的記憶胞陣列之通道區域 43-1具有低的摻雜濃度，故轉移電晶體TT之臨界電壓 値變低，故其轉移電晶體TT的導通電流値會變大。藉 此，第一 DRAM電路13-1的記憶胞陣列可以做高速的 存取操作，故隨機存取時間也較快。 另一方面，第二DRAM電路13-2中的記憶胞陣列 之通道區域43-1具有高的摻雜濃度，故轉移電晶體TT 之臨界電壓値變高，故其轉移電晶體TT的導通電流會 比第一 DRAM電路13-1小。藉此，相較於第一 DRAM 電路13-1、第二DRAM電路13-2的記憶胞陣列的存取 動作會變慢，隨機存取時間也變慢。 換句話說，因應個別要求的規格，藉由改變第一 DRAM電路13-1與第二DRAM電路13-2內之構成記憶 胞的電晶體之臨界電壓値，構成記憶胞的電晶體驅動 力，亦即導通電流變得以改變。藉此，第一 DRAM電路 13-1與第二DRAM電路13-2的特性便可以互相不同。 因此，當縮短電晶體之通道長度、增加通道寬度或 降低臨界電壓値等，電晶體的漏電流（leakage current)均 20 (請先閱讀背面之注意事項再填寫本頁) 裝 • Λ. · 本纸張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） ^_I_____ 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 發明說明（1¾ ) 會增加，而使得記憶胞之資料保持性變得惡化。此外， 以高速操作做爲優先考量，而將通道寬度加大時，記憶 胞的大小會增加，造成集積度的降低。 因此，如習知方式一般，使用相同構造之轉移電晶 體，要同時滿足優先考量集積度獲資料保存性的情形以 及優先考量高速操作的情形是相當困難。 對此，如本第一實施例所述，利用改變記憶胞內之 電晶體的導通電流値，使得集積優先度高的DRAM電路 所使用的記憶胞陣列以及高速操作優先度高的DRAM電 路所使用的記憶胞陣列彼此不同，因此再同一半導體晶 片上便可以作出特性不同的DRAM電路。藉此，可以解 決習知的問題。 第二實施例 在上述第一實施例中，其說明利用使轉移電晶體之 導通電流値不相同，使具有2種或2種以上的DRAM電 路內之記憶胞陣列可以具有不同的特性。 然而，利用使轉移電晶體之遮斷電流値互爲不同， 也可以使包含2種或2種以上的DRAM電路內之記憶胞 陣列具有不同的特性。在此所指的遮斷電流係指當電晶 體關閉時，所流過的漏電流。 改變轉移電晶體之遮斷電流値係與第一實施例之改 變導通電流有關。亦即，導通電流値越大的話，遮斷電 流値也就變大。 因此，如第4A圖與第4B圖所示一般，利用改變 -------*----裝 i I (請先閱讀背面之注意事項再填寫本頁) ·. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 A7 B7 五 ___ 經濟部智慧財產局員工消f合作社印製 利 發明說明（（1) 電晶體之通道長度；如第5A圖與第5B圖所示一般 用改變電晶體之寬道長度；如第6A圖與第6B圖所示一 般，利用改變電晶體之閘極絕緣層厚度；或者是如第7A 圖與第7B圖所示一般，利用改變電晶體之通道區域的 摻質濃度而改變臨界電壓等等均可以選擇其中一種來達 到改變遮斷電流値之目的。 此外，第二實施例之DRAM混合邏輯電路晶片大致 上具有與第1圖相同的結構，第1圖中之第一 DRAM電 路13-1與第二DRAM電路13-2之內部構造也與第2圖 相同，故其詳細說明在此省略。 第二實施例之DRAM混合邏輯電路晶片中，第一 DRAM電路13-1與第二DRAM電路13-2中需要資料保 持性爲高優先度的一方，其記憶胞陣列係使用電晶體之 遮斷電流値較小的記憶胞；而需要資料保持性爲低優先 度的一方，其記憶胞陣列係使用電晶體之遮斷電流値較 大的記憶胞。 容許大的遮斷電流値便不能希望具有好的資料保存 性。但是，電晶體驅動能力上升時，大部分遮斷電流均 會增加。因此，必須要做高速操作的第一 DRAM電路13-1 容許比較大的遮斷電流値，而高速操作之優先度低的第 二DRAM電路13-2係重視資料的保存性，故希望能夠 抑制降低遮斷電流値。 第三實施例 當讀寫記憶胞內的資訊時，若轉移電晶體之寄生阻 22 -------.----裝·-- (請先閱讀背面之注意事項再填寫本頁) 訂·· 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 9534pif . doc/ 008 A7 B7 五、發明說明（) -------裝 i I (請先閱讀背面之注意事項再填寫本頁) 抗比導通阻抗還佔優勢的話，即使降低轉移電晶體的導 通阻抗，也無法達到高速操作。因此，需要高速操作爲 高優先度的dram電路，最好也能夠降低寄生阻抗。爲 了降低寄生阻抗，其方法例如將第3圖所示之位元線BL 與轉移電晶體TT之汲極擴散層相連接的位元線接觸窗 大小加大，以降低接觸阻抗；降低構成記憶胞MC之轉 移電晶體TT的擴散層本身之阻抗率；加寬電晶體之擴 散層寬度；以及降低構成記憶胞MC之轉移電晶體TT 的擴散層與構成記憶胞MC之電容器C之間的阻抗成分 等等。 第8A圖與第8B圖係繪不利用改變位元線BL與轉 移電晶體TT之汲極擴散層相連接的位元線接觸窗大小， 而使轉移電晶體TT之寄生阻抗互異時，第一 DRAM電 路13-1與第二DRAM電路13-2中之轉移電晶體TT的 平面圖。 --«· 經濟部智慧財產局員工消費合作社印製 轉移電晶體TT係分別由源極擴散層S、汲極擴散 層D以及設置在源極與汲極兩擴散層之間上方的閘極G 所構成。位元線BL係配置在閘極G上方，利用如多晶 矽層或金屬層等組成之配線所構成。位元線BL與汲極 擴散層D係以位元線接觸窗CC來連接。 在第一 DRAM電路13-1中的轉移電晶體TT之位元 線接觸窗CC1之面積（第8A圖）係比在第二DRAM電路 13-2中的轉移電晶體TT之位元線接觸窗cc：2之面積（第 8B圖）還要大。 23 本紙張尺度適用中國國家標準（CNS)A4規丨各（210 X 297公餐） 546823 9534pif.doc/008 A7 五、發明說明（，）） 第一 DRAM電路13-1中的記憶胞陣列中所配置之 位元線接觸窗CC1面積係比第二DRAM電路13-2中的 記憶胞陣列中所配置之位元線接觸窗CC2面積還要大。 相較於第二DRAM電路13-2，第一 DRAM電路13-1中的記憶胞陣列中係配置位元線接觸窗CC1面積較大 的轉移電晶體TT，故其轉移電晶體TT的寄生阻抗較低。 藉此，第一 DRAM電路13-1的記憶胞陣列可以做高速 的存取操作，故隨機存取時間也較快。 在此，即使在需要高速操作以外的情形，也希望能 夠降低電晶體的阻抗成分。但是，爲了降低阻抗成分之 改變而使擴散層部份之漏電流增加時，對高速操作有高 優先度之第一 DRAM電路13-1而言，即使漏電流稍微 增加，也要優先降低阻抗成分；對於高速操作有較低優 先度之第二DRAM電路13-2而言，其希望降低漏電流 能夠優先於降低阻抗成分。 如上所述，在第三實施例中，利用改變記憶胞內之 寄生阻抗値，對高速操作有高優先度之第一 DRAM電路 13-1以及相反需求之第二DRAM電路13-2之記憶胞陣 列結構便可以做成不同，以分別構成合適的記憶胞陣 列。因此，在同一半導體晶片上，便可以製作出特性互 不相同的DRAM電路。 第四實施例 在上述第一與第二實施例中，其說明利用改變記憶 胞內之電晶體的導通電流値或遮斷電流値，將具有特性 24 (請先閲讀背面之注意事項再填寫本頁) 裝 · 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（π) 互不相同之2種或2種以上之DRAM電路內的記憶胞陣 列，整合於同一半導體晶片中。 (請先閱讀背面之注意事項再填寫本頁) 然而，利用改變構成記憶胞之電容器的電容値也是 可以達到使具有特性互不相同之2種或2種以上之DRAM 電路內的記憶胞陣列。 接著說明本發明之第四實施例，其係利用構成記憶 胞之電容器的電容値。 第四實施例之DRAM混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 DRAM電路13-1 與第二DRAM電路13-2的內部構造也與第2圖相同， 故其詳細說明在此便省略。 如第3圖所示，DRAM電路內的記憶胞MC係由一 個轉移電晶體TT與一個電容器C所構成。構成記憶胞 之電容器C的電容量會影響記憶胞陣列之操作速度。在 可以忽視寄生阻抗的情形下，記憶胞MC之電容器C的 電容是越大越好。但是實際上，因爲阻抗成分是無法忽 視的，故在對記憶胞進行讀寫時，電容器C充放電所需 要的時間係受到時間常數之影響，而其中時間常數則由 記憶胞之電容器C電容量與阻抗成分所決定。 經濟部智慧財產局員工消費合作社印製 亦即，電容量大時，RC延遲會變大，充放電時的 電位變化傾向變得較遲鈍，而有存取時間惡化的情形產 生。因爲構成記憶胞之電容器的電容量係直接影響到訊 號量，所以無法隨便變小。 然而，在對高速操作有高優先度的情形時，希望能 2 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 pj B7 五、發明說明（y) 夠將構成記憶胞之電容器C的電容量設定成較小。在此， 不需要高速操作的dram電路之記憶胞，也同樣地縮小 電容器C的電容量的話，因訊號量降低而使資料保存性 惡化是不容允許的。 引此，對高速操作有高優先度的DARM電路而言， 即使稍微犧牲資料保存性，構成記憶胞之電容器也要使 用具有小一點電容量的電容器。對於與前述要求相反的 DRAM電路而言，構成記憶胞之電容器則要使用具有較 大電容量的電容器。藉由分別使用不同的電容器，可以 構成產生具有各個特徵之混合DRAM電路。 第9圖係繪示第3圖之整個記憶胞MC的剖面示意 圖例。P型井區52形成於N型基底51的表面上。轉移 電晶體中，由源極與汲極擴散層所構成的一對N型擴散 層53係形成在井區52的表面處。閘極54則形成該對 擴散層53之間的通道區域上。 溝渠電容器（trench capacitor)之溝渠55係形成使得 與上述該對N形擴散層53的其中之一擴散層接觸，並 且貫穿井區52而其底部到達基底51。上述之溝渠55下 端的內周面上，形成厚度很薄的電容器絕緣層56，而其 上端則形成後度較厚且用以分離之絕緣層57。接著，溝 渠55內部塡入儲存用的導電層58。之後，將一接觸層 (strap contact)59於溝渠55的上端，用以使儲存用導電 層58與該對N形擴散層53的其中一對電性耦接。 在此情形，記憶胞MC內之電容器C係以由N型基 26 (請先閱讀背面之注意事項再填寫本頁) 裝 訂： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 pj B7 五、發明說明（:>α) 底51、儲存用導電層58以及被夾在中間且做爲介電層 之絕緣層56所構成之溝渠式電容器，來加以說明。但 是除此之外，也可以使用堆疊式電容器（stack capacitor) 〇 在第四實施例中，上述之電容器C之電容量在第一 DRAM電路13-1與第二DRAM電路13-2中的記憶胞陣 列是彼此不相同，故在同一個半導體晶片上，可以製作 出特性互異的DRAM電路。 改變構成記憶胞之電容器C的電容量的方法可以如 下述幾種方法：改變電容器之絕緣層56的有效厚度； 改變電容器C的有效面積；改變電容器C之絕緣層56 的有效介電常數等等的任何其中之一方法。 一般而言，利用絕緣層56之有效厚度變薄、加大 電容器C的有效面積與提高電容器C之絕緣層56的有 效介電常數，來增大電容器C之容量。 因此，對於在高速操作方面需要高優先度的第一 DRAM電路13-1，利用加厚絕緣層56的有效厚度，將 電容器C的有效面積變小，降低電容器C之絕緣層56 的有效介電常數等，以縮小電容器C之電容量。 另一方面，相較於第一 DRAM電路13-1，對於在高 速操作方面需要低優先度的第二DRAM電路13-2，利用 將絕緣層56的有效厚度變薄，將電容器C的有效面積 變大，提高電容器C之絕緣層56的有效介電常數等， 以增加電容器C之電容量。 27 ----- -裝· I I (請先閱讀背面之注意事項再填寫本頁) 訂· · 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNSM4規格（21〇x 297公釐） 546823 9534pif.doc/008 pj B7 五、發明說明（〆） 要改變絕緣層56之有效厚度，可以從絕緣層56之 製程來進行。 (請先閱讀背面之注意事項再填寫本頁) 對於改變電容器C之有效面積來說，在使用第9圖 所示之溝渠型電容器時，可以改變溝渠55之深度，改 變溝渠之直徑等等方式來達成。此外，使用堆疊式電容 器時，可以改變高或直徑，以增加堆疊式電容器之面積。 其次，不僅改變電容器之二維的圖案形狀，藉由變更製 程，以改變三度空間的形狀，也可以達到改變電容器面 積之目的。 電容器C之絕緣層56所使用之高介電常數介電層， 可以例如是Si3N4、Ta205、近年開發之Β8Τ(Βαχ3ινχΤί03) 等。以Si02之介電常數爲1的話，Si3N4的約爲3，Ta205 的約爲10，而BST的約爲300。 如上所述，第四實施例利用改變記憶胞內之電容器 的電容量，使得對高速操作有高優先度之第一 DRAM電 路13-1以及相反需求之第二DRAM電路13-2之記憶胞 陣列結構可以做成不同，以分別構成合適的記憶胞陣 列。因此，在同一半導體晶片上，便可以製作出特性互 不相同的DRAM電路。 經濟部智慧財產局員工消t合作社印製 第五實施例 接著說明本發明之第五實施例。 第五實施例之DRAM混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 DRAM電路13-1 與第二DRAM電路13-2的內部構造也與第2圖相同， 28 本紙張尺度適用中國國家標準（CNS)/\4規格（210 x 297公釐） 546823 9534pif.doc/008 A7 五、發明說明（4 ) 故其詳細說明在此便省略。 此外，第一 DRAM電路13-1與第二DRAM電路13-2 (請先閱讀背面之注意事項再填寫本頁) 內之記憶胞陣列所設置的記憶胞具有與第3圖所示的結 構相同。 亦即，記憶胞MC係由轉移電晶體TT與電容器C 所構成。此外，轉移電晶體TT 一般係使用N型通道之 MOS電晶體。 在選擇記憶胞時，第2圖中的字元線驅動電位產生 電路29所產生的正電位VPP係供應到選擇記憶胞內之 轉移電晶體TT的閘電極所連接的字元線WL。一般而 言，電位VPP係將提供給半導體晶片的電源電位加以升 壓而得。 第10圖係繪示從第2圖擷取出來的列控制電路示 意圖。列解碼器22係由解碼電路22A與字元線驅動電 路22B所構成。解碼電路22A係用來對位址解碼。字元 線驅動電路22B係依據解碼電路22A輸出的解碼訊號， 將字元線驅動電位產生電路29所產生的正電位VPP選 擇性地輸出至記憶胞陣列21內的字元線WL。 經濟部智慧財產局員工消費合作社印製 輸出至字元線WL的正電位VPP係施加到第3圖所 示之轉移電晶體TT的閘極。當轉移電晶體TT導通時， 亦即選擇記憶胞MC時，若提高輸出到字元線WL的正 電位VPP的話，轉移電晶體TT之導通電流便可以提高， 隨機存取時間也可以變快。 在此第五實施例中，相較於不要求高速操作的第二 29 本紙張尺度適用中國國家標準（CNS)/\4規格（210x297公釐） 546823 9534pif·doc/008 A7 B7 五、發明說明^ DRAM電路13_2，在需要高速操作的第一 DRAM電路 13-1中，提高字元線驅動電位產生電路29所產生的正 (請先閱讀背面之注意事項再填寫本頁) 電位VPP，使需要高速操作的第一 DRAM電路13-1中 之構成記憶胞之MOS電晶體在導通時’能提高其閘極
的電位；因此相較於第二DRAM電路13-2，第一 DRAM 電路13-1中之記憶胞的導通電流較大。但是’在第一 DRAM電路13-1與第二DRAM電路13-2中，構成記憶 胞的MOS電晶體本身之結構是相同的。 亦即，在第一 DRAM電路13-1中字元線驅動電位 產生電路29所產生的正電位vpp爲VPP1，而在第二 DRAM電路13-2中字元線驅動電位產生電路29所產生 的正電位VPP爲VPP2，並且VPP1>VPP2。利用此方式 來分別建構DRAM電路中的字元線驅動電位產生電路 29 〇 第11A圖與第11B圖係繪不在第一 DRAM電路1 3 - 1與第二DRAM電路13-2內個別之字元線驅動電位產生 電路29中，用以產生正電位VPP之電路的詳細構成方 塊示意圖。 經濟部智慧財產局員工消費合作社印製 如第11A圖所示，在第一 DRAM電路13-1內所設 置之字元線驅動電位產生電路29係包括電位偵測電路 61、振盪電路62與升壓電路（step-up circiiit)63。電位偵 測電路61係將被升壓的電位VPP與參考電位Vrefl做 比較，並且依據該比較結果，輸出訊號。振盪電路62 係輸出對應於電位偵測電路61之輸出訊號的頻率訊號。 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（j) 升壓電路63爲一電荷幫浦式升壓電路，其接收振盪電 路62之輸出訊號，將電源電位升壓，以輸出電位VPP1。 如第11B圖所示，在第二DRAM電路13-2內所設 置之字元線驅動電位產生電路29中，僅將上述之參考 電位Vrefl以一比Vrefl低的參考電位Vref2來取代， 做爲電位偵測電路61之輸入。除此之外，其他的構造 與第一 DRAM電路13-1中的構造相同，在此省略其詳 細敘述。 利用改變輸入到電位偵測電路61之參考電位値 Vref，從升壓電路63所輸出的電位値VPP便會改變。 利用設定Vrefl>Vref2，便可以產生滿足VPP1>VPP2之 關係的升壓電位VPP1、VPP2。 經濟部智慧財產局員工消費合作社印製 -I 裝 i I (請先閱讀背面之注意事項再填寫本頁) -f- 此外，在第11A圖與第11B圖所示的字元線驅動電 位產生電路29中，其說明利用改變輸入到電位偵測電 路61之參考電位値，而使輸出不同的升壓電位vppi與 VPP2。但是，利用互相改變從升壓電路63回饋到電位 偵測電路61之電壓的分壓比，即使以相同的參考電壓 値Vref輸入到電位偵測電路61中，也可以從升壓電路 63輸入不同的升壓電位VPP。亦即，將分壓電路設置在 升壓電位VPP之回饋路徑上，來相互改變分壓電路上之 電壓的分壓比。 如上所述，第五實施例係改變字元線驅動電位產生 电路之構造，使供應到被選擇的記憶胞內之M〇s電晶 體閘極之正電位VPP彼此互異，故可以在同一半導體晶 3 1 本紙張尺度適用，國家標準（CNS)A4規格⑵〇χ 297公餐_ 546823 9534pif. doc/008 B7 五、發明說明（糾） 片上，製作出特性互不相同的DRAM電路。 此外，提高選擇字元線之驅動電位是高速操作所需 要的。但是，因爲在耗電量與可靠度上，並不希望超過 需求的高電位，故要選擇適度的數値。 第六實施例 接著說明本發明之第六實施例。 第六實施例之DRAM混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 DRAM電路13-1 與第二DRAM電路13-2的內部構造也與第2圖相同， 故其詳細說明在此便省略。 此外，第一 DRAM電路13-1與第二DRAM電路13-2 內之記憶胞陣列所設置的記憶胞具有與第3圖所示的結 構相同。 亦即，記憶胞MC係由轉移電晶體TT與電容器C 所構成。此外，轉移電晶體TT 一般係使用N型通道之 MOS電晶體。 在沒有被選擇記之憶胞時，第2圖中的字元線驅動 電位產生電路29所產生的負電位VEE係供應到選擇記 憶胞內之轉移電晶體TT的閘電極所連接的字元線WL。 一般而言，電位VEE係利用電荷幫浦型之負電位產生電 路而得。 在將N通道MOS電晶體所構成的轉移電晶體TT成 遮斷狀態的情形時，亦即在記憶胞爲非選擇時，若稍微 降低供應到字元線的電位，電晶體關閉時的漏電流可以 32 -----------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐) 546823 9534pif.doc/008 A7 B7 I、發明說明（π ) 變小。因此，若供應到字元線的電位爲負電位的話，便 可以抑制關閉時的漏電流。 Γ裝—— (請先閱讀背面之注意事項再填寫本頁) 在此第六實施例中，相較於需要高速操作之第一 DRAM電路，對於不要求高速操作而已資料保存性爲優 先之第二DRAM電路13-2而言，提高其字元線驅動電 位產生電路29所產生的負電位VEE。 利用此方式，構成第二DRAM電路13-2內的記憶 胞之MOS電晶體的遮斷電流値，會比第一 DRAM電路 13-1內的還小。 亦即，在第一 DRAM電路13-1中字元線驅動電位 產生電路29所產生的負電位VEE爲VEEP1，而在第二 DRAM電路13-2中字元線驅動電位產生電路29所產生 的負電位VEE爲VEE2，並且|VEE1|<|VEE2|。利用此方 式來分別建構DRAM電路中的字元線驅動電位產生電路 29 〇 第12A圖與第12B圖係繪示在第一 DRAM電路13-1與第二DRAM電路13-2內個別之字元線驅動電位產生 電路29中，用以產生負電位VEE之電路的詳細構成方 經濟部智慧財產局員工消費合作社印製 塊示意圖。 如第12A圖所示，在第一 DRAM電路13-1內所設 置之字元線驅動電位產生電路29係包括電位偵測電路 71、振盪電路72與電荷幫浦型負電位產生電路73。電 位偵測電路71係將字元線驅動電位產生電路29所產生 的電位VEE與參考電位Vrefll做比較，並且依據該比 33 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 546823 經濟部智慧財產局員工消費合作社印製 9534pif. doc/008 A7 五、發明說明（W ) 較結果，輸出訊號。振擾電路72係輸出對應於電位偵 測電路71之輸出訊號的頻率訊號。電荷幫浦型負電位 產生電路73係用以輸出震盪電路之輸出訊號。 如第12B圖所示，在第二DRAM電路13-2內所設 置之字元線驅動電位產生電路29中，僅將上述之參考 電位Vrefll以一與Vrefll不同的參考電位Vrefl2來取 代，做爲電位偵測電路71之輸入。除此之外，其他的 構造與第一 DRAM電路13-1中的構造相同，在此省略 其詳細敘述。 利用改變輸入到電位偵測電路71之參考電位値 Vref，從負電位產生電路73所輸出的電位値VEE便會 改變，進而可以產生滿足|VEElh|VEE2|之關係的負電位 VEE1、VEE2。 此外，在此情形，從負電位產生電路73回饋到電 位偵測電路71的電壓路徑中，亦設置分壓電路。以第12A 圖與第12B圖所示的電路來彼此改變分壓比，便可以在 電位偵測電路71輸入相同的參考電壓値Vref，從負電 位產生電路73輸出相異的負電位VEE。 如上所述，第六實施例係改變字元線驅動電位產生 電路供應到非選擇的記憶胞內之MOS電晶體閘極之負 電位VEE，對高速操作優先度低的DRAM電路與對高速 操作優先度高的DRAM電路便可以分別具有構造不同的 字元線驅動電位產生電路，故可以在同一半導體晶片 上，製作出特性互不相同的DRAM電路。 34 (請先閱讀背面之注意事項再填寫本頁) 裝 ;# 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公餐） 546823 9534pif.doc/008 A7 B7 五、發明說明Ul) 此外，在此實施例中，說明分別以對高速操作優先 度低的DRAM電路13-2與對高速操作優先度高的DRAM 電路13-1內的字元線驅動電位產生電路29,來產生負 電位。利用改變此負電位的値，記憶胞內電晶體之遮電 電流便會改變。然而，對於高速操作優先度高的DRAM 電路13-1，也可以接地電位取代負電位，而供應到第9 圖的字兀線驅動電路2 2 B。 在此情形下，在第一 DRAM電路13-1之字元線驅 動電位產生電路29中，用來產生負電位之電位偵測電 路71、振盪電路72以及負電位產生電路73可以不需要 設置，故可以將其省略 第七實施例 接著說明本發明之第七實施例。 第七實施例之DRAM混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 DRAM電路13-1 與第二DRAM電路13-2的內部構造也與第2圖相同， 故其詳細說明在此便省略。此外，第一 DRAM電路13-1 與第二DRAM電路13-2內之記憶胞陣列所設置的記憶 胞具有與第3圖所示的結構相同。 經濟部智慧財產局員工消費合作社印製 ----------I----裝·-- (請先閱讀背面之注意事項再填寫本頁) 如第3圖所示，記憶胞MC係由N通道MOS電晶 體之轉移電晶體TT與電容器C所構成。第一 DRAM電 路13-1與第二DRAM電路13-2中，分別之複數個記憶 胞MC係形成在設定爲同一電位之複數個P型井區域 內。 35 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 546823 9534pif.doc/008 B7 五、發明說明（» ) 一般而言，dram電路中，爲了避免因漏電流所導 致的資料保存性惡化之問題，形成記憶胞之p型井區域 會施加負電位的偏壓。當要提高構成記憶胞之轉移電晶 體之驅動電流的優先度較高時，負偏壓的絕對値相望可 以小一點比較好。但是，P型井區域所施加的負電位之 絕對値變小的話，轉移電晶體的遮斷電流便會變大。因 此，對於高速操作之優先度較低的情形，施加在P型井 區域的負電位之絕對値並不希望太小。 在本第七實施例中，相較於對高速操作之優先度較 低的第二DRAM電路13-2，對需要高速操作之第一 DRAM電路13-1，使其井電位產生電路30所產生的負 井電位VWELL之絕對値變小，故在需要高速操作之第 一 DRAM電路13-1內，構成記憶胞之MOS電晶體的導 通電流便可以變大。 第13圖係繪示從第2圖中所擷取出之井電位產生 電路30，以及此井電位產生電路30所產生之井電位 VWELL供應至[J記憶胞陣歹[J 21的P型井區域。 第一 DRAM電路13-1與第二DRAM電路13-2內個 別的複數個P型井區域32係分別電性連接到個別的 DRAM電路內。因爲不同的DRAM電路係電性隔離，個 別的DRAM電路之該些P型井區域32分別獨立地提供 井電位VWELL。 對需要高速操作之第一 DRAM電路13-1，使其井電 位產生電路3 0所產生的負井電位VWELL之絕對値變 36 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -·裝·-- (請先閱讀背面之注意事項再填寫本頁) ,·! ;# 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 五、發明說明（抓） 小；而對於高速操作之優先度低之第二DRAM電路13-2，使其井電位產生電路30所產生的負井電位VWELL 之絕對値變大。 -----I I----裝 i I (請先閱讀背面之注意事項再填寫本頁) 第MA圖與第14B圖係繪示第一 DRAM電路13-1 與第二DRAM電路13-2內之井電位產生電路30的詳細 方塊示意圖。 第14A圖所示之第一 DRAM電路13-1的井電位產 生電路30係包括電位偵測電路81、振盪電路82與電荷 幫浦式負電位產生電路83。電位偵測電路81係將產生 的電位VWELL與參考電壓Vref21作比較，並且依據該 比較結果，輸出訊號。振盪電路82係輸出對應於電位 偵測電路81之輸出訊號的頻率訊號。電荷幫浦型負電 位產生電路83係用以輸出震盪電路之輸出訊號。 ;痛· 如第14B圖所示，在第二DRAM電路13-2內所設 置之井電位產生電路30中，僅將上述之參考電位Vref21 以一與Vref21不同的參考電位Vref22來取代，做爲電 位偵測電路81之輸入。除此之外，其他的構造與第一 DRAM電路13-1中的構造相同，在此省略其詳細敘述。 經濟部智慧財產局員工消費合作社印製 利用改變輸入到電位偵測電路81之參考電位値 Vref，從負電位產生電路83所輸出的電位値VWELL便 會改變，進而可以產生滿足|VWELL1|<|VWELL2|之關係 的負電位 VWELL1、VWELL2 °
此外，在此情形，從負電位產生電路83回饋到電 位偵測電路81的電壓路徑中，亦設置分壓電路。以第14A 37 本紙張尺度適用中國國家標準（CNSM4規格（210 x 297公釐) 546823 9534pif.doc/008 pj B7 五、發明說明（Μ ) 圖與第14B圖所示的電路來彼此改變分壓比，便可以在 電位偵測電路81輸入相同的參考電壓値Vref，從負電 位產生電路83輸出相異的負電位VWELL。 如上所述，第七實施例係改變井電位產生電路產生 電路而供應到記憶胞陣列之井區域的負電位，對高速操 作優先度低的DRAM電路與對高速操作優先度高的 DRAM電路便可以分別具有構造不同的井電位產生電 路，故可以在同一半導體晶片上，製作出特性互不相同 的DRAM電路。 第八實施例 接著說明本發明之第八實施例。 第八實施例之dram混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 dram電路13-1 與第二DRAM電路13-2的內部構造也與第2圖相同， 故其詳細說明在此便省略。此外，第一 DRAM電路13-1 與第二DRAM電路13-2內之記憶胞陣列所設置的記憶 胞具有與第3圖所示的結構相同。 經濟部智慧財產局員工消費合作社印製 •裝·-- (請先閱讀背面之注意事項再填寫本頁) 如第3圖所示，DRAM電路中的記憶胞係由轉移電 晶體TT與電容器C所構成。轉移電晶體TT之汲極擴 散層係與位元線BL連接。 位元線BL之電位振幅與儲存在記憶胞內的訊號量 以及用來放大記憶胞之訊號的感測放大器動作有很密切 的關係。例如，對於想要以高速讀寫記憶胞之記憶資料 的DRAM電路而言，位元線BL之高準位要設定成稍微 38 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公.¾ ) 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 五、發明說明（从） _ 高一點；而對於以高速讀寫記憶胞之優先度低的DRAM 電路而固’位兀線BL之筒準位要設定成稍微低一點。 在桌八貫施例中’對需要闻速操作之第一 DRAM電 路13-1，使其位元線驅動電位產生電路31所產生的正 電位VBL之變大；而對於高速操作之優先度低之第二 DRAM電路13-2，使其位元線驅動電位產生電路31所 產生的正電位VBL之變小。 另一方面，對以高速讀寫優先度低之第二DRAM電 路13-2而言，位元線的高電位要提高至所需以上，但希 望部要引起消耗電流的增加。因此，要將第二DRAM電 路13-2之位元線驅動電位產生電路31所產生的正電位 VBL縮小。 第15圖係繪示從第2圖擷取出之位元線驅動電位 產生電路31，以及電路31所產生之位元線驅動電位VBL 所供應到的感測放大器/行選擇電路23的詳細方塊示意 圖。 感測放大器/行選擇電路23係由感測放大器驅動器 23A、感測放大器23B以及行選擇器23C所構成。感測 放大器驅動器23A係接收位元線驅動電位產生電路31 所產生的位元線驅動電位VBL。感測放大器23B係接收 感測放大器驅動器23A所輸出的電位VBL與接電電位， 做爲操作電位。行選擇器23C則用來選擇行。 第16A圖與第16B圖係繪示第一 DRAM電路13-1 與第二DRAM電路13-2內之位元線驅動電位產生電路31 39 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） --------------I 裝·！ (請先閱讀背面之注意事項再填寫本頁) 訂： .-麟· 546823 9534pif.doc/008 A7 B7 五、發明說明) 之詳細方塊示意圖。 第16A圖所示之第一 DRAM電路13-1的位元線驅 動電位產生電路31係包括電位偵測電路91以及降壓電 路92。電位偵測電路91係將產生的電位VBL與參考電 壓Vref31作比較，並且依據該比較結果，輸出訊號。降 壓電路92依據電位偵測電路91之輸出訊號，將電源電 壓降壓，以輸出電位VBL。 如第16圖所示，在第二DRAM電路13-2內所設置 之位元線驅動電位產生電路31中，僅將上述之參考電 位Vi*ef31以一與Vref31不同的參考電位Vref32來取代， 做爲電位偵測電路91之輸入。除此之外，其他的構造 與第一 DRAM電路13-1中的構造相同，在此省略其詳 細敘述。 利用改變輸入到電位偵測電路91之參考電位値 Vref，從降壓電路92所輸出的電位値VBL便會改變， 進而可以產生滿足VBL1>VBL2之關係的負電位VBL1、 VBL2。 此外，在此情形，從降壓電路92回饋到電位偵測 電路91的電壓路徑中，亦設置分壓電路。以第16A圖 與第16B圖所示的電路來彼此改變分壓比，便可以在電 位偵測電路91輸入相同的參考電壓値Vref之情形下， 從降壓電路92輸出相異的電位VBL。 如上所述，第八實施例係改變位元線驅動電位產生 電路產生電路而供應到位元線之電位VBL，對高速操作 40 (請先閱讀背面之注意事項再填寫本頁) 裝 訂： 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 9534pif.doc/008 A7 B7 五、發明說明（4 ) 優先度低的DRAM電路與對高速操作優先度高的DRAM 電路便可以分別具有構造不同的位元線驅動電位產生電 路，故可以在同一半導體晶片上，製作出特性互不相同 的DRAM電路。 第九實施例 接著說明本發明之第九實施例。 第九實施例之DRAM混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 DRAM電路13 -1 與第二DRAM電路13-2的內部構造也與第2圖相同， 故其詳細說明在此便省略。此外，第一 DRAM電路13-1 與第二DRAM電路13-2內之記憶胞陣列所設置的記憶 胞具有與第3圖所示的結構相同，分別由轉移電晶體TT 與電容器C所構成。 對於使用於一般單一元件之DRAM的情形，記憶胞 之汲極擴散層與連接位元線用的位元線接觸窗，一般係 使用自我對準之擴散層接觸窗。自我對準式擴散層接觸 窗係在閘電極上形成氧化層，再以此氧化層做爲形成接 觸窗用的罩幕，在層間絕緣層中形成接觸窗。 具有上述自我對準式擴散層接觸窗的電晶體，一般 會被使用在DRAM中，而非在邏輯電路中。亦即，邏輯 電路晶片一般係使用具有矽化金屬結構之電晶體，以提 高電晶體的性能。 矽化金屬構造之電晶體中，因爲閘極的阻抗可以做 得非常低，故適用於需要高速操作的情形。 ---------------裝 i I (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)/\4規格（21〇χ 297公t ) 546823 9534pif.doc/008 A7 B7 五、發明說明（4) 然而，具有矽化金屬結構之電晶體製程與自我對準 式擴散層接觸窗結構之製程是相反的。習知上，自我對 準式擴散層接觸窗結構之電晶體以及矽化金屬結構之電 晶體兩者不使用於DRAM電路中的記憶胞。 因此，對於DRAM電路中的記憶胞之位元線接觸窗 而言，假使選擇自我對準式擴散層接觸窗的話，便無法 在記憶胞中使用矽化金屬結構的電晶體。相反地，若選 擇矽化金屬結構的電晶體的話，便無法在記憶胞中使用 自我對準式擴散層接觸窗。 另一方面，在後者的情形時，雖然閘電極的阻抗會 提高，但使用自我對準式接觸窗時，要考慮到罩幕的對 準偏差，結果在記憶胞尺寸上會比前者還小。 在第九實施例中，於需要高速操作之第一 DRAM電 路13-1，記憶胞內的電晶體使用可以達成因閛電極之抵 組抗化所造成之高速性的矽化金屬結構；而於高速操作 之優先度低的第二DRAM電路13-2，記憶胞內的電晶體 使用具有自我對準型之擴散層接觸窗結構的電晶體。
第17A圖繪示在第一 DRAM電路13-1中記憶胞中 之轉移電晶體所使用的電晶體剖面結構。P型井區域（P 井）52的表面上，形成一對做爲轉移電晶體之源極擴散 層的一對N型擴散層53a以及一*對做爲轉移電晶體之共 汲極的N型擴散層53b。上述該對N型擴散層52a與N 型擴散層53b之表面上，分別導入高融點金屬’以形成 金屬矽化層Π0。該對N型擴散層53a的其中之一與N 42 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消t合作社印製
本紙張尺度適用中國國家標準（CNS)/\4規格（210x297公.¾ ) 546823 9534pif.doc/008 A7 ___B7___ 五、發明說明（咻） 型擴散層53b之間的通道區域以及該對N型擴散層53a 的另一個與N型擴散層53b之間的通道區域上，形成由 閘絕緣層與多晶矽層所構成的閘電極54。兩閘電極54 的多晶矽層層上方也導入高融點金屬，以形成金屬矽化 層 11 0。 接著，整個表面上形成層間絕緣層111。以形成接 觸窗用的罩幕覆蓋於層間絕緣層111，以形成通過η形 擴散層53b之接觸窗孔112。將導電層塡入此接觸窗112 孔中，以形成位元線接觸窗113。此位元線接觸窗113 與形成在層間絕緣層111中的位元線BL電性連接。 如上所述，在源極、汲極擴散層上以及閘電極上形 成金屬矽化層結構的電晶體，一般稱爲矽化層結構電晶 體。因爲閘電極的阻抗可以做得很低，故可以達到高速 的目的。 第17B圖係繪示第二DRAM電路13-2內之記憶胞， 使用做爲轉移電晶體之電晶體結構的剖面圖。此外，在 第17圖中，對應於第17A圖之處而有相同符號者，其 說明在此省略，在此僅說明與第17A圖相異之處。 在此情形，該對N型擴散層53a與N型擴散層53b 之個別的表面，以及閘電極54之多晶矽層的上方，並 未形成如第17A圖中的金屬矽化層110。 各閘電極54之側壁上，形成側壁絕緣層114。接著， 對全面形成之層間絕緣層111，以上述之側壁絕緣層Π4 爲罩幕，自我對準地形成貫通到N型擴散層53b之接觸 43 本紙張尺度適用中國國家標準（CNS)A4規格（21〇x 297公釐) ' 一 (請先閱讀背面之注意事項再填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 546823 9534pif.doc/008 A7 B7 $、發明說明（⑴） 窗孔112。將導電層塡入此接觸窗112孔中，以形成位 元線接觸窗1 1 3。 --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 如上所述，形成自我對準於共汲極擴散層53b之自 我對準接觸窗（位元線接觸窗）113之電晶體，在形成對 共汲極擴散層53b之接觸窗時，並不需要考慮到對準偏 差，所以相較於第17A圖的結構，電晶體的尺寸可以更 加地縮小，比起高速操作能更進一步地提高的積集度。 如上所述，在第九實施例中，一方的DRAM電路係 使用具有自我對準結構接觸窗之電晶體，而另一方的 DRAM電路則使用不具有自我對準結構接觸窗之電晶 體。或者，一方的DRAM電路係使用閘電極具有矽化物 結構之電晶體，而另一方的DRAM電路則使用不具有矽 化物結構之電晶體。因此，可以在同一半導體晶片上， 製作出特性互不相同的DRAM電路。 第十實施例 -麟- 接著說明本發明之第十實施例。 經濟部智慧財產局員工消費合作社印製 第十實施例之DRAM混合邏輯電路晶片之結構大致 上與第1圖之結構相同。第1圖中之第一 DRAM電路13-1 與第二DRAM電路13-2的內部構造也與第2圖相同， 故其詳細說明在此便省略。此外，第一 DRAM電路13-1 與第二DRAM電路13-2內之記憶胞陣列所設置的記憶 胞具有與第3圖所示的結構相同，分別由轉移電晶體丁丁 與電容器C所構成。 一般而言，DRAM電路中之記憶胞陣列中’位元線 44 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公髮） 546823 9534pif.doc/008 A7 B7 五、發明說明（U” ------— — — — —--.•裝· I I (請先閱讀背面之注意事項再填寫本頁) 連接許多記憶胞，而字元線也連接許多記憶胞◦在考慮 高速操作爲高優先度的情形時，最好減少一條位元線所 連接的記憶胞總數，或者是減少一條字元線所連接的記 憶胞總數。 減少每一條位元線上之記憶胞的數目的話，位元線 上的寄生電容便可以減少，而使得位元線之充放電時間 也可以縮短，這在高速操作方面是非常有效的。同樣地， 若減少每一條字元線上之記憶胞的數目的話，字元線上 的寄生電容便可以減少，而使得位元線之充放電可以快 速進行，這在高速操作方面是非常有效的。 然而，若減少每一條位元線或字元線上之記憶胞的 總數，其意味著記憶胞陣列要分割成微小的數個記憶區 塊（memory block)。因此，這會增加感測放大器或列解 碼器所佔據的面積。 經濟部智慧財產局員工消費合作社印製 因此，減少每一條位元線或字元線上之記憶胞總 數，對於高速操作是必須的。然而，因爲會增加DRAM 電路的面積，對高速操作之優先度低的DRAM電路而 言，將記憶胞陣列之分割區塊數同樣多，也無法容許面 積的增加。 在第十實施例中，相較於對高速操作爲低優先度的 第二DRAM電路而言，需要高速操作之第一 DRAM電 路13-1的記憶胞陣列需要減低每一字元線所連接的記憶 胞總數，使字元線之充放電可以快速進行，以期能夠使 字元線的選擇動作更加快速。 4 5 本紙張尺度適用中國國家標準（CNS)/\4規格（210 X 297公釐） 546823 9534pif.doc/008 jsj B7 五、發明說明（奶） 第18A圖與第18B圖係繪示第一 DRAM電路13-1 與第二DRAM電路13-2內之一個記憶區塊的詳細結構 示意電路圖。 如第18A圖所示，第一 DRAM電路13-1之記憶區 塊係由複數條字元線WL1〜WLn以及複數條位元線 BL1〜BLm彼此互相交錯配置。各該些字元線與各該些 位元線之交叉點分別連接記憶胞MC。 相同地，如第18B圖所示，第二DRAM電路13-2 之記憶區塊係由複數條字元線WL1〜WLn以及複數條位 元線BL1〜BLq彼此互相交錯配置。各該些字元線與各 該些位元線之交叉點分別連接記憶胞MC。 第一 DRAM電路13-1之記憶區塊內的位元線數目 m，比第二DRAM電路13-2之記憶區塊內的位元線數目 q還要小。亦即，第一 DRAM電路13-1之記憶區塊內的 各該些字元線WL分別連接到記憶胞MC的總數m，比 起第二DRAM電路13-2之記憶區塊內的各該些字元線 WL分別連接到記憶胞MC的總數q還要小。 如此，在第十實施例中，利用改變第一 DRAM電路 與第二DRAM電路之記憶胞陣列內的各該字元線所連接 的記憶胞總數，對高速操作優先度低的DRAM電路與對 高速操作優先度高的DRAM電路便可以分別具有構造不 同的記憶胞陣列，故可以在同一導體晶片上，製作出特 性互不相同的DRAM電路。 第十一實施例 46 --------------I 裝--- (請先閲讀背面之注意事項再填寫本頁) 0 · -麟- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 546823 9534pif.doc/008 B7 五、發明說明（叭） 接著說明本發明之第十一實施例。 (請先閱讀背面之注意事項再填寫本頁) 在上述第十實施例中，說明利用改變第一 DRAM電 路與第二DRAM電路之記憶胞陣列內的各該字元線所連 接的記憶胞總數，對高速操作優先度低的DRAM電路與 對高速操作優先度高的DRAM電路便可以分別具有構造 不同的記憶胞陣列。在第十一實施例中，則說明改變第 一 DRAM電路與第二DRAM電路之記憶胞陣列內之各 該位元線索連接的記憶胞總數，以改變第一 DRAM電路 與第二DRAM電路之位元線的充放電時間。 第19A圖與第19B圖係繪示第一 DRAM電路13-1 與第二DRAM電路13-2內之記憶胞陣列21的其中一個 記憶區塊的詳細結構示意電路圖。 如第19A圖所示，第一 DRAM電路13-1之記憶區 塊係由複數條字元線WL1〜WLr以及複數條位元線 BL1〜BLm彼此互相交錯配置。各該些字元線與各該些 位元線之交叉點分別連接記憶胞MC。 經濟部智慧財產局員工消費合作社印製 相同地，如第19B圖所示，第二DRAM電路13-2 之記憶區塊係由複數條字元線WL1〜WLs以及複數條位 元線BL1〜BLm彼此互相交錯配置。各該些字元線與各 該些位元線之交叉點分別連接記憶胞MC。 第一 DRAM電路13-1之記憶區塊內的字元線數目 r，比第二DRAM電路13-2之記憶區塊內的字元線數目 s還要小。亦即，第一 DRAM電路13-1之記憶區塊內的 各該些位元線BL分別連接到記憶胞MC的總數r，比起 47 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 546823 9534pif.doc/008 B7 五、發明說明（M ) 第二DRAM電路13-2之記憶區塊內的各該些位元線BL 分別連接到記憶胞MC的總數s還要小。 如此，在第十一實施例中，利用改變第一 DRAM電 路與第二DRAM電路之記憶胞陣列內的各該位元線索連 接的記憶胞總數，對高速操作優先度低的DRAM電路與 對高速操作優先度高的DRAM電路便可以分別具有構造 不同的記憶胞陣列，故可以在同一導體晶片上，製作出 特性互不相同的DRAM電路。 第十二實施例 接著說明本發明第十二實施例。 第十二實施例之DRAM混合邏輯電路晶片之結構大 致上與第1圖之結構相同。第1圖中之第一 DRAM電路 13-1與第二DRAM電路13-2的內部構造也與第2圖相 同，故其詳細說明在此便省略。此外，第一 DRAM電路 13-1與第二DRAM電路13-2內之記憶胞陣列所設置的 記憶胞具有與第3圖所示的結構相同，分別由轉移電晶 體TT與電容器C所構成。 在DRAM電路中，記憶胞陣列內，彼此相鄰的兩條 位元線相互間的電容耦合所造成的干擾雜音是不容忽視 的。因此，一般係使用將位元線對換，亦即位元線扭轉（bit line twist)的方式，來降低干擾雜音的影響。 因爲位元線扭轉的方式可以降低位元線之間的干擾 雜音，當資料從記憶胞被讀出，只要在位元線電位有些 爲的變化，資料可以立刻被感測放大器感測。換句話說， 48 ---------------裝·-- (請先閱讀背面之注意事項再填寫本頁) · ··禮· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 546823 9534pif.doc/〇〇8 A7 五、發明說明（lii；) 因爲以較快速的時序，使感測放大器動作，這可爲〜锺 要求高速化的做法。但是，因爲將一對位元線交錯而= 轉勢必會增加面積，所以是否要進行位元線扭轉，要因 應所要求的特性來選擇。 & 在第十二實施例中，需要高速操作的第一 DRajv[電 路Π-1中的記憶胞陣列係採用位元線扭轉的結構，而= 高速操作之優先度低的第二DRAM電路13_2中的記情、 胞障列則採用不具有位元線扭轉的結構。故，需要高 故作之第一 DRAM電路13-1中，感測放大器之動作時 序便可以快速動作，以達到高速化之目的。 第2〇A圖與第2〇B圖係分別繪示第十二實施例中， 第〜DRAM電路13-1與第二DRAM電路13-2內之記憶 月包陣列2 1的的結構不意電路圖。 如第2〇A圖所示，第一 DRAM電路13-1中的記憶 胞陣列21內之複數條位元線中，相鄰的一對位元線BL &中途互相交錯，而形成具有位元線扭轉之結構。 如第20B圖所示，第二DRAM電路13-2中的記憶 胞陣列21內之複數條位元線中，相鄰的一對位元線BL 在中途並不互相交錯，而是直接配置，故不具有位元線 扭轉之結構。
如上所述，在第十二實施例中，第一、第二DRAM 電路內之記憶胞陣列21係使用具有位元線扭轉結構， 或者是不使用具有位元線扭轉結構。對高速操作之優先 度高的DRAM電路以及對高速操作之優先度低的DRAM 49 --裂— (請先閱讀背面之注意事項再填寫本頁) Ηδτ· Λ· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 546823 9 5 3 4. .d o c / 0 0 8 A7 B7 五、發明說明（W ) 電路，其中的記憶胞陣列結構分別做成不同，故在同一 半導體晶片上，也可以製作出特性互異的DRAM電路。 -------丨！裝 i I (請先閱讀背面之注意事項再填寫本頁) 此外，上述第十二實施例的一個變化係如第21A圖 與第2 1B圖所示。第一與第二DRAM電路中的記憶胞陣 列21兩者均採用位元線扭轉結構，但使位元線扭轉的 方式彼此互相不同。 亦即，如第21圖所示，記憶胞陣列21內的所有位 元線對均採用位元線扭轉結構。第21B圖所示之記憶胞 陣列21則是相隔一對位元線才採用位元線扭轉結構。 第+三實施例 接著說明本發明第十三實施例。 --麟. 第十三實施例之DRAM混合邏輯電路晶片之結構大 致上與第1圖之結構相同。第1圖中之第一 DRAM電路 13-1與第二DRAM電路13-2的內部構造也與第2圖相 同，故其詳細說明在此便省略。此外，第一 DRAM電路 13-1與第二DRAM電路13-2內之記憶胞陣列所設置的 記憶胞具有與第3圖所示的結構相同，分別由轉移電晶 體TT與電容器C所構成。 經濟部智慧財產局員工消費合作社印製 如第2圖之說明，在DRAM電路中，爲了要將記憶 胞陣列21內之記憶胞的記憶資料在預定週期內更新’ 故設置由更新計時器27與更新位址計數器28所構成的 更新控制電路。 更新計時器27自動地產生一固定週期的計時訊號’ 更新位址計數器28利用計數此計時訊號，產生記憶胞 5 0 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐) 546823 9534pif.doc/〇〇8 ^ ____ B7 經濟部智慧財產局員Η消費合作社印製 五、發明說明（"） 陣列21更新用的列位址。 利用上述之結構，不需從外部所供應的位址，記憶 胞陣列21內的複數條字元線便可以依序被選擇，以進 行更新動作。 對高速操作之優先度高的dram電路，即使犧牲記 憶胞之資料保存性，也要使其高速操作。然而，在此情 形下，必須要頻繁地進行更新動作。因此，對高速操作 之優先度高的DRAM電路，配合其資料保存性，將更新 計時器27自動產生的計時訊號之週期設定成較短。 在第十三實施例中，需要高速操作之第一 DRAM電 路13-1中，其更新計時器27所產生的計時訊號之週期， 以及高速操作之優先度低之第二DRAM電路13-2中之 更新計時器27所產生的計時訊號之週期，兩者並不相 同。相較於第二DRAM電路13-2內之記憶胞陣列21的 更新動作週期，第一 DRAM電路13-1內之記憶胞陣列21 的更新動作週期係較短。 以上述之架構，在需要高速操作之第一 DRAM電路 13_1中，更新動作可以高速地進行。 亦即，在第十三實施例中，利用改變第一與第二 DRAM電路中的更新計時器週期，對高速操作之優先度 高的DRAM電路以及對高速操作之優先度低的DRAM 電路，使兩者之結構不相同，故在同一半導體晶片上， 也可以製作出特性不同的DRAM電路。 第十四實施胤 (請先閱讀背面之注意事項再填寫本頁) ,#! 裝 訂· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 B7 五、發明說明（叫） 接著說明本發明第十四實施例。 ---------------裝--- (請先閱讀背面之注意事項再填寫本頁) 在上述第一至第十三實施例中，無論哪一種情形， 第一、第二DRAM電路的其中之一對於高速操作之優先 度較高，並因應於此，來架構DRAM電路之結構。對於 高速操作之優先度高的DRAM電路，將控制訊號之動作 時序縮減，使隨機存取時間變得更短。 另一方面，對於高速操作之優先度低的DRAM電 路，將控制訊號之動作時序變成比對於高速操作之優先 度告的DRAM電路還要廣，使隨機存取時間變得更長。 此外，本發明並不限於上述實施例所記載之架構， 在不逃脫本發明之要旨的範圍內，可以將實施例做各種 不同的改變。 f. 此外，在上述實施例中，或許會使製造成本增加。 然而，因爲可以利用各實施例的適用性，達到習知所無 法達到的特性，故藉此所產生的新價値有極大的用途， 並且非常有效。因此，日後大尺度系統可以較傳統技術 更進一步地發展，故本發明對日後之記憶體混合晶片是 非常有用的技術。 經濟部智慧財產局員工消費合作社印製 綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫 離本發明之精神和範圍內，當可作各種之更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定 者爲準。 52 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐）

Claims (1)

  1. 546823 A8 B8 C8 9534pif„doc/008 D8 六、申請專利範圍 1. 一種半導體積體電路，包括： 一第一記憶體電路，具有一第一記憶體陣列與一第 一電位產生電路，該第一記憶胞陣列具有包含一第一 MOS電晶體之複數個記憶胞，並且該第一電位產生電路 係當使該第一記憶胞陣列內之該些記憶胞動作時，用來 產生所使用的至少一個電位，其中該第一記憶體電路係 形成在一半導體晶片上；以及 至少一第二記憶體電路，具有一第二記憶體陣列與 一第二電位產生電路，該第二記憶胞陣列具有包含一第 二MOS電晶體之複數個記憶胞，且該第二MOS電晶體 之特性與該第一 MOS電晶體之特性不相同，並且該第 二電位產生電路係當使該第二記憶胞陣列內之該些記憶 胞動作時，用來產生所使用的至少一個電位，其中該第 二記憶體電路與該第一記憶體電路係形成在同一該半導 體晶片上。 2. 如申J靑專利範圍第1項所述之半導體積體電路， 更包括一邏輯電路，連接至該第一與該第二記憶體電 路，用以進行該第一與該第二記憶體電路之間的資料傳 送。 3. 如申請專利範圍第1項所述之半導體積體電路， 其中該第一與該第二記憶體電路分別爲DRAM電路、 SRAM電路、快閃記憶體之非揮發性記憶體、強介電質 記憶體電路或磁性記憶體的任何一種。 4. 如申請專利範圍第1項所述之半導體積體電路， 53 --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂. --線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 A8 B8 C8 9534pif.doc/008 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 其中該第一與該第二MOS電晶體個別的導通電流係彼 此互異，藉以使該第一與該第二MOS電晶體分別具有 不同的特性。 5. 如申請專利範圍第4項所述之半導體積體電路， 其中分別使該第一與該第二MOS電晶體之通道長度彼 此互異，藉以使該第一與該第二MOS電晶體分別具有 不同的導通電流。 6. 如申請專利範圍第4項所述之半導體積體電路， 其中分別使該第一與該第二MOS電晶體之通道寬度彼 此互異，藉以使該第一與該第二MOS電晶體分別具有 不同的導通電流。 7. 如申請專利範圍第4項所述之半導體積體電路， 其中該第一與該第二MOS電晶體分別由具有閘極絕緣 層之絕緣閘極型電晶體所構成，並且分別使各該閘極絕 緣層之厚度彼此不相同，藉以使該第一與該第二MOS 電晶體分別具有不同的導通電流。 經濟部智慧財產局員工消費合作社印製 8. 如申請專利範圍第4項所述之半導體積體電路， 其中該第一與該第二MOS電晶體分別由具有一預定臨 界電壓之絕緣閘極型電晶體所構成，並且分別使各該臨 界電壓彼此不相同，藉以使該第一與該第二MOS電晶 體分別具有不同的導通電流。 9. 如申請專利範圍第8項所述之半導體積體電路， 其中該第一與該第二MOS電晶體分別具有一通道區域， 使各該通道區域所含之摻質濃度彼此不同，藉以使該第 5 4 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 546823 A8 B8 C8 9534pif.d〇c/〇〇8_^__ 六、申請專利範圍 一與該第二MOS電晶體分別具有不同的導通電流。 (請先閱讀背面之注意事項再填寫本頁) M)·如申請專利範圍第1項所述之半導體積體電路， 其中該第一與該第二MOS電晶體個別的遮斷電流係彼 此互異，藉以使該第一與該第二MOS電晶體分別具有 不同的特性。 11. 如申請專利範圍第10項所述之半導體積體電 路，其中分別使該第一與該第二MOS電晶體之通道長 度彼此互異，藉以使該第一與該第二M0S電晶體分別 具有不同的導通電流。 12. 如申請專利範圍第10項所述之半導體積體電 路，其中分別使該第一與該第二M0S電晶體之通道寬 度彼此互異，藉以使該第一與該第二M0S電晶體分別 具有不同的導通電流。 13. 如申請專利範圍第10項所述之半導體積體電 路，其中該第一與該第二MOS電晶體分別由具有閘極 絕緣層之絕緣閘極型電晶體所構成，並且分別使各該閘 極絕緣層之厚度彼此不相同，藉以使該第一與該第二 MOS電晶體分別具有不同的導通電流。 經濟部智慧財產局員工消費合作社印製 14. 如申請專利範圍第10項所述之半導體積體電 路，其中該第一與該第二M0S電晶體分別由具有一預 定臨界電壓之絕緣閘極型電晶體所構成，並且分別使各 該臨界電壓彼此不相同，藉以使該第一與該第二M0S 電晶體分別具有不同的導通電流。 15. 如申請專利範圍第14項所述之半導體積體電 5 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 546823 9534pif.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 路，其中該第一與該第二MOS電晶體分別具有一通道 區域，，使各該通道區域所含之摻質濃度彼此不同，藉以 使該第一與該第二MOS電晶體分別具有不同的導通電 流。 16. —種半導體積體電路，包括： 一第一記億體電路，具有一第一記憶體陣列與一第 一電位產生電路，該第一記憶胞陣列具有複數個記憶 胞，各該些記憶胞更包含一第一 MOS電晶體與一第一 電容器，該些記憶胞係連接在一第一位元線上，並且該 第一電位產生電路係當使該第一記憶胞陣列內之該些記 憶胞動作時，用來產生所使用的至少一個電位，其中該 第一記憶體電路係形成在一半導體晶片上；以及 至少一第二記憶體電路，具有一第二記憶體陣列與 一第二電位產生電路，該第二記憶胞陣列具有複數個記 憶胞，各該些記憶胞更包含一第二MOS電晶體與一第 二電容器，該些記憶胞係連接在一第二位元線上，各該 第二電容器與該第二位元線間之路徑的阻抗係與各該第 一電容器與該第一位元線間之路徑的阻抗彼此互不相 同，並且該第二電位產生電路係當使該第二記憶胞陣列 內之該些記憶胞動作時，用來產生所使用的至少一個電 位，其中該第二記憶體電路與該第一記憶體電路係形成 在同一該半導體晶片上。 17. 如申請專利範圍第16項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 56 (請先閱讀背面之注意事項再填寫本頁) 裝 •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 A8 B8 C8 9534pif.doc/008 D8 六、申請專利範圍 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送9 18. 如申請專利範圍第16項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 19. 如申請專利範圍第16項所述之半導體積體電 路，其中該第一記憶胞陣列內之各該些記憶胞與該第一 位元線係利用一第一位元線接觸窗連接，而該第二記憶 胞陣列內之各該些記憶胞與該第二位元線係利用一第二 位元線接觸窗連接，其中利用該第一位元線接觸窗與該 第二位元線接觸窗的尺寸不同，使該第二電容器與該第 二位元線間的路徑之阻抗値與該第一電容器與該第一位 元線間的路徑之阻抗値，兩者不同。 20. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，具有 一第一記憶體陣列與一第一電位產生電路，其中該第一 記憶胞陣列具有複數個記憶胞，各該些記憶胞更包含一 第一 MOS電晶體與一第一電容器，並且該第一電位產 生電路係當使該第一記憶胞陣列內之該些記憶胞動作 時，用來產生所使用的至少一個電位；以及 至少一第二記憶體電路，具有一第二記憶體陣列與 一第二電位產生電路，該第二記憶胞陣列具有複數個記 憶胞，各該些記憶胞更包含一第二MOS電晶體與一第 5 7 (請先閱讀背面之注意事項再填寫本頁) 裝 ιδΊ· 線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 546823 A8 B8 C8 9534pif.doc/008 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 二電容器，該第二電容器之電容量與該第一電容器之電 容量兩者互不相同，並且該第二電位產生電路係當使該 第二記憶胞陣列內之該些記憶胞動作時，用來產生所使 用的至少一個電位，其中該第二記憶體電路與該第一記 憶、體電路係形成在同一半導體晶片上。 21. 如申請專利範圍第20項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 22. 如申請專利範圍第20項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 23. 如申請專利範圍第20項所述之半導體積體電 路，其中該第一與該第二電容器係分別在一對導電層之 間塡入一絕緣層，使該第一電容器與該第二電容器之該 絕緣層的有效厚度彼此不同，藉以使該第一電容器與該 第二電容器之電容量不相同。 經濟部智慧財產局員Η消費合作社印製 24. 如申請專利範圍第20項所述之半導體積體電 路，其中使該第一電容器與該第二電容器之有效面積彼 此不同，藉以使該第一電容器與該第二電容器之電容量 不相同。 25. 如申請專利範圍第20項所述之半導體積體電 路，其中該第一與該第二電容器係分別在一對導電層之 5 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9 5 3 4 d o c / 0 0 8 A8 B8 C8 D8 六、申請專利範圍 間塡入一介電層，使該第一電容器與該第二電容器之該 介電層的有效介電常數彼此不同，藉以使該第一電容器 與該第二電容器之電容量不相同。 26. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 一第一記憶體陣列，具有複數個記憶胞，各該 些記憶胞更包含具有一閘電極之一第一 MOS電晶體； 一第一驅動電路，在該些記憶胞選擇時，提供 一第一電位給一被選擇記憶胞的該第一 MOS電晶體之 該閘電極，使該第一 MOS電晶體導通； 一第一電位產生電路，與該第一驅動電路連 接，包含該第一電位，使該第一記憶胞陣列內之該些記 憶胞動作時，用來產生所使用的複數個電位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： 一第二記憶體陣列，具有複數個記億胞，各該 些記憶胞更包含具有一閘電極之一第二MOS電晶體； 一第二驅動電路，在該些記憶胞選擇時，提供 一第二電位給一被選擇記憶胞的該第二MOS電晶體之 該閘電極，使該第二MOS電晶體導通，其中該第一電 位與該第二電位彼此互不相同； 一第二電位產生電路，與該第二驅動電路連 接，包含該第二電位，使該第二記憶胞陣列內之該些記 5 9 ------------------I--訂--— — — — —-- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 546823 9534pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 憶胞動作時，用來產生所使用的複數個電位。 2J.如申請專利範圍第26項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 28·如申請專利範圍第26項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 29. 如申請專利範圍第26項所述之半導體積體電 路，其中該第一與該第二驅動電路分別爲一字元線驅動 電位產生電路。 30. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 一第一記憶體陣列，具有複數個記憶胞，各該 些記憶胞更包含具有一閘電極之一第一 MOS電晶體； 一第一驅動電路，在該些記憶胞非選擇時，提 供一第一電位給一未被選擇記憶胞的該第一 MOS電晶 體之該閘電極，使該第一 MOS電晶體關閉； 一第一電位產生電路，與該第一驅動電路連 接，包含該第一電位，使該第一記憶胞陣列內之該些記 憶胞動作時，用來產生所使用的複數個電位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 60 ---------------- (請先閱讀背面之注意事項再填寫本頁) 訂· ;線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公$ ) 546823 9534pif.doc/008 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 上，更包含： ，一第二記憶體陣列，具有複數個記憶胞，各該 些記憶胞更包含具有一閘電極之一第二MOS電晶體； 一第二驅動電路，在該些記憶胞非選擇時，提 供一第二電位給一未被選擇記憶胞的該第二MOS電晶 體之該閘電極，使該第二MOS電晶體導通，其中該第 一電位與該第二電位彼此互不相同； 一第二電位產生電路，與該第二驅動電路連 接，包含該第二電位，使該第二記憶胞陣列內之該些記 憶胞動作時，用來產生所使用的複數個電位。 31. 如申請專利範圍第30項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 32. 如申請專利範圍第30項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 33. 如申請專利範圍第30項所述之半導體積體電 路，其中該第一與該第二驅動電路分別爲一字元線驅動 電位產生電路。 34. 如申請專利範圍第33項所述之半導體積體電 路，其中該字元線驅動電位產生電路係產生負電位。 35. —種半導體積體電路，包括： 6 1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 A8 B8 C8 9534pif.doc/008 __ 六、申請專利範圍 一第一記憶體電路，形成在一半導體晶片上，更包 含：， 一第一記憶體陣列，具有複數個記憶胞，各該 些記憶胞更包含一第一 MOS電晶體，並且形成於一第 一井區域內，該井區域被供應一第一電位； 一第一電位產生電路，與該第一驅動電路連 接，包含該第一電位，使該第一記憶胞陣列內之該些記 憶胞動作時，用來產生所使用的複數個電位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： 一第二記憶體陣列，具有複數個記憶胞，各該 些記憶胞更包含一第二MOS電晶體，並且形成於一第 二井區域內，該井區域被供應與該第一電位不同的一第 二電位； 一第二電位產生電路，與該第二驅動電路連 接，包含該第二電位，使該第二記憶胞陣列內之該些記 憶胞動作時，用來產生所使用的複數個電位。 36. 如申請專利範圍第35項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 37. 如申請專利範圍第35項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 62 (請先閱讀背面之注意事項再填寫本頁) 裝 .線. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 電質記憶體電路或磁性記憶體的任何一種。 3,8·如申請專利範圍第35項所述之半導體積體電 路，其中該第一與該第二驅動電路分別爲一井電位產生 電路。 39·如申請專利範圍第38項所述之半導體積體電 路，其中該井電位產生電路係產生負電位。 40.—種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上’更包 含： 一第一記憶體陣列，具有複數個記憶胞，連接 至一第一位元線； 一第一電位產生電路，與該第一記憶胞陣列連 接，當從該第一記憶胞陣列讀出資料時，包含供應到該 第一位元線之一第一電位，使該第一記憶胞陣列內之該 些記憶胞動作時，用來產生所使用的複數個電位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： 一第二記憶體陣列，具有複數個記憶胞，連接 至一第二位元線； 一第二電位產生電路，與該第二記憶胞陣列連 接，當從該第二記憶胞陣列讀出資料時，包含供應到該 第二位元線之一第二電位，使該第一記憶胞陣列內之該 些記憶胞動作時，用來產生所使用的複數個電位，其中 該第二電位與該第一電位不同。 63 (請先閱讀背面之注意事項再填寫本頁) 裝 . --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 9534pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 -------------裝—— (請先閱讀背面之注意事項再填寫本頁) 41·如申請專利範圍第40項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 42.如申請專利範圍第40項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 43·如申請專利範圍第40項所述之半導體積體電 路，其中該第一與該第二驅動電路分別爲一位元線驅動 電位產生電路。 44. 如申請專利範圍第43項所述之半導體積體電 路，其中該位元線驅動電位產生電路係產生比電源電位 還低之正電位。 ，線· 45. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 經濟部智慧財產局員工消費合作社印製 一第一記憶體陣列，具有複數個包含MOS電 晶體之記憶胞，各該些記憶胞透過一自我對準結構接觸 窗，連接到一第一位元線； 一第一電位產生電路，使該第一記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 64 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 A8 B8 C8 _9534pif.doc/ 008_^_ 六、申請專利範圍 上，更包含： ---— — — 11 — — — — —-^^· — I (請先閱讀背面之注意事項再填寫本頁) ，一第二記憶體陣列，具有複數個包含MOS電 晶體之記憶胞，各該些記憶胞透過不具有自我對準結構 接觸窗，連接到一第二位元線； 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。 46·如申請專利範圍第45項所述之半導體積體電 路，更包栝一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 ;線- 47. 如申請專利範圍第45項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記億體、強介 電質記憶體電路或磁性記憶體的任何一種。 48. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 經濟部智慧財產局員工消費合作社印製 一第一記億體陣列，具有複數個記憶胞，各該 些記憶胞包含一 MOS電晶體，該MOS電晶體之閘電極 具有矽化金屬層結構； 一第一電位產生電路，使該第一記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位；以及 65 __ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 A8 B8 C8 9534pif.doc/008 D8 六、申請專利範圍 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： -------------· --- (請先閱讀背面之注意事項再填寫本頁) 一第二記憶體陣列，具有複數個記憶胞，各該 些記憶胞包含一 MOS電晶體，該MOS電晶體之閘電極 並不具有矽化金屬層結構； 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。 49·如卑請專利範圍第48項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 ;線· 50. 如申請專利範圍第48項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 51. —種半導體積體電路，包括： ‘ 一第一記憶體電路，形成在一半導體晶片上，更包 經濟部智慧財產局員工消費合作社印製
    含： 一第一記憶體陣列，具有一第一數量之記憶胞 連接至一第一位兀線； 一第一電位產生電路，使該第一記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位；以及 6 6 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） 546823 A8 B8 C8 9534pif.doc/ 008 D8 六、申請專利範圍 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： 一第一記憶體陣列，具有一第二數量之記憶胞 連接至一第二位元線，其中該第二數量與該第一數量不 同； 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。 52·如申請專利範圍第51項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 53. 如申請專利範圍第51項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記億體、強介 電質記憶體電路或磁性記憶體的任何一種。 54. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 一第一記憶體陣列，具有一第一數量之記憶胞 連接至一第一字元線； 一第一電位產生電路，使該第一記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位；以及 67 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----I--I-------------訂·！ II---線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 546823 A8 B8 C8 _9534pif.doc/ 008_ D8 ___ 六、申請專利範圍 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： 一第一記憶體陣列，具有一第二數量之記憶胞 連接至一第二字元線，其中該第二數量與該第一數量不 同； 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。 55·如申請專利範圍第54項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 56·如申請專利範圍第54項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 57. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 ? 3 · r 一第一記憶體陣列，具有位元線扭轉結構之位 I 元線，其連接複數個記億胞； I 一第一電位產生電路，使該第一記憶胞陣列內 ί 之該些記憶胞動作時，用來產生所使用的至少一個電 ; 位；以及 J ' 68 ^ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------^-------- (請先閱讀背面之注意事項再填寫本頁) 546823 A8 B8 9534pif.doc/008 Qg 六、申請專利範圍 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： ---— — I1IIIII — · I I (請先閱讀背面之注意事項再填寫本頁) 一第一記憶體陣列，不具有位元線扭轉結構之 位元線或以外之結構，其連接複數個記憶胞； 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。
    58·如申請專利範圍第57項所述之半導體積體電 路’更包括一邏輯電路，連接至該第一與該第二記憶體 電路’用以進行該第一與該第二記憶體電路之間的資料 傳送。 --線- 59·如申請專利範圍第57項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記億體的任何一種。 60. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 一第一記憶體陣列，具有第一位元線扭轉結構 之位元線對，其連接複數個記憶胞； 一第一電位產生電路，使該第一記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 69 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公t ) 546823 9534pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 上，更包含： :一第一記憶體陣列，具有第二位元線扭轉結構 之位元線對，其連接複數個記憶胞； 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。 61. 如申請專利範圍第60項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 62. 如申請專利範圍第60項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 63. 如申請專利範圍第60項所述之半導體積體電 路，其中該第一位元線扭轉結構之位元線對係將所有的 位元線對扭轉；該第二位元線扭轉結構之位元線對係將 相隔一對位元線之位元線對扭轉 64. —種半導體積體電路，包括： 一第一記憶體電路，形成在一半導體晶片上，更包 含： 一第一記憶體陣列，具有需要更新動作之複數 個記憶胞； 一第一更新控制電路，與該第一記憶胞陣列連 70 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂·· --線- 經濟部智慧財產局員工消費合作社印製 546823 A8 B8 C8 9534pif.doc/008 D8 六、申請專利範圍 接’使該第一記憶胞陣列內的該些記憶胞之更新動作以 一第τ週期進行， 一第一電位產生電路，使該第一記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位；以及 至少一第二記憶體電路，形成在同一該半導體晶片 上，更包含： 一第二記憶體陣列，具有需要更新動作之複數 個記憶胞丨 一第二更新控制電路，與該第二記憶胞陣列連 接’使該第二記憶胞陣列內的該些記憶胞之更新動作以 一第二週期進行， 一第二電位產生電路，使該第二記憶胞陣列內 之該些記憶胞動作時，用來產生所使用的至少一個電 位。 65. 如申請專利範圍第64項所述之半導體積體電 路，更包括一邏輯電路，連接至該第一與該第二記憶體 電路，用以進行該第一與該第二記憶體電路之間的資料 傳送。 66. 如申請專利範圍第64項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 67. 如申請專利範圍第64項所述之半導體積體電 -------------裝--- (請先閱讀背面之注意事項再填寫本頁) "*α 線一 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 546823 9534pif.doc/008 A8 B8 C8 D8 申請專利範圍 路，其中該第一與該第二更新控制電路分別包括一更_ 計時器，用以輸出一定週期之一計時訊號；以及一更新 計數器，用以計數該計時訊號，其中該第 新控制電路所輸出之該計時訊號並不相同 68.—種半導體積體電路，包括： 第 先 閱 讀 背 面 之 第一記憶體電路，形成在一半導體晶片上，更包| 含： 一第一記憶體陣列，具有複數個記憶胞以及 第一隨機存取時間； 之 位 h 頁 一第一電位產生電路，使該第一記憶胞陣列內 些記憶胞動作時，用來產生所使用的至少一個輋 以及 至少一第二記憶體電路，形成在同一該半導體晶來 更包含： 一第二記憶體陣列，具有複數個記憶胞以及 第二隨機存取時間，該第二隨機存取時間與該第一隨# 存取時間不相同； 一第二電位產生電路，使該第二記憶胞陣列 之該些記憶胞動作時，用來產生所使用的至少一個4 位。 69.如申請專利範圍第68項所述之半導體積體 路，更包括一邏輯電路，連接至該第一與該第二記憶φ 電路，用以進行該第一與該第二記憶體電路之間的資| 傳送。 訂 上 72 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546823 A8 B8 C8 9534pif.doc/008 D8 六、申請專利範圍 7〇·如申請專利範圍第68項所述之半導體積體電 路，其中該第一與該第二記憶體電路分別爲DRAM電 路、SRAM電路、快閃記憶體之非揮發性記憶體、強介 電質記憶體電路或磁性記憶體的任何一種。 I-------I ----- I 訂-! — 1 — — — - *5^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐）
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