WO2022241796A1 - 铁电存储器及其控制方法、电子设备 - Google Patents

Abstract

本申请实施例提供一种铁电存储器及其控制方法、包含有该铁电存储器的电子设备。主要用于提升铁电存储器的存储密度。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括第一晶体管、第二晶体管和浮栅，以及第一铁电电容；其中，浮栅沿与衬底相垂直的方向延伸，还有，第一晶体管和第二晶体管沿浮栅的延伸方向排布，并位于浮栅的相对的两端，且第一晶体管和第二晶体管均与浮栅电连接，也就是说，第一晶体管通过浮栅与第二晶体管电连接；第一铁电电容设置在浮栅的外围，并与浮栅电连接。这样的话，通过将浮栅与衬底相垂直设置，可以减少每个存储单元在衬底上所占据的面积，进而提升存储密度。

Description

铁电存储器及其控制方法、电子设备 技术领域

本申请涉及半导体技术领域，尤其涉及一种铁电存储器以及控制方法、包含有该铁电存储器的电子设备。

背景技术

铁电存储器作为一种新型存储器，较传统的动态随机存取存储器(dynamic random access memory，DRAM)，因同时具有非易失性、高速率，低功耗等优势，越来越广泛的被利用。现有的铁电存储器主要包括铁电随机存取存储器(ferroelectric random access memory，FeRAM)和铁电场效应晶体管(ferroelectric filed-effect-transistor，FeFET)存储器。

如图1a所示的是一种FeRAM的电路图，示例性的示出了包括4个存储单元构成的存储阵列，其中每个存储单元均包括一个金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，以及与该MOSFET连接的铁电电容。对于每个存储单元，其MOSFET的第一端与位线(bit line，BL)连接，第二端通过铁电电容与源线(source line，SL)连接，以及控制端与字线(word line，WL)连接。

如图1b所示的是一种FeFET存储器的电路图，同样示出了包括4个存储单元构成的存储阵列。与图1a不同的是，该FeFET存储器中的每个MOSFET的控制端通过铁电电容和WL连接，第一端与源线SL连接，第二端与位线BL连接。

由于FeRAM和FeFET存储器中的电容均采用铁电电容，相比于DRAM的电介质材料，铁电材料的非易失性可以显著降低存储器刷新带来的功耗。然而，无论是图1a所示的FeRAM，还是图1b所示的FeFET存储器，二者的存储密度均较为低下，从而影响存储容量的提升。

发明内容

本申请提供一种铁电存储器及其控制方法、包含有该铁电存储器的电子设备，主要目的提供一种可提升存储密度，提高存储容量的铁电存储器。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，本申请提供了一种铁电存储器，该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括第一晶体管、第二晶体管和浮栅，以及第一铁电电容；其中，浮栅沿与衬底相垂直的方向延伸，比如，该第一晶体管或者第二晶体管的栅极可以作为该浮栅，还有，第一晶体管和第二晶体管沿浮栅的延伸方向排布，并位于浮栅的相对的两端，且第一晶体管和第二晶体管均与浮栅电连接，也就是说，第一晶体管通过浮栅与第二晶体管电连接；第一铁电电容设置在浮栅的外围，并与浮栅电连接。

本申请给出的铁电存储器的存储单元中，浮栅是沿与衬底相垂直的方向布设，而不是沿与衬底相平行的方向布设，并且，第一晶体管和第二晶体管分别设置在浮栅的相对的两端，以及，将第一铁电电容设置浮栅的外围，从空间位置上讲，该第一铁电电容位于第一晶体管所在位置和第二晶体管所在位置之间的区域。也就是，整个存储单元沿与衬底相垂直的方向布设，进而该存储单元在衬底上所占据的面积较小，这样的话，可以在衬底的单位面积上集成更多的存储单元，以提升存储密度，最终，提高该铁电存储器的存储容量。

在第一方面可能的实现方式中，铁电存储器还包括第一字线层，第一字线层位于与衬底相平行的第一平面内；位于第一平面内的多个第一铁电电容通过第一字线层互连。

也就是说，本申请的位于与衬底相平行的面内的多个铁电电容共用字线，具体实施时，形成与衬底相平行的字线层(WL plate)，以电连接多个铁电电容。这样的话，可以减少字线布设的数量，以避免因为具有较多的字线占据较大空间的现象，进而，本申请给出的字线层(WL plate)结构，可以进一步的提升该存储器的存储密度。

在第一方面可能的实现方式中，第一铁电电容包括环绕部分浮栅的铁电膜层；第一字线层包覆位于第一平面内的多个铁电膜层。

可以这样讲，通过将字线层(WL plate)包覆在铁电膜层的外围，以实现字线层与多个铁电电容的电连接。

在第一方面可能的实现方式中，每个存储单元还包括第二铁电电容，且第一铁电电容和第二铁电电容沿浮栅的延伸方向间隔排布；铁电存储器还包括第二字线层，第二字线层位于第二平面内，第二平面与第一平面相平行；位于第二平面内的多个第二铁电电容通过所述第二字线层互连。

也就是说，当每一个存储单元包括多个铁电电容时，可以设置多层相互平行的字线层，每一字线层电连接位于其平面的多个铁电电容。这样，每个存储单元可以实现多bit数据的存储，通过对铁电电容的选择，实现对存储单元中某一个bit的数据读写。

在第一方面可能的实现方式中，铁电存储器还包括源线层，源线层位于与衬底相平行的第三平面内；位于第三平面内的多个第二晶体管的第一端通过源线层互连。

可以这样理解，位于同一平面的第二晶体管的第一端可以共用源线，即多个第二晶体管的第一端相互电连接，本申请可选择的实施方式就是布设源线层(SL plate)，通过源线层(SL plate)电连接位于同一平面内的多个第二晶体管。

在第一方面可能的实现方式中，铁电存储器还包括：预充电线、写位线、读位线和源线，以及字线；其中，第一晶体管的控制端与预充电线电连接，第一晶体管的第一端与浮栅电连接，第一晶体管的第二端与写位线电连接；第二晶体管的控制端与浮栅电连接，第二晶体管的第一端与源线电连接，第二晶体管的第二端与读位线电连接，第一铁电电容的第一端与浮栅电连接，第二端与字线电连接。

本申请给的铁电存储器，预充电线和写位线控制第一晶体管，源线和读位线控制第二晶体管，且铁电电容的极化状态是否发生改变取决于写位线WBL和字线WL的电压差。

在第一方面可能的实现方式中，写位线沿与衬底相平行的第一方向延伸，预充电 线沿与衬底相平行的第二方向延伸，第一方向与第二方向垂直；沿第一方向排布的多个存储单元中的第一晶体管的第二端均与写位线电连接，沿第二方向排布的多个存储单元中的第一晶体管的控制端均与预充电线电连接。

由于将预充电线沿第二方向延伸，进而电连接位于第二方向上的多个存储单元的第一晶体管的控制端，同理的，由于将写位线沿第一方向延伸，从而电连接位于第一方向上的多个存储单元的第一晶体管的第二端，如此设计，可以减少预充电线和写位线的数量，提升存储密度。

在第一方面可能的实现方式中，读位线沿与衬底相平行的第一方向延伸；沿第一方向排布的多个存储单元中的第二晶体管的第二端均与读位线电连接。

和上述预充电线和写位线的设置方式一样，由于将读位线沿第一方向延伸，从而电连接位于第一方向上的多个存储单元的第二晶体管的第二端电连接，进而，也可以减少读位线的数量，提升存储密度。

在第一方面可能的实现方式中，第一晶体管、第二晶体管和浮栅，以及第一铁电电容均采用后道工艺制作。

当第一晶体管、第二晶体管和浮栅，以及第一铁电电容均采用后道工艺制作时，控制电路通过前道工艺制作。该控制电路可以包括译码器、驱动器、时序控制器、缓冲器或输入输出驱动中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线，即源线、字线和预充电线、写位线和读位线等。在完成前道工艺FEOL后，互联线，以及存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的铁电电容和晶体管，也包括信号线的部分。上述互联线既包括连接控制电路中的器件的互联线，也包括上述信号线的其他部分。将存储阵列中的晶体管通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。

在第一方面可能的实现方式中，每个所述存储单元还包括：第二铁电电容和第二字线；第二铁电电容的第一端与浮栅电连接，第二铁电电容的第二端与第二字线电连接。

在第一方面可能的实现方式中，铁电存储器包括沿第一方向排布的第一存储阵列和第二存储阵列，第一存储阵列和第二存储阵列均包括多个存储单元；第一存储阵列的沿第一方向延伸的字线和第二存储阵列的沿第一方向延伸的字线相断开；第一存储阵列的沿第一方向延伸的写位线和第二存储阵列的沿第一方向延伸的写位线相连接；第一存储阵列的沿第一方向延伸的读位线和第二存储阵列的沿第一方向延伸的读位线相连接；铁电存储器还包括：第三晶体管、多路选择器控制线和全局读位线；其中，第三晶体管的控制端与多路选择器控制线电连接，第三晶体管的第一端与全局读位线电连接，第二端与第一存储阵列和第二存储阵列的相连接的读位线电连接。

也就是说，当具有多个存储阵列时，且字线不连接，读位线和写位线均电连接时，可以采用第三晶体管选择要读写的存储阵列。

在第一方面可能的实现方式中，铁电存储器包括沿第一方向排布的第一存储阵列和第二存储阵列，第一存储阵列和第二存储阵列均包括所述多个存储单元；第一存储阵列的沿第一方向延伸的字线和第二存储阵列的沿第一方向延伸的字线相连接；第一 存储阵列的沿第一方向延伸的写位线和第二存储阵列的沿第一方向延伸的写位线相断开；第一存储阵列的沿第一方向延伸的读位线和第二存储阵列的沿第一方向延伸的读位线相断开；铁电存储器还包括：第三晶体管、第四晶体管、多路选择器控制线和全局读位线，以及全局写位线；其中，第三晶体管的控制端与多路选择器控制线电连接，第三晶体管的第一端与全局读位线电连接，第二端与第一存储阵列中的读位线电连接，第四晶体管的控制端与多路选择器控制线电连接，第四晶体管的第一端与全局写位线电连接，第二端与第一存储阵列中的写位线电连接。

可以这样讲，当具有多个存储阵列时，且字线连接，读位线和写位线均不电连接时，可以采用相配合的第三晶体管和第四晶体管选择要读写的存储阵列。

在第一方面可能的实现方式中，在写入阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使第一铁电电容的铁电膜层发生正极化或者发生负极化，以在第一铁电电容中写入不同的逻辑信息。

比如，当铁电膜层发生正极化时，写入逻辑信号“0”，再比如，当铁电膜层发生负极化时，写入逻辑信号“1”。

在第一方面可能的实现方式中，若读取的数据为“0”时，在第一读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第二写位线控制信号，字线用于接收第二字线控制信号，第二字线控制信号和第二写位线控制信号的电压差使得第一铁电电容的铁电膜层处于半选状态，铁电膜层极性不发生翻转，即极化状态保持不变；在第二读取阶段，预充电线用于接收第二预充电控制信号，使得第一晶体管断开，读位线用于接收第一读位线控制信号，字线用于接收比第二字线控制信号的电压小的字线控制信号，浮栅上的浮栅控制信号和字线上的字线控制信号的电压差使得第一铁电电容由正极化翻转为负极化，以使浮栅上的浮栅控制信号的电压下降，第二晶体管断开；在第三读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使得第一铁电电容的铁电膜层发生正极化。并根据读位线电位信号读取为“0”。

在第一方面可能的实现方式中，若读取的数据为“1”时，在第一读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第二写位线控制信号，字线用于接收第二字线控制信号，第二字线控制信号和第二写位线控制信号的电压差使得第一铁电电容的铁电膜层处于半选状态，铁电膜层极性不发生翻转，极化状态保持不变；在第二读取阶段，预充电线用于接收第二预充电控制信号，使得第一晶体管断开，读位线用于接收第一读位线控制信号，字线用于接收比第二字线控制信号的电压小的字线控制信号，浮栅上的浮栅控制信号和字线上的字线控制信号的电压差使第一铁电电容的负极性状态保持不变，浮栅上的浮栅控制信号的电压不变，第二晶体管导通；在第三读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使得第一铁电电容的铁电膜层发生负极化。并根据读位线电位信号读取为“1”。

在第一方面可能的实现方式中，在待命阶段，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使第一铁电电容的铁电膜层的极性不发生翻转，极化状态保持不变。第一晶体管和第二晶体管均断开。

在第一方面可能的实现方式中，在写入阶段、第一读取阶段、第三读取阶段和待命阶段；源线用于接收源线控制信号，读位线用于接收第二读位线控制信号，且源线控制信号和第二读位线控制信号的电压值相等。这样可以降低漏电电流，降低功耗。

在第一方面可能的实现方式中，铁电存储器还包括控制器，控制器用于：输出预充电控制信号以控制预充电线上的电压；输出写位线控制信号以控制写位线上的电压；输出字线控制信号以控制字线上的电压；输出源线控制信号以控制源线上的电压；以及输出读位线控制信号以控制读位线上的电压。

在第一方面可能的实现方式中，铁电存储器还包括：预充电线、字线、位线和源线；第一晶体管的控制端与位线电连接，第一晶体管的第一端与浮栅电连接，第一晶体管的第二端与预充电线电连接；第二晶体管的控制端与浮栅电连接，第二晶体管的第一端与源线电连接，第二晶体管的第二端与位线电连接；第一铁电电容的第一端与浮栅电连接，第一铁电电容的第二端与字线电连接。

预充电线和位线控制第一晶体管，源线和位线控制第二晶体管，且铁电电容的极化状态是否发生改变取决于预充电线和字线的电压差。

在第一方面可能的实现方式中，位线包括靠近第一晶体管设置的第一部分位线，以及靠近第二晶体管的第二部分位线，第一部分位线和第二部分位线均沿与衬底相平行的第一方向延伸，且第一部分位线和第二部分位线通过导电通道电连接；沿第一方向排布的多个存储单元中的第一晶体管的控制端均与第一部分位线电连接；沿第一方向排布的多个存储单元中的第二晶体管的第一端均与第二部分位线电连接。

在第一方面可能的实现方式中，预充电线沿与衬底相平行的第二方向延伸，第一方向与第二方向垂直；沿第二方向排布的多个存储单元中的第一晶体管的第二端均与预充电线电连接。

由于将预充电线沿第二方向延伸，进而电连接位于第二方向上的多个存储单元的第一晶体管的第二端，如此设计，可以减少预充电线的数量，提升存储密度。

第二方面，本申请还提供了一种铁电存储器，该铁电存储器包括：预充电线、写位线、读位线、源线和字线；以及多个存储单元，每个存储单元包括：第一晶体管、第二晶体管、浮栅和第一铁电电容，其中第一晶体管的控制端和预充电线电连接，第一晶体管的第一端与浮栅电连接，第一晶体管的第二端和写位线电连接，第一铁电电容的第一端与浮栅电连接，第一铁电电容的第二端与字线电连接，第二晶体管的控制端和浮栅电连接，第二晶体管的第一端与源线电连接，第二晶体管的第二端与读位线电连接。

本申请给出的铁电存储器中，预充电线和写位线控制第一晶体管，源线和读位线控制第二晶体管，且铁电电容的极化状态是否发生改变取决于写位线WBL和字线WL的电压差。

在第二方面可能的实现方式中，写位线沿第一方向延伸，预充电线沿第二方向延 伸，第一方向与第二方向垂直；沿第一方向排布的多个存储单元中的第一晶体管的第二端均与写位线电连接；沿第二方向排布的多个存储单元中的第一晶体管的控制端均与预充电线电连接。

由于将预充电线沿第二方向延伸，进而电连接位于第二方向上的多个存储单元的第一晶体管的控制端，同理的，由于将写位线沿第一方向延伸，从而电连接位于第一方向上的多个存储单元的第一晶体管的第二端，如此设计，可以减少预充电线和写位线的数量，提升存储密度。

在第二方面可能的实现方式中，读位线沿第一方向延伸；沿第一方向排布的多个存储单元中的第二晶体管的第二端均与读位线电连接。

和上述预充电线和写位线的设置方式一样，由于将读位线沿第一方向延伸，从而电连接位于第一方向上的多个存储单元的第二晶体管的第二端电连接，进而，也可以减少读位线的数量，提升存储密度。

在第二方面可能的实现方式中，第一晶体管、第二晶体管和浮栅，以及第一铁电电容均采用后道工艺制作。

在第二方面可能的实现方式中，在写入阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使第一铁电电容的铁电膜层发生正极化或者发生负极化，以在第一铁电电容中写入不同的逻辑信息。

比如，当铁电膜层发生正极化时，写入逻辑信号“0”，再比如，当铁电膜层发生负极化时，写入逻辑信号“1”。

在第二方面可能的实现方式中，若读取的数据为“0”时，在第一读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第二写位线控制信号，字线用于接收第二字线控制信号，第二字线控制信号和第二写位线控制信号的电压差使得第一铁电电容的铁电膜层处于半选状态，铁电膜层极性不发生翻转，即极化状态保持不变；在第二读取阶段，预充电线用于接收第二预充电控制信号，使得第一晶体管断开，读位线用于接收第一读位线控制信号，字线用于接收比第二字线控制信号的电压小的字线控制信号，浮栅上的浮栅控制信号和字线上的字线控制信号的电压差使得第一铁电电容由正极化翻转为负极化，以使浮栅上的浮栅控制信号的电压下降，第二晶体管断开；在第三读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使得第一铁电电容的铁电膜层发生正极化。并根据读位线电位信号读取为“0”。

在第二方面可能的实现方式中，若读取的数据为“1”时，在第一读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第二写位线控制信号，字线用于接收第二字线控制信号，第二字线控制信号和第二写位线控制信号的电压差使得第一铁电电容的铁电膜层处于半选状态，铁电膜层极性不发生翻转，极化状态保持不变；在第二读取阶段，预充电线用于接收第二预充电控制信号，使得第一晶体管断开，读位线用于接收第一读位线控制信号，字线用于接收比第二字线控制信号的电压小的字线控制信号，浮栅上的浮栅控制信号和字线上的字线控制信号的 电压差使第一铁电电容的负极性状态保持不变，浮栅上的浮栅控制信号的电压不变，第二晶体管导通；在第三读取阶段，预充电线用于接收第一预充电控制信号，使得第一晶体管导通，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使得第一铁电电容的铁电膜层发生负极化。并根据读位线电位信号读取为“1”。

在第二方面可能的实现方式中，在待命阶段，写位线用于接收第一写位线控制信号，字线用于接收第一字线控制信号，第一字线控制信号和第一写位线控制信号的电压差使第一铁电电容的铁电膜层的极性不发生翻转，极化状态保持不变。第一晶体管和第二晶体管均断开。

在第二方面可能的实现方式中，在写入阶段、第一读取阶段、第三读取阶段和待命阶段；源线用于接收源线控制信号，读位线用于接收第二读位线控制信号，且源线控制信号和第二读位线控制信号的电压值相等。这样可以降低漏电电流，降低功耗。

在第二方面可能的实现方式中，铁电存储器还包括控制器，控制器用于：输出预充电控制信号以控制预充电线上的电压；输出写位线控制信号以控制写位线上的电压；输出字线控制信号以控制字线上的电压；输出源线控制信号以控制源线上的电压；以及输出读位线控制信号以控制读位线上的电压。

第三方面，本申请还提供了一种电子设备，包括处理器和上述第一方面任一实现方式中的铁电存储器，处理器与铁电存储器电连接。

本申请实施例提供的电子设备包括第一方面实施例或者第二方面实施例制得的铁电存储器，因此本申请实施例提供的电子设备与上述技术方案的铁电存储器能够解决相同的技术问题，并达到相同的预期效果。

第四方面，本申请还提供了一种铁电存储器的控制方法，该铁电存储器包括：预充电线、写位线、读位线、源线和字线；以及多个存储单元，每个存储单元包括：第一晶体管、第二晶体管、浮栅和第一铁电电容，其中第一晶体管的控制端和预充电线电连接，第一晶体管的第一端与浮栅电连接，第一晶体管的第二端和写位线电连接，第一铁电电容的第一端与浮栅电连接，第一铁电电容的第二端与字线电连接，第二晶体管的控制端和浮栅电连接，第二晶体管的第一端与源线电连接，第二晶体管的第二端与读位线电连接；

该控制方法包括：向预充电线输出第一预充电控制信号，以导通第一晶体管；向写位线输出第一写位线控制信号；向字线输出第一字线控制信号，其中，第一字线控制信号和第一写位线控制信号的电压差使第一铁电电容的铁电膜层发生正极化或者发生负极化，以在第一铁电电容中写入不同的逻辑信息。

在第四方面可能的实现方式中，控制方法还包括：若读取的数据为“0”时，在第一读取阶段，向预充电线输出第一预充电控制信号，以导通第一晶体管；向写位线输出第二写位线控制信号；向字线输出第二字线控制信号，其中，第二字线控制信号和第二写位线控制信号的电压差使得第一铁电电容的铁电膜层处于半选状态，铁电膜层极性不发生翻转，极化状态保持不变；在第二读取阶段，向预充电线输出第二预充电控制信号，以断开第一晶体管；向读位线输出第一读位线控制信号；向字线输出比第 二字线控制信号的电压小的字线控制信号，其中，浮栅上的浮栅控制信号和字线的上的字线控制信号的电压差使得第一铁电电容由正极化翻转为负极化，以使浮栅上的浮栅控制信号的电压下降，第二晶体管断开；在第三读取阶段，向预充电线输出第一预充电控制信号，以导通第一晶体管；向写位线输出第一写位线控制信号；向字线输出第一字线控制信号；其中，第一字线控制信号和第一写位线控制信号的电压差使得第一铁电电容的铁电膜层发生正极化。

在第四方面可能的实现方式中，控制方法还包括：若读取的数据为“1”时，在第一读取阶段，向预充电线输出第一预充电控制信号，以导通第一晶体管；向写位线输出第二写位线控制信号；向字线输出第二字线控制信号，其中，第二字线控制信号和第二写位线控制信号的电压差使得第一铁电电容的铁电膜层处于半选状态，铁电膜层极性不发生翻转，极化状态保持不变；在第二读取阶段，向预充电线输出第二预充电控制信号，以断开第一晶体管；向读位线输出第一读位线控制信号；向字线输出比第二字线控制信号的电压小的字线控制信号，其中，浮栅上的浮栅控制信号和字线的上的字线控制信号的电压差使第一铁电电容的负极性状态保持不变，浮栅上的浮栅控制信号的电压不变，第二晶体管导通；在第三读取阶段，向预充电线输出第一预充电控制信号，以导通第一晶体管；向写位线输出第一写位线控制信号；向字线输出第一字线控制信号；其中，第一字线控制信号和第一写位线控制信号的电压差使得第一铁电电容的铁电膜层发生负极化。

在第四方面可能的实现方式中，控制方法还包括：在待命阶段，向字线输出第一字线控制信号；向写位线输出第一写位线控制信号，其中，第一字线控制信号和第一写位线控制信号的电压差使第一铁电电容的铁电膜层的极性不发生翻转，极化状态保持不变。

在第四方面可能的实现方式中，控制方法还包括：在写入阶段、第一读取阶段、第三读取阶段和待命阶段，控制源线和读位线，使得源线的源线控制信号和读位线的第二读位线控制信号的电压值相等。

附图说明

图1a为现有技术中一种FeRAM的电路图；

图1b为现有技术中一种FeFET的电路图；

图2为本申请实施例提供的一种电子设备中的电路图；

图3为本申请实施例提供的一种铁电存储器的电路图；

图4为本申请实施例提供的一种铁电存储器的存储单元的电路图；

图5为本申请实施例提供的一种铁电存储器的存储单元的电路图；

图6为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图7为本申请实施例提供的一种铁电存储器读写时的电压变化时序图；

图8为本申请实施例提供的一种铁电存储器的存储单元的电路图；

图9为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图10为本申请实施例提供的一种铁电存储器的存储单元的电路图；

图11为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图12为本申请实施例提供的一种铁电存储器的存储单元的电路图；

图13为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图14为本申请实施例提供的一种晶体管的剖面图；

图15为本申请实施例提供的一种铁电存储器的存储单元的剖面图；

图16为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图17为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图18为本申请实施例提供的一种铁电存储器的存储单元的剖面图；

图19为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图20为本申请实施例提供的一种晶体管的剖面图；

图21为本申请实施例提供的一种铁电存储器的存储单元的剖面图；

图22为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图23为本申请实施例提供的一种铁电存储器的存储单元的剖面图；

图24为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图25为本申请实施例提供的一种铁电存储器的存储单元的电路图；

图26为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图27为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图28为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图29为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图30为本申请实施例提供的一种铁电存储器的存储阵列的电路图；

图31为本申请实施例提供的一种铁电存储器的存储阵列的工艺结构图；

图32为本申请实施例提供的一种芯片的工艺原理图；

图33为本申请实施例提供的另一种芯片的工艺原理图。

具体实施方式

铁电存储器是基于铁电材料的铁电效应来存储数据。铁电存储器因其超高的存储密度、低功耗和高速度等优势，有望成为替代DRAM的主要竞争者。铁电存储器中的存储单元包含铁电电容，铁电电容包括两个电极，以及设置于两个电极之间的铁电材料，例如铁电膜层。由于铁电材料的非线性特性，铁电材料的介电常数不仅可以调节，而且在铁电膜层极化状态翻转前后的差值非常大，这使得铁电电容与其他电容相比体积较小，比如，比DRAM中的用于存储电荷的电容体积小很多。

在铁电存储器中，铁电膜层可以采用常见的铁电材料形成。当一个电场被施加到存储单元的铁电膜层时，中心原子顺着电场停在低能量状态，反之，当电场反转被施加到该晶体管时，中心原子顺着电场的方向在晶体里移动并停在另一低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以作为存储器。

本申请实施例提供一种包含铁电存储器的电子设备。图2为本申请实施例提供的一种电子设备200，该电子设备200可以是终端设备，例如手机，平板电脑，智能手环，也可以是个人电脑(personal computer，PC)、服务器、工作站等。电子设备200 包括总线205，以及与总线205连接的片上系统(system on chip，SOC)210和只读存储器(read-only memory，ROM)220。SOC210可以用于处理数据，例如处理应用程序的数据，处理图像数据，以及缓存临时数据。ROM220可以用于保存非易失性数据，例如音频文件、视频文件等。ROM220可以为PROM(programmable read-only memory，可编程序只读存储器)，EPROM(erasable programmable read-only memory，可擦除可编程只读存储器)，闪存(flash memory)等。

此外，电子设备200还可以包括通信芯片230和电源管理芯片240。通信芯片230可以用于协议栈的处理，或对模拟射频信号进行放大、滤波等处理，或同时实现上述功能。电源管理芯片240可以用于对其他芯片进行供电。

在一种实施方式中，SOC210可以包括用于处理应用程序的应用处理器(application processor，AP)211，用于处理图像数据的图像处理单元(graphics processing unit，GPU)212，以及用于缓存数据的随机存取存储器(random access memory，RAM)213。

上述AP211、GPU212和RAM213可以被集成于一个裸片(die)中，或者分别集成于多个裸片(die)中，并被封装在一个封装结构中，例如采用2.5D(dimension)，3D封装，或其他的先进封装技术。在一种实施方式中，上述AP211和GPU212被集成于一个die中，RAM213被集成于另一个die中，这两个die被封装在一个封装结构中，以此获得更快的die间数据传输速率和更高的数据传输带宽。

图3为本申请实施例提供的一种铁电存储器300的结构示意图。该铁电存储器300可以是如图2所示的RAM213，属于FeRAM。在一种实施方式中，铁电存储器300也可以是设置于SOC210外部的RAM。本申请不对铁电存储器300在设备中的位置以及与SOC210的位置关系进行限定。

继续如图3，铁电存储器300包括存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360。存储阵列310包括多个呈阵列排列的存储单元400，其中每个存储单元400可以用于存储1bit或者多bit的数据。存储阵列310还包括字线(word line，WL)、位线(bit line，BL)、源线(source line，SL)和预充电线(control line，CL)等信号线。每一个存储单元400都与对应的字线WL、位线BL、源线SL和预充电线CL电连接。上述字线WL、位线BL、源线SL或预充电线CL中的一个或多个用于通过接收控制电路输出的控制电平，选择存储阵列中待读写的存储单元400，以改变存储单元400中的铁电电容的极化方向，从而实现数据的读写操作。为了方便，本申请实施例将上述字线WL、位线BL、源线SL和预充电线CL统称为信号线。

在图3所示铁电存储器300结构中，译码器320用于根据接收到的地址进行译码，以确定需要访问的存储单元400。驱动器330用于根据译码器320产生的译码结果来控制信号线的电平，从而实现对指定存储单元400的访问。缓存器350用于将读取的数据进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控制器330用于控制缓存器350的时序，以及控制驱动器330驱动存储阵列310中的信号线。输入输出驱动360用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。

上述存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输 入输出驱动360可以集成于一个芯片中，也可以分别集成于多个芯片中。

图4为本申请实施例提供的一种存储单元400的电路图。该存储单元400包括第一晶体管T1，第二晶体管T2和铁电电容C1，浮栅(floating gate，FG)。其中，第一晶体管T1的控制端与预充电线CL电连接，第一晶体管T1的第一端与浮栅FG电连接，第二端与写位线(write bit line，WBL)电连接，铁电电容C1的第一端与浮栅FG电连接电连接，铁电电容C1的第二端与字线WL电连接。

当预充电线CL中的控制信号控制第一晶体管T1导通后，写位线WBL上的电平与第一晶体管T1的第一端的电平和铁电电容C1的第一端的电平相等。

当铁电电容C1的第一端和字线WL形成一定的电压差后，即铁电电容C1的两端形成电压差后，铁电电容中的铁电材料的极化方向发生改变，从而实现对数据的读写操作。

再如图4，第二晶体管T2的第一端与源线SL电连接，第二端与读位线(read bit line，RBL)电连接，第二晶体管T2的控制端与浮栅FG电连接。

本申请给出的存储单元400中的第一晶体管T1和第二晶体管T2可以选择NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)管，或者可以选择PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)管。比如，在图4所示存储单元400中，第一晶体管T1选择NMOS管，第二晶体管T2也选择NMOS管。此时，第一晶体管T1在预充电线CL为高电平时导通，以及在预充电线CL为低电平时断开。

在存储单元400中，如图4，还可以包括铁电电容C2，相对应的也包括与铁电电容C2电连接的未选中字线Unsel WL。其中，铁电电容C2的第一端与浮栅FG电连接，铁电电容C2的第二端与未选中字线Unsel WL电连接。图4示例性的给出了除铁电电容C1之外，还包括铁电电容C2。

当然，为了进一步提升存储密度，还可以包括更多的铁电电容，比如，如图5所示，除包括铁电电容C1和铁电电容C2之外，还包括铁电电容C3和铁电电容C4，该铁电电容C3和铁电电容C4与未选中字线Unsel WL和浮栅FG的连接关系，和上述的铁电电容C1和铁电电容C2的连接关系相同，在此不再赘述。

也就是说，如图4和图5所示，多个铁电电容(比如，四个、八个、十六个)共用了一个第一晶体管T1和一个第二晶体管T2，以形成一个存储单元400，该一个存储单元400可以用于存储多bit的数据，提升存储容量。

在上述的存储单元400中，未选中字线Unsel WL的逻辑电平与字线WL的逻辑电平相反，比如，在图4中，铁电存储器300可以通过字线WL只控制铁电电容C1的读写，并通过未选中字线Unsel WL来保持铁电电容C2的状态不变，从而实现在一个存储单元400中对多个bit的数据分别进行读写。

在实际的结构实现中，这些字线WL和未选中字线Unsel WL在结构上没有区别。当需要对某个bit的数据进行读写操作时，被读写的铁电电容所对应的字线WL接收相应的控制信号，不需要被读写的铁电电容所对应的字线WL就可以被视为未选中字线Unsel WL。

在本申请的实施例中，第一晶体管T1和第二晶体管T2的控制端为栅极，将MOS管的漏极(drain)或源极(source)中的一极称为第一端，相应的另一极称为第二端。例如，图4和图5中的第一晶体管T1的第一端可以为源极，第二端为漏极；或者第一端为漏极，第二端为源极。实际上，对于PMOS管，可以认为第一端和第二端中电压较低的端子为源极，电压较高的端子为漏极。相应的，对于NMOS管，可以认为第一端和第二端中电压较低的端子为漏极，电压较高的端子为源极。

图4和图5所示的存储单元400中，每一个铁电电容中的位于其第一端和第二端之间的铁电膜层可以采用任意一种现有技术的铁电膜层结构，本申请不对铁电膜层的材料和制作工艺进行限定。在铁电膜层的极化方向反转时，反转与未反转区域之间将具有潜在的畴壁区域，二者之间极化方向相反时，畴壁打开，为导电状态，即低阻态；二者之间极化方向相同时，畴壁关闭，为绝缘状态，即高阻态。以高低阻态分别表征存储的“0”、“1”状态，例如高阻态对应“0”，低阻态对应“1”，或者，高阻态对应“1”，低阻态对应“0”，从而实现存储的功能。

将上述图4或者图5所示的存储单元400按照阵列排布就可以得到存储阵列310，其中每个存储单元400的电路结构相同，比如，图6示出的存储阵列310中，每一个存储单元400的结构可以是图4所示的包括两个铁电电容的结构。

铁电存储器中的存储阵列310中，可以包括多个阵列排布的存储单元，比如在图6中，示例性的给出了包括存储单元401、存储单元402、存储单元403和存储单元404的四个存储单元的存储阵列。本领域技术人员可以根据铁电存储器的存储容量需求设计存储阵列310中存储单元400的排列方式和存储单元400的个数。在一种实施方式中，存储阵列310还可以包括更多的存储单元400，且这些存储单元400可以在彼此相互垂直的X方向、Y方向和Z方向上排列，以形成三维存储阵列。

本申请实施例涉及的X方向可以被定位为第一方向，Y方向可以被定义为第二方向。

在图6给出的存储阵列310中，包括了两条预充电线，分别为选中预充电线CL和未选中预充电线Unsel CL，并且每一条预充电线沿Y方向延伸，当存储阵列310还包括更多的存储单元时，那么，会相对应的还包括更多的未选中预充电线Unsel CL，这些预充电线沿与Y方向垂直的X方向并行布设，还有，沿Y方向布设的多个存储单元可以共用一条预充电线，比如，存储单元401和存储单元402共用选中预充电线CL，存储单元403和存储单元404共用未选中预充电线Unsel CL。

继续结合图6，该存储阵列310包括了两条写位线，分别为选中写位线WBL和未选中写位线Unsel WBL，并且每一条写位线沿X方向延伸，当还包括更多的未选中写位线Unsel WBL，这些写位线WBL沿与X方向垂直的Y方向并行布设，还有，沿X方向布设的多个存储单元可以共用一条写位线WBL，比如，存储单元401和存储单元403共用选中写位线WBL，存储单元402和存储单元404共用未选中写位线Unsel WBL。

同样的，读位线RBL和写位线WBL的设置方式相同，在此不再赘述。

需要注意的是，关于该存储阵列中的源线SL，不仅沿X方向布设的多个存储单元的源线SL共用，而且沿Y方向布设的多个存储单元的源线SL也共用，比如，这里的存储单元401的源线SL和存储单元402的源线SL共用，存储单元401的源线SL和 存储单元403的源线SL也共用，即这里的存储单元401、存储单元402、存储单元403和存储单元404的源线SL相互连接。

还有，需要注意的是，关于该存储阵列中的字线WL，不仅沿X方向布设的多个存储单元的字线WL共用，而且沿Y方向布设的多个存储单元的字线WL也共用，比如，这里的存储单元401的铁电电容C1连接的字线WL和存储单元402的的铁电电容C1连接的字线WL共用，存储单元401的铁电电容C1连接的字线WL和存储单元403的铁电电容C1连接的字线WL也共用，即这里的存储单元401、存储单元402、存储单元403和存储单元404的四个铁电电容C1的选中字线WL相互连接，存储单元401、存储单元402、存储单元403和存储单元404的四个铁电电容C2的未选中字线Unsel WL相互连接。

上述选中源线SL、未选中源线Unsel SL、选中预充电线CL、未选中预充电线Unsel CL、选中字线WL、未选中字线Unsel WL、选中读位线RBL和未选中读位线Unsel RBL、选中写位线WBL和未选中写位线Unsel WBL均可以分别接收不同的控制信号。这些控制信号可以是控制器输出的，例如可以通过图3所示的时序控制器340控制。

在一些可实现的实施方式中，时序控制器340包括用于控制这些信号线的一个或多个子控制器。这些一个或多个子控制器跟上述信号线之间可以是一一对应的关系，也可以是多对多的关系。例如，时序控制器340可以仅通过一个子控制器控制所有的信号线。或者，时序控制器340也可以包括5个子控制器，分别为字线子控制器、写位线子控制器、读位线子控制器、源线子控制器和，预充子电线控制器，其中字线子控制器用于控制所有类型的字线上的电压，写位线子控制器用于控制所有类型的写位线上的电压，读位线子控制器用于控制所有类型的读位线上的电压，源线子控制器用于控制所有类型的源线上的电压，预充子电线控制器用于控制所有类型的预充电线上的电压。

下面针对图6所示结构中的存储单元的读写操作过程分别进行详细介绍。且该图6中的每个存储单元的第一晶体管和第二晶体管均为NMOS管。

表1所示的电压值列表，是对图6中存储阵列310中的存储单元401进行读和写操作时，与存储单元401对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vpre为读预充电压。在一种实施方式中，第一工作电压Vdd可以等于第二工作电压Vw，或者第一工作电压Vdd也可以约等于第二工作电压Vw，Vpre可以大于Vw/2，以及小于Vw。本申请不对第一工作电压Vdd和第二工作电压Vw以及读预充电压Vpre的具体数值做限定，但以第一工作电压Vdd等于第二工作电压Vw为例进行说明。对于选中浮栅FG列的存储单元，“or”之前的电压值为读取数据是“0”时的电压，“or”之后的电压值为读取数据是“1”时的电压。

操作	WL	Unsel WL	CL	WBL	SL	RBL	FG
写0	Vw	Vw/2	Vdd	V0	Vw/2	Vw/2	V0
写1	V0	Vw/2	Vdd	Vw	Vw/2	Vw/2	Vw
读预充	Vw/2	Vw/2	Vdd	Vpre	Vw/2	Vw/2	Vpre

读0/1	V0	Vw/2	V0	Vpre	Vw/2	Vw	Vpre→V1orVpre
写回	Vw	Vw/2	Vdd	V0orVw	Vw/2	Vw/2	V0orVw
待命预充	Vw/2	Vw/2	Vdd	Vw/2	Vw/2	Vw/2	Vw/2
待命	Vw/2	Vw/2	V0	Vw/2	Vw/2	Vw/2	Vw/2

表1

图7为一次典型的读写操作过程中，与被读写的存储单元401的各条信号线上的电压变化时序图。结合表1和图7对整个读写操作过程进行说明。

需要注意的是，如图7所示的时序图中，作为示例，每条信号线上的电压均在时钟信号CLK的上升沿发生变化。在一种实施方式中，每条信号线上的电压也可以在时钟信号CLK的下降沿发生变化。图7所示的实线表示的是写“0”或读“0”时的信号线上的电压变化，虚线表示的是写“1”或读“1”时的信号线上的电压变化。

如图7所示，在t0时刻对存储单元401进行写操作。对存储单元401进行写操作，实际上是改变待写入数据的铁电电容中，铁电膜层的极化状态。当铁电电容两端的电压差的绝对值大于铁电膜层的矫顽电场时，铁电膜层的极化状态发生改变；当铁电电容两端的电压差的绝对值小于或等于铁电膜层的矫顽电场时，铁电膜层的极化状态不发生改变。可以根据铁电膜层的材料测得该矫顽电场的强度，然后设置一个操作电压Vw/2(Vdd/2)。当铁电电容两端的电压(即铁电膜层两端的电压)大于Vw/2时，铁电膜层的极化状态发生改变；当铁电电容两端的电压(即铁电膜层两端的电压)小于或等于Vw/2时，铁电膜层的极化状态不发生改变。

如表1和图7所示，当对存储单元401中的铁电电容C1进行写“0”操作时，选中预充电线CL接收第一工作电压Vdd，使得第一晶体管T1被导通，选中写位线WBL接收的位线控制信号的电压为V0(V0＝0)，选中写位线WBL接收的位线控制电压通过第一晶体管T1传递至浮栅FG。对于铁电电容C1而言，与其连接的选中字线WL的电压为第二工作电压Vw，由于选中字线WL的电压和选中写位线WBL的电压差的绝对值为Vw，且Vw大于操作电压Vw/2，因此铁电电容C1的铁电膜层的极化状态变为正极化，从而实现对铁电电容C1的写“0”操作。

此外，由于不用对存储单元401中的铁电电容C2进行写“0”操作，因此与铁电电容C2电连接的未选中字线Unsel WL上的电压为Vw/2，未选中字线Unsel WL上的电压和选中写位线WBL的电压差的绝对值为Vw/2，也就是铁电电容C2两端的电压为Vw/2，该电压差的绝对值小于或等于操作电压Vw/2，不会导致铁电电容C2中的铁电膜层发生极化状态的改变，也就不会对铁电电容C2进行写“0”操作。

还有，在进行写“0”操作时，选中读位线RBL和源线SL上的电压均为Vw/2，进而，第二晶体管T2的第一端和第二端没有电压差，因此第二晶体管T2被断开。驱动器330可以驱动选中读位线RBL和源线SL，使得选中读位线RBL上的电压和源线SL上的电压相等，从而有效降低流过第二晶体管T2的电流，以降低铁电存储器的功耗。

继续如表1和图7所示，当对存储单元401中的铁电电容C1进行写“1”操作时，选中预充电线CL接收第一工作电压Vdd，使得第一晶体管T1被导通，选中写位线WBL接收的位线控制信号的电压为Vw，选中写位线WBL接收的位线控制电压通过 第一晶体管T1传递至浮栅FG。对于铁电电容C1而言，与其连接的选中字线WL的电压为V0(V0＝0)，由于选中字线WL的电压和选中写位线WBL的电压差为-Vw，该电压差的绝对值大于前述的操作电压1/2Vdd(Vw/2)且为负，因此铁电膜层的极化状态变为负极化，从而实现对铁电电容C1的写“1”操作。

另外，由于不用对存储单元401中的铁电电容C2进行写“1”操作，因此与铁电电容C2电连接的未选中字线Unsel WL上的电压为Vw/2，未选中字线Unsel WL上的电压和选中写位线WBL的电压差的绝对值为Vw/2，也就是铁电电容C2两端的电压为Vw/2，该电压差的绝对值小于或等于操作电压Vw/2，不会导致铁电电容C2中的铁电膜层发生极化状态的改变，也就不会对铁电电容C2进行写“1”操作。

由于浮栅FG的电压为Vw，选中读位线RBL和源线SL上的电压均为Vw/2，第二晶体管T2第一端和第二端之间没有电压差，因此第二晶体管T2被断开。如同写“0”操作中的实施例所述，驱动器330同样也可以驱动选中读位线RBL信号，使得选中读位线RBL上的电压和源线SL上的电压相等，从而有效降低流过第二晶体管T2的电流，并降低铁电存储器的功耗。

对存储单元401进行读数据操作，需要经过读预充、读取和写回3个步骤。

当对存储单元401中的铁电电容C1进行数据读取时，先执行读预充(pre-charge)动作。在读预充阶段，是为了给浮栅FG提供参考电位，通过选中预充电线CL接收电压Vdd，使得第一晶体管T1被导通，选中写位线WBL接收的位线控制信号的电压为预充读电压Vpre，选中写位线WBL接收的位线控制电压通过第一晶体管T1传递至浮栅FG，以使浮栅FG上的电压为Vpre。由于不需要改变所有铁电电容中的铁电膜层的状态，因此选中字线WL和未选中字线Unsel WL上的电压均为Vw/2的半选通状态，铁电电容C1和铁电电容C2的极性均不发生翻转。

由于浮栅FG的电压为Vpre，选中读位线BL和源线SL上的电压均为Vw/2，因此第二晶体管T2被断开。驱动器330驱动选中读位线RBL和源线SL始终保持在Vw/2，因此可以降低电流，降低功耗。

在执行完读预充操作后，执行读取阶段操作，选中预充电线CL的电压降低为V0(V0＝0)，进而第一晶体管T1被断开，使得浮栅FG处于悬空状态，选中读位线RBL接收的位线控制电压Vw，选中字线WL上的电压为V0(V0＝0)，源线SL接收的源线控制电压为Vw/2。

在该读取阶段，若铁电电容C1的铁电膜层处于负极化状态，即铁电电容C1中存储的数据为“1”，则铁电电容C1两端的电压差WL-FG和铁电膜层的负极化方向相同，因此铁电电容C1中的铁电膜层的状态不会发生改变，其他信号线上的电压也不会发生改变，第二晶体管导通。

在该读取阶段，若铁电电容C1的铁电膜层处于正极化状态，即铁电电容C1中存储的数据为“0”，那么，铁电电容C1的铁电膜层的极化状态会发生变化，由正极化状态转变为负极化状态，在铁电膜层的极化状态转变过程中，浮栅FG上的电荷会聚集在铁电电容C1，导致浮栅FG上的电压由Vpre下降为V1，第二晶体管断开。这个过程可以被称为读取之前的破坏过程。

在完成破坏后，可以执行读取过程，在读取阶段，可以通过与读位线RBL相连的 灵敏放大器SA来确认读位线RBL上的电压，读取信息“1”时，浮栅FG上电压保持为Vpre，读位线RBL上电压为Vw，源线SL上电压为Vw/2，则第二晶体管T2导通，读位线RBL上的电流较大；读取信息“0”时，浮栅FG上电压下降为V1，读位线RBL上电压为Vw，源线SL上电压为Vw/2，则第二晶体管T2管处于亚阈值状态，读位线RBL上的电流较小，然后可以通过外部与读位线RBL相连的电流SA读取读位线RBL上的电流来确认读取的信息。

完成上述的读取阶段后，执行写回过程，在写回阶段，选中预充电线CL上的电压从读取阶段的0升高至Vdd，使得第一晶体管T1被导通，选中字线WL上的电压从读取阶段的V0升高至Vw。

若从铁电电容C1中读取的数据为“0”，则选中写位线WBL上的电压降低为V0(V0＝0)，选中写位线WBL上的电压通过第一晶体管T1传递至浮栅FG，使得浮栅FG上的电压为V0(V0＝0)，对于铁电电容C1而言，由于选中字线WL的电压和选中写位线WBL的电压差为Vw，在读取过程中极化方向发生反转的铁电膜层会被正向极化，从而写回“0”。

若从铁电电容C1中读取的数据为“1”，则选中写位线WBL上的电压升高至Vw，选中写位线WBL上的电压通过第一晶体管T1传递至浮栅FG，使得浮栅FG上的电压为Vw，对于铁电电容C1而言，由于选中字线WL的电压和选中写位线WBL的电压差为0，在读取过程中极化方向不发生变化，从而写回“1”。

在一种实施方式中，在对存储单元401进行读数据时，按照读预充、读取和写回的顺序进行。在另一种实施方式中，读取和写回这两个阶段的顺序可以互换，即按照读预充、写回和读取的顺序进行。先对存储单元401进行数据写回，再读取数据，不会影响数据的读取，也不会影响数据的保存。

在执行待命阶段之前，可以先执行待命预充，如表1和图7，在该待命预充阶段，预充电线CL上的电压为Vdd，以使第一晶体管T1导通，选中写位线WBL上的电压为Vw/2，进而，浮栅FG上的电压保持在Vw/2，并且在待命预充阶段，无需对存储单元401进行任何读写操作，因此，选中读位线BL和源线SL均保持电压为Vw/2，这样的话，铁电电容C1和铁电电容C2的两端的电压差均为0，满足小于或等于上述操作电压的条件，因此极化状态保持不变。

在执行完待命预充之后，可以执行待命阶段，在该待命阶段，预充电线CL上的电压为V0(V0＝0)，以使第一晶体管T1断开，选中写位线WBL上的电压为Vw/2，选中读位线BL和源线SL也均保持电压为Vw/2，第二晶体管T1也处于断开。

在对图7所示的存储单元401进行读写操作时，其他的三个存储单元，即存储单元402，存储单元403和存储单元404不会被写入任何数据，也不会被读取任何数据。因此，通过对存储单元402，存储单元403和存储单元404所对应的各条信号线上的电压进行控制，实现对上述三个存储单元的数据的保持。

如表2所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元403对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vpre为读预充电压。

表2

由于存储单元403和存储单元401共用选中字线WL、未选中字线Unsel WL和选中写位线WBL、源线SL和选中读位线RBL，因此，在对存储单元401进行读写操作时，与存储单元403相对应(相连接)的选中字线WL、未选中字线Unsel WL和选中写位线WBL、源线SL和选中读位线RBL和表1中存储单元401的情况相同，此处不再赘述。只是不论在读写操作阶段，还是在待命阶段，与存储单元403连接的未选中预充电线CL上的电压均为V0(V0＝0)，以使存储单元403中的第一晶体管T1断开。

如表3所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元402对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vpre为读预充电压。

表3

由于存储单元402和存储单元401共用选中字线WL、未选中字线Unsel WL、选中预充电线CL和源线SL。因此，在对存储单元402进行读写操作时，与存储单元402相对应(相连接)的共用选中字线WL、未选中字线Unsel WL、选中预充电线CL和源线SL接收的电压和表1中存储单元401的情况相同，此处不再赘述。

此外，在对存储单元401进行写数据时，无论是写数据“0”还是写数据“1”，与存储单元402相对应的(相连的)未选中写位线Unsel WBL、未选中读位线Unsel RBL上的电压均为Vw/2。在写数据阶段，对于存储单元402中的任一个铁电电容的两端的电压差的绝对值均为Vw/2，即小于或者等于操作电压Vw/2，不会导致存储单元402中的任一个铁电电容中的铁电膜层发生极化状态的改变。在读数据阶段和待命阶段， 源线SL和未选中读位线Unsel RBL上的电压均为Vw/2，即第二晶体管T2处于断开状态，不会影响存储单元402中任一铁电电容的铁电膜层的极化状态，也就不会影响存储单元402中的数据的保存。

如表4所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元404对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vpre为读预充电压。

表4

由于存储单元404和存储单元403共用选中字线WL、未选中字线Unsel WL和未选中预充电线CL和源线SL，以及，该存储单元404与存储单元402共用未选中写位线WBL、和位选中读位线RBL。因此，在对存储单元401进行读写操作时，与存储单元404相对应(相连接)的选中字线WL、未选中字线Unsel WL和未选中预充电线CL和源线SL接收的电压和表2中存储单元402的情况相同，此处不再赘述。由于存储单元404和存储单元402共用未选中写位线WBL、和位选中读位线RBL，因此，在对存储单元401进行读写操作时，与存储单元404相对应(相连接)的共用未选中写位线WBL、和位选中读位线RBL和表3中存储单元403的情况相同，此处也不再赘述。

如图8所示的是本申请实施例提供的另一种存储单元400的电路图。该存储单元400与上述图4和图5所示存储单元400的电路结构类似。不同的是，图8的存储单元400中的第一晶体管T1为PMOS管，第二晶体管T2为PMOS管。因此，第一晶体管T1在预充电线CL为低电平时导通，以及在预充电线CL为高电平时断开。对存储单元400的读写操作，可以参考上述对存储单元401、401、401和401的读写逻辑进行适应性的调整，此处不再赘述。

如图9所示的存储阵列310包含了图8所示的存储单元。图9所示的存储阵列中的各个信号线的布设方式与图6类似。不同的是，对第一晶体管T1和第二晶体管T2的晶体管类型进行了调整，即第一晶体管T1为PMOS管，第二晶体管T2也为PMOS管。

如图10所示的是本申请实施例提供的另一种存储单元400的电路图。该存储单元400与上述图8所示存储单元400的电路结构类似。不同的是，图10的存储单元400中的第一晶体管T1为PMOS管，第二晶体管T2为NMOS管。因此，第一晶体管T1在预充电线CL为低电平时导通，以及在预充电线CL为高电平时断开。对存储单元400的读写操作，可以参考本申请对存储单元401、401、401和401的读写逻辑进行适应性的调整，此处不再赘述。

如图11所示的存储阵列310包含了图10所示的存储单元。图11所示的存储阵列中的各个信号线的布设方式与图9类似。不同的是，对第一晶体管T1和第二晶体管T2的晶体管类型进行了调整，即第一晶体管T1为PMOS管，第二晶体管T2为NMOS管。

如图12所示的是本申请实施例提供的另一种存储单元400的电路图。该存储单元400与上述图10所示存储单元400的电路结构类似。不同的是，图12的存储单元400中的第一晶体管T1为NMOS管，第二晶体管T2为PMOS管。因此，第一晶体管T1在预充电线CL为高电平时导通，以及在预充电线CL为低电平时断开。对存储单元400的读写操作，可以参考本申请对存储单元401、401、401和401的读写逻辑进行适应性的调整，此处不再赘述。

如图13所示的存储阵列310包含了图12所示的存储单元。图13所示的存储阵列中的各个信号线的布设方式与图11类似。不同的是，对第一晶体管T1和第二晶体管T2的晶体管类型进行了调整，即第一晶体管T1为NMOS管，第二晶体管T2为PMOS管。

在本申请中，上述第一晶体管T1和第二晶体管T2可以是环栅场效应晶体管(Gate-All-Around Field-Effect Transistor，GAA FET)，或者可以是环沟道场效应晶体管(Channel-All-Around Field-Effect Transistor，CAA FET)。

图14示例性的给出了第一晶体管T1和第二晶体管T2可选择的一种CAA FET结构，该晶体管包括依次堆叠的第一电极层11、介质层12和第二电极层13，这里的第一电极层11和第二电极层13中的一个电极层可以是晶体管的源极，另一个电极层可以是晶体管的漏极。在堆叠的第一电极层11、介质层12和第二电极层13内形成有凹槽，在该凹槽的侧壁面和底面形成有沟道层14，在沟道层14上形成有栅极层16，并且栅极层16和沟道层14之间被栅绝缘层15隔离开，也就是沟道层14环绕在栅极层16的外围。

图15示出了当第一晶体管T1和第二晶体管T2均采用图14所示晶体管结构时，存储单元400中的第一晶体管T1和第二晶体管T2，以及写位线WBL、读位线RBL、预充电线CL、源线SL、字线WL的工艺结构图。

结合图15的存储单元400结构，第一晶体管T1和第二晶体管T2沿着Z方向布设，第一晶体管T1的栅极层116与位于其上的预充电线CL电连接，写位线WBL环绕在第一晶体管T1的第二电极层113的外围并与其电连接。第二晶体管T2的栅极层216通过浮栅FG与第一晶体管T1的第一电极层111电连接，源线SL环绕在第二晶 体管T2的第二电极层213的外围并与其电连接，读位线RBL位于第二晶体管T2的第一电极层211的下方并与其电连接。

继续结合图15，第二晶体管T2的栅极层216和第一晶体管T1的第一电极层111之间设置有浮栅(floating gate，FG)结构，也就是，通过浮栅FG电连接第二晶体管T2的栅极层216和第一晶体管T1的第一电极层111。在可实现的工艺中，浮栅FG可以选择钨W、氮化钛TiN、多晶硅、钴Co、镍Ni、铜Cu中的至少一种制得，栅极层216也可以选择钨W、氮化钛TiN、多晶硅、钴Co、镍Ni、铜Cu中的至少一种制得，当然，浮栅FG和栅极层216可以采用相同的材料制得。

再结合图15的存储单元400，用于存储电荷的铁电膜层2环绕浮栅FG设置，以及字线WL环绕在铁电膜层2的外围，浮栅FG作为铁电电容的一个电极，通过与字线WL上的电压差完成存储信息的写入；此外浮栅FG与第二晶体管T2的栅极层216电连接，在读阶段由于存储信息的不同导致浮栅FG上的电压不同，进而控制第二晶体管T2的导通或关断，实现铁电膜层2中存储信息的读取。在图15所示的存储单元400中，示例性的示出了四个铁电电容，这些铁电电容沿着浮栅FG的延伸方向间隔布设。

图16示出了一种存储阵列310的工艺结构图，在该存储阵列310中，包含图15所示结构的存储单元，比如，在图16所示的存储阵列310中，沿X方向，排布了四个存储单元，分别为存储单元401、存储单元402、存储单元403和存储单元404，沿与X方向垂直的Y方向，排布了三个存储单元，分别为存储单元404、存储单元405和存储单元406，这样的话，就形成了4X3的存储阵列。

再如图16，在该存储阵列310中，浮栅FG沿与X方向和Y方向均垂直的Z方向延伸，当该存储阵列被形成在存储器的衬底上时，这里的Z方向是与衬底相垂直的方向，也就是浮栅FG沿与衬底相垂直的方向延伸，进而，每一个存储单元中的铁电电容C1、铁电电容C2、铁电电容C3、铁电电容C4等铁电电容就沿与衬底相垂直的方向间隔布设，这样的话，就可以在每个存储单元中设置更多的铁电电容，以可以提升该铁电存储器的存储密度，提升存储容量。

在图16所示存储阵列310中，每一条写位线WBL沿X方向延伸，以使沿X方向排布的多个存储单元可以共用该写位线WBL。每一条读位线RBL沿X方向延伸，进而沿X方向排布的多个存储单元可以共用该读位线RBL。每一条预充电线CL沿Y方向延伸，从而沿Y方向排布的多个存储单元可以共用该预充电线CL。

继续结合图16，在该存储阵列中，所有的源线SL相互连接，具体实施时，可以沿与衬底相平行的面设置金属层，该金属层为源线SL层(SL plate)结构，该源线SL层结构环绕该存储阵列中的所有的第二晶体管T2的第一电极层211，以形成共用源线SL结构。

再次结合图16，由于每一个存储单元沿Z方向排布有多个铁电电容，比如，图16中的每一个存储单元具有四个铁电电容，这样的话，在与Z方向垂直的X-Y面内具有多个铁电电容，位于X-Y面内的多个铁电电容共用字线WL，在可实现的结构中，比如图10所示，可以在X-Y面内布设一层金属层，该金属层作为字线WL层(WL plate)结构，该字线WL层结构环绕该X-Y面的的所有的铁电电容的铁电膜层，以形成共用 字线WL结构。

在图16所示结构中，可以是第二晶体管T2相对第一晶体管T1靠近衬底设置。在另外一些可选择的实施方式中，可以是第一晶体管T1相对第二晶体管T2靠近衬底设置。

为了便于使多个字线WL层结构与用于控制其电压的控制器电连接，如图17所示的，可以设置沿Y方向延伸的多条字线WL，且该字线WL可以与预充电线CL处于同一平面内，由于字线WL与字线WL层结构位于不同的平面内，进而需要设置导电通道，以电连接字线WL与相对应的字线WL层结构。

图18示出了当第一晶体管T1和第一晶体管T2均采用图14所示晶体管结构时，存储单元400中的第一晶体管T1和第一晶体管T2，以及写位线WBL、读位线RBL、预充电线CL、源线SL、字线WL的另一种工艺结构图，图19示出了包含图18存储单元的存储阵列310的工艺结构图。

图18和图19所示结构，与上述的图15和图16所示结构相比，区别在于，读位线RBL和源线SL的设置位置不同，在图18和图19所示的结构中，读位线RBL环绕在第二晶体管T2的第二电极层213的外围并与其电连接，源线SL位于第二晶体管T2的第一电极层211的下方并与其电连接。同样的，在存储阵列310中，如图19，所有的源线SL相互连接，比如，可以形成一层源线SL层结构，该源线SL层结构环绕该存储阵列中的所有的第二晶体管T2的第一电极层211，以形成共用源线SL结构。

图20示例性的给出了第一晶体管T1和第二晶体管T2可选择的另一种结构，该晶体管是一种环栅场效应晶体管GAA FET结构，如图20，该晶体管包括堆叠的第一电极层11和第二电极层13，这里的第一电极层11和第二电极层13中的一个电极层可以是晶体管的源极，另一个电极层可以是晶体管的漏极。在堆叠的第一电极层11和第二电极层13之间具有沟道层14，以及环绕在沟道层14外围的栅极层16，并且在沟道层14和栅极层16之间被栅绝缘层15隔离开。

图21示出了当第一晶体管T1采用图20所示晶体管结构，第二晶体管T2采用上述图14所示晶体管结构均时，存储单元400中的第一晶体管T1和第一晶体管T2，以及写位线WBL、读位线RBL、预充电线CL、源线SL、字线WL的工艺结构图。

在图21所示存储单元400中，用于电连接第一晶体管T1和第二晶体管T2的浮栅FG也是沿Z方向延伸，多个铁电电容也沿Z方向间隔排布，这样的话，和上述所示的存储单元结构一样，可以提升铁电电容的集成数量，进而提升存储密度。

在可实现的工艺中，可以在制备第二晶体管T2时，使得第二晶体管T2上的栅极层216沿着Z方向延伸，形成浮栅FG，以使第一晶体管T1和第二晶体管T2通过浮栅FG电连接，也可以这样理解，该浮栅FG与第二晶体管T2的栅极层261为一体成型结构。

由于图21所示的第一晶体管T1采用的是一种环栅场效应晶体管GAA FET结构，那么，如图21，预充电线CL环绕在第一晶体管T1的栅极层116的外围并与其电连接，写位线WBL位于第一晶体管T1的第二电极层113的上方并与其电连接。

图22示出了一种存储阵列310的工艺结构图，在该存储阵列310中，包含图21所示结构的存储单元，由该图22可以看出，每一条写位线WBL沿X方向延伸，以使沿X方向排布的多个存储单元可以共用该写位线WBL。每一条预充电线CL沿Y方向延伸，从而沿Y方向排布的多个存储单元可以共用该预充电线CL。每一条读位线RBL沿X方向延伸，进而沿X方向排布的多个存储单元可以共用该读位线RBL。

和上述所示存储阵列的工艺结构图相同的是，在该存储阵列中，多个存储单元的源线SL相互连接，示例的，可以通过形成一层源线SL层结构，以形成共用源线SL结构。相同之处还包括：设置多层字线WL层结构，以使每一层字线WL层结构电连接X-Y面内的铁电电容的铁电膜层。

图23示出了当第一晶体管T1采用图20所示晶体管结构，第二晶体管T2采用图14所示晶体管结构时，存储单元400中的第一晶体管T1和第一晶体管T2，以及写位线WBL、读位线RBL、预充电线CL、源线SL、字线WL的另一种工艺结构图，图24示出了包含图23存储单元的存储阵列310的工艺结构图。

图23和图24所示结构，与上述的图21和图22所示结构相比，区别在于，读位线RBL和源线SL的设置位置不同，在图23和图24所示的结构中，读位线RBL环绕在第二晶体管T2的第二电极层213的外围并与其电连接，源线SL位于第二晶体管T2的第一电极层211的下方并与其电连接。

图25为本申请实施例提供的另一种存储单元400的电路图，该存储单元400包括第一晶体管T1，第二晶体管T2和铁电电容C1，以及浮栅FG。其中，第一晶体管T1的第一端与浮栅FG电连接，第二端与预充电线CL电连接，第一晶体管T1的控制端与位线(bit line，BL)电连接。另外，第二晶体管T2的第一端与源线SL电连接，第二端与位线BL电连接，第二晶体管T2的控制端与浮栅FG电连接，铁电电容C1的第一端和浮栅FG电连接电连接，铁电电容C1的第二端与字线WL电连接。

在另外一些可选择的实施方式中，该存储单元400还可以包括更多的铁电电容，图25示例性的示出了还包括铁电电容C2，并且铁电电容C2的第一端也与浮栅FG电连接，铁电电容C2的第二端与未选中字线Unsel WL电连接。

如图26所示的是一种包含图25所示存储单元的存储阵列310的电路图。该存储阵列310可以包括多个阵列排布的存储单元，比如在该图26中，示例性给出了包括存储单元401、存储单元402、存储单元403和存储单元404的四个存储单元的存储阵列。本领域技术人员可以根据铁电存储器的存储容量需求设计存储阵列310中存储单元400的排列方式和存储单元400的个数。在一种实施方式中，存储阵列310还可以包括更多的存储单元400，且这些存储单元400可以在彼此相互垂直的X方向、Y方向和Z方向上排列，以形成三维存储阵列。

在图26给出的存储阵列310中，每一条预充电线CL沿Y方向延伸，当存储阵列310还包括更多的存储单元时，那么，会相对应的还包括更多的未选中预充电线Unsel CL，这些预充电线沿与Y方向垂直的X方向并行布设，还有，沿Y方向布设的多个存储单元可以共用一条预充电线，比如，存储单元401和存储单元402共用选中预充 电线CL，存储单元403和存储单元404共用未选中预充电线Unsel CL。

继续结合图26，该存储阵列310包括了两条位线BL，并且每一条位线BL沿X方向延伸，当还包括更多的位线BL，这些位线BL沿与X方向垂直的Y方向并行布设，还有，沿X方向布设的多个存储单元可以共用一条位线BL，比如，存储单元401和存储单元403共用选中位线BL，存储单元402和存储单元404共用未选中位线Unsel BL。

需要注意的是，关于该存储阵列中的源线SL，不仅沿X方向布设的多个存储单元的源线SL共用，而且沿Y方向布设的多个存储单元的源线SL也共用，比如，这里的存储单元401的源线SL和存储单元402的源线SL共用，存储单元401的源线SL和存储单元403的源线SL也共用，即这里的存储单元401、存储单元402、存储单元403和存储单元404的源线SL相互连接。

还有，需要注意的是，关于该存储阵列中的字线WL，不仅沿X方向布设的多个存储单元的字线WL共用，而且沿Y方向布设的多个存储单元的字线WL也共用，比如，这里的存储单元401的铁电电容C1连接的字线WL和存储单元402的的铁电电容C1连接的字线WL共用，存储单元401的铁电电容C1连接的字线WL和存储单元403的铁电电容C1连接的字线WL也共用，即这里的存储单元401、存储单元402、存储单元403和存储单元404的四个铁电电容C1的选中字线WL相互连接，存储单元401、存储单元402、存储单元403和存储单元404的四个铁电电容C2的未选中字线Unsel WL相互连接。

上述图25和图26所示的存储单元400中的第一晶体管T1和第二晶体管T2可以采用上述图14或者图20示出的晶体管结构，在此不再对两种晶体管结构进行详细描述。

图27是图25所示结构的可选择的一种工艺结构图，由该图27可以看出，浮栅FG沿与X方向和Y方向均垂直的Z方向延伸，当该存储阵列被形成在存储器的衬底上时，这里的Z方向可以是与衬底相垂直的方向，也就是浮栅FG沿与衬底相垂直的方向延伸，进而，每一个存储单元中的铁电电容C1、铁电电容C2、铁电电容C3、铁电电容C4等铁电电容就沿与衬底相垂直的方向间隔布设，这样的话，就可以在每个存储单元中设置更多的铁电电容，以可以提升该铁电存储器的存储密度，提升存储容量。

还有，如图27，在该存储阵列中，所有的源线SL相互连接，具体实施时，可以形成一层源线SL层结构，该源线SL层结构环绕该存储阵列中的所有的第二晶体管T2的第一电极层211，以形成共用源线SL结构。

再结合图27，位于X-Y面内的多个铁电电容共用字线WL，这样如图26，也可以在X-Y面内布设一层字线WL层结构，该字线WL层结构环绕该X-Y面的的所有的铁电电容的铁电膜层，以形成共用字线WL结构。

由于第一晶体管T1和第二晶体管T2均需要与位线BL电连接，在可选择的工艺结构中，结合图27，位线BL包括第一部分位线BL和第二部分位线BL，第一部分位线BL靠近第一晶体管T1设置，第二部分位线BL靠近第二晶体管T2设置，并且，第一部分位线BL和第二部分位线BL均沿X方向延伸，且第一部分位线BL和第二部 分位线BL通过导电通道电连接，以使第一晶体管T1和第二晶体管T2均与位线BL电连接。

在图27中，沿X方向排布的多个存储单元中的第一晶体管T1的控制端均与第一部分位线BL电连接；沿X方向排布的多个存储单元中的第二晶体管T2的第一端均与第二部分位线BL电连接。

由上述涉及的存储单元的工艺结构图，以及涉及的存储阵列的工艺结构图，可以看出，每一个存储单元400包括第一晶体管T1、第二晶体管T2、浮栅FG，以及至少一个铁电电容。并且该浮栅FG是沿与衬底相垂直的方向布设，第一晶体管T1和第二晶体管T2分别位于该浮栅FG的相对的两端，当铁电电容具有多个时，这些多个铁电电容沿着浮栅FG的延伸方向间隔布设，即沿着与衬底相垂直的方向布设。这样的话，可以减少每一个存储单元在衬底上所占用的面积，从而在单位面积上集成较多的存储单元，以提升存储密度，提升存储容量。

另外，由于本申请给出的存储阵列中，位于与衬底平行的平面内的多个铁电电容可以共用一个字线WL，比如，可以通过上述示出的设置一层字线WL层结构，以电连接位于同一平面内的多个铁电电容，如此设计的话，可以减少字线WL的数量，简化字线WL的布线方式，以进一步提升存储密度。

同样的，由于本申请给出的存储阵列中，位于与衬底平行的平面内的多个源线SL可以相互连接，比如，可以通过上述示出的设置一层字线源线SL层结构，这样也可以减少源线SL的数量，简化源线SL的布线方式，以进一步提升存储密度。另外，本申请给出存储单元中，在提升存储密度的基础上，还可以增大读取窗口。

在一些可选择的实施方式中，可能需要更多的存储单元，以构成所占面积更大的存储阵列，从而进一步提升存储容量。比如，如图28所示，该存储器中包括了沿X方向排布的存储阵列3101和存储阵列3102，该存储阵列3101和存储阵列3102可以采用上述的图4至图24中任一存储单元形成的存储阵列结构。当然，存储器还可以包括更多的存储阵列，当具有多个如图28所示的存储阵列时，这些存储阵列沿彼此相互垂直的X方向、Y方向和Z方向呈三维排布。

在图28所示结构中，存储阵列3101和存储阵列3102中，沿X方向排布的多个存储单元共用写位线WBL，比如，存储阵列3101中的存储单元401、存储单元403和存储阵列3102中的存储单元401和存储单元403共用写位线WBL0。还有，在存储阵列3101和存储阵列3102中，沿X方向排布的多个存储单元共用读位线RBL，比如，存储阵列3101中的存储单元401、存储单元403和存储阵列3102中的存储单元401和存储单元403共用本地读位线(Local RBL0)。还有，在图28所示的多个存储阵列中，沿X方向布设的多个存储阵列中，位于同一X-Y平面内的字线WL不进行电连接，比如，图28的存储阵列3101中的字线WL1和存储阵列3102的字线WL3彼此独立，不进行电连接耦合。

那么，图28所示存储器在进行读写操作时，需要选择是对存储阵列3101进行读写，还是需要对存储阵列3102进行读写，进而，在图28所示存储器中，还包括第三晶体管T3，比如，在图28中，示出了第三晶体管T31和第三晶体管T32，其中，第 三晶体管T31的第一端与本地读位线Local RBL0电连接，第二端与全局读位线(Glocal RBL0)电连接，第三晶体管T31的控制端与多路选择器控制线(multiplexor control line，MUX CNTL)电连接，第三晶体管T32与本地读位线Local RBL1和多路选择器控制线的电连接关系，和第三晶体管T31类似，在此不再解释。

如此设计的话，当多路选择器控制线和本地读位线的电压可以选择第三晶体管T31导通，还是选择第三晶体管T32导通，以确定所要读写的存储阵列。

图29示出了包含图28所示电路结构的工艺结构图，结合图29，通过全局写位线(Glocal WBL)将位于X方向上的多个存储阵列的本地写位线(Local WBL)电连接，为了提升存储密度，将本地多路选择器控制线(MUX CNTL)形成在全局写位线(Glocal WBL)和全局读位线(Glocal RBL)之间，并且本地多路选择器控制线(MUX CNTL)通过多个导电通道与多个第三晶体管T3一对一电连接。

图30给出了另一种包含多个存储阵列的存储器电路图，该存储器中也示例出了沿X方向排布的存储阵列3101和存储阵列3102，该存储阵列3101和存储阵列3102可以采用上述的图4至图24中任一存储单元形成的存储阵列结构。当然，还可以包括更多的存储阵列，当具有多个如图30所示的存储阵列时，这些存储阵列沿彼此相互垂直的X方向、Y方向和Z方向呈三维排布。

图30所示存储器和上述图28和图29所示存储器的区别在于，沿X方向布设的多个存储阵列中，位于同一X-Y平面内的字线WL电连接，比如，图30的存储阵列3101中的字线和存储阵列3102的字线共用字线WL0，存储阵列3101中的字线WL0和存储阵列3102的以及共用字线WL1。

还有，在该存储器中，存储阵列3101的读位线RBL和存储阵列3102的读位线RBL相断开，不连接；存储阵列3101的写位线WBL和存储阵列3102的写位线WBL相断开，不连接。比如，在图30中，本地读位线Local RBL0与本地读位线Local RBL2断开，本地读位线Local RBL1与本地读位线Local RBL3断开，本地写位线Local WBL0与本地写位线Local WBL2断开，本地写位线Local WBL1与本地写位线Local WBL3断开。

那么，图30所示存储器在进行读写操作时，需要选择是对存储阵列3101进行读写，还是需要对存储阵列3102进行读写，进而，在图30所示存储器中，不仅包括第三晶体管T3，还包括第四晶体管T4，比如，在图30中，示出了第三晶体管T31和第三晶体管T32，第四晶体管T41和第四晶体管T42。

其中，本地读位线Local RBL0与本地读位线Local RBL2断开，本地读位线Local RBL1与本地读位线Local RBL3断开，第三晶体管T31的第一端与本地读位线Local RBL0电连接，第二端与全局读位线(Glocal RBL0)电连接，第三晶体管T31的控制端与多路选择器控制线(MUX CNTL)电连接，第三晶体管T32与本地读位线Local RBL1和多路选择器控制线的电连接关系，和第三晶体管T31类似。

第四晶体管T41的第一端与本地写位线Local WBL0电连接，第二端与全局写位线(Glocal WBL0)电连接，第四晶体管T41的控制端与多路选择器控制线(MUX CNTL)电连接，第四晶体管T42与本地写位线Local WBL1和本地多路选择器控制线的电连 接关系，和第四晶体管T41类似。这样的话，通过相配合第三晶体管和第四晶体管可以可以选择要读写的存储阵列。

图31示出了包含图30所示电路结构的工艺结构图，为了提升存储密度，将多路选择器控制线(MUX CNTL)形成在全局写位线(Glocal WBL)和全局读位线(Glocal RBL)之间，第三晶体管T3靠近全局读位线和本地读位线设置，以及第四晶体管T4靠近全局写位线和本地写位线设置，并且，该第三晶体管T3和第四晶体管T4均与多路选择器控制线(MUX CNTL)电连接，进而需要在全局写位线和全局读位线之间设置导电通道，以使多路选择器控制线(MUX CNTL)均与处于不同位置的第三晶体管T3和第四晶体管T4电连接。当然，除图31所示的布设方式，也可以采用其他的布设方式。

本申请给出的铁电存储器可以采用通过后道工艺(back end of line，BEOL)制作，图32示出了后道工艺原理图。在图32中，控制电路通过前道工艺FEOL制作在衬底上。该控制电路可以包括如图3所示的译码器320、驱动器330、时序控制器340、缓冲器350或输入输出驱动360中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线(字线WL、源线SL、写位线WBL、读位线RBL、预充电线CL等)。在完成前道工艺FEOL后，互连线和存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的铁电电容和晶体管，也包括信号线的部分。上述互连线既包括连接控制电路中的器件的互连线，也包括上述信号线的其他部分。将存储阵列中的晶体管通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。

如图33所示的是存储单元400对应的另一种工艺结构剖面图，其中控制电路通过前道工艺FEOL制作，且存储阵列中的晶体管也通过前道工艺FEOL制作，这里的晶体管指的是存储单元中的靠近衬底设置的晶体管。此外，互连线，以及存储阵列中的铁电电容和存储单元中的另一个晶体管由后道工艺BEOL制作。因为，存储阵列中的铁电电容和每个存储单元中的一个晶体管是由后道工艺BEOL制作，这样可以使得单位面积内的电路密度更大，从而提升单位面积的性能。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (35)

1. 一种铁电存储器，其特征在于，包括：

   衬底；

   多个存储单元，形成在所述衬底上；

   每个所述存储单元包括：第一晶体管、第二晶体管和浮栅，以及第一铁电电容；

   其中，所述浮栅沿与所述衬底相垂直的方向延伸，所述第一晶体管和所述第二晶体管位于所述浮栅的相对的两端，且所述第一晶体管和所述第二晶体管均与所述浮栅电连接；

   所述第一铁电电容设置在所述浮栅的外围，并与所述浮栅电连接。
2. 根据权利要求1所述的铁电存储器，其特征在于，所述铁电存储器还包括：第一字线层，所述第一字线层位于与所述衬底相平行的第一平面内；

   位于所述第一平面内的多个所述第一铁电电容通过所述第一字线层互连。
3. 根据权利要求2所述的铁电存储器，其特征在于，所述第一铁电电容包括环绕部分所述浮栅的铁电膜层；

   所述第一字线层包覆位于所述第一平面内的多个所述铁电膜层。
4. 根据权利要求2或3所述的铁电存储器，其特征在于，每个所述存储单元还包括第二铁电电容，且所述第一铁电电容和所述第二铁电电容沿所述浮栅的延伸方向间隔排布；

   所述铁电存储器还包括第二字线层，所述第二字线层位于第二平面内，所述第二平面与所述第一平面相平行；

   位于所述第二平面内的多个所述第二铁电电容通过所述第二字线层互连。
5. 根据权利要求1-4中任一项所述的铁电存储器，其特征在于，所述铁电存储器还包括：源线层，所述源线层位于与所述衬底相平行的第三平面内；

   位于所述第三平面内的多个所述第二晶体管的第一端通过所述源线层互连。
6. 根据权利要求1-5中任一项所述的铁电存储器，其特征在于，所述第一晶体管、所述第二晶体管和所述浮栅，以及所述第一铁电电容均采用后道工艺制作。
7. 根据权利要求1-6中任一项所述的铁电存储器，其特征在于，所述铁电存储器还包括：

   预充电线、写位线、读位线和源线，以及字线；

   所述第一晶体管的控制端与所述预充电线电连接，所述第一晶体管的第一端与所述浮栅电连接，所述第一晶体管的第二端与所述写位线电连接；

   所述第二晶体管的控制端与所述浮栅电连接，所述第二晶体管的第一端与所述源线电连接，所述第二晶体管的第二端与所述读位线电连接；

   所述第一铁电电容的第一端与所述浮栅电连接，所述第一铁电电容的第二端与所述字线电连接。
8. 根据权利要求7所述的铁电存储器，其特征在于，所述写位线沿与所述衬底相平行的第一方向延伸，所述预充电线沿与所述衬底相平行的第二方向延伸，所述第一方向与所述第二方向垂直；

   沿所述第一方向排布的多个所述存储单元中的所述第一晶体管的第二端均与所述 写位线电连接；

   沿所述第二方向排布的多个所述存储单元中的所述第一晶体管的控制端均与所述预充电线电连接。
9. 根据权利要求8所述的铁电存储器，其特征在于，所述读位线沿所述第一方向延伸；

   沿所述第一方向排布的多个所述存储单元中的所述第二晶体管的第二端均与所述读位线电连接。
10. 根据权利要求8或9所述的铁电存储器，其特征在于，所述铁电存储器包括沿所述第一方向排布的第一存储阵列和第二存储阵列，所述第一存储阵列和所述第二存储阵列均包括所述多个存储单元；

    所述第一存储阵列的沿所述第一方向延伸的所述字线，和所述第二存储阵列的沿所述第一方向延伸的所述字线相断开；

    所述第一存储阵列的沿所述第一方向延伸的所述写位线，和所述第二存储阵列的沿所述第一方向延伸的所述写位线相连接；

    所述第一存储阵列的沿所述第一方向延伸的所述读位线，和所述第二存储阵列的沿所述第一方向延伸的所述读位线相连接；

    所述铁电存储器还包括：

    第三晶体管、多路选择器控制线和全局读位线；其中，所述第三晶体管的控制端与所述多路选择器控制线电连接，所述第三晶体管的第一端与所述全局读位线电连接，所述第三晶体管的第二端与所述第一存储阵列和第二存储阵列的相连接的所述读位线电连接。
11. 根据权利要求8或9所述的铁电存储器，其特征在于，所述铁电存储器包括沿所述第一方向排布的第一存储阵列和第二存储阵列，所述第一存储阵列和所述第二存储阵列均包括所述多个存储单元；

    所述第一存储阵列的沿所述第一方向延伸的所述字线，和所述第二存储阵列的沿所述第一方向延伸的所述字线相连接；

    所述第一存储阵列的沿所述第一方向延伸的所述写位线，和所述第二存储阵列的沿所述第一方向延伸的所述写位线相断开；

    所述第一存储阵列的沿所述第一方向延伸的所述读位线，和所述第二存储阵列的沿所述第一方向延伸的所述读位线相断开；

    所述铁电存储器还包括：

    第三晶体管、第四晶体管、多路选择器控制线和全局读位线，以及全局写位线；其中，所述第三晶体管的控制端与所述多路选择器控制线电连接，所述第三晶体管的第一端与所述全局读位线电连接，所述第三晶体管的第二端与所述第一存储阵列中的所述读位线电连接，所述第四晶体管的控制端与所述多路选择器控制线电连接，所述第四晶体管的第一端与所述全局写位线电连接，所述第四晶体管的第二端与所述第一存储阵列中的所述写位线电连接。
12. 根据权利要求7-11中任一项所述的铁电存储器，其特征在于，

    在写入阶段，所述预充电线用于接收第一预充电控制信号，使得所述第一晶体管 导通，所述写位线用于接收第一写位线控制信号，所述字线用于接收第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层极化。
13. 根据权利要求12所述的铁电存储器，其特征在于，

    在第一读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收第二写位线控制信号，所述字线用于接收第二字线控制信号，所述第二字线控制信号和所述第二写位线控制信号的电压差使得所述第一铁电电容的铁电膜层处于半选状态，所述铁电膜层极化状态保持不变；

    在第二读取阶段，所述预充电线用于接收第二预充电控制信号，使得所述第一晶体管断开，所述读位线用于接收第一读位线控制信号，所述字线用于接收比所述第二字线控制信号的电压小的字线控制信号，所述浮栅上的浮栅控制信号和所述字线上的字线控制信号的电压差使得所述第一铁电电容由正极化翻转为负极化，以使所述浮栅上的浮栅控制信号的电压下降，所述第二晶体管断开；

    在第三读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收所述第一写位线控制信号，所述字线用于接收所述第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层发生正极化。
14. 根据权利要求12所述的铁电存储器，其特征在于，

    在第一读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收第二写位线控制信号，所述字线用于接收第二字线控制信号，所述第二字线控制信号和所述第二写位线控制信号的电压差使得所述第一铁电电容的铁电膜层处于半选状态，所述铁电膜层极化状态保持不变；

    在第二读取阶段，所述预充电线用于接收第二预充电控制信号，使得所述第一晶体管断开，所述读位线用于接收第一读位线控制信号，所述字线用于接收比所述第二字线控制信号的电压小的字线控制信号，所述浮栅上的浮栅控制信号和所述字线的上的字线控制信号的电压差使所述第一铁电电容的负极性状态保持不变，所述浮栅上的浮栅控制信号的电压不变，所述第二晶体管导通；

    在第三读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收所述第一写位线控制信号，所述字线用于接收所述第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层发生负极化。
15. 根据权利要求12-14中任一项所述的铁电存储器，其特征在于，

    在待命阶段，所述写位线用于接收所述第一写位线控制信号，所述字线用于接收所述第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使所述第一铁电电容的铁电膜层的极化状态保持不变。
16. 根据权利要求15所述的铁电存储器，其特征在于，在所述写入阶段、所述第一读取阶段、所述第三读取阶段和所述待命阶段；

    所述源线用于接收源线控制信号，所述读位线用于接收第二读位线控制信号，且所述源线控制信号和所述第二读位线控制信号的电压值相等。
17. 根据权利要求12-16中任一项所述的铁电存储器，其特征在于，所述铁电存储器还包括控制器，所述控制器用于：

    输出预充电控制信号以控制所述预充电线上的电压；

    输出写位线控制信号以控制所述写位线上的电压；

    输出字线控制信号以控制所述字线上的电压；

    输出源线控制信号以控制所述源线上的电压；以及

    输出读位线控制信号以控制所述读位线上的电压。
18. 根据权利要求1-6中任一项所述的铁电存储器，其特征在于，所述铁电存储器还包括：

    预充电线、字线、位线和源线；

    所述第一晶体管的控制端与所述位线电连接，所述第一晶体管的第一端与所述浮栅电连接，所述第一晶体管的第二端与所述预充电线电连接；

    所述第二晶体管的控制端与所述浮栅电连接，所述第二晶体管的第一端与所述源线电连接，所述第二晶体管的第二端与所述位线电连接；

    所述第一铁电电容的第一端与所述浮栅电连接，所述第一铁电电容的第二端与所述字线电连接。
19. 根据权利要求18所述的铁电存储器，其特征在于，所述位线包括靠近所述第一晶体管设置的第一部分位线，以及靠近所述第二晶体管的第二部分位线，所述第一部分位线和所述第二部分位线均沿与所述衬底相平行的第一方向延伸，且所述第一部分位线和所述第二部分位线通过导电通道电连接；

    沿所述第一方向排布的多个所述存储单元中的所述第一晶体管的控制端均与所述第一部分位线电连接；

    沿所述第一方向排布的多个所述存储单元中的所述第二晶体管的第一端均与所述第二部分位线电连接。
20. 根据权利要求19所述的铁电存储器，其特征在于，所述预充电线沿与所述衬底相平行的第二方向延伸，所述第一方向与所述第二方向垂直；

    沿所述第二方向排布的多个所述存储单元中的所述第一晶体管的第二端均与所述预充电线电连接。
21. 一种铁电存储器，其特征在于，包括：

    预充电线、写位线、读位线和源线，以及字线；

    多个存储单元，每个所述存储单元包括：

    第一晶体管、第二晶体管和浮栅，以及第一铁电电容；

    其中，所述第一晶体管的控制端与所述预充电线电连接，所述第一晶体管的第一端与所述浮栅电连接，所述第一晶体管的第二端与所述写位线电连接；

    所述第二晶体管的控制端与所述浮栅电连接，所述第二晶体管的第一端与所述源线电连接，所述第二晶体管的第二端与所述读位线电连接；

    所述第一铁电电容的第一端与所述浮栅电连接，所述第一铁电电容的第二端与所述字线电连接。
22. 根据权利要求21所述的铁电存储器，其特征在于，所述写位线沿第一方向延 伸，所述预充电线沿第二方向延伸，所述第一方向与所述第二方向垂直；

    沿所述第一方向排布的多个所述存储单元中的所述第一晶体管的第二端均与所述写位线电连接；

    沿所述第二方向排布的多个所述存储单元中的所述第一晶体管的控制端均与所述预充电线电连接。
23. 根据权利要求22所述的铁电存储器，其特征在于，所述读位线沿所述第一方向延伸；

    沿所述第一方向排布的多个所述存储单元中的所述第二晶体管的第二端均与所述读位线电连接。
24. 根据权利要求21-23中任一项所述的铁电存储器，其特征在于，所述第一晶体管、所述第二晶体管和所述浮栅，以及所述第一铁电电容均采用后道工艺制作。
25. 根据权利要求21-24中任一项所述的铁电存储器，其特征在于，

    在写入阶段，所述预充电线用于接收第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收第一写位线控制信号，所述字线用于接收第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层极化。
26. 根据权利要求25所述的铁电存储器，其特征在于，

    在第一读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收第二写位线控制信号，所述字线用于接收第二字线控制信号，所述第二字线控制信号和所述第二写位线控制信号的电压差使得所述第一铁电电容的铁电膜层处于半选状态，所述铁电膜层极化状态保持不变；

    在第二读取阶段，所述预充电线用于接收第二预充电控制信号，使得所述第一晶体管断开，所述读位线用于接收第一读位线控制信号，所述字线用于接收比所述第二字线控制信号的电压小的字线控制信号，所述浮栅上的浮栅控制信号和所述字线上的字线控制信号的电压差使得所述第一铁电电容由正极化翻转为负极化，以使所述浮栅上的浮栅控制信号的电压下降，所述第二晶体管断开；

    在第三读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收所述第一写位线控制信号，所述字线用于接收所述第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层发生正极化。
27. 根据权利要求25所述的铁电存储器，其特征在于，

    在第一读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收第二写位线控制信号，所述字线用于接收第二字线控制信号，所述第二字线控制信号和所述第二写位线控制信号的电压差使得所述第一铁电电容的铁电膜层处于半选状态，所述铁电膜层极化状态保持不变；

    在第二读取阶段，所述预充电线用于接收第二预充电控制信号，使得所述第一晶体管断开，所述读位线用于接收第一读位线控制信号，所述字线用于接收比所述第二字线控制信号的电压小的字线控制信号，所述浮栅上的浮栅控制信号和所述字线的上的字线控制信号的电压差使所述第一铁电电容的负极性状态保持不变，所述浮栅上的 浮栅控制信号的电压不变，所述第二晶体管导通；

    在第三读取阶段，所述预充电线用于接收所述第一预充电控制信号，使得所述第一晶体管导通，所述写位线用于接收所述第一写位线控制信号，所述字线用于接收所述第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层发生负极化。
28. 根据权利要求25-27中任一项所述的铁电存储器，其特征在于，

    在待命阶段，所述写位线用于接收所述第一写位线控制信号，所述字线用于接收所述第一字线控制信号，所述第一字线控制信号和所述第一写位线控制信号的电压差使所述第一铁电电容的铁电膜层的极化状态保持不变。
29. 根据权利要求28所述的铁电存储器，其特征在于，在所述写入阶段、所述第一读取阶段、所述第三读取阶段和所述待命阶段；

    所述源线用于接收源线控制信号，所述读位线用于接收第二读位线控制信号，且所述源线控制信号和所述第二读位线控制信号的电压值相等。
30. 一种电子设备，其特征在于，包括：

    处理器；和

    如权利要求1至29任一项所述的铁电存储器，所述处理器和所述铁电存储器电连接。
31. 一种铁电存储器的控制方法，其特征在于，所述铁电存储器包括：

    预充电线、写位线、读位线、源线和字线；以及

    多个存储单元，每个所述存储单元包括：

    第一晶体管、第二晶体管、浮栅和第一铁电电容，其中所述第一晶体管的控制端和所述预充电线电连接，所述第一晶体管的第一端与所述浮栅电连接，所述第一晶体管的第二端和所述写位线电连接，所述第一铁电电容的第一端与所述浮栅电连接，所述第一铁电电容的第二端与所述字线电连接，所述第二晶体管的控制端和所述浮栅电连接，所述第二晶体管的第一端与所述源线电连接，所述第二晶体管的第二端与所述读位线电连接；

    所述控制方法包括：在写入阶段，

    向所述预充电线输出第一预充电控制信号，以导通所述第一晶体管；

    向所述写位线输出第一写位线控制信号；

    向所述字线输出第一字线控制信号，其中，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层极化。
32. 根据权利要求31所述的铁电存储器的控制方法，其特征在于，所述控制方法还包括：

    在第一读取阶段，

    向所述预充电线输出所述第一预充电控制信号，以导通所述第一晶体管；向所述写位线输出第二写位线控制信号；向所述字线输出第二字线控制信号，其中，所述第二字线控制信号和所述第二写位线控制信号的电压差使得所述第一铁电电容的铁电膜层处于半选状态，所述铁电膜层极化状态保持不变；

    在第二读取阶段，

    向所述预充电线输出第二预充电控制信号，以断开所述第一晶体管；向所述读位线输出第一读位线控制信号；向所述字线输出比所述第二字线控制信号的电压小的字线控制信号，其中，所述浮栅上的浮栅控制信号和所述字线上的字线控制信号的电压差使得所述第一铁电电容由正极化翻转为负极化，以使所述浮栅上的浮栅控制信号的电压下降，所述第二晶体管断开；

    在第三读取阶段，

    向所述预充电线输出所述第一预充电控制信号，以导通所述第一晶体管；向所述写位线输出所述第一写位线控制信号；向所述字线输出所述第一字线控制信号；其中，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层发生正极化。
33. 根据权利要求31所述的铁电存储器的控制方法，其特征在于，所述控制方法还包括：

    在第一读取阶段，

    向所述预充电线输出所述第一预充电控制信号，以导通所述第一晶体管；向所述写位线输出第二写位线控制信号；向所述字线输出第二字线控制信号，其中，所述第二字线控制信号和所述第二写位线控制信号的电压差使得所述第一铁电电容的铁电膜层处于半选状态，所述铁电膜层极化状态保持不变；

    在第二读取阶段，

    向所述预充电线输出第二预充电控制信号，以断开所述第一晶体管；向所述读位线输出第一读位线控制信号；向所述字线输出比所述第二字线控制信号的电压小的字线控制信号，其中，所述浮栅上的浮栅控制信号和所述字线上的字线控制信号的电压差使所述第一铁电电容的负极性状态保持不变，所述浮栅上的浮栅控制信号的电压不变，所述第二晶体管导通；

    在第三读取阶段，

    向所述预充电线输出所述第一预充电控制信号，以导通所述第一晶体管；向所述写位线输出所述第一写位线控制信号；向所述字线输出所述第一字线控制信号；其中，所述第一字线控制信号和所述第一写位线控制信号的电压差使得所述第一铁电电容的铁电膜层发生负极化。
34. 根据权利要求31-33中任一项所述的铁电存储器的控制方法，其特征在于，所述控制方法还包括：

    在待命阶段，向所述字线输出第一字线控制信号；向所述写位线输出所述第一写位线控制信号，其中，所述第一字线控制信号和所述第一写位线控制信号的电压差使所述第一铁电电容的铁电膜层的极化状态保持不变。
35. 根据权利要求34所述的控制方法，其特征在于，所述控制方法还包括：

    在所述写入阶段、所述第一读取阶段、所述第三读取阶段和所述待命阶段，控制所述源线和所述读位线，使得所述源线的源线控制信号和所述读位线的第二读位线控制信号的电压值相等。

Images