KR100502375B1 - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

Info

Publication number
KR100502375B1
KR100502375B1 KR10-2002-0037693A KR20020037693A KR100502375B1 KR 100502375 B1 KR100502375 B1 KR 100502375B1 KR 20020037693 A KR20020037693 A KR 20020037693A KR 100502375 B1 KR100502375 B1 KR 100502375B1
Authority
KR
South Korea
Prior art keywords
memory
circuit
potential
memory cell
cell array
Prior art date
Application number
KR10-2002-0037693A
Other languages
English (en)
Other versions
KR20030077918A (ko
Inventor
가네꼬데쯔야
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20030077918A publication Critical patent/KR20030077918A/ko
Application granted granted Critical
Publication of KR100502375B1 publication Critical patent/KR100502375B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

제1 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩(11) 상에 형성된 제1 DRAM 회로와, 제1 MOS 트랜지스터와 다른 특성을 갖는 제2 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 반도체 칩(11) 상에 형성된 제2 DRAM 회로를 포함한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 다른 성능의 메모리 회로를 동일 칩 상에 탑재한 메모리 혼재 로직 집적 회로에 관한 것이다.
최근, 시스템 LSI라고 불리는 반도체 집적 회로의 중요성이 증가하고 있다. 종래에는 기능별로 칩을 분리하여 구성하고 있었던 것을, 이들 기능의 대부분을 하나의 칩에 집적화한 것이 시스템 LSI라고 불린다. 이 시스템 LSI 중에서, 메모리 회로와 로직 회로를 하나의 칩 상에 집적한 메모리 혼재 로직 LSI가 최근, 특히 개발되기 시작하고 있다.
메모리 회로와 로직 회로를 1칩화함에 있어서의 하나의 큰 장점은 저소비 전력화이다. 양 회로를 혼재함으로써, 로직 회로와 메모리 회로 사이에 입출력 버퍼를 설치하는 것이 불필요하게 되어, 이들 입출력 버퍼에 의한 충방전에 필요한 소비 전력이 삭감된다.
또한, 버스 폭을 넓힐 수 있기 때문에, 동작 주파수를 낮추어도 데이터의 전송 레이트를 높게 할 수 있어, 이에 의해서도 소비 전력이 삭감된다.
예를 들면, 디지털 민생 기기에서는 종래와 같이 메모리를 별도의 칩으로 하면 소비 전력을 1W 이하로 억제할 수 없게 된다. 이 때문에, 방열성을 높이기 위해서 고가의 패키지나 히트 싱크가 필요하게 된다. 그러면 제조 비용이 급격히 상승한다. 염가의 플라스틱 패키지를 그대로 사용하기 위해서, 메모리 혼재가 필요하다.
메모리 회로와 로직 회로를 1칩화함에 있어서의 다른 하나의 장점은 고속 동작화이다. 범용 메모리의 버스 폭은 커바야 32bit 정도이고, 동작 주파수도 200㎒ 정도이기 때문에, 데이터 전송 레이트를 그다지 높게 할 수 없다.
메모리 혼재 로직 LSI의 경우에는, 버스 폭을 예를 들면 256bit 폭 정도로 넓히는 것을 용이하게 할 수 있다. 따라서, 동작 주파수를 범용 메모리와 동일하게 하여도, 범용 메모리를 사용하는 경우보다 데이터 전송레이트를 매우 높일 수 있다.
메모리 혼재 로직 LSI 중에서, 특히 DRAM(Dynamic Random Access Memory) 혼재 로직 LSI는, 엔지니어링 워크스테이션이나 고성능 퍼스널 컴퓨터의 화상 처리 등의 고성능 용도 대상으로 1996년경부터 실용화되어 왔다. DRAM 혼재에 의해 메모리 버스의 밴드 폭이 확대되고, 처리 능력을 대폭 향상할 수 있다.
최근에는 디지털 방식의 비디오 카메라나 스틸 카메라 등의 화상 기기, DVD(Digital Video Disk) 등의 기억 매체, 휴대 정보 단말기 등으로 DRAM 혼재 로직 LSI의 용도가 확대되고 있다. 이들 기기에서는, DRAM 혼재 로직 LSI를 사용함으로써, 저소비 전력화나 실장 면적의 삭감의 효과가 커진다.
이와 같이, 시스템 LSI는 다양한 용도로 사용되기 때문에, 시스템 LSI에 탑재되는 혼재용 DRAM에 요구되는 성능도 그 용도에 따라 다양하게 된다. 예를 들면, 건전지 구동 방식의 디지털 민생 기기의 경우에는, 고속 동작보다 소비 전력이 작은 것이 요구된다. 또한, 화상 처리용의 경우에는 메모리 규모가 큰 것이 요구된다. 또한, 최근의 3차원 화상 처리나 통신계 신호 처리용의 경우에는 고속의 액세스 타임에 대한 요구가 강해진다. 금후는 더욱 규모가 큰 시스템을 1칩화하는 방향으로 개발이 진행될 가능성이 있다.
이러한 경우에는, 동일 칩 내에 설치된 몇 개의 메모리 회로에서도, 예를 들면, 집적도에 대한 우선도가 높은 것과, 고속 동작에 대한 우선도가 높은 것이 필요하게 되는 것이 상정된다. 예를 들면, 시스템 LSI 상에 2개의 DRAM 회로를 집적하고, 이 2개의 DRAM 회로에 요구되는 성능을 다르게 하면, 예를 들면 한쪽에서는 고속의 액세스가 요구되도록 하고, 다른 쪽에서는 액세스 타임보다 데이터 유지 특성이나 집적도가 우선되도록 하는 경우이다.
종래의 DRAM 혼재 로직 LSI에 탑재되는 DRAM 회로는, 다양한 제품의 요구를 될 수 있는 한 포함하는 성능을 낼 수 있는 것을 제조할 것을 목표로 하고 있으며, 메모리 용량이나 데이터 버스 폭, 동작 주파수, 리드 레이턴시, 어드레스 할당 방식, 뱅크 구성 등은 제품 사양에 맞게 변경할 수 있도록 하고 있는 것이 많다.
그러나, 메모리 셀 어레이 자체의 성능을 바꾸는 것에는 대응하지 못하고 있다. 즉, 동일 칩 상에 집적되는 2종류의 DRAM 회로에서 사용되는 메모리 셀의 성능은 같은 것이다.
따라서, 특히 금후의 다양화하는 제품의 요구를 만족시키는 것은 곤란할 것으로 예상된다.
이와 같이 종래에서는 동일 칩 상에 복수 종류의 메모리 회로가 집적된 반도체 집적 회로에서 사용되는 각 메모리 회로 내의 메모리 셀의 성능이 같은 것이기 때문에, 다양화하는 제품의 요구를 만족하는 것은 곤란하다고 하는 문제가 있다.
본 발명의 목적은 다양화하는 제품의 요구를 만족시킬 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명의 하나의 특징에 따르면, 제1 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와, 상기 제1 MOS 트랜지스터와 다른 특성을 갖는 제2 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로를 포함하는 반도체 집적 회로가 제공되어 있다.
이하, 도면을 참조하여 본 발명을 실시예에 의해 상세히 설명한다.
〈제1 실시예〉
도 1은 본 발명의 제1 실시예에 따른 메모리 혼재 로직 LSI의 개략적인 구성을 도시하고 있다. 반도체 칩(11) 상에는 로직 회로(12)와 복수의 메모리 회로(13)가 집적되어 있다. 본 예에서는 복수의 메모리 회로(13)의 일례로서, 제1, 제2 DRAM 회로(13-1, 13-2)가 집적되어 있는 경우를 나타내고 있다. 그러나, 2개 이상의 DRAM 회로가 각각 1개씩, 또는 2개 이상씩 집적되어 있어도 된다. 이 점은 이후의 각 실시예에 있어서도 마찬가지이므로, 그 때마다 설명하는 것은 생략한다.
또한, 본 실시예에서는 복수의 메모리 회로(13)로서 제1, 제2 DRAM 회로(13-1, 13-2)를 집적하는 경우에 대해서 설명하지만, 이것은 DRAM 회로 대신에 SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 등을 메모리 회로(13)로서 집적하도록 하여도 된다. 이 점은 이후의 각 실시예에 있어서도 마찬가지이므로, 그 때마다 설명하는 것은 생략한다.
제1, 제2 DRAM 회로(13-1, 13-2)와 로직 회로(12) 사이에서는 데이터의 수수가 행해진다. 예를 들면, 반도체 칩(11)의 외부로부터 공급된 데이터는 로직 회로(12)에 의해 소정의 논리 처리가 행해진 후에, 또는 논리 처리가 행해지지 않고 그대로, 제1 또는 제2 DRAM 회로(13-1, 13-2)에 공급되고, 제1 또는 제2 DRAM 회로(13-1, 13-2)에 기억된다.
제1 또는 제2 DRAM 회로(13-1, 13-2)로부터 판독된 데이터는 로직 회로(12)에 공급된다. 그리고, 제1 또는 제2 DRAM 회로(13-1, 13-2)로부터 판독된 데이터는 이 로직 회로(12)에 의해 소정의 논리 처리가 행해진 후에, 또는 논리 처리가 행해지지 않고 그대로, 반도체 칩(11)의 외부로 출력된다.
상기 제1, 제2 DRAM 회로(13-1, 13-2) 내에는 후술하는 바와 같이 각각 메모리 셀 어레이가 설치되어 있다. 이 제1, 제2 DRAM 회로(13-1, 13-2) 내에 설치된 메모리 셀 어레이는 각각 제품으로서 요구되는 사양에 따라 상호 다른 성능을 갖도록 구성되어 있다.
요구되는 사양의 일례로서는 고속 액세스 동작의 우선도가 높은 것이나, 액세스 타임보다 집적도나 메모리 셀에서의 데이터 유지 특성을 중시한 것을 들 수 있다. 사양서에 나타나는 전기적인 특성을 나타내는 숫자로서는, 예를 들면 리프레시 주기나 랜덤 액세스 타임 등이 있다.
제1 실시예의 DRAM 혼재 로직 LSI에서, 동일한 반도체 칩(11) 상에 집적된 제1 및 제2 DRAM 회로(13-1, 13-2)는 랜덤 액세스 타임이 서로 다르게 구성된 메모리 셀 어레이를 포함한다.
도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)는 블록도 레벨에서는 상호 등가인 구성을 갖고 있다. 따라서, 제1 및 제2 DRAM 회로(13-1, 13-2) 중 어느 한쪽의 구성에 대해서만, 도 2를 이용하여 설명하고, 다른 쪽에 대해서는 설명을 생략한다.
메모리 셀 어레이(21)에는 복수의 메모리 셀이 설치되어 있다. 이들 복수의 메모리 셀은 각 DRAM 회로에 형성된 복수의 웰 영역 내에 형성되어 있다. 각각의 DRAM 회로에 형성된 복수의 웰 영역은 DRAM 회로마다 전기적으로 접속되며, 동 전위로 된다. 이들 복수의 각 메모리 셀은 복수의 워드선 중 어느 하나의 워드선 및 복수의 비트선 중 어느 하나의 비트선에 각각 접속되어 있다.
복수의 워드선은 로우 디코더(22)의 출력에 의해 선택적으로 구동된다. 복수의 비트선은 감지 증폭기(S/A)·컬럼 셀렉터 회로(23)에 접속되어 있다. 액세스 시에, 메모리 셀로부터 데이터가 판독됨으로써 비트선에 생기는 미소한 전위 변화가 감지 증폭기(S/A)·컬럼 셀렉터 회로(23) 내의 감지 증폭기로 증폭되어, 데이터가 감지된다.
어드레스 버퍼(24)는 DRAM 회로의 외부로부터 공급되는 로우 어드레스 및 컬럼 어드레스를 수신한다. 로우 어드레스는 로우 디코더(22)에 공급되고, 컬럼 어드레스는 컬럼 디코더(25)에 공급된다. 컬럼 디코더(25)는 컬럼 어드레스에 따라 복수의 비트선을 선택 구동하여, 컬럼 선택을 행한다.
데이터의 판독 시에는 감지 증폭기·컬럼 셀렉터 회로(23)에서 감지된 데이터 중, 컬럼 디코더(25)에 의해 선택된 컬럼의 데이터가 I/O 버퍼(26)를 통해 DRAM 회로의 외부로 출력된다. 한편, 데이터의 기입 시에는 I/O 버퍼(26)를 통해 DRAM 회로의 외부로부터 공급되는 기입 데이터가 컬럼 디코더(25)에 의해 선택된 컬럼에 공급되어, 비트선을 통해 메모리 셀에 보내져 기입된다.
또한, DRAM 회로 내에는 메모리 셀 어레이(21) 내의 메모리 셀의 기억 데이터를 소정의 주기로 리프레시하기 위해서, 리프레시 타이머(27)와 리프레시 어드레스 카운터(28)가 설치되어 있다. 이 리프레시 타이머(27)와 리프레시 어드레스 카운터(28)는 리프레시 제어 회로를 구성한다.
리프레시 타이머(27)는 일정 주기의 타이머 신호를 발생하고, 리프레시 어드레스 카운터(28)는 이 타이머 신호를 카운트함으로써 리프레시용 로우 어드레스를 발생한다. 리프레시용 로우 어드레스는 로우 디코더(22)에 공급된다.
또한, DRAM 회로 내에는 워드선 구동 전위 발생 회로(29), 웰 전위 발생 회로(30) 및 비트선 구동 전위 발생 회로(31)가 설치되어 있다.
워드선 구동 전위 발생 회로(29)는 메모리 셀 어레이(21) 내의 복수의 워드선을 선택할 때에 사용되는 정극성의 전위 VPP 및 비선택의 워드선에 공급하기 위한 부극성의 전위 VEE를 발생한다. 이들의 전위 VPP 및 VEE는 로우 디코더(22)에 공급된다.
웰 전위 발생 회로(30)는 메모리 셀 어레이(21) 내에서 복수의 메모리 셀이 형성되어 있는 p형 웰 영역에 인가하기 위한 부극성의 웰 전위 VWELL을 발생한다.
비트선 구동 전위 발생 회로(31)는 메모리 셀 어레이(21) 내의 메모리 셀로부터의 데이터 판독 시에, 비트선에 인가하기 위한 정극성의 판독 전위 VBL을 발생한다. 이 전위 VBL은 감지 증폭기·컬럼 셀렉터 회로(23)에 공급된다.
도 2에 도시한 바와 같이 제1, 제2 DRAM 회로(13-1, 13-2)에는 각 메모리 셀 어레이(21) 내의 메모리 셀을 동작시킬 때에 사용되는 각종 전위를 발생하는 워드선 구동 전위 발생 회로(29), 웰 전위 발생 회로(30) 및 비트선 구동 전위 발생 회로(31)가 독립적으로 설치되어 있으며, 종래와 같이 메모리 셀 어레이(21) 내의 메모리 셀을 단순히 블록으로 분할하여, 각각의 블록에 대하여 로우 디코더나 컬럼 디코더 등을 설치하도록 한 것과는 다르다.
도 3은 메모리 셀 어레이(21) 내의 1개의 메모리 셀을 추출하여 도시하고 있다. 메모리 셀 MC는 MOS 트랜지스터로 이루어지는 트랜스퍼 트랜지스터 TT와 데이터 기억용 용량 소자 C로 구성되어 있다. 트랜스퍼 트랜지스터 TT의 드레인은 복수의 비트선 BL 중 어느 하나의 비트선 BL에 접속되고, 게이트 전극은 복수의 워드선 WL 중 어느 하나의 워드선 WL에 접속되어 있다. 트랜스퍼 트랜지스터 TT의 소스에는 용량 소자 C의 일단이 접속되어 있으며, 용량 소자 C의 타단은 소정의 전위의 공급 노드, 예를 들면 접지 전위의 노드에 접속되어 있다.
여기서, 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀 어레이는, 도 3에 도시한 트랜스퍼 트랜지스터 TT의 구동력, 즉 온 전류의 값이 서로 다르게 되어 있으므로, 서로 다른 성능을 갖도록 되어 있다. 여기서 말하는 온 전류는, 트랜지스터가 도통 상태일 때에 소스, 드레인 사이에 흐르는 전류를 말한다. 또한, 온 전류의 값이 서로 다르게 되어 있다는 것은 그 값의 차이가 제조 상에서 발생되는 변동의 범위 내에서의 차이가 아니라, 양자에 우위 차가 있는 것을 의미하고 있다.
여기서 예를 들면, 제1 DRAM 회로(13-1)는 고속 동작에 대한 우선도가 높아, 빠른 랜덤 액세스 타임을 필요로 하는 것이며, 제2 DRAM 회로(13-2)는 고속 동작에 대한 우선도가 낮아, 그렇게 빠른 랜덤 액세스 타임을 필요로 하지 않는 것으로 한다.
제1 DRAM 회로(13-1)측의 메모리 셀 어레이 내의 메모리 셀 MC를 구성하는 각 트랜스퍼 트랜지스터 TT의 구동력을 높게 하면, 고속으로 데이터의 기입 및 판독을 할 수 있게 되어, 랜덤 액세스 타임이 빠르게 된다. 이에 대하여, 제2 DRAM 회로(13-2)측의 메모리 셀 어레이 내의 메모리 셀 MC를 구성하는 각 트랜스퍼 트랜지스터 TT의 구동력은 제1 DRAM 회로(13-1)의 구동력과 비교하여 낮게 한다.
메모리 셀 MC를 구성하는 트랜스퍼 트랜지스터 TT의 구동력을 다르게 하기 위해서는 트랜지스터의 채널 길이를 바꾸고, 트랜지스터의 채널 폭을 바꾸고, 트랜지스터의 임계치 전압을 바꾸고, 트랜지스터의 기생 저항의 값을 바꾸는 등 어느 하나의 방법을 채용할 수 있다.
도 4a 및 도 4b는 트랜지스터의 채널 길이를 바꿈으로써 구동력을 다르게 하도록 한 경우의 제1 및 제2 DRAM 회로(13-1, 13-2)측의 트랜스퍼 트랜지스터 TT의 평면도를 도시하고 있다. 트랜스퍼 트랜지스터 TT는 각각, 소스 확산층 S와, 드레인 확산층 D와, 소스, 드레인 양 확산층 상호간 상에 형성된 게이트 전극 G로 구성되어 있다.
제1 DRAM 회로(13-1)측에 설치된 트랜스퍼 트랜지스터 TT의 채널 길이 L1은, 제2 DRAM 회로(13-2)측에 설치된 트랜스퍼 트랜지스터 TT의 채널 길이 L2보다 짧게 되어 있다.
채널 길이가 짧은 트랜스퍼 트랜지스터 TT가 설치된 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 온 전류의 값이 커진다. 이에 의해, 제1 DRAM 회로(13-1)측의 메모리 셀 어레이는 고속 액세스 동작이 가능해지고, 랜덤 액세스 타임은 빠르게 된다.
한편, 채널 길이가 긴 트랜스퍼 트랜지스터 TT가 설치된 제2 DRAM 회로(13-2)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 온 전류의 값이 제1 DRAM 회로(13-1)측보다 작아진다. 따라서, 제1 DRAM 회로(13-1)와 비교하여, 제2 DRAM 회로(13-2)측의 메모리 셀 어레이의 액세스 동작이 늦어져, 랜덤 액세스 타임은 늦어진다.
즉, 각각에 요구되는 사양에 따라 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀을 구성하는 트랜지스터의 채널 길이를 바꿈에 따라, 메모리 셀을 구성하는 트랜지스터의 구동력, 즉 온 전류의 값을 바꿀 수 있어, 이에 의해 제1, 제2 DRAM 회로(13-1, 13-2)의 성능을 다르게 할 수 있다.
도 5a 및 도 5b는 트랜지스터의 채널 폭을 바꿈으로써 구동력을 다르게 하도록 한 경우의, 제1 및 제2 DRAM 회로(13-1, 13-2)측의 트랜스퍼 트랜지스터 TT의 평면도를 도시하고 있다.
제1 DRAM 회로(13-1)측에 설치된 트랜스퍼 트랜지스터 TT의 채널 폭 W1은 제2 DRAM 회로(13-2)측에 설치된 트랜스퍼 트랜지스터 TT의 채널 폭 W2보다 크게 되어 있다.
채널 폭이 큰 트랜스퍼 트랜지스터 TT가 설치된 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 온 전류의 값이 커진다. 이에 의해, 제1 DRAM 회로(13-1)측의 메모리 셀 어레이는 고속 액세스 동작이 가능하게 되어, 랜덤 액세스 타임은 빠르게 된다.
한편, 채널 폭이 작은 트랜스퍼 트랜지스터 TT가 설치된 제2 DRAM 회로(13-2)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 온 전류의 값이 제1 DRAM 회로(13-1)측보다 작아진다. 따라서, 제1 DRAM 회로(13-1)와 비교하여, 제2 DRAM 회로(13-2)측의 메모리 셀 어레이의 액세스 동작이 늦어져, 랜덤 액세스 타임은 늦어진다.
즉, 각각에 요구되는 사양에 따라 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀을 구성하는 트랜지스터의 채널 폭을 바꿈에 따라, 메모리 셀을 구성하는 트랜지스터의 구동력, 즉 온 전류의 값을 바꿀 수 있어, 이에 의해 제1, 제2 DRAM 회로(13-1, 13-2)의 성능을 다르게 할 수 있다.
다음으로, 트랜지스터의 게이트 절연막의 막 두께를 바꿈으로써, 트랜스퍼 트랜지스터 TT의 구동력을 다르게 하도록 한 경우에 대해서, 이하에 설명한다.
도 6a 및 도 6b는 트랜지스터의 게이트 절연막의 막 두께를 바꿈으로써 트랜스퍼 트랜지스터 TT의 구동력을 다르게 하도록 한 경우의, 제1, 제2 DRAM 회로(13-1, 13-2)측의 트랜스퍼 트랜지스터 TT의 모식적인 단면 구조를 도시하고 있다.
트랜스퍼 트랜지스터 TT는 각각, 소스 확산층 S와, 드레인 확산층 D와, 소스, 드레인 양 확산층 상호간 상에 형성된 게이트 전극 G로 구성되어 있다. 또한, 게이트 전극 G는 기판 상에 형성된 게이트 절연막(41)과, 그 위에 형성된 예를 들면 다결정 실리콘층이나 금속층 등으로 이루어지는 게이트 도체층(42)으로 구성되어 있다.
제1 DRAM 회로(13-1)측에 설치된 트랜스퍼 트랜지스터 TT의 게이트 절연막(41)의 막 두께는, 제2 DRAM 회로(13-2)측에 설치된 트랜스퍼 트랜지스터 TT의 게이트 절연막(41)보다 얇게 되어 있다. 또, 상기 각 트랜지스터의 게이트 절연막(41)은 동일한 재료로 형성되어 있으며, 각각의 유전률은 동등한 것으로 한다.
게이트 절연막(41)의 막 두께가 얇은 트랜스퍼 트랜지스터 TT가 설치된 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 온 전류의 값이 커진다. 이에 의해, 제1 DRAM 회로(13-1)측의 메모리 셀 어레이는 고속 액세스 동작이 가능해지고, 랜덤 액세스 타임은 빠르게 된다.
한편, 게이트 절연막(41)의 막 두께가 두꺼운 트랜스퍼 트랜지스터 TT가 설치된 제2 DRAM 회로(13-2)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 온 전류의 값이 제1 DRAM 회로(13-1)측보다 작아진다. 따라서, 제1 DRAM 회로(13-1)와 비교하여, 제2 DRAM 회로(13-2)측의 메모리 셀 어레이의 액세스 동작이 늦어져, 랜덤 액세스 타임은 늦어진다.
즉, 각각에 요구되는 사양에 따라 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀을 구성하는 트랜지스터의 절연막의 막 두께를 바꿈에 따라, 메모리 셀을 구성하는 트랜지스터의 구동력, 즉 온 전류의 값을 바꿀 수 있어, 이에 의해 제1, 제2 DRAM 회로(13-1, 13-2)의 성능을 다르게 할 수 있다.
다음으로, 트랜지스터의 구동력을 다르게 하도록 한 다른 예에 대하여 이하에 설명한다. 트랜지스터의 구동력을 다르게 하기 위해서는 임계치 전압을 바꾸면 되고, 또한 임계치 전압을 바꾸기 위해서는 채널 영역의 불순물 농도를 바꾸면 된다.
도 7a 및 도 7b는 트랜지스터의 채널 영역의 불순물 농도를 바꿈으로써 임계치 전압을 바꿔, 구동력을 다르게 하도록 한 경우의, 제1, 제2 DRAM 회로(13-1, 13-2) 내의 트랜스퍼 트랜지스터 TT의 모식적인 단면 구조를 도시하고 있다.
일반적으로, 트랜스퍼 트랜지스터 TT의 소스, 드레인 양 확산층 상호간의 채널 영역(43)에는 임계치 전압을 조절할 목적으로 기판과 동일한 도전형의 불순물이 도입된다.
도 7a 및 도 7b에 도시한 바와 같이 제1, 제2 DRAM 회로(13-1, 13-2)에 설치된 트랜스퍼 트랜지스터 TT의 채널 영역(43)에는 각각 기판과 동일한 도전형이며 상호 동일한 종류의 불순물이 도입되어 있으며, 제1 DRAM 회로(13-1)측의 트랜스퍼 트랜지스터 TT의 채널 영역(43-1)의 불순물 농도가, 제2 DRAM 회로(13-2)측의 트랜스퍼 트랜지스터 TT의 채널 영역(43-2)의 불순물 농도보다 낮아지도록 되어 있다.
채널 영역(43-1)의 불순물 농도가 낮은 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 임계치 전압의 값이 낮아지고, 온 전류의 값이 커진다. 이에 의해, 제1 DRAM 회로(13-1)측의 메모리 셀 어레이는 고속 액세스 동작이 가능하게 되어, 랜덤 액세스 타임은 빠르게 된다.
한편, 채널 영역(43-2)의 불순물 농도가 높은 제2 DRAM 회로(13-2)측의 메모리 셀 어레이에서는 트랜스퍼 트랜지스터 TT의 임계치 전압의 값이 높아지고, 온 전류의 값이 제1 DRAM 회로(13-1)측보다 낮아진다. 따라서, 제1 DRAM 회로(13-1)측과 비교하여, 제2 DRAM 회로(13-2)측의 메모리 셀 어레이의 액세스 동작이 늦어져, 랜덤 액세스 타임은 늦어진다.
즉, 각각에 요구되는 사양에 따라 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀을 구성하는 트랜지스터의 임계치 전압을 바꿈에 따라, 메모리 셀을 구성하는 트랜지스터의 구동력, 즉 온 전류의 값을 바꿀 수 있어, 이에 의해 제1, 제2 DRAM 회로(13-1, 13-2)의 성능을 다르게 할 수 있다.
그런데, 트랜지스터의 채널 길이를 짧게 하고, 채널 폭을 크게 하고, 임계치 전압을 낮추는 등의 것을 행하면, 트랜지스터의 누설 전류가 증가하고, 메모리 셀의 데이터 유지 특성을 악화시키게 된다. 또한, 고속 동작을 우선하여 트랜지스터의 채널 폭을 크게 하면 메모리 셀 사이즈가 커져, 집적도는 낮아진다.
따라서, 종래와 같이 집적도나 데이터 유지 특성을 우선하는 경우와 고속 동작을 우선하는 경우의 양자에서 동일한 구성의 트랜스퍼 트랜지스터를 사용하고자 하면, 양자의 요구를 만족하는 것이 곤란하게 된다.
이에 대하여, 제1 실시예와 같이 메모리 셀 내의 트랜지스터의 온 전류의 값을 바꿈으로써, 집적도의 우선도가 높은 DRAM 회로에서 사용하는 메모리 셀 어레이와, 고속 동작의 우선도가 높은 DRAM 회로에서 각각 사용하는 메모리 셀 어레이를 다른 것으로 하여, 각각에 적합한 구성의 메모리 셀 어레이로 하면, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있어, 종래의 문제점을 해결할 수 있다.
〈제2 실시예〉
그런데, 제1 실시예에서는 트랜스퍼 트랜지스터의 온 전류의 값을 다르게 함으로써, 2종류 또는 그 이상의 종류의 DRAM 회로 내의 메모리 셀 어레이가 서로 다른 성능을 갖도록 구성하는 경우를 설명하였다.
그러나, 이것은 트랜스퍼 트랜지스터의 차단 전류의 값을 서로 다르게 함으로써, 2종류 또는 그 이상의 종류의 DRAM 회로 내의 메모리 셀 어레이가 서로 다른 성능을 갖도록 구성할 수 있다. 여기서 말하는 차단 전류는, 트랜지스터가 오프 상태일 때에 흐르는 누설 전류이다.
트랜스퍼 트랜지스터의 차단 전류의 값을 바꾸는 것은 제1 실시예에 있어서의 온 전류의 값을 바꾸는 것과 관련된다. 즉, 온 전류의 값을 크게 하면 차단 전류의 값도 커진다.
따라서, 차단 전류의 값을 바꾸기 위해서는 도 4a 및 도 4b에 도시하는 경우와 마찬가지로 트랜지스터의 채널 길이를 바꾸고, 도 5a 및 도 5b에 도시하는 경우와 마찬가지로 트랜지스터의 채널 폭을 바꾸고, 도 6a 및 도 6b에 도시하는 경우와 마찬가지로 트랜지스터의 게이트 절연막의 막 두께를 바꾸고, 도 7a 및 도 7b에 도시하는 경우와 마찬가지로 트랜지스터의 채널 영역의 불순물 농도를 바꿈으로써 임계치 전압을 바꾸는 등의 적어도 어느 하나의 수단을 이용함으로써 실현할 수 있다.
또, 제2 실시예에 있어서 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다.
제2 실시예의 DRAM 혼재 로직 LSI에서는 제1, 제2 DRAM 회로(13-1, 13-2) 중, 데이터 유지 특성의 우선도가 높은 측의 메모리 셀 어레이에서는 트랜지스터의 차단 전류를 작게 한 메모리 셀을 이용하고, 데이터 유지 특성의 우선도가 낮은 측의 메모리 셀 어레이에서는 트랜지스터의 차단 전류를 보다 크게 한 메모리 셀을 이용한다.
큰 차단 전류를 허용하는 것은 데이터 유지 특성에 있어서는 바람직하지 않다. 그러나, 트랜지스터의 구동력을 높이고자 한 경우에는 차단 전류가 증가되는 경우가 많다. 따라서, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측에서는 비교적 큰 차단 전류를 허용하고, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)측에서는 데이터 유지 특성을 중시하여 차단 전류를 작게 억제하는 것이 바람직하다.
〈제3 실시예〉
그런데, 메모리 셀의 정보를 기입 및 판독할 때에 트랜스퍼 트랜지스터의 온 저항보다 기생 저항이 지배적이면, 트랜스퍼 트랜지스터의 온 저항을 낮추어도 고속 동작을 할 수 없게 된다. 따라서, 고속 동작에 대한 우선도가 높은 DRAM 회로에서는 기생 저항을 낮추는 것이 요망된다. 이 기생 저항을 낮추기 위해서는 예를 들면, 도 3에 도시한 비트선 BL과 트랜스퍼 트랜지스터 TT의 드레인 확산층을 접속하는 비트선 컨택트의 사이즈를 크게 하여 컨택트 저항을 낮추고, 메모리 셀 MC을 구성하는 트랜지스터 TT의 확산층 자체의 저항율을 낮추고, 트랜지스터의 확산층의 폭을 넓히고, 메모리 셀 MC를 구성하는 트랜지스터의 확산층과 메모리 셀을 구성하는 용량 소자 C 사이에 존재하는 저항 성분을 낮추는 등의 방법이 취해진다.
도 8a 및 도 8b는 비트선 BL과 트랜스퍼 트랜지스터 TT의 드레인 확산층을 접속하는 비트선 컨택트의 사이즈를 바꿈으로써, 트랜스퍼 트랜지스터 TT의 기생 저항값을 다르게 하도록 한 경우의, 제1 및 제2 DRAM 회로(13-1, 13-2)측의 트랜스퍼 트랜지스터 TT의 평면도를 도시하고 있다.
트랜스퍼 트랜지스터 TT는 각각, 소스 확산층 S와, 드레인 확산층 D와, 소스, 드레인 양 확산층 상호간 상에 형성된 게이트 전극 G로 구성되어 있다. 비트선 BL은 게이트 전극 G의 상층에 형성된 예를 들면 다결정 실리콘층이나 금속층 등으로 이루어지는 배선으로 구성되고, 비트선 BL과 드레인 확산층 D는, 비트선 컨택트 CC로 접속되어 있다.
제1 DRAM 회로(13-1)측에 설치된 트랜스퍼 트랜지스터 TT의 비트선 컨택트 CC1의 면적은 제2 DRAM 회로(13-2)측에 설치된 트랜스퍼 트랜지스터 TT의 비트선 컨택트 CC2의 면적보다 넓게 되어 있다.
비트선 컨택트 CC1의 면적이 넓은 트랜스퍼 트랜지스터 TT가 설치된 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 제2 DRAM 회로(13-2)측의 메모리 셀에 비하여, 트랜지스터의 기생 저항이 낮아져, 고속 액세스 동작이 가능해져, 랜덤 액세스 타임은 빠르게 된다.
그런데, 트랜지스터의 저항 성분을 낮추는 것은 고속 동작을 필요로 하는 경우 이외에도 바람직하다. 그러나, 저항 성분을 낮추기 위한 변경이 확산층 부분의 누설 전류를 증대시키는 경우에는 고속 동작에 대한 우선도가 높은 제1 DRAM 회로(13-1)측에서는 조금 누설 전류가 증가하여도 저항 성분의 저하를 우선시키고, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)측에서는 저항 성분을 낮추는 것보다 누설 전류를 내리는 것을 우선시킨 쪽이 바람직하게 된다.
이와 같이 제3 실시예에서는 메모리 셀 내의 기생 저항의 값을 바꿈으로써, 고속 동작의 우선도가 높은 DRAM 회로와 우선도가 높지 않은 DRAM 회로에서 메모리 셀 어레이의 구성을 다른 것으로 하여, 각각에 적합한 메모리 셀 어레이를 구성하도록 하였기 때문에, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제4 실시예〉
상기한 제1, 제2 실시예에서는 메모리 셀 내의 트랜지스터의 온 전류 또는 차단 전류의 값을 바꿈으로써, 동일한 반도체 칩 상에 집적된 2종류 또는 2종류 이상의 DRAM 회로 내의 메모리 셀 어레이가 상호 다른 성능을 갖도록 구성하는 경우를 설명하였다.
그러나, 메모리 셀을 구성하는 용량 소자의 용량치를 바꿈으로써, 2종류 또는 2종류 이상의 DRAM 회로 내의 메모리 셀 어레이가 상호 다른 성능을 갖도록 구성할 수도 있다.
다음으로, 메모리 셀 내의 용량 소자의 용량치를 바꾸도록 한 본 발명의 제4 실시예에 대하여 설명한다.
제4 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다.
도 3에 도시한 바와 같이 DRAM 회로 내의 메모리 셀 MC는 하나의 트랜스퍼 트랜지스터 TT와 하나의 용량 소자 C로 구성된다. 메모리 셀을 구성하는 용량 소자 C의 용량은 메모리 셀 어레이의 동작 속도에 영향을 준다. 기생 저항을 무시할 수 있는 경우에는 메모리 셀의 용량 소자 C의 용량은 큰 쪽이 바람직하다. 그러나, 실제로는 저항 성분은 무시할 수 없기 때문에, 메모리 셀에서의 데이터 기입 및 판독 시에 생기는 용량 소자 C의 충방전에 필요한 시간은 메모리 셀의 용량 소자 C의 용량과 저항 성분으로 결정되는 시상수의 영향을 받는다.
즉, 용량이 큰 경우에는 CR 지연량이 커져, 충방전 시의 전위 변화의 기울기가 둔화하여, 액세스 타임을 악화시키는 경우가 있다. 메모리 셀을 구성하는 용량 소자 C의 용량은 신호량에 직접 영향을 주기 때문에 임의로 작게 할 수는 없다.
그러나, 고속 동작에 대한 우선도가 높은 경우에는 메모리 셀을 구성하는 용량 소자 C의 용량을 작게 설정하는 쪽이 바람직한 경우가 있다. 그래서, 고속 동작을 필요로 하지 않는 DRAM 회로의 메모리 셀을 구성하는 용량 소자의 용량도 마찬가지로 작게 하면, 신호량의 저하에 의한 데이터 유지 특성의 열화가 용인될 수 없게 되어 버린다.
따라서, 고속 동작에 대한 우선도가 높은 DRAM 회로에서는 데이터 유지 특성을 조금 희생해서라도 메모리 셀을 구성하는 용량 소자로서 조금 작은 용량을 갖는 것을 이용하고, 우선도가 높지 않은 DRAM 회로에서는 메모리 셀을 구성하는 용량 소자로서 조금 큰 용량을 갖는 것을 이용하도록 구분하여 사용함으로써 각각의 특징을 살린 혼재용 DRAM을 구성할 수 있다.
도 9는 도 3에 도시하는 메모리 셀 MC 전체의 단면 구조의 일례를 도시하고 있다. n형의 기판(51) 상에는 p형의 웰 영역(p 웰: 52)이 형성되어 있다. 이 웰 영역(52)의 표면에는 트랜스퍼 트랜지스터의 소스, 드레인 확산층이 되는 한 쌍의 n형 확산층(53)이 형성되어 있다. 상기 한 쌍의 n형 확산층(53)상호간의 채널 영역 상에는 게이트 전극(54)이 형성되어 있다.
상기 한 쌍의 n형 확산층(53)의 한쪽의 확산층과 접하도록, 웰 영역(52)을 관통하여, 바닥부가 기판(51) 상에 달하도록 트렌치 캐패시터용 트렌치(55)가 형성되어 있다. 상기 트렌치(55) 하부의 내주면 상에는 막 두께가 얇은 캐패시터용 절연막(56)이 형성되고, 그 상부에는 막 두께가 두꺼운 분리용 절연막(57)이 형성되어 있다. 또한, 트렌치(55)의 내부를 매립하도록 스토리지용 도전막(58)이 형성되어 있다. 그리고, 스토리지용 도전막(58)과 한 쌍의 n형 확산층(53)의 한쪽의 확산층을 전기적으로 접속하는 스트랩 컨택트(strap contact)층(59)이 트렌치(55)의 상부에 형성되어 있다.
이 경우, 메모리 셀 MC 내의 용량 소자 C가, n형의 기판(51) 및 스토리지용 도전막(58)과, 그 사이에 끼운 유전체막으로서의 절연막(56)으로 구성되는 트렌치형 용량 소자의 경우를 나타내고 있지만, 그 외에 스택형 용량 소자를 사용할 수도 있다.
제4 실시예에서는 상기 용량 소자 C의 용량을 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀 어레이에서 서로 다르게 함으로써, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
메모리 셀을 구성하는 용량 소자 C의 용량을 바꾸는 방법으로서는 용량 소자의 절연막(56)의 실효적인 막 두께를 바꾸고, 용량 소자 C의 실효 면적을 바꾸고, 용량 소자 C의 절연막(56)의 실효적인 유전률을 바꾸는 등의 방법 중 어느 하나의 방법이 채용된다.
일반적으로, 절연막(56)의 실효적인 막 두께를 얇게 하거나, 용량 소자 C의 실효 면적을 넓게 하거나, 용량 소자 C의 절연막(56)의 실효적인 유전률을 높게 함으로써, 용량 소자 C의 용량은 커진다.
따라서, 고속 동작에 대한 우선도가 높은 제1 DRAM 회로(13-1) 내의 메모리 셀 어레이에서는 절연막(56)의 실효적인 막 두께를 두껍게 하고, 용량 소자 C의 실효 면적을 좁게 하고, 용량 소자 C의 절연막(56)의 실효적인 유전률을 낮게 하는 등의 방법에 의해, 용량 소자 C의 용량을 작게 한다.
한편, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2) 내의 메모리 셀 어레이에서는 제1 DRAM 회로(13-1)측과 비교하여 절연막(56)의 실효적인 막 두께를 얇게 하고, 용량 소자 C의 실효 면적을 넓게 하고, 용량 소자 C의 절연막(56)의 실효적인 유전률을 높게 하는 등의 방법에 의해, 용량 소자 C의 용량을 크게 한다.
절연막(56)의 실효적인 막 두께를 바꾸기 위해서는 절연막(56)을 형성하는 공정을 분리함으로써 실현할 수 있다.
용량 소자 C의 실효 면적을 바꾸기 위해서는, 예를 들면 도 9에 도시한 바와 같은 트렌치형 용량 소자를 사용하는 경우에는 트렌치(55)의 깊이를 바꾸고, 트렌치(55)의 직경을 바꿈으로써 실현할 수 있다. 또한, 스택형 용량 소자를 사용하는 경우에는 스택형 용량 소자의 면적이 커지도록 높이나 직경을 바꿈으로써 실현할 수 있다. 또한, 용량 소자의 2차원적인 패턴 형상의 변경뿐만 아니라, 제조 공정을 변경함으로써 3차원적인 형상을 변경함으로써 용량 소자를 바꾸어도 된다.
또, 용량 소자 C의 절연막(56)으로서 사용되는 유전률이 높은 유전체막으로서는 예를 들면 Si3N4, Ta2O5, 최근 개발되어 있는 BST(Bax Srl-xTiO3) 등이 있다. SiO2의 유전률을 1로 하면, Si3N4는 3정도, Ta2O5에서는 10정도이고, BST에서는 300정도이다.
이와 같이 제4 실시예는 메모리 셀 내의 용량 소자의 용량을 바꿈으로써, 고속 동작에 대한 우선도가 높은 DRAM 회로에서 사용하는 메모리 셀 어레이와, 우선도가 높지 않은 DRAM 회로에서 각각 사용하는 메모리 셀 어레이를 다른 구성의 것으로 하여, 각각에 적합한 구성의 메모리 셀 어레이로 하였기 때문에, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제5 실시예〉
다음으로, 본 발명의 제5 실시예에 대하여 설명한다.
제5 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다.
또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 구성되어 있다.
즉, 메모리 셀 MC는 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다. 또한, 트랜스퍼 트랜지스터 TT로서는 일반적으로 N 채널형의 MOS 트랜지스터가 사용된다.
메모리 셀의 선택 시에, 선택 메모리 셀 내의 트랜스퍼 트랜지스터 TT의 게이트 전극이 접속된 워드선 WL에는 도 2의 워드선 구동 전위 발생 회로(29)에서 발생되는 정극성의 전위 VPP가 공급된다. 일반적으로, 이 전위 VPP는 반도체 칩에 공급되는 전원 전위를 승압하여 얻어진다.
도 10은 도 2의 회로로부터 로우 계통 제어 회로를 추출하여 도시한 것이다. 로우 디코더(22)는 어드레스를 디코드하는 디코드 회로(22A)와, 워드선 구동 전위 발생 회로(29)에서 발생되는 정극성의 전위 VPP를, 디코드 회로(22A)로부터의 디코드 신호에 기초하여 메모리 셀 어레이(21) 내의 워드선 WL에 선택 출력하는 워드선 구동 회로(22B)로 구성되어 있다.
워드선 WL로 출력되는 정극성의 전위 VPP는 도 3의 트랜스퍼 트랜지스터 TT의 게이트 전극에 인가된다. 트랜스퍼 트랜지스터 TT를 도통시킬 때, 즉 메모리 셀 MC의 선택 시에, 워드선 WL로 출력되는 정극성의 전위 VPP를 높게 하면 트랜스퍼 트랜지스터 TT의 온 전류를 크게 할 수 있어, 랜덤 사이클 타임을 빠르게 할 수 있다.
그래서, 제5 실시예에서는 고속 동작을 요구하지 않은 제2 DRAM 회로(13-2)에 비하여, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 워드선 구동 전위 발생 회로(29)에서 발생되는 정극성의 전위 VPP를 높게 하고, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1) 내의 메모리 셀을 구성하는 MOS 트랜지스터를 온 시킬 때에 그 게이트 전극에 공급되는 전위를 높게 함으로써, 온 전류의 값이 제2 DRAM 회로(13-2)에 비하여 제1 DRAM 회로(13-1) 쪽이 커지도록 하고 있다. 단, 제1, 제2 DRAM 회로(13-1, 13-2) 내의 메모리 셀을 구성하는 MOS 트랜지스터 자체의 구성은 동일하다.
즉, 제1 DRAM 회로(13-1)측의 워드선 구동 전위 발생 회로(29)에서 발생되는 정극성의 전위 VPP를 VPP1, 제2 DRAM 회로(13-2)측의 워드선 구동 전위 발생 회로(29)에서 발생되는 정극성의 전위 VPP를 VPP2로 하면, VPP1>VPP2의 관계가 성립하도록 각각의 워드선 구동 전위 발생 회로(29)가 구성되어 있다.
도 11a 및 도 11b는 제1, 제2 DRAM 회로(13-1, 13-2) 내의 워드선 구동 전위 발생 회로(29)에 있어서 정극성의 전위 VPP를 발생하는 회로 부분의 상세한 구성을 도시하는 블록도이다.
도 11a에 도시한 제1 DRAM 회로(13-1) 내에 설치된 워드선 구동 전위 발생 회로(29)는 승압된 전위 VPP1을 기준 전위 Vref1과 비교하고, 그 비교 결과에 따른 신호를 출력하는 전위 검출 회로(61)와, 이 전위 검출 회로(61)의 출력 신호에 따른 주파수의 신호를 출력하는 발진 회로(62)와, 이 발진 회로(62)의 출력 신호가 공급되고, 전원 전위를 승압하여 전위 VPP1을 출력하는 차지 펌프형의 승압 회로(63)로 구성되어 있다.
도 11b에 도시한 제2 DRAM 회로(13-2) 내에 설치된 워드선 구동 전위 발생 회로(29)는 상기 기준 전위 Vref1 대신에, Vref1보다 값이 낮은 기준 전위 Vref2가 전위 검출 회로(61)에 입력되는 점만이 다르고, 그 외에는 제1 DRAM 회로(13-1) 내의 워드선 구동 전위 발생 회로(29)와 동일하므로, 그 설명은 생략한다.
여기서, 전위 검출 회로(61)에 입력되는 기준 전위 Vref의 값을 바꿈으로써 승압 회로(63)로부터 출력되는 승압 전위 VPP의 값을 바꿀 수 있어, Vref1>Vref2로 함으로써 VPP1>VPP2의 관계를 만족하는 승압 전위 VPP1, VPP2를 발생시킬 수 있다.
또, 도 11a 및 도 11b에 도시한 워드선 구동 전위 발생 회로에서는 전위 검출 회로(61)에 입력되는 기준 전위의 값을 바꿈으로써, 상호 다른 값의 승압 전위 VPP를 출력시키는 경우를 설명하였다. 그러나, 승압 회로(63)로부터 전위 검출 회로(61)로 피드백되는 전압의 분압비를 상호 바꿈으로써, 전위 검출 회로(61)에는 동일한 값의 기준 전위 Vref를 입력시켜, 승압 회로(63)로부터 다른 값의 승압 전위 VPP를 출력시킬 수도 있다. 즉, 승압 전위 VPP의 피드백 경로의 도중에 분압 회로를 설치하고, 이 분압 회로에서의 전압의 분압비를 서로 바꾸도록 한다.
이와 같이 제5 실시예에서는 선택 메모리 셀 내의 MOS 트랜지스터의 게이트 전극에 공급하기 위한 정극성의 전위 VPP를 발생하는 워드선 구동 전위 발생 회로의 구성을 바꿈으로써, 동일한 반도체 칩 상에 다른 성능의 DRAM 회로를 형성할 수 있다.
또, 선택 워드선의 구동 전위를 높이는 것은 고속 동작에 있어서는 바람직하지만, 소비 전력이나 신뢰성의 측면에서는 필요 이상으로 높은 전위로 하는 것은 바람직하지 않기 때문에, 적절한 값으로 한다.
〈제6 실시예〉
다음으로, 본 발명의 제6 실시예에 대하여 설명한다.
제6 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다.
또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 구성되어 있다.
즉, 메모리 셀 MC는 N 채널형의 MOS 트랜지스터로 이루어지는 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다.
메모리 셀의 비선택 시에, 비선택 메모리 셀 내의 트랜스퍼 트랜지스터 TT의 게이트 전극이 접속된 워드선 WL에는 도 2의 워드선 구동 전위 발생 회로(29)에서 발생되는 부극성의 전위 VEE가 공급된다. 일반적으로, 이 전위 VEE는 차지 펌프형의 부전위 발생 회로에서 얻어진다.
N 채널형의 MOS 트랜지스터로 이루어지는 트랜스퍼 트랜지스터 TT를 차단 상태로 하는 경우, 즉 메모리 셀의 비선택 시에, 워드선에 공급하는 전위를 낮게 하면 할수록, 트랜지스터의 오프 시의 누설 전류를 작게 할 수 있다. 그리고, 워드선에 공급하는 전위를 부(負)전위로 하면, 오프 시의 누설 전류를 한층 더 억제할 수 있다.
그래서, 제6 실시예에서는 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)에 비하여, 고속 동작을 요구하지 않고 데이터 유지 특성을 우선하는 제2 DRAM 회로(13-2)측의 워드선 구동 전위 발생 회로(29)에서 발생되는 부극성의 전위 VEE의 절대치를 크게 하도록 하고 있다.
이와 같이 함으로써, 제2 DRAM 회로(13-2) 내의 메모리 셀을 구성하는 MOS 트랜지스터의 차단 전류의 값이 제1 DRAM 회로(13-1)에 비하여 작아진다.
즉, 제1 DRAM 회로(13-1)측의 워드선 구동 전위 발생 회로(29)에서 발생되는 부극성의 전위를 VEE1, 제2 DRAM 회로(13-2)측의 워드선 구동 전위 발생 회로(29)에서 발생되는 부극성의 전위를 VEE2로 하면, ｜VEE1｜<｜VEE2｜의 관계가 성립하도록 각각의 워드선 구동 전위 발생 회로(29)가 구성되어 있다.
도 12a 및 도 12b는 제1, 제2 DRAM 회로(13-1, 13-2) 내의 워드선 구동 전위 발생 회로(29)에 있어서 부극성의 전위 VEE를 발생하는 회로 부분의 상세한 구성을 도시하는 블록도이다.
제1 DRAM 회로(13-1) 내에 설치된 도 12a에 도시하는 워드선 구동 전위 발생 회로(29)는 발생된 전위 VEE1을 기준 전위 Vref11과 비교하고, 그 비교 결과에 따른 신호를 출력하는 전위 검출 회로(71)와, 이 전위 검출 회로(71)의 출력 신호에 따른 주파수의 신호를 출력하는 발진 회로(72)와, 이 발진 회로(72)의 출력 신호가 공급되는 차지 펌프형 부전위 발생 회로(73)로 구성되어 있다.
제2 DRAM 회로(13-2) 내에 설치된 도 12b에 도시한 워드선 구동 전위 발생 회로(29)는 기준 전위 Vref11과는 다른 기준 전위 Vref12가 전위 검출 회로(71)에 입력되는 점만이 다르고, 그 외에는 제1 DRAM 회로(13-1) 내의 워드선 구동 전위 발생 회로(29)와 동일하므로, 그 설명은 생략한다.
여기서, 전위 검출 회로(71)에 입력되는 기준 전위 Vref의 값을 바꿈으로써 부전위 발생 회로(73)로부터 출력되는 부전위 VEE의 값을 바꿀 수 있어, ｜VEE1｜<｜VEE2｜의 관계를 만족하는 부전위 VEE1, VEE2를 발생시킬 수 있다.
또, 이 경우에도, 부전위 발생 회로(73)로부터 전위 검출 회로(71)로 피드백되는 전압의 경로의 도중에 분압 회로를 설치하고, 도 12a 및 도 12b의 회로에서 분압비를 상호 바꿈으로써, 전위 검출 회로(71)에는 동일한 값의 기준 전위 Vref를 입력하여 부전위 발생 회로(73)로부터 다른 값의 부전위 VEE를 출력시킬 수도 있다.
이와 같이 제6 실시예에서는 워드선 구동 전위 발생 회로에서 발생되어, 비선택 메모리 셀 내의 MOS 트랜지스터의 게이트 전극에 공급되는 부전위의 값을 바꿈으로써, 고속 동작에 대한 우선도가 낮은 DRAM 회로와, 고속 동작에 대한 우선도가 높은 DRAM 회로에서 워드선 구동 전위 발생 회로의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
또, 본 실시예에서는 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)와, 고속 동작에 대한 우선도가 높은 제1 DRAM 회로(13-1) 내의 워드선 구동 전위 발생 회로(29)에서 각각 부전위를 발생시켜, 이 부전위의 값을 바꿈으로써, 메모리 셀 내의 트랜지스터의 차단 전류의 값을 바꾸는 경우에 대해서 설명하였지만, 고속 동작에 대한 우선도가 높은 제1 DRAM 회로(13-1)에서는 부전위 대신에 접지 전위를 도 9의 워드선 구동 회로(22B)에 공급하도록 하여도 된다.
이러한 경우, 제1 DRAM 회로(13-1) 내의 워드선 구동 전위 발생 회로(29)에는 부전위를 발생하기 위한 전위 검출 회로(71), 발진 회로(72) 및 부전위 발생 회로(73)를 설치할 필요가 없어, 이것을 생략할 수 있다.
〈제7 실시예〉
다음으로, 본 발명의 제7 실시예에 대하여 설명한다.
제7 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다. 또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 구성되어 있다.
도 3에 도시한 바와 같이 메모리 셀 MC는 N 채널형의 MOS 트랜지스터로 이루어지는 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다. 그리고, 제1, 제2 DRAM 회로(13-1, 13-2)에서는 각각, 복수의 메모리 셀 MC는 동일 전위로 설정되는 복수의 p형 웰 영역 내에 형성되어 있다.
DRAM 회로에서는 일반적으로, 누설 전류에 의한 데이터 유지 특성의 악화를 회피하기 위해서, 메모리 셀이 형성되어 있는 p형 웰 영역을 부전위에 바이어스하는 방법이 취해지고 있다. 그리고, 메모리 셀을 구성하는 트랜스퍼 트랜지스터의 구동 전류를 높이는 우선도가 높은 경우에는 이 부(負) 바이어스의 절대치를 작게 한 쪽이 바람직하다.
단, p형 웰 영역에 인가하는 부전위의 절대치를 작게 하면, 트랜스퍼 트랜지스터의 차단 전류는 커진다. 이 때문에, 고속 동작에 대한 우선도가 낮은 경우에는 p형 웰 영역에 인가하는 부전위의 절대치를 작게 하는 것은 바람직하지 않다.
그래서, 제7 실시예에서는 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)에 비하여, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 웰 전위 발생 회로(30)에서 발생되는 부극성의 웰 전위 WELL의 절대치를 작게 하여 고속 동작을 필요로 하는 제1 DRAM 회로(13-1) 내의 메모리 셀을 구성하는 MOS 트랜지스터의 온 전류가 커지도록 하고 있다.
도 13은 도 2의 회로로부터 웰 전위 발생 회로(30) 및 이 웰 전위 발생 회로(30)에서 발생되는 웰 전위 VWELL이 공급되는 메모리 셀 어레이(21)의 p형 웰 영역(32)을 추출하여 도시한 것이다.
제1, 제2 DRAM 회로(13-1, 13-2) 내의 각각 복수의 p형 웰 영역(32)은 개개의 DRAM 회로 내에서는 전기적으로 접속되고, 다른 DRAM 회로 상호에서는 전기적으로 분리되므로, 개개의 DRAM 회로마다 각각 복수의 p형 웰 영역(32)에 대하여 독립적으로 웰 전위 VWELL을 공급할 수 있다.
여기서, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 웰 전위 발생 회로(30)에서 발생되는 부극성의 웰 전위 VWELL의 절대치를 작게 하고, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)측의 웰 전위 발생 회로(30)에서 발생되는 부극성의 웰 전위 VWELL의 절대치를 크게 한다.
도 14a 및 도 14b는 제1, 제2 DRAM 회로(13-1, 13-2) 내의 웰 전위 발생 회로(30)의 상세한 구성을 도시하는 블록도이다.
제1 DRAM 회로(13-1)측의 도 14a에 도시하는 웰 전위 발생 회로(30)는 발생된 전위 VWELL1을 기준 전위 Vref21과 비교하여, 그 비교 결과에 따른 신호를 출력하는 전위 검출 회로(81)와, 이 전위 검출 회로(81)의 출력 신호에 따른 주파수의 신호를 출력하는 발진 회로(82)와, 이 발진 회로(82)의 출력 신호가 공급되는 차지 펌프형 부전위 발생 회로(83)로 구성되어 있다.
제2 DRAM 회로(13-2)측의 도 14b에 도시한 웰 전위 발생 회로(30)는 기준 전위 Vref21과는 다른 값의 기준 전위 Vref22가 전위 검출 회로(81)에 입력되는 점만이 다르고, 그 외에는 제1 DRAM 회로(13-1) 내의 웰 전위 발생 회로(29)와 동일하므로, 그 설명은 생략한다.
여기서, 전위 검출 회로(81)에 입력되는 기준 전위 Vref의 값을 바꿈으로써 부전위 발생 회로(83)로부터 출력되는 부전위 VWELL의 값을 바꿀 수 있어, ｜VWELL1｜<｜VWELL2｜의 관계를 만족하는 부전위 VEE1, VEE2를 발생시킬 수 있다.
또, 이 경우에도, 부전위 발생 회로(83)로부터 전위 검출 회로(81)로 피드백되는 부전위 VWELL의 경로의 도중에 분압 회로를 설치하여, 도 14a 및 도 14b의 회로에서 전압의 분압비를 상호 바꿈으로써, 전위 검출 회로(81)에 동일한 값의 기준 전위 Vref를 입력하여 부전위 발생 회로(83)로부터 다른 값의 부전위 VWELL을 출력시킬 수도 있다.
이와 같이 제7 실시예에서는 웰 전위 발생 회로에서 발생되어, 메모리 셀 어레이의 웰 영역에 공급되는 부전위의 값을 바꿈으로써, 고속 동작에 대한 우선도가 높은 DRAM 회로와, 고속 동작에 대한 우선도가 낮은 DRAM 회로에서 웰 전위 발생 회로의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제8 실시예〉
다음으로, 본 발명의 제8 실시예에 대하여 설명한다.
제8 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다. 또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 구성되어 있다.
도 3에 도시한 바와 같이 DRAM 회로 내의 메모리 셀은 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되고, 트랜스퍼 트랜지스터 TT의 드레인 확산층은 비트선BL에 접속되어 있다.
비트선 BL의 전위의 진폭은 메모리 셀에 저장되는 신호량이나, 메모리 셀의 신호를 증폭하는 감지 증폭기의 동작과 밀접한 관계가 있다. 예를 들면, 메모리 셀의 기억 데이터를 고속으로 기입 및 판독하고자 하는 DRAM 회로의 경우에는 비트선 BL의 하이 레벨(고전위)을 보다 높게 설정하고, 고속으로 기입 및 판독하는 우선도가 낮은 DRAM 회로의 경우에는 비트선 BL의 하이 레벨(고전위)을 낮추어 설정하면 된다.
그래서, 제8 실시예에서는 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 비트선 구동 전위 발생 회로(31)에서 발생되는 정극성의 전위 VBL의 값을 크게 하여, 제1 DRAM 회로(13-1) 내의 비트선 BL의 하이 레벨을 보다 높게 설정하고 있다.
한편, 고속으로 기입 및 판독하는 우선도가 낮은 제2 DRAM 회로(13-2)측의 비트선의 하이 레벨을 필요 이상으로 높게 하는 것은 소비 전류의 증대를 야기하게 되어, 바람직하지 않다. 따라서, 제2 DRAM 회로(13-2)측의 비트선 구동 전위 발생 회로(31)에서 발생되는 정극성의 전위 VBL의 값은 작게 한다.
도 15는 도 2의 회로로부터 비트선 구동 전위 발생 회로(31) 및 이 회로(31)에서 발생되는 비트선 구동 전위 VBL이 공급되는 감지 증폭기(S/A)·컬럼 셀렉터 회로(23)를 추출하여 도시한 것이다.
감지 증폭기(S/A)·컬럼 셀렉터 회로(23)는 비트선 구동 전위 발생 회로(31)에서 발생되는 비트선 구동 전위 VBL이 공급되는 감지 증폭기 드라이버(23A)와, 이 감지 증폭기 드라이버(23A)로부터 출력되는 전위 VBL 및 접지 전위가 동작 전위로서 공급되는 감지 증폭기(23B)와, 컬럼 선택을 행하는 컬럼 셀렉터(23C)로 구성되어 있다.
도 16a 및 도 16b는 제1, 제2 DRAM 회로(13-1, 13-2) 내의 비트선 구동 전위 발생 회로(31)의 상세한 구성을 도시하는 블록도이다.
제1 DRAM 회로(13-1)측의 도 16a에 도시하는 비트선 구동 전위 발생 회로(31)는 발생된 전위 VBL을 기준 전위 Vref31에 비하여, 그 비교 결과에 따른 신호를 출력하는 전위 검출 회로(91)와, 이 전위 검출 회로(91)의 출력 신호에 따라 전원 전위를 강압하여 전위 VBL을 출력하는 강압 회로(92)로 구성되어 있다.
제2 DRAM 회로(13-2)측의 도 16b에 도시한 비트선 구동 전위 발생 회로(31)는 기준 전위 Vref31과는 다른 값의 기준 전위 Vref32가 전위 검출 회로(91)에 입력되는 점만이 다르고, 그 외에는 제1 DRAM 회로(13-1) 내의 비트선 구동 전위 발생 회로(31)와 동일하므로, 그 설명은 생략한다.
여기서, 전위 검출 회로(91)에 입력되는 기준 전위 Vref의 값을 바꿈으로써 강압 회로(92)로부터 출력되는 전위 VBL의 값을 바꿀 수 있어, VBL1> VBL2의 관계를 만족하는 비트선 구동 전위 VBL1, VBL2를 발생시킬 수 있다.
또, 이 경우에도, 강압 회로(92)로부터 전위 검출 회로(91)로 피드백되는 비트선 구동 전위 VBL의 경로의 도중에 분압 회로를 설치하여, 도 16a 및 도 16b의 회로에서 전압의 분압비를 상호 바꿈으로써, 전위 검출 회로(91)에 동일한 값의 기준 전위 Vref를 입력하여 강압 회로(92)로부터 다른 값의 전위 VBL을 출력시킬 수도 있다.
이와 같이 제8 실시예에서는 비트선 구동 전위 발생 회로에서 발생되어, 비트선에 공급되는 전위 VBL의 값을 바꿈으로써, 고속 동작에 대한 우선도가 낮은 DRAM 회로와, 고속 동작에 대한 우선도가 높은 DRAM 회로에서 비트선 구동 전위 발생 회로의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제9 실시예〉
다음으로, 본 발명의 제9 실시예에 대하여 설명한다.
제9 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다. 또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다.
그런데, 단체 디바이스로서 이용되는 범용 DRAM의 경우, 메모리 셀의 드레인 확산층과 비트선과의 접속에 이용되는 비트선 컨택트로서 자기 정합형의 확산층 컨택트를 이용하는 것이 일반적이다. 자기 정합형의 확산층 컨택트는 게이트 전극 상에 산화막을 형성하고, 이 산화막을 컨택트 형성용 마스크로서 이용하여 층간 절연막에 컨택트홀을 개구함으로써 형성된다.
이와 같이 자기 정합형의 확산층 컨택트 구조를 갖는 트랜지스터는 범용 DRAM에서는 일반적으로 사용되고 있는 것이지만, 로직 회로에서는 사용되지 않는다. 즉, 로직 LSI에서는 트랜지스터의 성능 향상을 위해 살리사이드 구조를 갖는 트랜지스터를 사용하는 것이 일반적이다.
살리사이드 구조의 트랜지스터에서는 게이트 전극의 저항을 매우 낮게 할 수 있기 때문에, 고속성을 요구하는 경우에는 바람직하다.
그러나, 살리사이드 구조를 갖는 트랜지스터의 제조 공정은 자기 정합형 확산층 컨택트 구조의 트랜지스터의 제조 공정과는 상반되는 것으로, 종래에서는 자기 정합형의 확산층 컨택트 구조의 트랜지스터와 살리사이드 구조의 트랜지스터의 양방을 DRAM 회로의 메모리 셀에 이용하지 않고 있다.
따라서, DRAM 회로 내의 메모리 셀의 비트선 컨택트로서 자기 정합형의 확산층 컨택트를 선택하면 메모리 셀에는 살리사이드 구조의 트랜지스터는 사용할 수 없게 되고, 반대로 DRAM 회로의 메모리 셀에 살리사이드 구조의 트랜지스터를 사용하는 경우에는 자기 정합형의 확산층 컨택트를 사용할 수 없게 된다.
한편, 후자의 경우에는 게이트 전극의 저항은 높아지지만, 자기 정합 컨택트를 사용함으로써 마스크 오정렬을 고려하지 않아도 되어, 결과적으로 메모리 셀의 사이즈를 전자의 경우보다 작게 할 수 있다.
그래서, 제9 실시예에서는 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측에서는 메모리 셀 내의 트랜지스터로서, 게이트 전극의 저저항화에 의한 고속성을 달성할 수 있는 살리사이드 구조의 트랜지스터를 사용하고, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)측에서는 메모리 셀 내의 트랜지스터로서, 자기 정합형의 확산층 컨택트를 갖는 트랜지스터를 사용한다.
도 17a는 제1 DRAM 회로(13-1)측의 메모리 셀에서 트랜스퍼 트랜지스터를 사용하는 트랜지스터의 단면 구조를 도시하고 있다. p형의 웰 영역(p 웰: 52)의 표면에는 한 쌍의 트랜스퍼 트랜지스터의 소스 확산층이 되는 한 쌍의 n형 확산층(53A)과, 한 쌍의 트랜스퍼 트랜지스터의 공통 드레인 확산층이 되는 n형 확산층(53b)이 형성된다. 상기 한 쌍의 n형 확산층(53A) 및 n형 확산층(53b) 각각의 표면에는 고융점 금속이 도입되어 금속 실리사이드층(110)이 형성된다. 상기 한 쌍의 n형 확산층(53A)의 한쪽과 n형 확산층(53b) 상호간의 채널 영역 및 한 쌍의 n형 확산층(53A)의 다른 쪽과 n형 확산층(53b) 상호간의 채널 영역 상에는 게이트 절연막 및 다결정 실리콘층으로 이루어지는 게이트 전극(54)이 형성된다. 그리고, 상기 양 게이트 전극(54)의 다결정 실리콘층의 상부에도 고융점 금속이 도입되어 금속 실리사이드층(110)이 형성된다.
또한, 전면에 층간 절연막(111)이 형성되고, 이 층간 절연막(111)에 대하여, 컨택트 형성용 마스크를 이용하여 n형 확산층(53b)을 지나는 컨택트홀(112)이 형성되고, 이 컨택트홀(112)을 도전막으로 매립함으로써 비트선 컨택트(113)가 형성된다. 이 비트선 컨택트(113)는 층간 절연막(111)에 형성되는 비트선 BL과 전기적으로 접속된다.
이와 같이 소스, 드레인 확산층 상 및 게이트 전극 상에 금속 실리사이드층이 형성된 구성의 트랜지스터는 살리사이드 구조의 트랜지스터라고 하고, 게이트 전극의 저항을 매우 낮게 할 수 있어, 고속성을 달성할 수 있다.
도 17b는, 제2 DRAM 회로(13-1)측의 메모리 셀에서 트랜스퍼 트랜지스터를 사용한 트랜지스터의 단면 구조를 도시하고 있다. 또, 도 17b에서 도 17a와 대응하는 개소에는 동일한 부호를 붙여 그 설명은 생략하고, 도 17a와 다른 점만을 설명한다.
이 경우, 한 쌍의 n형 확산층(53A) 및 n형 확산층(53b) 각각의 표면 및 게이트 전극(54)의 다결정 실리콘층의 상부에는 도 17a에 도시한 바와 같은 금속 실리사이드층(110)은 형성되지 않는다.
그리고, 각 게이트 전극(54)의 측벽에 측벽 절연막(114)이 형성되고, 또한 전면에 형성된 층간 절연막(111)에 대하여, 상기 측벽 절연막(114)을 마스크로서 이용하여, n형 확산층(53b)을 지나는 컨택트홀(112)이 자기 정합적으로 형성되고, 이 컨택트홀(112)을 도전막으로 매립함으로써 비트선 컨택트(113)가 형성된다.
이와 같이 공통 드레인 확산층(53b)에 대하여 자기 정합 구조의 컨택트(비트선 컨택트층(53b))가 형성된 트랜지스터는 공통 드레인 확산층(53b)에 대한 컨택트를 형성할 때의 오정렬을 고려할 필요가 없기 때문에, 도 17a의 것과 비교하여 트랜지스터의 사이즈를 축소할 수 있어, 고속 동작보다 집적도를 높일 수 있다.
이와 같이 제9 실시예에서는 한쪽의 DRAM 회로에서는 자기 정합 구조의 컨택트를 갖는 트랜지스터를 이용하고, 다른 쪽의 DRAM 회로에서는 자기 정합 구조의 컨택트를 갖지 않는 트랜지스터를 이용하는 구성, 또는 한쪽의 DRAM 회로에서는 게이트 전극이 살리사이드 구조를 갖는 트랜지스터를 이용하고, 다른 쪽의 DRAM 회로에서는 살리사이드 구조를 갖지 않는 트랜지스터를 이용하는 구성으로 함으로써, 고속 동작에 대한 우선도가 낮은 DRAM 회로와, 고속 동작에 대한 우선도가 높은 DRAM 회로에서 메모리 셀 내의 트랜지스터의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제10 실시예〉
다음으로, 본 발명의 제10 실시예에 대하여 설명한다.
제10 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다. 또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다.
일반적으로 DRAM 회로의 메모리 셀 어레이에서는 비트선에 다수의 메모리 셀이 접속되고, 워드선에도 다수의 메모리 셀이 접속된다. 고속 동작을 우선시키고자 하는 경우에는 하나의 비트선에 접속하는 메모리 셀의 총수를 줄거나, 하나의 워드선에 접속하는 메모리 셀의 총수를 줄이는 것이 바람직하다.
1비트선당 메모리 셀의 수를 줄이면, 비트선에 기생하는 용량을 작게 할 수 있어, 비트선의 충방전 시간을 짧게 할 수 있어 고속 동작에 유효하다. 마찬가지로, 1워드선당 메모리 셀의 수를 줄이면, 워드선에 기생하는 용량을 작게 할 수 있어, 워드선의 충방전을 급격하게 행할 수 있어, 고속 동작에는 유효하다.
그러나, 1비트선당, 또는 1워드선당 메모리 셀의 총수를 줄이는 것은 메모리 셀 어레이를 미세한 복수의 메모리 블록으로 분할하는 것을 의미하고, 이에 따라 감지 증폭기나 로우 디코더가 차지하는 면적이 증대한다.
따라서, 1비트선당, 또는 1워드선당 메모리 셀의 총수를 줄이는 것은 고속 동작에 있어서는 바람직하지만, DRAM 회로의 면적이 증대하기 때문에, 고속 동작에 대한 우선도가 낮은 DRAM 회로의 메모리 셀 어레이의 분할 블록 수도 마찬가지로 많게 해서는 면적 증대를 수용할 수 없게 된다.
그래서, 제10의 실시예에서는 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)의 메모리 셀 어레이에 비하여, 1워드선에 접속되는 메모리 셀의 총수를 적게 하는 것으로, 워드선의 충방전을 급격하게 행하여, 워드선의 선택 동작의 고속화를 도모하도록 하고 있다.
도 18a 및 도 18b는 제1, 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이(21) 내의 하나의 메모리 블록의 상세한 구성을 도시하는 회로도이다.
제1 DRAM 회로(13-1)측의 도 18a에 도시한 메모리 블록에서는 복수의 워드선 WL1∼WLn과 복수의 비트선 BL1∼BLm이 상호 교차하도록 형성되어 있다. 복수의 각 워드선과 복수의 각 비트선과의 교점에는 각각 메모리 셀 MC이 접속되어 있다.
마찬가지로, 제2 DRAM 회로(13-2)측의 도 18b에 도시한 메모리 블록에서는 복수의 워드선 WL1∼WLn과 복수의 비트선BL1∼BLq가 상호 교차하도록 설치되어 있다. 복수의 각 워드선과 복수의 각 비트선과의 교점에는 각각 메모리 셀 MC가 접속되어 있다.
여기서, 제1 DRAM 회로(13-1)측의 메모리 블록 내의 비트선의 수 m은 제2 DRAM 회로(13-2)측의 메모리 블록 내의 비트선의 수 q보다 적게 되도록 되어 있다. 즉, 제1 DRAM 회로(13-1)측의 메모리 블록 내의 복수의 각 워드선 WL 각각에 접속되는 메모리 셀 MC의 총수 m은 제2 DRAM 회로(13-2)측의 메모리 블록 내의 복수의 각 워드선 WL 각각에 접속되는 메모리 셀 MC의 총수 q보다 적다.
이와 같이 제10 실시예에서는 메모리 셀 어레이 내의 복수의 각 워드선에 접속되는 메모리 셀의 총수를 제1, 제2 DRAM 회로에서 바꿈으로써, 고속 동작에 대한 우선도가 높은 DRAM 회로와, 고속 동작에 대한 우선도가 낮은 DRAM 회로에서 메모리 셀 어레이의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제11 실시예〉
다음으로, 본 발명의 제11 실시예에 대하여 설명한다.
상기 제10 실시예에서는 메모리 셀 어레이 내의 복수의 각 워드선에 접속되는 메모리 셀의 총수를 제1, 제2 DRAM 회로에서 바꿈으로써, 고속 동작에 대한 우선도가 낮은 DRAM 회로와, 고속 동작에 대한 우선도가 높은 DRAM 회로를 다른 구성으로 하는 경우에 대해 설명하였지만, 이 제11 실시예에서는 메모리 셀 어레이 내의 복수의 각 비트선에 접속되는 메모리 셀의 총수를 제1, 제2 DRAM 회로에서 바꿈으로써, 제1, 제2 DRAM 회로에서의 비트선의 충방전 시간을 바꾸도록 한 것이다.
도 19a 및 도 19b는 제1, 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이(21) 내의 하나의 메모리 블록의 상세한 구성을 도시하는 회로도이다.
제1 DRAM 회로(13-1)측의 도 19a에 도시한 메모리 블록에서는 복수의 워드선 WL1∼WLr와 복수의 비트선 BL1∼BLm이 상호 교차하도록 설치되어 있다. 복수의 각 워드선과 복수의 각 비트선과의 교점에는 각각 메모리 셀 MC이 접속되어 있다.
마찬가지로, 제2 DRAM 회로(13-2)측의 도 19b에 도시한 메모리 블록에서는 복수의 워드선 WL1∼WLs와 복수의 비트선 BL1∼BLm이 상호 교차하도록 설치되어 있다. 복수의 각 워드선과 복수의 각 비트선과의 교점에는 각각 메모리 셀 MC가 접속되어 있다.
여기서, 제1 DRAM 회로(13-1)측의 메모리 블록 내의 워드선의 수 r은 제2 DRAM 회로(13-2)측의 메모리 블록 내의 워드선의 수 s보다 적게 되도록 되어 있다. 즉, 제1 DRAM 회로(13-1)측의 메모리 블록 내의 복수의 각 비트선 BL 각각에 접속되는 메모리 셀 MC의 총수 r은 제2 DRAM 회로(13-2)측의 메모리 블록 내의 복수의 각 비트선 BL 각각에 접속되는 메모리 셀 MC의 총수 s보다 적다.
이와 같이 제11 실시예에서는 메모리 셀 어레이 내의 복수의 각 비트선에 접속되는 메모리 셀의 총수를 제1, 제2 DRAM 회로에서 바꿈으로써, 고속 동작에 대한 우선도가 높은 DRAM 회로와, 고속 동작에 대한 우선도가 낮은 DRAM 회로에서 메모리 셀 어레이의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제12 실시예〉
다음으로, 본 발명의 제12 실시예에 대하여 설명한다.
제12 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다. 또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다.
DRAM 회로에서는 메모리 셀 어레이 내에서, 상호 인접하는 두개의 비트선 상호간의 용량 결합에 의한 간섭 잡음의 영향이 무시할 수 없는 것으로 되어 있다. 이 때문에, 비트선을 쌍선화하는, 소위 비트선 트위스트 방식을 이용하여, 간섭 잡음의 영향을 저감화하는 방법이 알려져 있다.
이 비트선 트위스트 방식에서는 비트선 사이의 간섭 잡음의 영향을 작게 할 수 있기 때문에, 메모리 셀로부터 데이터가 판독되어 비트선 전위가 약간 변화한 직후에 감지 증폭기로 데이터를 감지할 수 있다. 즉, 감지 증폭기를 빠른 타이밍에서 동작시킬 수 있기 때문에, 고속화에 바람직한 방법이기는 하지만, 한 쌍의 비트선을 교차시켜 트위스트를 행하는 데 필요한 면적 증가를 수반하기 때문에, 트위스트를 행할 것인지는 요구되는 성능에 따라 선택하는 것이 바람직하다.
그래서, 제12 실시예에서는 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 메모리 셀 어레이에서는 비트선 트위스트 구조의 비트선을 채용하여, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)측의 메모리 셀 어레이에서는 비트선 트위스트 구조를 갖지 않는 비트선을 채용함으로써, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측에서 감지 증폭기의 동작 타이밍을 빨리 하여 동작의 고속화를 도모하도록 하고 있다.
도 20a 및 도 20b는 이 제12 실시예에 있어서의 제1, 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이(21)의 구성을 개략적으로 도시하는 회로도이다.
제1 DRAM 회로(13-1)측의 도 20a에 도시한 메모리 셀 어레이(21)는 복수의 비트선 BL 중 상호 인접하는 각 한 쌍의 BL이 도중에 상호 교차하는 비트선 트위스트 구조를 갖는다.
제2 DRAM 회로(13-2)측의 도 20b에 도시한 메모리 셀 어레이(21)는 복수의 비트선BL이 교차하지 않고 그대로 병행하게 배치되어 있고, 비트선 트위스트 구조를 갖고 있지 않다.
이와 같이 제12 실시예에서는 제1, 제2 DRAM 회로 내의 메모리 셀 어레이(21)에서 비트선 트위스트 구조를 채용하거나, 채용하지 않음으로써, 고속 동작에 대한 우선도가 높은 DRAM 회로와, 고속 동작에 대한 우선도가 낮은 DRAM 회로에서 메모리 셀 어레이의 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
또, 상기 제12 실시예의 변형예로서, 도 21a 및 도 21b에 도시한 바와 같이 제1, 제2 DRAM 회로 내의 메모리 셀 어레이(21)의 양방에서 함께 비트선 트위스트 구조를 채용하고, 비트선 트위스트의 방식을 다르게 하여도 된다.
즉, 도 21a에 도시한 메모리 셀 어레이(21)에서는 모든 비트선 쌍에서 비트선 트위스트 구조를 채용하도록 하고 있다. 도 21b에 도시한 메모리 셀 어레이(21)에서는 한 쌍의 비트선쌍을 두고 거듭해서 비트선이 트위스트되어 있는 비트선 트위스트 구조를 채용하고 있다.
〈제13 실시예〉
다음으로, 본 발명의 제13의 실시예에 대하여 설명한다.
제13 실시예의 DRAM 혼재 로직 LSI의 개략적인 구성은 도 1과 마찬가지이고, 도 1의 제1 및 제2 DRAM 회로(13-1, 13-2)의 내부 구성도 도 2와 마찬가지이므로, 이들의 설명은 생략한다. 또한, 제1 및 제2 DRAM 회로(13-1, 13-2)의 메모리 셀 어레이 내에 설치된 메모리 셀은 도 3에 도시한 경우와 마찬가지로 트랜스퍼 트랜지스터 TT와 용량 소자 C로 구성되어 있다.
도 2에서 설명한 바와 같이 DRAM 회로 내에는 메모리 셀 어레이(21) 내의 메모리 셀의 기억 데이터를 소정의 주기로 리프레시하기 위해서, 리프레시 타이머(27)와 리프레시 어드레스 카운터(28)로 이루어지는 리프레시 제어 회로가 설치되어 있다.
리프레시 타이머(27)는 자동적으로 일정 주기의 타이머 신호를 발생하고, 리프레시 어드레스 카운터(28)는 이 타이머 신호를 카운트함으로써 메모리 셀 어레이(21)의 리프레시용 로우 어드레스를 발생한다.
이러한 구성에 의해, 외부로부터 공급되는 어드레스에 의하지 않고, 메모리 셀 어레이(21) 내의 복수의 워드선이 순차 선택되어 리프레시 동작이 행해진다.
고속 동작에 대한 우선도가 높은 DRAM 회로에서는 메모리 셀의 데이터 유지 특성을 희생해서라도 고속 동작시키도록 하고자 하였으나, 그 경우에는 빈번히 리프레시 동작을 행하게 할 필요가 생긴다. 따라서, 고속 동작에 대한 우선도가 높은 DRAM 회로에서는 그 데이터 유지 특성에 맞추어, 리프레시 타이머(27)에서 자동적으로 발생되는 타이머 신호의 주기를 짧게 설정한다.
그래서, 제13 실시예에서는 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)측의 리프레시 타이머(27)에서 발생되는 타이머 신호의 주기와, 고속 동작에 대한 우선도가 낮은 제2 DRAM 회로(13-2)측의 리프레시 타이머(27)에서 발생되는 타이머 신호의 주기를 다른 것으로 하여, 제2 DRAM 회로(13-2) 내의 메모리 셀 어레이(21)에 있어서의 리프레시 동작의 주기와 비교하여, 제1 DRAM 회로(13-1) 내의 메모리 셀 어레이(21)에 있어서의 리프레시 동작의 주기가 짧아지도록 하고 있다.
이러한 구성으로 함으로써, 고속 동작을 필요로 하는 제1 DRAM 회로(13-1)에서 리프레시 동작이 고속으로 행해진다.
즉, 제13 실시예에서는 제1, 제2 DRAM 회로 내의 리프레시 타이머의 주기를 바꿈으로써, 고속 동작에 대한 우선도가 높은 DRAM 회로와, 고속 동작에 대한 우선도가 낮은 DRAM 회로에서 구성을 다른 것으로 하여, 동일한 반도체 칩 상에서 다른 성능의 DRAM 회로를 형성할 수 있다.
〈제14 실시예〉
다음으로, 본 발명의 제14 실시예에 대하여 설명한다.
상기 제1 내지 제13 실시예에서는 어떤 경우에든, 제1, 제2 DRAM 회로 중 한쪽이 고속 동작에 대한 우선도가 높고, 이에 대응하여 DRAM 회로가 그와 같이 구성되어 있다. 그래서, 이 고속 동작에 대한 우선도가 높은 구성을 갖는 DRAM 회로에서 제어 신호에 의한 동작 타이밍을 짧게 함으로써, 랜덤 액세스 타임을 짧게 할 수 있다.
한편, 고속 동작에 대한 우선도가 낮은 DRAM 회로에서는 고속 동작에 대한 우선도가 높은 DRAM 회로보다 제어 신호에 의한 동작 타이밍을 길게 함으로써, 랜덤 액세스 타임은 보다 길어진다.
또, 본 발명은 상기 각 실시예에 한정되는 것이 아니고, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서 다양하게 변형할 수 있다.
또, 상기 실시예 중에는 제조 비용의 증가를 수반하는 것도 있지만, 각 실시예를 적용함으로써 종래 실현할 수 없었던 성능의 향상을 도모할 수 있어, 그에 따라 생성되는 새로운 가치가 큰 용도에 대해서는 매우 유효한 것으로 된다. 특히, 금후는 대규모의 시스템을 1칩화하는 것이 종래 이상으로 빠르게 진행될 것으로 예상되기 때문에, 본 발명은 금후의 메모리 혼재 LSI에 있어서 유효한 것으로 된다.
이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
본 발명에 따르면, 다양화하는 제품의 요구를 만족시킬 수 있는 반도체 집적 회로를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 메모리 혼재 로직 LSI의 개략적인 구성을 도시하는 블록도.
도 2는 도 1의 제1 및 제2 DRAM 회로의 내부 구성을 도시하는 블록도.
도 3은 도 2의 메모리 셀 어레이의 1개의 메모리 셀을 추출하여 도시하는 회로도.
도 4a 및 도 4b는 도 1의 제1 및 제2 DRAM 회로에 설치되는 채널 길이가 다른 2종류의 트랜스퍼 트랜지스터의 평면도.
도 5a 및 도 5b는 도 1의 제1 및 제2 DRAM 회로에 설치되는 채널 폭이 다른 2종류의 트랜스퍼 트랜지스터의 평면도.
도 6a 및 도 6b는 도 1의 제1 및 제2 DRAM 회로에 설치되는 절연막의 막 두께가 다른 2종류의 트랜스퍼 트랜지스터의 단면도.
도 7a 및 도 7b는 도 1의 제1 및 제2 DRAM 회로에 설치되는 채널 영역의 불순물 농도가 다른 2종류의 트랜스퍼 트랜지스터의 단면도.
도 8a 및 도 8b는 본 발명의 제3 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 비트선 컨택트의 사이즈가 다른 2종류의 트랜스퍼 트랜지스터의 평면도.
도 9는 본 발명의 제4 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 메모리 셀 전체의 일례를 도시하는 단면도.
도 10은 본 발명의 제5 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 로우 계통 제어 회로를 추출하여 도시하는 블록도.
도 11a 및 도 11b는 제5 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 워드선 구동 전위 발생 회로의 일부의 회로 구성을 도시하는 블록도.
도 12a 및 도 12b는 본 발명의 제6 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 워드선 구동 전위 발생 회로의 일부의 회로 구성을 도시하는 블록도.
도 13은 본 발명의 제7 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 웰 전위 발생 회로와 p형 웰 영역을 추출하여 도시하는 블록도.
도 14a 및 도 14b는 제7 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 웰 전위 발생 회로의 구성을 도시하는 블록도.
도 15는 본 발명의 제8 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 비트선 구동 전위 발생 회로와 감지 증폭기·컬럼 셀렉터 회로를 추출하여 도시하는 블록도.
도 16a 및 도 16b는 제8 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 비트선 구동 전위 발생 회로의 구성을 도시하는 블록도.
도 17a 및 도 17b는 본 발명의 제9 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 메모리 셀에서 트랜스퍼 트랜지스터로서 사용되는 2종류의 트랜지스터의 단면도.
도 18a 및 도 18b는 본 발명의 제10 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 메모리 셀 어레이의 회로도.
도 19a 및 도 19b는 본 발명의 제11 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 메모리 셀 어레이의 회로도.
도 20a 및 도 20b는 본 발명의 제12 실시예에 따른 메모리 혼재 로직 LSI에 설치되는 제1, 제2 DRAM 회로 내의 2종류의 메모리 셀 어레이의 회로도.
도 21a 및 도 21b는 제12 실시예의 변형예에 따른 메모리 혼재 로직 LSI에 설치되는 2종류의 메모리 셀 어레이의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 칩
12 : 로직 회로
13-1, 13-2 : DRAM 회로

Claims (72)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제1 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    상기 제1 MOS 트랜지스터와 다른 특성을 갖는 제2 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하고,
    상기 제1 및 제2 MOS 트랜지스터 각각의 온 전류의 값을 다르게 함으로써, 상기 제1, 제2 MOS 트랜지스터가 각각 다른 특성을 갖게 되는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 제1 및 제2 MOS 트랜지스터 각각의 채널 길이를 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  6. 제4항에 있어서, 상기 제1 및 제2 MOS 트랜지스터 각각의 채널 폭을 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  7. 제4항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 각각 게이트 절연막을 갖는 절연 게이트형 트랜지스터로 구성되며, 각각의 게이트 절연막의 막 두께를 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  8. 제4항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 각각 소정의 임계치 전압을 갖는 절연 게이트형 트랜지스터로 구성되며, 각각의 임계치 전압을 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 각각 채널 영역을 갖고, 상기 채널 영역에 포함되는 불순물의 농도를 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 임계치 전압이 다르게 되는 반도체 집적 회로.
  10. 제1 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    상기 제1 MOS 트랜지스터와 다른 특성을 갖는 제2 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하고,
    상기 제1 및 제2 MOS 트랜지스터 각각의 차단 전류의 값을 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터가 각각 다른 특성을 갖게 되는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 제1 및 제2 MOS 트랜지스터 각각의 채널 길이를 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  12. 제10항에 있어서, 상기 제1 및 제2 MOS 트랜지스터 각각의 채널 폭을 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  13. 제10항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 각각 게이트 절연막을 갖는 절연 게이트형 트랜지스터로 구성되며, 각각의 게이트 절연막의 막 두께를 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  14. 제10항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 각각 소정의 임계치 전압을 갖는 절연 게이트형 트랜지스터로 구성되며, 각각의 임계치 전압을 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 온 전류의 값이 다르게 되는 반도체 집적 회로.
  15. 제14항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 각각 채널 영역을 갖고, 상기 채널 영역에 포함되는 불순물의 농도를 다르게 함으로써, 상기 제1 및 제2 MOS 트랜지스터의 임계치 전압이 다르게 되는 반도체 집적 회로.
  16. 제1 MOS 트랜지스터와 제1 용량 소자로 이루어지는 복수의 메모리 셀을 갖고 상기 복수의 메모리 셀이 제1 비트선에 접속된 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    제2 MOS 트랜지스터와 제2 용량 소자로 이루어지는 복수의 메모리 셀을 갖고 상기 복수의 메모리 셀이 제2 비트선에 접속되며, 상기 제2 용량 소자와 상기 제2 비트선과의 사이의 경로에 존재하는 저항 값이 상기 제1 메모리 셀 어레이 내의 상기 제1 용량 소자와 상기 제1 비트선과의 사이의 경로에 존재하는 저항 값과는 다르도록 구성된 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  17. 제16항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  18. 제16항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  19. 제16항에 있어서,
    상기 제1 메모리 셀 어레이 내의 복수의 각 메모리 셀과 상기 제1 비트선은 제1 비트선 컨택트에 의해 접속되고,
    상기 제2 메모리 셀 어레이 내의 복수의 각 메모리 셀과 상기 제2 비트선은 제2 비트선 컨택트에 의해 접속되며,
    상기 제1 비트선 컨택트와 제2 비트선 컨택트의 사이즈를 다르게 함으로써, 상기 제2 용량 소자와 상기 제2 비트선과의 사이의 경로에 존재하는 저항 값이 상기 제1 메모리 셀 어레이 내의 상기 제1 용량 소자와 상기 제1 비트선과의 사이의 경로에 존재하는 저항 값과는 다르게 되는 반도체 집적 회로.
  20. 제1 MOS 트랜지스터와 제1 용량 소자로 이루어지는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    제2 MOS 트랜지스터와 상기 제1 용량 소자와는 용량이 다른 제2 용량 소자로 이루어지는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  21. 제20항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  22. 제20항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  23. 제20항에 있어서, 상기 제1 및 제2 용량 소자는 각각 한 쌍의 도전체층 사이에 절연막을 사이에 둔 구성을 갖고, 상기 제1 및 제2 용량 소자의 상기 절연막의 실효적인 막 두께를 다르게 함으로써, 상기 제1 및 제2 용량 소자의 용량이 다르게 되는 반도체 집적 회로.
  24. 제20항에 있어서, 상기 제1 및 제2 용량 소자의 실효적인 면적을 다르게 함으로써, 상기 제1 및 제2 용량 소자의 용량이 다르게 되는 반도체 집적 회로.
  25. 제20항에 있어서, 상기 제1 및 제2 용량 소자는 각각 한 쌍의 도전체층 사이에 유전체막을 끼운 구성을 갖고, 상기 제1 및 제2 용량 소자의 상기 유전체막의 실효적인 유전률을 다르게 함으로써, 상기 제1 및 제2 용량 소자의 용량이 다르게 되는 반도체 집적 회로.
  26. 게이트 전극을 갖는 제1 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 메모리 셀의 선택 시에 선택된 메모리 셀의 상기 제1 MOS 트랜지스터의 게이트 전극에 상기 제1 MOS 트랜지스터를 온 시키기 위한 제1 전위를 공급하는 제1 구동 회로와, 상기 제1 구동 회로에 접속되며, 상기 제1 전위를 포함하여 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    게이트 전극을 갖는 제2 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 메모리 셀의 선택 시에 선택된 메모리 셀의 상기 제2 MOS의 트랜지스터의 게이트 전극에 상기 제2 MOS 트랜지스터를 온 시키기 위한 상기 제1 전위와는 다른 제2 전위를 공급하는 제2 구동 회로와, 상기 제2 구동 회로에 접속되며, 상기 제2 전위를 포함하여 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  27. 제26항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  28. 제26항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  29. 제26항에 있어서, 상기 제1 및 제2 구동 회로 각각은 워드선 구동 전위 발생 회로인 반도체 집적 회로.
  30. 게이트 전극을 갖는 제1 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 메모리 셀의 비선택 시에 비선택이 되는 메모리 셀의 상기 제1 MOS 트랜지스터의 게이트 전극에 상기 제1 MOS 트랜지스터를 오프 시키기 위한 제1 전위를 공급하는 제1 구동 회로와, 상기 제1 구동 회로에 접속되며, 상기 제1 전위를 포함하여 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    게이트 전극을 갖는 제2 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 메모리 셀의 비선택 시에 비선택되는 메모리 셀의 상기 제2 MOS 트랜지스터의 게이트 전극에 상기 제2 MOS 트랜지스터를 오프시키기 위한 상기 제1 전위와는 다른 제2 전위를 공급하는 제2 구동 회로와, 상기 제2 구동 회로에 접속되며, 상기 제2 전위를 포함하여 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  31. 제30항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  32. 제30항에 있어서, 상기 제1 및 제2 메모리 회로 각각은, DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  33. 제30항에 있어서, 상기 제1 및 제2 구동 회로는 각각 워드선 구동 전위 발생 회로인 반도체 집적 회로.
  34. 제33항에 있어서, 상기 워드선 구동 전위 발생 회로는 부극성의 전위를 발생하는 반도체 집적 회로.
  35. 제1 전위가 공급되는 제1 웰 영역 내에 MOS 트랜지스터를 포함하는 복수의 메모리 셀이 형성된 제1 메모리 셀 어레이와, 상기 제1 전위를 포함하여 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    상기 제1 전위와는 다른 제2 전위가 공급되는 제2 웰 영역 내에 MOS 트랜지스터를 포함하는 복수의 메모리 셀이 형성된 제2 메모리 셀 어레이와, 상기 제2 전위를 포함하여 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  36. 제35항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  37. 제35항에 있어서, 상기 제1 및 제2 메모리 회로 각각은, DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 중 어느 하나인 반도체 집적 회로.
  38. 제35항에 있어서, 상기 제1 및 제2 구동 회로는 각각 웰 전위 발생 회로인 반도체 집적 회로.
  39. 제38항에 있어서, 상기 웰 전위 발생 회로는 부극성의 전위를 발생하는 반도체 집적 회로.
  40. 제1 비트선에 접속된 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이에 접속되며, 상기 제1 메모리 셀 어레이로부터 데이터를 판독할 때에 상기 제1 비트선에 공급되는 제1 전위를 포함하여 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    제2 비트선에 접속된 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이에 접속되며, 상기 제2 메모리 셀 어레이로부터 데이터를 판독할 때에 상기 제2 비트선에 공급되는 상기 제1 전위와는 다른 제2 전위를 포함하여 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 복수의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  41. 제40항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  42. 제40항에 있어서, 상기 제1 및 제2 메모리 회로 각각은, DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  43. 제40항에 있어서, 상기 제1 및 제2 구동 회로는 각각 비트선 구동 전위 발생 회로인 반도체 집적 회로.
  44. 제43항에 있어서, 상기 비트선 구동 전위 발생 회로는 전원 전위보다 낮은 정극성의 전위를 발생하는 반도체 집적 회로.
  45. MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖고, 상기 복수의 각 메모리 셀이 자기 정합 구조의 컨택트부를 통해 제1 비트선에 접속된 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    MOS 트랜지스터를 포함하는 복수의 메모리 셀을 갖고, 상기 복수의 각 메모리 셀이 자기 정합 구조를 갖지 않는 구조의 컨택트부를 통해 제2 비트선에 접속된 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  46. 제45항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  47. 제45항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  48. 게이트 전극이 살리사이드 구조를 갖는 MOS 트랜지스터를 포함하는 복수의 메모리 셀로 이루어지는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    게이트 전극이 살리사이드 구조를 갖지 않는 MOS 트랜지스터를 포함하는 복수의 메모리 셀로 이루어지는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  49. 제48항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  50. 제48항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  51. 제1 수(數)의 메모리 셀이 제1 비트선에 접속된 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    상기 제1 수와는 다른 제2 수(數)의 메모리 셀이 제2 비트선에 접속된 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  52. 제51항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되고, 상기 제1 및 제2 메모리 회로 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  53. 제51항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  54. 제1 수의 메모리 셀이 제1 워드선에 접속된 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    상기 제1 수와는 다른 제2 수의 메모리 셀이 제2 워드선에 접속된 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로
    를 포함하며,
    상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로를 포함하는 반도체 집적 회로.
  55. 제54항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  56. 제54항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  57. 복수의 메모리 셀이 접속된 비트선 트위스트 구조의 비트선을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    복수의 메모리 셀이 접속된 비트선 트위스트 구조 이외의 구조를 갖는 비트선을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  58. 제57항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  59. 제57항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  60. 복수의 메모리 셀이 접속된 제1 비트선 트위스트 구조의 비트선 쌍을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    복수의 메모리 셀이 접속된 제2 비트선 트위스트 구조의 비트선 쌍을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  61. 제60항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  62. 제60항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  63. 제60항에 있어서,
    상기 제1 비트선 트위스트 구조의 비트선 쌍은 모든 비트선 쌍에서 비트선이 트위스트되어 있으며,
    상기 제2 비트선 트위스트 구조의 비트선 쌍은 한 쌍의 비트선 쌍을 사이에 두고 거듭해서 비트선이 트위스트되어 있는 반도체 집적 회로.
  64. 리프레시 동작을 필요로 하는 복수의 메모리 셀을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이에 접속되며, 제1 메모리 셀 어레이 내의 복수의 메모리 셀의 리프레시 동작을 제1 주기로 행하게 하는 제어를 행하는 제1 리프레시 제어 회로와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    리프레시 동작을 필요로 하는 복수의 메모리 셀을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이에 접속되며, 제2 메모리 셀 어레이 내의 복수의 메모리 셀의 리프레시 동작을 상기 제1 주기와는 다른 제2 주기로 행하게 하는 제어를 행하는 제2 리프레시 제어 회로와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  65. 제64항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  66. 제64항에 있어서, 상기 제1 및 제2 메모리 회로는 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  67. 제64항에 있어서, 상기 제1 및 제2 리프레시 제어 회로는 각각, 일정 주기의 타이머 신호를 출력하는 리프레시 타이머와, 상기 타이머 신호를 카운트하는 리프레시 어드레스 카운터로 구성되고, 제1 및 제2 리프레시 제어 회로 내의 리프레시 타이머로부터 출력되는 상기 타이머 신호의 주기가 상호 다른 반도체 집적 회로.
  68. 복수의 메모리 셀을 갖고, 제1 랜덤 액세스 타임을 갖는 제1 메모리 셀 어레이와, 상기 제1 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제1 전위 발생 회로를 포함하며, 반도체 칩 상에 형성된 제1 메모리 회로와,
    복수의 메모리 셀을 갖고, 상기 제1 랜덤 액세스 타임과는 다른 제2 랜덤 액세스 타임을 갖는 제2 메모리 셀 어레이와, 상기 제2 메모리 셀 어레이 내의 상기 복수의 메모리 셀을 동작시킬 때에 사용되는 적어도 하나의 전위를 발생하는 제2 전위 발생 회로를 포함하며, 상기 반도체 칩과 동일한 반도체 칩 상에 형성된 적어도 하나의 제2 메모리 회로
    를 포함하는 반도체 집적 회로.
  69. 제68항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  70. 제68항에 있어서, 상기 제1 및 제2 메모리 회로는 각각, DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
  71. 제4항 또는 제10항에 있어서, 상기 제1 및 제2 메모리 회로에 접속되며, 상기 제1 및 제2 메모리 회로와의 사이에서 데이터의 수수를 행하는 로직 회로를 더 포함하는 반도체 집적 회로.
  72. 제4항 또는 제10항에 있어서, 상기 제1 및 제2 메모리 회로는, 각각 DRAM 회로, SRAM 회로, 플래시 메모리 등의 불휘발성 메모리 회로, 강유전체 메모리 회로, 마그네틱 메모리 회로 중 어느 하나인 반도체 집적 회로.
KR10-2002-0037693A 2002-03-26 2002-06-29 반도체 집적 회로 KR100502375B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002086679A JP2003282823A (ja) 2002-03-26 2002-03-26 半導体集積回路
JPJP-P-2002-00086679 2002-03-26

Publications (2)

Publication Number Publication Date
KR20030077918A KR20030077918A (ko) 2003-10-04
KR100502375B1 true KR100502375B1 (ko) 2005-07-20

Family

ID=27800449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0037693A KR100502375B1 (ko) 2002-03-26 2002-06-29 반도체 집적 회로

Country Status (6)

Country Link
US (1) US6950367B2 (ko)
EP (1) EP1349174A3 (ko)
JP (1) JP2003282823A (ko)
KR (1) KR100502375B1 (ko)
CN (1) CN1262012C (ko)
TW (1) TW546823B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005196924A (ja) * 2004-01-09 2005-07-21 Toshiba Corp 半導体集積回路装置及びその装置を用いたビット線容量の調整方法
JP4264022B2 (ja) * 2004-04-06 2009-05-13 パナソニック株式会社 半導体集積回路装置およびその製造方法
WO2006018862A1 (ja) * 2004-08-16 2006-02-23 Fujitsu Limited 不揮発性半導体メモリ
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7355905B2 (en) 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
JP2007043081A (ja) * 2005-07-07 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
KR20100104624A (ko) 2009-03-18 2010-09-29 삼성전자주식회사 반도체 메모리 소자
JP2011003710A (ja) 2009-06-18 2011-01-06 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2012089747A (ja) * 2010-10-21 2012-05-10 Toshiba Corp 不揮発性半導体記憶装置
JP5737753B2 (ja) 2011-03-30 2015-06-17 日本電気株式会社 ネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステム
TWI541978B (zh) * 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
US8982607B2 (en) 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US9076775B2 (en) 2013-09-04 2015-07-07 Qualcomm Incorporated System and method of varying gate lengths of multiple cores
KR20160114905A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2017041877A (ja) * 2015-08-21 2017-02-23 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
KR102400991B1 (ko) * 2015-12-30 2022-05-23 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102592777B1 (ko) 2016-06-27 2023-10-25 애플 인크. 조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템
US10141043B1 (en) * 2017-07-24 2018-11-27 Nanya Technology Corporation DRAM and method for managing power thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644788A (ja) * 1991-11-26 1994-02-18 Citizen Watch Co Ltd 半導体記憶装置とその書き込み方法
KR19980033971A (ko) * 1996-11-01 1998-08-05 키타오카 타카시 반도체 집적 회로 장치
KR19990014158A (ko) * 1997-07-25 1999-02-25 니시무로 다이조 로직 혼재 메모리
KR20010093630A (ko) * 2000-03-28 2001-10-29 다니구찌 이찌로오, 기타오카 다카시 반도체 장치
JP2003197750A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910009555B1 (ko) * 1989-01-09 1991-11-21 조경연 싱글 포트 듀얼 ram(spdram)
JPH088314B2 (ja) * 1989-10-11 1996-01-29 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JPH03194790A (ja) 1989-12-25 1991-08-26 Hitachi Ltd バッファ記憶装置
JPH03269894A (ja) * 1990-03-19 1991-12-02 Fujitsu Ltd 半導体記憶装置
EP0465050B1 (en) * 1990-06-19 1997-09-03 Dell Usa L.P. A digital computer having a system for sequentially refreshing an expandable dynamic RAM memory circuit
JPH0834294B2 (ja) * 1990-11-15 1996-03-29 三菱電機株式会社 半導体集積回路装置
JP3304413B2 (ja) * 1992-09-17 2002-07-22 三菱電機株式会社 半導体記憶装置
JP3667787B2 (ja) * 1994-05-11 2005-07-06 株式会社ルネサステクノロジ 半導体記憶装置
EP0951072B1 (en) 1996-04-08 2009-12-09 Hitachi, Ltd. Semiconductor integrated circuit device
JPH1070243A (ja) * 1996-05-30 1998-03-10 Toshiba Corp 半導体集積回路装置およびその検査方法およびその検査装置
JP3012525B2 (ja) 1996-07-18 2000-02-21 日本電気オフィスシステム株式会社 文字処理方法とその文字処理装置
US6252799B1 (en) 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
JPH1153883A (ja) * 1997-07-31 1999-02-26 Ricoh Co Ltd Ｄｒａｍバックアップ方式及び該バックアップ方式を備えたファクシミリ装置
KR100320610B1 (ko) * 1997-12-24 2002-04-22 박종섭 반도체메모리장치
JPH11203862A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
JP2001015613A (ja) * 1999-06-29 2001-01-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644788A (ja) * 1991-11-26 1994-02-18 Citizen Watch Co Ltd 半導体記憶装置とその書き込み方法
KR19980033971A (ko) * 1996-11-01 1998-08-05 키타오카 타카시 반도체 집적 회로 장치
KR19990014158A (ko) * 1997-07-25 1999-02-25 니시무로 다이조 로직 혼재 메모리
KR20010093630A (ko) * 2000-03-28 2001-10-29 다니구찌 이찌로오, 기타오카 다카시 반도체 장치
JP2003197750A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
JP2003282823A (ja) 2003-10-03
US20030185085A1 (en) 2003-10-02
US6950367B2 (en) 2005-09-27
CN1262012C (zh) 2006-06-28
EP1349174A3 (en) 2004-06-16
KR20030077918A (ko) 2003-10-04
EP1349174A2 (en) 2003-10-01
TW546823B (en) 2003-08-11
CN1447431A (zh) 2003-10-08

Similar Documents

Publication Publication Date Title
KR100502375B1 (ko) 반도체 집적 회로
US6359802B1 (en) One-transistor and one-capacitor DRAM cell for logic process technology
US6992928B2 (en) Semiconductor memory device with an improved memory cell structure and method of operating the same
US10181341B1 (en) Memory device including current generator plate
JP4729861B2 (ja) 半導体記憶装置
JP4507119B2 (ja) 半導体装置およびその製造方法
KR20190018548A (ko) 복수의 선택 게이트 및 상이한 바이어스 조건을 포함하는 메모리 디바이스
KR20010095329A (ko) 반도체장치
US20230031083A1 (en) Capacitors having vertical contacts extending through conductive tiers
US5912840A (en) Memory cell architecture utilizing a transistor having a dual access gate
US5903033A (en) Semiconductor device including resistance element with superior noise immunity
TW201740381A (zh) 半導體記憶裝置
US20160078920A1 (en) Semiconductor memory device
TWI806492B (zh) 半導體元件記憶裝置
US20030016555A1 (en) Semiconductor integrated circuit device
US7751273B2 (en) Layout structure of sub-world line driver and forming method thereof
TWI795180B (zh) 半導體元件記憶裝置
TWI813280B (zh) 使用半導體元件的記憶裝置
US11764255B2 (en) Memory circuit, memory device and operation method thereof
US20230122198A1 (en) Memory device having sub wordline driver
US6590237B2 (en) Layout structure for dynamic random access memory
JPH06216337A (ja) 半導体記憶装置
JP2001168292A (ja) 強誘電体メモリ装置
JPH07254649A (ja) ダイナミック型半導体記憶装置
JP2010182419A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120621

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee