KR20010095329A - 반도체장치 - Google Patents
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Abstract
본 발명은 반도체장치에 관한 것으로서 복수로 이루어지는 다이나믹형 메모리셀이 접속된 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고, 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프와, 선택신호를 받아서 상기 복수의 래치회로의 한쌍의 입출력노드와 상기 제 1비트선의 복수에 대해서 공통으로 설치된 제 2비트선쌍을 선택적으로 접속하는 한쌍의 제 1도전형의 스위치 MOSFET를 구비하고, 상기 스위치 MOSFET의 한계치전압을 상기 래치회로를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대값을 작게하고, 상기의 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기 제 2전압을 기준으로 하여 상기 제 1전압보다도 절대값이 큰 전압으로 하여, 저 전압에서 동작한계의 확보와 고속화를 실현한 DRAM을 구하는 기술이 제시된다.
Description
본 발명은 반도체장치 및 반도체집적회로장치에 관한것으로 저전압으로 동작하는 다이나믹형 RAM(랜덤 엑세스 메모리)의 고속 기입기술에 이용하는 유효한 기술에 관한 것이다.
일본국특개평10-20073은 DRAM에 관하여 전원전압, 데이터선 전압진폭, 메인워드선 전압진폭, 주변회로 전압진폭, 서브워드선 전압진폭의 관계에 대해서 다수의 예가 개시되어 있다.
일본국특개평9-180436(US Patent No. 5,774,407)은 Vss와 Vpp의 사이로 이동시키는 기술을 개시하고 있다.
일본국특개평2-244756은 SRAM에 관한 것으로서 비트선은 2.2V와 2.8V의 사이를 이동하고 컬럼선택선은 0V와 5V의 사이를 이동하는 기술을 개시하고 있다.
일본국특개평3-147595는 비트선과 센스앰프와의 사이에 접속되는 트랜지스터를 2극(Biapolar)으로 구성한 반도체메모리를 개시하고 있다.
반도체집적회로장치의 인터페이스에는 표준적인 전원전압(예를들면 3.3V)이 이용되어오는, 한편 미세화의 진행에 따라서 MOSFET의 내압은 저하해가기 때문에 LSI(대규모 반도체집적회로장치)의 내부전원전압은 세대별로 저전압화 되는 추세이다. 내부전원전압을 낮게한 다이나믹형 RAM의 예로서 일본국특개평8-31171호공보(US Patent No. 5,673,232)가 있다.
전원전압이 약3.3V정도로 비교적 높은 경우에는 다이나믹형RAM의 동작속도는 메모리셀에서의 극소량의 독출전압을 전원전압과 같은 커다란 전압으로 증폭하기 위한 증폭시간, 즉 센스앰프의 독출시간에 의해 시간적으로 한정되어 있다. 그러나 전원전압(vdd)을 1.8V 혹은 그 이하의 1.0V까지 저하시켜서 CMOS회로의 동작하한전압부근까지 저하하면 기입동작이 상기 독출동작보다도 늦어지고, 상기 1.0V까지 저하하면 기입 그 자체가 불능이 되는 것이 본출원 발명자등의 연구에 의해 명확해졌다.
본 발명의 목적은 저전압에서 동작머신의 확보와 고속화를 실현한 다이나믹형 RAM을 구비한 반도체집적회로장치를 제공하는 것이다. 본 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.
본 원에 있어서, 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 즉, 복수로 이루어지는 다이나믹형 메모리셀이 접속된 제 1의 비트선쌍(데이터선쌍)에 대응한 한쌍의 입출력노드를 갖고, 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET(또는 MISFET)로 구성된 래치회로로 이루어지는 센스앰프와, 선택신호를 받고 상기 복수의 래치회로의 한쌍의 입출력노드와 상기 제 1비트선의 복수에 대해서 공통으로 설치된 제 2비트선쌍(신호전송선쌍)을 선택적으로 접속하는 한쌍의 제 1도전형의 스위치MOSFET를 구비하고, 상기 스위치MOSFET의 한계치전압을 상기 래치회로를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대치적으로 작고, 상기의 스위치MOSFET를 오프상태로 하는 선택신호의 레벨을 상기 제 2전압을 기준으로 하여 상기 제 1전압보다도 절대치가 큰 전압으로 한다.
도 1 은 본 발명에 관한 반도체집적회로장치에 설치되는 다이나믹형 RAM의 한 실시예를 나타내는 블록도이다.
도 2 는 본 발명에 관한 DRAM의 메모리셀배열부의 한 실시예를 나타내는 개략적인 레이아웃도이다.
도 3 은 상기 DRAM의 코어부분의 한 실시예를 나타내는 블록도이다.
도 4 는 상기 도 3에 나타나는 메모리매트의 한 실시예를 나타내는 내부 레이아웃도이다.
도 5 는 상기 도 4에 나타나는 메모리배열의 한 실시예를 나타내는 회로도이다.
도 6 은 상기 도 4에 나타나는 메모리배열의 한 실시예를 나타내는 회로도이다.
도 7 은 상기 도 4에 나타나는 센스앰프부의 한 실시예를 나타내는 회로도이다.
도 8 은 상기 도 4에 나타나는 센스앰프부의 한 실시예를 나타내는 회로도이다.
도 9 는 본 발명에 관한 DRAM에 있어서의 메모리셀에서 데이터의 입출력회로에 이르는 신호전달경로를 설명하기 위한 회로도이다.
도 10 은 본 발명에 관한 DRAM의 기입동작을 설명하기 위한 설명도이다.
도 11 은 본 발명에 관한 DRAM의 기입동작의 일례를 설명하기 위한 파형도이다.
도 12 는 본 발명에 관한 DRAM의 독출동작의 일례를 나타내는 파형도이다.
도 13 은 본 발명에 관한 DRAM의 기입동작의 일례를 나타내는 파형도이다.
도 14 는 본 발명에 관한 반도체집적회로장치의 한 실시예를 나타내는 개략소자구조 단면도이다.
도 15 는 본 발명에 관한 반도체집적회로장치의 한 실시예를 나타내는 개략소자구조 단면도이다.
도 16(A) 및 도 16(B) 은 상기 도 2 및 도 4등에서 나타낸 로컬 워드 드라이버(lwd)의 한 실시예를 나타내는 회로도이다.
도 17 은 상기 로컬 워드 드라이버(lwd)와 센스앰프(sa)의 구동회로의 한 실시예를 나타내는 회로도이다.
도 18 은 본 발명에 관한 DRAM에 이용되는 레벨변환회로(ls)의 한 실시예를 나타내는 회로도이다.
도 19 는 상기 도 3의 모니터회로(mon)의 한 실시예를 나타내는 회로도이다.
도 20 은 상기 도 3의 제어회로(sq)의 한 실시예를 나타내는 회로도이다.
도 21 은 본 발명에 관한 DRAM 전체의 동작을 설명하기 위한 파형도이다.
도 22 는 본 발명에 관한 DRAM의 기입동작의 다른 일례를 설명하기 위한 파형도이다.
도 23 은 본 발명에 관한 다이나믹형 RAM의 메모리셀배열의 다른 한 실시예의 설명도이다.
<도면의 주요부분에 대한 부호의 설명>
bl : 비트선 gbl : 글로벌 비트선
wl : 로컬워드선 vmb : 프리챠지전압
csp, csn : 공통소스선 vdd : 전원전압
vdh : 승압전압 pcb : 프리챠지신호
vss : 접지전위 vdl : 마이너스 전압
sc : 제어회로 N1, N2 : 인버터회로
wac : 기입제어신호 CN1, CN2 : 클록인버터 회로
rac : 제어신호 Q1 ~ Q22 : MOSFET
도 1에는 본 발명에 관한 반도체집적회로장치에 설치되는 다이나믹형 RAM의 한 실시예의 블록도가 도시되어 있다. 상기 발명에 관한 반도체집적회로장치는 이른바 ASIC(Application Specified Integrate Circuit) 즉, 특정용도의 IC를 구성하도록 이루어진다. 반도체집적회로장치에는 복수의 회로블록이 탑재되어 ASIC구성을 용이하기 할 수 있도록 각각의 회로 블록이 독립적인 회로기능단위로서 이른바모듈에서는 마크로셀을 이루도록 이루어진다. 각 기능단위는 각각 그 규모 구성이 변경가능하다.
반도체집적회로장치는 특히 제한되지는 않지만 1.0볼트와 같은 저전원전압(vdd)기에서도 충분한 동작특성을 나타내는 바와 같이 저전원전압이 가능한 CMOS구조의 반도체집적회로장치이다. 본원에 있어서, 용어[MOS]는 본래는 메탈 옥사이드 세미컨덕터구성을 간략적으로 호칭하도록 이루어진 것으로 이해된다. 그러나 최근 일반적 호칭에서의 MOS는 반도체장치의 본질적부분 가운에 메탈을 폴리실리콘과 같은 금속이 아닌 전기도전체로 변경하거나 옥사이드를 다른 절연체로 변환하거나 하는 것을 포함하고 있다.
CMOS도 또한, 상기와 같은 MOS에 부가하여 취급방법의 변화에 따른 폭넓은 기술적 의미를 갖는 다고 이해되고 있다. MOSFET도 또한 동일하게 협소한 의미로 이해되는 것은 아니고 실질상은 절연게이트 전계효과 트랜지스터로서 파악되는 바와 같은 광의의 구성을 포함한 의미로 되어 있다. 본 발명의 CMOS, MOSFET등은 일반적호칭에 익숙해져 있다.
다이나믹형RAM(이하, 단순히 DRAM으로 명기)의 메모리셀 즉 다이나믹형 메모리셀이 전형적으로는 전하의 형태를 가지고 정보를 축적하는 정보축적용 커패시터와 선택용 MOSFET로 이루어지는바와 같이 소수의 소자로 이루어지고 비교적 작은 메모리셀 사이즈가 된다. 그 이유는 다이나믹형 메모리는 대기억용량이어도 그 전체의 사이즈를 비교적 작게 하는 것이 가능하고 상기 시스템LSI(반도체집적회로장치)에 있어서의 하나의 모듈에서는 기능 유니트를 구성한다.
도시한 DRAM은 특히 제한되지는 않지만 대기억용량화에 적합하도록 뱅크구성을 취한다. 메모리뱅크수는 그 개수가 예를들면 최대 16을 가지고 변경이 가능해진다. 하나의 메모리뱅크 예를들면 첫번째의 메모리뱅크(bank 1)는 메모리셀배열 센스앰프 및 센스앰프와 일체가 되어지도록 미도시의 비트선 프라챠지회로와 다아니믹발생회로 및 컬럼셀렉터 로우 디코드 및 컬럼스위치회로로 이루어진다.
상기 복수의 메모리뱅크에 대해서 어드레스신호 및 제어신호를 위한 어드레스버스/제어버스(ADCB)가 설정되고 데이터입출력을 위한 메모리내부버스(I/O 내부버스)(IOB)가 설정되어 있다. 메모리입출력회로(M-I/O)는 내부버스(BUS)에 결합되는 포트를 그 내부에 갖는다. 동도의 회로블록은 회로기능을 중심으로 하여 나타내고 있고 컬럼스위치회로가 센스앰프열과 직교하는 방향으로 배열되도록 나타내고 있지만 실제로는 후 기술하는 바와 같이 상기 센스앰프열의 각 입출력노드에 대응하여 설치된다. 그 이유는 상기 내부버스(IOB)는 메모리셀배열상을 비트선과 일렬로 연장되도록 형성된다.
DRAM은 또한 내부전원회로로서의 전압변환회로(IMVC) 내부동작제어신호(mq, pmq) 리세트신호(resb) 및 제어버스(CBUS)를 매개로 각종 동작제어신호를 받는 메모리제어회로(MMC) 및 전원초기화회로(VINTC)를 갖는다. 상기 전압변환회로(IMVC)에는 승강전압회로, 마이너스전압 발생회로와 같은 챠지펌프회로도 포함된다.
상기에 있어서, 반도체집적회로장치를 구성하기 위한 디자인 오토메이션에 있어서의 설계데이터의 관리단위등에 따라서 보다 광범위한 요소의 집합은 보다 작은 요소로 이루어진다고 볼 수 있다. 예를들면 하나의 메모리뱅크에 있어서의 메모리셀배열, 센스앰프, 로우디코드 및 컬럼스위치는 하나의 메모리매트를 구성한다고 볼수 있고 다이나믹발생회로 및 컬러셀렉터는 뱅크제어회로를 구성한다고 볼 수 있다. 상기 경우에는 각 메모리뱅크는 보다 단순하게 메모리매트와 뱅크제어회로로 이루어진다고 보게 된다.
나타내는 DRAM에 있어서 상기 메모리매트와 그 선택회로등은 독립의 CMOS형 반도체집적회로장치로서 구성되는 공지의 DRAM과 거의 동일하게 된다. 즉, 본 실시예의 DRAM은 독립의 CMOS형 반도체집적회로장치로서 구성되는 DRAM에 그 상태로 적용가능하다. 그 이유로서 그 내부구성에 대해서의 상세한 설명은 회피하지만 그 개략을 설명하면 이하와 같이 된다.
메모리셀배열은 매트릭스배치된 복수의 다이나믹형 메모리셀과 각각 대응하는 메모리셀의 선택단자가 결합되는 복수의 워드선과 각각 대응하는 메모리셀의 데이터 입출력단자가 결합되는 복수의 비트선을 포함한다. 메모리셀을 구성하는 선택MOSFET는 후에 도 14를 이용하여 설명하는 바와 같이 p형단결정 실리콘으로 이루어지는 바와같이 반도체기판상에 형성된 p형웰영역에 n형소스영역 및 n형드레인 영역이 형성된 바와 같은 구조를 취한다.
특히, 제한되지 않지만 비교적 낮은 불순물농도인 n형분리용 반도체영역에 의해 p형 반도체기판에서 전기적으로 분리되는 바와 같이 되어 있다. 상기의 분리영역은 심도깊은 웰영역으로 볼 수 있고, 후 기술하는 바와 같은 승압전압(vdh)과 같은 플러스전위가 전해진다. 상기에 의해 상기 n형분리용 반도체영역은 α입자등에 기인하여 p형 반도체기판안에 발생하는 바와 같이 바람직하지 않은 캐리어에서p형 웰영역을 보호하도록 작용한다.
메모리셀이 형성되는 p형 웰영역은 DRAM내의 내부전원회로로서의 전압변환회로(IMVC)에 의해 형성되는 마이너스 전위의 기판바이어스전압(vdl)이 전해진다. 상기에 의해 메모리셀에 있어서의 선택용MOSFET의 환원전류(TAILING CURENT)에서는 리크전류가 저감되고 메모리셀에 있어서의 정보축적용 용량의 정보리크가 경감된다.
p형 웰영역상에는 산화실리콘막으로 이루어지는 바와 같이 절연막을 매개로 메모리셀에 있어서의 정보축적용 용량이 형성된다. 정보축적용 용량의 한쪽의 전극은 선택요 MOSFET의 소스영역으로 보여지는 전극영역에 전기적으로 결합된다. 복수의 메모리셀을 위한 복수의 정보축적용 용량의 각각의 다른쪽의 전극은 이른바 플레이트전극으로 지칭되는 공통전극이 된다. 플레이트전극은 용량전극으로서 소정의 전위(vpl)가 전해진다.
정보축적용 용량은 메모리셀 배열의 사이즈를 작게한 바와 같이 비교적 작은 사이즈를 갖는 것이 바람직하면서 그 자체로 긴 정보보지시간을 유지하도록 대용량치를 갖는 것이 바람직하다. 정보축적용 용량은 대용량치를 갖도록 그 전극간에 끼워지는 유전체막이 예를들면, 산화탄탈 혹은 산화실리콘과 같은 비교적 큰 유전률을 갖는 재료로 선택되고 또한 단위면적당 용량을 증대하도록 매우 얇은 두께가 된다. 복수의 정보축적용 용량을 위한 플레이트 전극전위(vpl)는 전압변환회로(IMVC)에 의해 형성되는 지점의 회로의 전원전압(vdd)의 절반과 비등하도록 중간전위가 된다.
상기에 의해 정보축적용 용량의 한쪽의 전극에 축적해야하는 정보에 따라서, 전원전압(vdd)레벨과 같은 하이레벨이 공급된 경우와, 상기의 한쪽의 전극에 회로의 접지전위에 비등하도록 한 로우레벨이 공급된 경우의 어느 경우에 있어서도 플레이트전극전위(vpl)가 전원전압(vdd)의 대략 절반전위가 된다. 즉, 유전체막에 부가되는 전압은 전원전압(vdd)의 대부분은 절반과 같은 소수치에 제한된다. 상기에 의해 유전체막은 그 내압의 저하가 가능해지고 또한 인가전압의 감소에 따르는 불필요한 리크전류의 감소도 가능해지기 때문에 그 두께를 한계적인 얇기까지 얇게하는 것이 가능해진다.
타이밍발생 및 컬럼셀렉터와 같은 타이밍 발생 및 컬럼셀렉터는 메모리제어회로(MCC)내의 글로벌제어회로에서 동작제어신호에 의해 동작제어되면서 버스(ADCB)를 매개로 공급되는 뱅크선택신호에 의해 활성화안에서 선택되고 메모리셀배열의 비트선을 위한 비트선 프리챠지회로, 로우 디코드, 센스앰프 그 자신의 내부에 있어서의 컬럼셀렉터등의 각종 회로의 동작제어를 위한 각종 내부타이밍신호를 형성한다. 타이밍발생 및 컬럼셀렉터에 있어서의 컬럼셀렉터는 내부타이밍신호에 의해 그 동작에 제어되고 버스(ADCB)를 매개로 공급되는 컬럼어드레스신호를 디코드하고 컬럼스위치회로와 같은 당해 뱅크에 있어서의 컬럼스위치회로를 동작시키기 위한 디코드신호를 형성한다.
로우 디코더와 같은 로우 디코더는 타이밍발생 및 컬럼셀렉터에서 공급되는 타이밍신호에 의해 그 동작타이밍이 제어되고, 버스(ADCB)를 매개로 공급되는 어드레스신호를 디코드하고 대응하는 메모리셀배열에 있어서의 워드선을 선택한다.
비트선 프리챠지회로는 로우디코더가 활성화되기 전과 같은 타이밍에 있어서, 프리챠지타이밍신호에 의해 동작되고 대응하는 메모리셀배열에 있어서의 각 비트선을 전원전압(vdd)의 대략 절반의 전압과 같은 레벨로 프리챠지한다.
센스앰프는 로우디코더가 활성화 된 후에 타이밍발생 및 컬럼셀렉터회로에서 발생되는 센스앰프용 타이밍신호에 의해 동작되고 로우 디코더에 의해 선택된 메모리셀에 의해 비트선에 전해진 신호 즉 독출신호를 증폭한다. 센스앰프에 있어서의 각 비트선에 대응되는 복수의 단위센스앰프의 각각은 잘 알려진 CMOS구성의 센스앰프와 실질적으로 동일한 구성이 된다.
단위센스앰프의 각각은 게이트 드레인이 교차접속된 한쌍의 p채널형MOSFET와 동일하게 게이트 드레인이 교차접속된 한 쌍의 n채널형 MOSFET를 갖는다. 한쌍의 p채널형 MOSFET의 드레인 및 한쌍의 n채널 형MOSFET의 드레인은 대응하는 상대 비트선에 결합된다. 한쌍의 p채널형 MOSFET의 소스는 공통접속되고 센스앰프용 타이밍 신호에 의해 동작제어되는 스위치 MOSFET를 매개로 동작전위가 전해진다. 동일하게 한쌍의 n채널 형MOSFET의 소스는 공통접속 되고 센스앰프용 타이밍신호에 의해 동작제어되는 스위치 MOSFET를 매개로 회로의 접지전위와 같은 동작전위가 전해진다.
상기 동작전압은 다음에 도 12등을 이용하여 설명하는 바와 같이, 비트선의 하이레벨에 대응한 예를들면 전원전압(vdd)과 그 보다도 전압으로 이루어진 승압전압(vdh)이 이용되고 있다. 센스앰프가 증폭동작을 개시하고 하이레벨에 직상해야할 비트선의 전위가 소망의 전압에 도달하기까지의 일정기간, 상기 승압전압(vdh)에 의해 센스앰프의 증폭동작이 실행된다고 하는 이른바 오버 드라이브방식이 채용된다. 동일하게 회로의 접지전위(vss)와 그것 보다도 낮은 마이너스전압(vdl)이 이용되고, 상기 센스앰프가 증폭동작을 개시하고 로우레벨로 직하해야 할 비트선의 전위가 소망의 전압에 도달하기까지의 일정기간, 상기 마이너스전압(vdl)에 의해 센스앰프의 증폭동작이 실행된다는 이른바 오버드라이브방식을 조합시켜도 좋다. 상기 비트선의 전위가 소망의 전위 vdd와 vss부근에 도달하면 센스앰프의 동작전압은 본래의 비트선의 하이레벨에 대응한 전원전압 vdd 와 vss로 절환된다.
메모리셀배열을 끼운 2개의 센스앰프배치는 다음과 같은 구성을 의미한다. 즉, 다음으로 도 5와 도 6을 이용하여 설명하는 바와 같이 메모리셀 배열의 한쪽측의 센스앰프에는, 당해 메모리셀배열의 복수의 비트선내의 간격을 두는 비트선이 결합되고 메모리셀배열의 타편측의 센스앰프에는 당해 메모리셀배열의 복수의 비트선내의 잔여간격의 비트선이 결합된다. 이 구성은 센스앰프를 구성하는 복수의 MOSFET를 필요로 하는 사이즈에 응하여 비교적 큰 피치를 배치시켜 이룰 수 밖에 없을 경우에 있어서의 메모리셀 배열에 있어서의 복수의 비트선의 피치를 미세화하는 점에서 효과적이다.
컬럼스위치회로는 대응하는 컬럼셀렉터에서 출력되는 선택신호에 의해 동작된다. 컬럼스위치회로에 의해 메모리셀배열에 있어서의 복수의 비트선내의 컬럼셀렉터에 의해 지시된 비트선(또는 제 1비트선)이 선택되고 메모리내부버스(IOB)(글로벌비트선 또는 제 2비트선)에 결합된다.
메모리 입출력회로(M-IO)는 반도체집적회로장치의 내부버스(BUS)에 결합되고상기의 내부버스(BUS)로부터 어드레스신호 및 제어신호를 받고 그것을 내부의 버스(ADCB)에 전송한다. 메모리 입출력회로(M-IO)는 또한, 버스(BUS)와 메모리내부버스(IOB)와의 사이의 메모리데이터의 입출력을 실행한다.
메모리제어회로(MCC)는 반도체집적회로장치의 내부 제 1, 제 2동작제어신호(mq, pmq) 및 셀신호(resb)를 받고 상기들의 신호에 응한 제어동작을 실행한다. 메모리제어회로(MCC)는 특히 제한되지 않지만 제 1동작제어신호(mp) 및 제 2동작제어신호(pmq)를 받고 상기에 응하여 내부동작제어신호(bbcz)를 형성하는 제 1제어논리회로와 제 1동작제어신호(mq) 및 리세트신호(resb)를 받고 상기에 응하여 실질적인 초기화제어신호(intgb)를 형성하는 제 2제어논리회로를 갖는다.
전원변환회로(IMVC)는 DRAM의 전원단자(vdd)와 기준전위단자(vss)와의 사이에 공급되는 전원전압을 받고 상기 기술한 바와 같은 메모리셀배열을 위한 기판바이어스전압(vdl) 플레이트전압(vpl) 및 워드선의 선택레벨 센스앰프의 오버드라이브용의 승압전압(vdh)과 같은 내부전압을 형성한다. 특히 제한되지는 않지만 메모리셀배열을 위한 기판 바이어스전압(vdl)과 승압전압(vdh)은 모듈로서의 DRAM내의 당해 회로(IMVC)내에 있어서 형성된다. 전원초기화회로(VINTC)는 메모리제어회로(MCC)에 의한 동작제어를 근거로 DRAM회로의 초기화를 실행한다.
도 2에는 본 발명에 관한 DRAM의 메모리셀배열부의 한 실시예의 개략적인 레이아웃도가 도시되어 있다. 상기 실시예에서는 메모리뱅크가 도면의 횡방향으로 4개 설치되는 열이 도시되어 있다. 각 메모리뱅크를 구성하는 메모리셀배열은 워드선의 연장방향으로 4분할된다. 즉, 하나의 메모리뱅크를 구성하는 메모리셀배열은도면의 종방향으로 4분할되어 이루어지는 배열(ary)을 갖도록 이룬다. 상기 원드선의 연장방향으로 4분할된 배열은 그 상하에 로컬 워드 드라이버(lwd)가 설치된다. 상기와 같이 메모리뱅크의 메모리셀배열은 센스앰프(sa)에 의해 끼워진다. 따라서, 상기 각 배열(ary)은 그 좌우에 센스앰프(sa)가 설치되고 그 상하에 로컬워드 드라이버(lwd)가 설치된다.
상기 4개의 배열(ary)상을 연장하도록 메인워드선이 설치된다. 상기의 메인워드선은 배열(ary)열의 하측에 설치된 구동회로(drive)에 의해 선택된다. 구동회로(drive)는 디코더(dec)에 의해 형성된 선택신호를 받아서 상기 메인워드선의 선택신호를 형성한다. 디코더(dec)는 또한 로컬워드선을 선택하는 선택신호도 형성한다. 배열(ary)열의 상측에는 모니터회로(mon)가 설치되고 메인워드선의 선택/비선택레벨을 검출한다.
배열(ary)에 설치된 복수의 로컬워드선에 대해서 하나의 메인워드선이 할당된다. 로컬워드 드라이버(lwd)는 상기 메인워드선의 신호와 하나의 메인워드선에 할당된 복수의 로컬워드선중의 하나를 선택하기 위한 선택신호를 받고서, 각 배열(ary)에 있어서 한개의 로컬워드선을 선택한다. 상기의 로컬워드선에 메모리셀의 어드레스 선택단자가 접속된다.
상기 배열(ary)에 있어서는, 횡방향으로 비트선쌍이 연장된다. 상기의 비트선의 연장방향과 병행하여 상기 IO버스를 구성하는 글로벌비트선(제 2의 비트선)이 연장된다. 센스앰프(sa)는 컬럼선택의 스위치(MOSFET)를 포함하고 컬럼선택신호에 의해 상기 글로벌비트선쌍에 할당된 복수의 비트선쌍 가운데 한쌍을 접속시킨다.앰프(amp)는 상기 글로벌 비트선쌍에 대응하여 설치되는 기입앰프와 독출앰프이다.
상기와 같은 배열(ary)과 센스앰프(sa) 로컬워드 드라이버(lwd) 및 구동회로(drive)와 모니터회로(mon)를 구성하는 n채널형MOSFET가 형성되는 p형 웰이 공통화되고 상기의 p형 웰과 상기가 형성되는 심도깊은 n형분리영역과의 사이의 pn접합이 전압(vdh-vbl)의 안정화를 위하여 용량으로서 충당시키는 것이 가능 하다.
도 3에는 상기 DRAM의 코어부분의 블록도가 도시되고 있다. 동도에 있어서 메모리매트(mat)는 각각 256K비트의 용량을 갖는, 메모리매트로 이루어지고 메모리매트(mat) [0] 에서 [3]에 의해 약 M비트의 기억용량을 갖도록 이룬다. 상기의 메모리트(mat) [0] 에서 [3]에는 DRAM의 메모리셀과 로컬워드 드라이버(local word driver)(lwd) 센스앰프(sa) 및 이들의 제어를 포함한다.
구동회로(drive)는 어드레스의 디코더 및 레벨변환회로를 포함한다. 회로(sq) 및 mon은 메모리매트(mat)의 상하로 배치되고 신호를 제어하는 것으로 DRAM동작의 씨퀀스를 제어한다. amp는 독출/기입앰프이다. 워드선은 256개로 구성되고 비트선은 1024쌍으로 구성된다. 상기에 의해 메모리매트(mat) [0]은 상기와 같이 약 256K비트의 기억용량을 갖는다. 글로벌비트선(gb)은 상기 복수의 메모리매트(mat) [0]에서 [3]을 관통하도록 연장되고 8개의 비트선쌍에 대해서 한개의 글로벌 비트선(gb)가 할당된다. 상기와 같이 비트선이 1024쌍으로 구성되기 때문에 글로벌비트선(gb)은 gb[0] ~ gb[127]과 같은 128쌍으로 구성된다.
도 4에는 상기 메모리매트(mat)의 한 실시예의 내부 레이아웃도가 도시되어있다. lwd는 로컬워드 드라이버(local word driver)이고 sal/srt는 메모리배열(ary)을 끼우도록 좌우(l, r)로 설치된 센스앰프이고 scl/scr은 상기 로컬워드드라이버(lwd) 및 센스앰프 sal/sar의 제어회로이고 상기 센스앰프열(sa)과 로컬 워드 드라이버가 크로스하는 에리어로 설치된다. 이 실시예에서는, 메모리배열(ary)은 상기 워드선의 연장방향으로 4개로 분할된다. 즉 1024쌍의 비트선이 4조로 분할되고 각각의 메모리(ary)에서는 256쌍의 비트선이 설치된다. 그 이유는 하나의 메모리배열(ary)은 256 ×256 = 64K 비트의 기억용량을 갖기 때문이다.
도 5와 도 6은 상기 메모리배열(ary)의 한 실시예의 회로도가 도시되어 있다. 도 5는 도4와 같이 4분할된 메모리배열(ary) [0] ~ [3]의 가운데 우수 [0] 과 [1]을 나타내고 도 6은 기수 [1] 과 [3]을 나타내고 있다. 도 5와도 6의 다른점은 로컬워드 드라이버(lwd)의 배치에 관계하고 있다. 즉, 로컬워드 드라이버(lwd)는 단부의 로컬워드 드라이버(lwd) [0]과 [4]를 제외하고 그것을 끼우도록 상하로 배치된 로컬워드(lw)를 선택한다.
그 이유는 0 ~ 255로 이루어지는 로컬워드선(wl) 가운데 도 5에 있어서 메모리배열(ary)하측에 설치된 로컬워드 드라이버는 로컬워드선(wl)의 0, 3, 4등을 선택하는 것이고 도 6에서는 메모리배열(ary)의 상측에 배치된다. 상기 0 ~ 255로 이루어지는 로컬워드선(wl)가운데 도 5에 있어서 메모리배열(ary)상측에 설치된 로컬워드 드라이버는 로컬워드선(wl)의 1, 2, 5, 6등을 선택하는 것이고 도 6에서는 메모리배열(ary)의 하측에 배치된다.
도 5 및 도 6에 있어서 선택MOSFET와 기억커패시터로 이루어지는 메모리셀은각 128개씩 비트선(bl및 blb)에 접속되고 하나의 비트선쌍(bl/blb)에는 256개의 메모리셀이 접속된다. 비트선(bl 과 blb)은 각 메모리배열(ary)에 256쌍이 배치된다. 상기 실시예에서는 각 비트선(bl)의 좌우에는 가공정밀도를 유지하기 위하여 더미메모리셀(더미 워드선)이 접속되고, 메모리배열(ary)의 상하에는 동일한 이유로 더미비트선(bl)이 설치된다. 전압(vbm)은 비트선(Bl)의 프리챠지전위이고 비어진 확산처리층에 사용된다.
도 7과 도 8에는 센스앰프부의 한 실시예의 회로도가 도시되어 있다. 도 7은 도 4와 같은 메모리배열(ary)을 끼우도록 배치된 센스앰프 가운데 좌측(sal) [1]을 나타내고 도 8은 우측(sar) [1]을 나타내고 있다. 도 7과 도 8의 다른점은 글로벌비트선(gb)과 비트선(bl)과의 접속을 실행하는 컬럼스위치회로이다. 즉, 한쌍의 글로벌비트선(gb) [i], /gb[i]에 대해서 8쌍이 할당되는 비트선 bl[0], /bl[0] 에서 bl[7], /bl[7] 가운데 도 7의 센스앰프부에 설치된 컬럼스위치에 의해 비트선 bl [0], / bl [0] 에서 bl [6] /bl[6]과 같은 우수번째의 비트선쌍이 접속되고 도 8의 센스앰프부에 설치된 컬럼스위치에 의해 비트선 bl[1], /bl[1]에서 bl[7], /bl[7]과 같은 기수번째의 비트선쌍이 접속된다.
따라서, 도 7과 도 8은 기본적으로는 동일한 회로이고 그 이유는 예시적으로 도시된 회로소자에 부착된 회로기호는 동일한 것을 이용하고 있다. 도 7을 예로서 설명하면 센스앰프의 각각은 게이트 드레인이 교차접속된 한쌍의 P채널형 MOSFET Q4, Q5와 동일하게 게이트드레인이 교차접속된 한쌍의 n채널형 MOSFET Q6, Q7을 갖는다. 한쌍의 p채널형 MOSFET의드레인 및 한쌍의 n채널형 MOSFET의 드레인은 대응하는 한쌍의 비트선 bl[6], /bl[6]으로 결합된다. 한쌍의 p채널형 MOSFET Q4, Q5의 소스는 공통소스선(csp)에 접속되고, 센스앰프용 타이밍신호에 의해 동작제어되는 미도시의 스위치MOSFET을 매개로 동작전위가 전해진다. 동일하게 한쌍의 n채널형 MOSFET의 소스는 공통소스선(csn)에 공통접속되고, 센스앰프용 타이밍신호에 의해 동작제어되는 미도시의 스위치MOSFET을 매개로 회로의 접지전위와 같은 동작전위가 전해진다.
본 회로에서는 스탠바이시의 비트선쌍 bl, /bl은 프리챠지신호(pch)가 활성화하는 것으로 온상태가 되는 MOSFET Q1 ~ Q3에 의해 프리챠지 전압(vbm) 이른바 전원전압(vdd)과 회로의 접지전위(vss)의 중간값이 된다. 센스앰프는 8개가 최소의 조합이고 메모리배열(ary)의 좌우 4개씩 배치되고 상기 글로벌비트선 gb[i], gb[i]가 할당된다. 상기의 글로벌비트선 gb[i], /gb[i]와 상기 8쌍의 비트선 bl [0], /gb[0] ~ bl[7], gb[7]을 선택적으로 접속하는 스위치MOSFET(Q8, Q9)는 상기 센스앰프를 구성하는 n채널형 MOSFET Q6, Q7의 한계치전압에 비하여 저전압의 MOSFET에 의해 구성된다.
도 9에는 본 발명에 관한 DRAM에 있어서의 메모리셀에서 데이터의 입출력회로(amp)에 이르는 신호전달경로를 설명하기 위한 회로도가 도시되어 있다. 메모리배열부는 2쌍의 비트선 bl [0], /bl[0]과 bl[1], /bl[1]이 예시적으로 도시되고 한쪽의 비트선 bl[0]과 bl[1]과 로컬워드선(wl)과의 교점에 메모리셀이 설치된다. 센스앰프는 상기 비트선 bl/[1], bl[1]에 대응하여 도시된 MOSFET Q4~ Q7에서 이루어지는 바와 같이 CMOS래치회로로 구성되고 상기의 비트선 bl[1], /bl[1]에는 프리챠지회로를 구성하는 MOSFET Q1 ~ Q3이 설치된다.
또한, 센스앰프를 구성하는 p채널형 MOSFET Q4, Q5와 n채널형 MOSFET Q6, Q7과의 공통소스선(csp 과 csn)은 프리챠지신호(pcb)가 활성화되는 것에 의해 온 상태가 되는 MOSFET Q14 와 Q15에 의해 비트선 bl[1], /bl[1]등과 동일하게 프리챠지전압(vbm)이 전해진다.
센스앰프 활성초기는 상기 공통소스선(csp)은 MOSFET(Q10)의 온상태에 의해 전원전압(vdd) 이상의 승압전압(vdh)까지 구동되고, 비트선 bl[1] 또는 /bl[1]이 전원전압(vdd) 근방까지 구동된 후 상기 MOSFET Q10이 오프상태가 되고, MOSFET Q11이 온상태가 되어 전원전압(vdd)에 설정된다. 또한, 공통소스선(csn)은 MOSFET Q12의 온상태에 의해 이것은 역으로 회로의 접지전위(Vss)이하의 마이너스전압(vdl)까지 구동되고, 비트선 /bl[1] 또는 bl[1]이 회로의 접지전위(vss) 근방까지 구동된 후, 상기 MOSFET Q12가 오프상태가 되고 MOSFET Q13이 온상태가 되어 회로의 접지전위(vss)에 설정된다. 이와 같은 센스앰프의 동작제어는 신호(sa) [0] ~ [3] 으로 실행되고 상기 신호는 다음에 기술하는 제어회로(sc)로 형성된다.
컬럼선택을 실행하는 MOSFET(Q8, Q9)는 본 발명의 하나의 주안점인 비트선(bl)과 글로벌비트선(공통비트선 또는 입출력선)(gbl)의 접속용의 n채널형 MOSFET이고, 디플레이션모드와 같은 저전압(한계치전압)으로 구성되고 그 게이트에 인가되는 제어신호는 전원전압(vdd)과 같은, 하이레벨과 리크전류를 억제하기 위하여 마이너스전압(vdl)과 같은 로우레벨이 된다.
글로벌비트선 gb[i] 와 /gb[i]에는 기입앰프가 설치된다. 기입앰프는 기입신호(d)를 수신하는 인버터회로(N1)에 의해 그 반전신호를 생성하고 인버터회로(N2)에 의해 반전하여, 상기 기입신호(d)와 동상의 신호를 생성하고 기입제어신호(wac)에 의해 동작시켜지는 클록인버터회로(CN1, CN2)에 의해 상기 글로벌비트선 gb[i]와 gb[i]로 기입신호가 전해진다.
상기 글로벌비트선 gb[i] 와 /gb[i]는 또한 독출제어신호 /rac를 수신하는 상기 컬럼선택을 실행하는 스위치MOSFET와 동일한 저한계치전압으로 이루어진 MOSFET(Q16, Q17)을 매개로 p채널형 MOSFET(Q18, Q19)와 n채널형 MOSFET(Q20, Q21)로 이루어지는 CMOS래치형회로와 상기 n채널형 MOSFET(Q20 ,Q21)의 공통소스에 접지전위를 공급하는 스위치 MOSFET(Q22)로 이루어지는 메인앰프의 입력단자와 접속된다. 상기 스위치 MOSFET(Q22)의 게이트에는 제어신호(rac)가 공급된다. 그리고 상기의 메인앰프의 출력신호는 상기 제어신호(rac)를 이너블신호로하는 래치회로(ff)에 의해 보지되고 출력신호(q)가 형성된다.
도 10에는 상기 발명에 관한 DRAM의 기입동작을 설명하기 위한 설명도가 도시되고 있다. 다이나믹형 메모리셀은 기억커패시터에 전하의 유무여부의 상태에 의해 2치의 정보기억을 실행한다. 워드선을 선택하여 어드레스 선택용의 MOSFET를 온상태로 하면 상기 커패시터에는 비트선의 프리챠지전하와의 결합에 대응한 전하가 된다. 따라서 워드선의 선택을 실행하면 그것과 교차하는 워드선에 설치된 센스업을 활성화하고 메모리셀이 접속된 비트선의 전위를 본래의 기억전하에 대응한 하이레벨 또는 로우레벨로 증폭하여 재기입(리플레쉬)을 실행할 필요가 있다.
독출동작에서는 컬럼선택동작에 의해 상기 리플레쉬된 비트선의 하이레벨과 로우레벨을 컬럼스위치를 통하여 상기 메인앰프에 전달하여 독출하게 된다. 상기에 대해서 기입동작에서는 상기 메모리셀의 기억상태는 역정보의 기입으로 상기의 센스앰프가 증폭동작을 완료하고 CMOS래치회로가 안정된 상태를 글로벌비트선 gb 와 /gb에서의 기입신호에 따라서 반전시킬 필요가 있다. 예를들면 /bl이 하이레벨이고 bl이 로우레벨일 경우에 글로벌 비트선/gb를 로우레벨로 하고 gb를 하이레벨로 하는 메모리셀으로의 반전기입동작은 다음과 같은 (1) 에서 (4)의각 동작으로 분해하는 것이 가능하다.
(1) 비트선/bl의 하강
기입초기에서는 글로벌비트선/gbl에 유출하는 전류로 비트선(bl)이 전위를 내린다. 이 때 센스앰프의 p채널형 MOSFET(Q5)는 온상태를 갖고 컬럼선택스위치 MOSFET(Q8)은 상기를 초월하는 구동력으로 이른바 [구동력에 따라서] 구동한다. 이 동작은 컬럼선택스위치 MOSFET(Q8)과 센스업의 p채널형 MOSFET(Q5)와의 사이의 컨덕턴스비율(컬럼선택 스위치 MOSFET Q8이 MOSFET Q5에 비하여 2배정도 큰 컨덕턴스)로 결정하지만 이것이 기입한계가 된다.
기입동작의 한계의 관점에서는 상기 비율은 큰만큼 좋은 것으로 판단되지만 반면 독출한계를 확보하기 위하여 바꾸어 말하면 글로벌 비트선(gb)과의 접속에 의해 글로벌 비트선(gb)의 프리챠지전압에 의해 상기 센스앰프의 래치상태(메모리셀의 재기입 상태)가 반전되어 버리는 것을 방지하기 위하여 컬럼선택스위치 MOSFET (Q8)와 센스앰프의 n채널형 MOSFET(Q7)과의 사이에는 일정한 비율(센스앰프의 n채널형 MOSFET (Q7)가 상기 MOSFET Q8에 비하여 1.5 ~ 2.0 배 큰 컨덕턴스)이 필요하다. 이 때 하이레벨의 글로벌 비트선(gb)에서 유입한 전류는 CMOS래치회로의 온상태의 n채널형 MOSFET(Q6)를 통하여 그 상태로 공통소스선(csn(=vss))으로 흐르고 비트선(bl)전위의 상승에는 기여하지 않는다.
(2) 비트선 bl의 상승 1
상기 비트선 /bl전위가 충분하게 하강되어지면 센스앰프의 n채널형 MOSFET Q6가 온상태에서 오프상태로 절환되고 글로벌 비트선(gb)에서 유입한 전류에서 비트서 bl전위가 상승된다. 이동작은 비트선 bl이 컬럼선택신호(cs)의 선택레벨에서 MOSFET Q9의 한계치 전압(vt)이 내려간 지점까지 상승시킬수 있다.
(3) 비트선 bl의 상승 2
상기에 이어서 최후에 센스앰프의 p채널형 MOSFET(Q4)만으로 비트선 bl을 상승한다. 즉, 비트선 /bl의 로우레벨에 의해 p채널형 MOSFET(Q4)가 온상태가 되어 비트선 bl을 공통소스선(csp)에 전해진 동작전압(vdd)에 대응한 하이레벨로 상승한다.
(4) 메모리셀의 축적노드(sn)의 상승
메모리셀의 축적노드(sn)는 어드레스 선택 MOSFET가 온상태이므로 비트선 bl의 상기와 같은 전위변화에 대응하여 변화하고 최종적으로는 상기 비트선 bl의 전원전압(vdd)와 같은 하이레벨에 대응한 정보전하가 기입된다.
소자의 미세화등에 의해 MOSFET의 한계치 전압(vt)은 약 0.4V정도일 경우에 전원전압(vdd)을 1V정도로 낮게하면 상기 (2)의 동작에 있어서, 비트선 bl의 상승에 있어서 MOSFET Q7의 한계치전압(0.4V)에 도달하지 않을 위험이 있다. 즉 MOSFET Q9의 한계치전압은 상기 약0.4V정도이어도 비트선bl의 전위상승에 의해 소스전위가 높아지고 기판효과에 의해 실효적인 한계치전압이 상기 0.4V보다도 크게 된다. MOSFET Q7과 Q5로 이루어지는 CMOS 인버터회로의 로직경계는 상기와 같이 MOSFET(Q7)의 컨덕턴스가 MOSFET(Q5)의 컨덕턴스보다도 약 4배정도 크게 되므로 전원전압(vdd)의 1/2(=0.5V)보다도 낮지만 상기 MOSFET(Q7)의 한계치전압(vt(0.4V))보다도 커진다.
상기 글로벌 비트선(gb)의 하이레벨(vdd)에 의해 상기 MOSFET(Q7 과 Q5)로 이루어지는 CMOS 인버터회로를 반전시키기에는 상기 로직경계보다도 높아질 필요가 있지만 상기 MOSFET(Q9)에 의한 레벨손실분을 고려하면 반전 기입이 불가능해지는 가능성이 높다. 소자특성의 분산과 전원전압(vdd)의 변동분도 고려하면 상기의 기입동작을 보증하는 것이 불가능하다.
상기와 반대로 기입동작이 가능하다고 하여도 상기(3)의 동작에 있어서 P채널형 MOSFET(Q5)에 의한 비트선(bl)의 상승에 시간이 걸리고 센스앰프(sa)에 의한 메모리셀에서의 독출시간에 비하여 기입시간이 길어지고 상기의 기입시간에 의해 메모리사이클이 제한되어 동작속도가 늦어져버리는 문제가 발생한다.
기입속도를 올리기에는 단순하게 전체의 구동력을 올리는 것이 유효하다. 즉, 소자사이즈가 큰 것을 이용한다. 그러나 부작용으로서 소자의 점유면적이 커지고 다이나믹형 메모리셀을 이용하는 것의 의미를 잃어버린다. 여기에서 상기 실시예에서는 컬럼선택을 실행하는 MOSFET(Q8, Q9)의 한계치전압(vt)을 실효적으로내려서 상기(3)의 시간을 단축하는 대책을 실행하도록 하는 것이다.
상기 실시예에서는 컬럼선택용의 스위치 MOSFET(Q8, Q9)의 한계치전압(vt)을 센스앰프등을 구성하는 타회로의 MOSFET보다도 작은 한계치 전압으로 설정한다. 즉, 전원전압(vdd)에 의해서도 다르지만 상기의 예에서는 0.2V 혹은 디플레이션모드의 MOSFET을 이용하도록 한다. 즉, 컬럼선택의 스위치 MOSFET만을 프로세스적으로 저전압화한다.
기입동작과 독출동작과의 밸런스를 요구하는 컬럼선택시의 특성은 전원전압과 온도의 변동에 대해서 비교적 안정(동일한 방향으로 변동하며 차는 없음)한 프로세스조정이고 독출한계의 쇠화는 작다. 그러나 비선택형태의 게이트전압을 회로의 접지전위와 같은 로우레벨로 하면 글로벌 비트선 gb에서 비선택의 비트선 bl과의 사이에서 리크전류가 발생한다. 이와 반대로 비선택의 비트선 bl이 1000쌍 존재하고 선택된 비트선 bl에 1mA/㎛의 전류를 보내면 리크전류가 1m/A㎛이어도 비선택의 1000쌍의 비트선에도 약 1mA/㎛의 전류가 흐르고 잡음/신호가 동일한 정도로 되어 독출을 불가능하게 해버리고 기입에서는 기입앰프의 전류공급능력이 2배 필요하게 된다.
여기에서 상기 실시예에서는 도 11의 파형도에 나타나는 바와 같이 컬럼선택신호(cs)의 비선택레벨을 하강압한 마이너스전압(vdl)으로 하는 것이다. 즉 선택레벨은 전원전압(vdd)으로 하고 비선택레벨을 마이너스전압(vdl)으로 하는 것에 의해 상기 선택상태에서의 기입레벨의 손실을 작게하고 비선택상태에서의 리크전류를 저감시키는 것이다. 이 경우 활성시의 전압은 전원전압(vdd)이고 독출한계를 쇠화시키는 경우는 없다. 또한 비활성시의 하강압 전위는 설계적으로 봐서 스위치 MOSFET(Q8, Q9)등의 리크전류제어가 목적으로 하한선은 없다. 이것은 워드선이 승압된 선택레벨과 동일한 한계이고 미묘한 전압제어는 불필요하다.
상기의 컬럼선택을 실행하는 스위치 MOSFET의 한계치전압(vt)을 실효적으로 내리기에는 도 22에 나타나는 바와 같이 선택신호(cs)를 전원전압(vdd)이상으로 승압하여도 좋다. 즉, 메모리셀에서의 완독/기입을 실행하기 위한 워드선(로컬 워드선)을 어드레스 선택 MOSFET(Qm)의 한계치 전압이상으로 높게하는 수법과 동일한 것이다. 이와 같은 워드선의 선택에 있어서는 설계적으로 요구되는 워드선의 승압전압(vdh)은 하한(vdd + vt)만으로 상한은 없다.
따라서 상기 컬럼선택동작을 위하여 선택신호(cs)의 전원과 워드선의 승압전압(vdh)을 이용하는 것이 편리하지만 이 제어신호(cs)의 전압레벨은 직접적으로 독출하는 한계에 영향을 미친다. 즉, 제어신호(cs)의 전위가 상승하면 MOSFET(Q8, Q9)등의 구동력이 상승하고 독출한계가 쇠화한다. 역으로 제어신호(cs)의 전위가 상승하면 MOSFET(Q8, Q9)등의 한계치 전압(vt)에 의한 레벨손실이 발생하여 기입시간이 길어진다. 따라서, 제어가능한 범위가 매우 협소하고 미묘한 제어가 요구되어 기입과 독출의 동작한계가 악화한다는 문제를 갖는다. 따라서, 상기 승압전압(vc)을 이용하는 경우에는 전용의 안정화 된 승압전압 발생회로를 형성할 필요가 있기 때문에 회로규모가 크게 된다.
도 12에는 이 발명에 관한 DRAM의 독출동작의 일례를 나타내는 파형도가 나타난다. 입력된 어드레스신호(add)를 해독하고 로컬워드(이하 단순히 워드선으로명기)선(wl)이 선택된다. 특히 제한되지는 않지만 이 실시예에서는 워드선(wl)의 비선택레벨은 마이너스전압(vdl)이 된다. 이 결과 메모리 셀의 어드레스선택(MOSFET)은 기판에 전해지는 마이너스전압(백 바이어스)과 상기와 같은 워드선의 마이너스전압에 의해 리크전류가 억제되어 정보보지 시간을 길게 할 수 있다.
별도의 관점에서는 상기 리크전류를 저감시키기 위하여 메모리셀의 MOSFET의 게이트 절연막을 두껍게 형성할 필요 없이 메모리셀의 MOSFET를 다른 주변회로의 MOSFET와 동일한 구조로 하는 것이 가능하다. 상기에 의해 프로세스의 간소화를 도모하는 것이 가능하다. 특히, 상기와 같은 시스템 LSI에서는 프로세서등의 표준적인 CMOS프로세스에 맞추어서 DRAM이 형성가능하다는 이점이 생긴다.
워드선의 선택동작에 의해 비트선 bl과 /bl에는 메모리셀의 기억전하에 대응한 극소한 전위차가 발생하고 센스앰프의 구동전압 csn 과 csp에 의한 오버 드라이버에 의해 비트선 bl 과 /bl의 전위차가 확대된다. 비트선 bl과 /bl이 전원전압(vdd)과 접지전위(vss)까지 확대하면 상기 구동전압 csn과 csp는 상기 전압 vdd와 vss로 절환된다.
컬럼선택동작에 의해 제어신호(cs)가 상기 마이너스전압(vdl)과 같은 비선택레벨에서 전원전압(vdd)와 같은 선택레벨로 절환되면 스위치 MOSFET가 온상태가 되어 선택된 비트선 bL. /bl과 글로벌 비트선 gb, /gb를 접속한다. 글로벌 비트선 gb, /gb는 전원전압(vdd)에 프리챠지되어 있으므로 상기 컬럼의 선택동작에 의해 로우레벨된 비트선 /bl이 일단 승압되지만 센스앰프에 의해 회로의 접지전위(vss)와 같은 로우레벨로 되돌아간다. 글로벌비트선 gb와 gb의 신호는 메인앰프에 의해 증폭되고 래치회로를 통하여 출력신호(q)가 출력된다.
도 13에는 본 발명에 관한 DRAM의 기입동작의 일례를 나타내는 파형도를 나타내고 있다. 입력된 어드레스신호(add)를 해독하여 워드(wl)가 선택되고 비트선 bl과 /bl에는 메모리셀의 기억전하에 대응한 극소한 전위차가 발생하고 센스앰프의 구동전압 csn과 csp에 의해 증폭된다. 여기까지는 상기와 같은 독출동작과 동일하다. 상기와 같이 DRAM에서는 워드선의 선택동작에 의해 커패시터의 정보전하가 실질적으로 손실되기 때문에 상기와 같은 센스앰프의 증폭동작에 의한 비트선 bl과 /bl의 전위를 메모리셀의 커패시터에 재기입된다.
컬럼선택동작에 의해 제어신호(cs)가 상기 마이너스전압(vdl)과 같은 비선택레벨에서 전원전압(vdd)와 같은 선택레벨로 절환되면 스위치 MOSFET가 온상태가 되어 선택된 비트선 bl, /bl과 글로벌 비트선 gb, /gb를 접속한다. 글로벌 비트선 gb, /gb에 기입앰프에서 기입신호가 전달되면, 상기에 따라서 센스앰프의 래치형태가 상기와 같이 반전하고 비트선 bl과 /bl의 전위가 역전하여 메모리셀에 기입된다.
도 14에는 상기 발명에 관한 반도체집적회로장치의 한 실시예의 개략소자 구조단면도가 나타나고 있다. 동도에서는 층간 절연막등을 생략하고 MOSFET를 구성하는 소스 드레인 확산층은 백색이 p형을 흑색이 n형을 나타내고 있다. 동도에 있어서는 시스템LSI등을 구성하는 반도체집적회로장치 가운데 DRAM의 메모리셀 영역과 센스앰프 및 로컬워드 드라이버부가 나타나고 있다.
회로의 접지전위(vss)가 전해진 p형의 반도체기판(psub)의 표면에 심도깊은 n형 웰영역이 DRAM의 메모리셀영역과 센스앰프 및 로컬 워드 드라이버부의 전체에 형성된다. 즉, 이 영역은 n형 분리영역(niso)을 구성하는 것이다. 상기 n형 분리영역(niso)은 p형 웰영역(pwel)이 형성되고 여기에 상기 메모리셀의 어드레스선택 MOSFET와 센스앰프등의 n채널형 MOSFET가 형성된다. p채널형 MOSFET는 n형 웰영역(nwel)로 형성된다.
특별히 제한되지는 않지만 n형 웰영역(nwel)과 상기 분리영역(niso)은 상호가 접합하는 것에 의해 전기적으로 접속되어 있고 상기 n형 웰영역에 형성된 오믹 콘택트용의 n형 반도체영역을 매개로 승압전압(vdh)이 바이어스 전압으로서 상기 n형 웰영역(nwel) 및 분리영역(niso)에 전달된다. 상기 p형 웰영역(pwel)에는 오믹컨택트용의 p형 반도체영역을 매개로 마이너스전압(vdl)이 바이어스 전압으로서 전달된다. 상기 바이어스 전압(vbl)은 메모리배열을 포함하는 광의의 면적의 p형 웰영역(pwel)에 급전되어 있고 또한 승압전압(vbh)은 상기 p형 웰영역(pwel)을 포괄하도록 분리영역(niso)에 전해진다. 따라서, 상기 사이의 기생용량은 전원 vdh 와 vdl간의 안정화 용량으로서 유효하고 상기 도 1에 나타나는 바와 같은 전압변환회로(IMVC)에서 이들의 전압 vdh 과 vdl을 형성한 경우에 유효하게 작동한다.
도 15에는 상기 발명에 관한 반도체집적회로장치의 한 실시예의 개략소자 구조단면도가 나타나고 있다. 동도에서는 상기와 동일하게 층간 절연막등을 생략하고 MOSFET를 구성하는 소스 드레인확산층은 백색이 p형을 흑색이 n형을 나타내고 있다. 동도에 있어서는 시스템(LSI)등을 구성하는 반도체집적회로장치 가운데 어드레스선택회로 혹은 다른 논리회로등의 부분이 나타나고 있다.
상기 n형 분리영역(niso)에는 p형 웰영역(pwel)이 형성되고 여기에 상기 n채널형 MOSFET가 형성된다. p채널형 MOSFET는 n형 웰영역(nwel)에 형성된다. 상기 n형 웰영역(nwel)과 상기 분리영역(niso)은 상호가 접합하는 것에 의해 전기적으로 접속되어 있고 상기 n형 웰영역에 형성된 오믹 콘택트용의 n형 반도체영역을 매개로 전원전압(vdd)이 바이어스 전압으로서 상기 n형 웰영역(nwel) 및 분리영역(niso)에 전해진다. 상기 p형 웰영역(pwel)에는 오믹콘택트용의 p형 반도체영역을 매개로 회로의 접지전위(vss)가 바이어스전압으로서 전해진다.
도 16에는 상기 도 2 및 도 4등에서 나타난 로컬 워드 드라이버(lwd)의 한 실시예의 회로도가 나타나고 있다. 구동회로(drive)에서 출력된 주워드선(gwb)과 서브워드선택선(fx)에서 특정한 한개의 로컬 워드선(lw)을 구동한다. 드라이버의 형식은 노어(nor)형이고 도 16(A), (B)와 같은 기수 또는 우수의 로컬 워드만을 구동하는 128개가 일렬로 배치된다. 우수 및 기수의 드라이버는 교대로 배치되고 상호가 메모리배열(ary)상에서 보조관계가 된다. 이들의 노어게이트회로는 회로도에 나타나는 바와 같이 승압전압(vdh)과 마이너스전압(vdl)로 동작하는 게이트회로이고 로컬 워드선(lw) 및 주 워드선(gwb)의 어느것도 회로의 접지전위(vss) 이하의 마이너스전압(vdl)과 전원전압(vdd)이상의 승압전압(vdh)의 사이에서 진폭하는 구동신호가 전해진다.
도 17에는 상기 로컬워드 드라이버(lwd)와 센스앰프(sa)의 구동회로의 한 실시예의 회로도가 나타나고 있다. 동도에는 상기 4의 크로스영역(scl) [1] ~ [4]와scr [1] ~ [4]가 4종류로 분할된 각각을 나타내고 있다. 센스앰프의 공통소스선 csp와 csn에 구동전압을 전하는 구동 MOSFET는 상기 부분에 분산배치된다. 이들의 회로는 기본적으로는 동일한 회로이므로 크로스영역(scl)[1] 과 [3]을 예로서 이하에 설명한다.
우선 신호 sa[0]과 sa[1]을 게이트로 받는 p채널형 MOSFET Q10과 n채널형 MOSFET Q12에 의해 공통소스선 (csp 및 csn)에는 승압전압(vdh), 하강압 전압(vdl)이 공급되고 센스앰프(sa)의 증폭동작을 가속화한다. 비트선 bl과 blb의 전위가 전원전압 vdd, vss근방까지 구동된 후 신호 sa[0]과 sa[1]에서 신호 sa[2]와 sa[3]으로 절환되고 상기 MOSFET(Q10과 Q12)가 오프상태가 되고 MOSFET(Q11과 Q13)이 온상태가 되어 공통소스선(csp)은 전원전압(vdd)이 되고 공통소스선(csn)은 회로의 접지전위(vss)가 되어 센스앰프가 보지상태가 된다. 상기 회로에 입력되는 신호 sa[0] ~ sa [3]의 신호진폭은 vdh - vdl이다.
로컬워드 드라이버(lwd)를 구동하는 서브워드선택신호(fx)는 vdh - vdl 진폭으로 보내게 되지만 컬럼스위치의 제어신호(cs)는 인버터회로(iv)처럼 구별되어 있고 전원전압(vdd)과 하강압전압(vdl)으로 동작하는 것이 이용되고 하이레벨이 승압전압(vdh)이 아니고 전원전압(vdd)이 되어 로우 레벨은 상기와 같이 마이너스전압(vdl)이 된다.
도 18에는 상기 발명에 관한 DRAM에 이용되는 레벨변환회로(is)의 한 실시예의 회로도가 나타나고 있다. DRAM에 대한 입력신호는 전체가 전원전압(vdd)과 회로의 접지전위(vss)로 이루어지는 진폭으로 입력되고 상기 블록에서 vdh - vdl 진폭으로 변경된다. 각각의 변환회로(is) 2단으로 구성으로 되어 있고 1단째의 MOSFET(Q30 ~ Q39)로 이루어지는 회로에서 상측의 전위를 vdd에서 vdh로 변환하고 그 후 2단째의 MOSFET(Q40 ~ Q49)로 이루어지는 회로로 하측의 전위를 회로의 접지전위(vss)에서 마이너스전압(vdl)으로 변환한다.
도 19에는 상기 도 3의 모니터회로(mon)의 한 실시예의 회로도가 나타나고 있다. MOSFET(Q50)과 MOSFET(Q51)에 의해 센스앰프의 공통소스선(csp)의 전압을 분압하고 그 전압이 vdd에 도달한 것을 인버터회로의 로직경계전압으로 판정하고 신호 bitsen을 형서한다. 상기 회로 mon과 도 20에 나타난 회로 sq는 다음의 동작을 참조하여 설명한다.
도 21에는 상기 발명에 관한 DRAM의 전체의 동작을 설명하기 위한 파형도가 나타나고 있다. 상기 발명에 관한 DRAM의 동작 시퀀스는 메모리매트(mat)의 상하로 배치된 상기 도 19와 도 20에 나타난 회로(sq 와 mon)간의 신호의 취급이 실행된다.
신호(close)는 DRAM을 프리챠지상태로 이동시키는 신호이다. 이미 프리챠지상태인 메모리매트(mat)에 상기 신호가 들어간 경우는 어느것도 실행되지 않는다. 신호(open)는 매트를 활성화상태로 하는 기동신호이다. 프리챠지상태인 메모리매트(mat)에 상기 신호가 들어간 경우 우선 신호(status)가 논리 1(하이레벨)로 된다. 상기에 이어서 프리챠지신호(pcb)가 하이레벨(비활성화)로 되고 비트선(bl)의 프리챠지동작(이퀄라이즈)을 멈춘다.
회로 mon은 프리챠지신호(pcb)가 하이레벨이 된 경우를 신호원거리단부(상측)에서 검출하고 신호 wc를 논리 1의 하이레벨로서 워드선을 활성화 동작에 입력한다. 즉 신호 wc가 활성화되면 모니터용 워드선(mgwb)이 논리 0의 로우레벨(활성화)로 되고 상기 신호가 상부부근의 회로 mon으로 보내진다. 회로 mon에 있어서 mgwb의 활성화가 검출되면 wsen신호로서 하부부근의 회로 sq에 돌아간다.
회로 sq는 이것을 받는 것으로 비트선(bl)에 신호가 나온 것으로 확인하고 센스앰프 활성신호를 기동한다. 이 때 기동되는 센스앰프는 sa[0]과 sa[1]이고 즉 vdh, vdl의 승압/하강압의 구동전압을 출력한다. 그 후 회로 mon에서 비트선(bl) 동작을 의사적으로 확인하는 회로의 동작을 받고 대략 비트선(bl)이 전원전압(vdd) 또는 회로의 접지전위(vss)부근까지 구동된 것을 예지하고 bitsen신호를 발행하고 센스앰프구동신호를 전원전압과 회로의 접지전위 vdd - vss 진폭으로 절환한다. 이들의 신호는 앞서 기술한 메모리매트(mat)를 왕복하는 것으로 로우(row)계 동작의 종료신호(re)가 된다.
활성상태인 메모리매트(mat)에 close신호간 들어간 경우 우선 신호 status가 0이 된다. 여기에 이어서 신호 ce를 0(비활성)으로 하고 컬럼(colum)동작을 멈춘다. 또한 모니터워드선의 동작에서 본체 워드선의 비활성화를 확인한 후 신호 wcsen을 내리고 이어서 센스앰프(sa)를 비활성화한다. 또한 센스앰프의 비활성화를 확인하고 비트선(bl)의 프리챠지를 개시한다.
컬럼(colum)은 독출/기입을 실행하기 때문에 신호 cs에 의한 비트선(bl)고 공통비트선(gb)간의 접속요구신호이다. 이 신호는 re(로우계 활성종료신호)와 신호 status가 활성시만 유효하다. 이 신호가 유효가 된 경우 ce신호가 출력되고 어드레스(ary)에 의해 선택된 컬럼선택신호(cs)가 활성화한다.
독출동작은 전원전압(vdd)에 프리챠지 된 공통비트선(gb)을 센스앰프에서 하강하고 신호량을 취출한다. 기입동작은 컬럼선택신호 cs의 활성화와 동시에 공통 비트선(gbl)을 전원전압(vdd) 또는 회로의 접지전위(vss)에 구동한다.
상기 실시예에서는 상기와 같이 회로 mon과 sq간에서 신호의 취급에 의해 각 회로의 동작을 모니터하면서 프리챠지의 종료 워드선의 선택 센스앰프의 오버 드라이버기간등의 타이밍이 발생하는 것이므로 소자의 프로세스 분산을 고려하는 나쁜케이스를 고려한 타이밍한계의 설정이 불필요해진다. 그 이유는 회로동작의 안정화와 고속화를 도모하는 것이 가능하기 때문이다.
도 23에는 상기 발명에 관한 다이나믹형 RAM의 메모리셀 배열의 다른 한 실시예의 설명도가 나타나고 있다. 상기 실시예에서는 센스앰프(sa)를 중심으로하여 좌우에 비트선 bl과 /bl이 대략 직선상에 연장되는 이른바 1교점방식으로 이루어진다. 상기 구성에서는 워드선과 비트선의 교점에 메모리셀이 설치되어 있기 때문에 메모리셀을 집적도를 상기와 같이 접어 되돌리는 비트선방식에 비하여 약 1.5배정도 높게하는 것이 가능하다.
도 23(a)에는 센스앰프(sa)를 끼우도록 형성된 2개의 메모리매트 mat 0과 mat 1의 레이아웃이 있고 도 23(b)에는 도23(a)의 A - A'부분의 소자단면구조를 나타내고 있다. 동도에 있어서는 상기 메모리매트 mat 0과 mat 1간에 설치되는 센스앰프(sa)영역의 레이아웃 및 단면은 생략되어 있다.
ACT와 MOSFET의 활성영역이고 SNCT는 메모리셀의 축적노이드(SN)와 활성화영역(ACT)에 형성되는 MOSFET의 상기 축적노이드(SN)에 대응한 소스, 드레인 확산층을 접속하는 콘택트(접속부)이고 BLCT는 비트선(bl)과 활성화영역(ACT)에 형성되는 MOSFET의 비트선(bl)에 대응한 메모리셀의 입출력단자에 대응한 소스, 드레인확산층을 접속하는 콘택트(접속부)이다. CP는 기억 커패시터의 용량절연막을 나타낸다. 여기에서 제 1 층째 금속층(M1)과 비트선(BL)은 동일한 배선층이고 1층째의 폴리실리콘층(FG)과 로컬워드선(wl)도 동일한 배선층으로 구성된다.
도 23(b)에 나타나는 바와 같이 SA의 양측에 설치되는 메모리매트 mat 0과 mat 1의 플레이트전극(PL)을 센스앰프(sa)상에서 자르지않고 플레이트전극(PL)을 구성하는 전극 그 자체로 접속하는 것에 의해 메모리 매트 mat 0의 플레이트전극(PL)과 메모리메트 mat 1의 플레이트전극(PL)간의 저항을 대폭으로 저감하는 것이 가능해진다.
메모리셀은 COB(Capacitor over Biltline)구조를 이용하고 있다. 즉 축적노드(SN)를 비트선(bl)의 상부에 설치한다. 이와 같이 하여 플레이트전극(PL)은 메모리매트(mat)안에서 비트선(bl)과 상기 어드레스 선택 MOSFET의 접속부(BLCT)에 의해 분단되는 경우 없이 1매의 평면형으로 형성되는 것이 가능하기 때문에 플레이트전극(PL)의 저항을 저감하는 것이 가능하다.
상기 실시예에서는 도 23(b)에 나타나는 바와 같이 플레이트전극(PL)이 PL(D)와 PL(U)와 같은 적층구조가 되어 상기의 플레이트전극(PL)의 시트저항치를 내리는 것이 가능하여 유리하다. 일례로서 기억커패시터의 용량절연막(CP)에 BST와 Ta205와 같은 고유전체막을 이용한 경우 하부전극(축적노드)(SN) 및 상부전극하층PL(D)에는 Ru를 이용하면 기억 커패시터(CS)의 용량을 높이는 것이 가능하다. Ru는 폴리(Si)에 비하면 시트저항치가 낮기 때문에 플레이트전극(PL)의 저항치를 내리는 것이 가능하다.
또한, 상기 구조에 플레이트전극(PL(U))으로서 W를 적층하면 플레이트 전극(PL)의 저항치를 또한 내리는 것이 가능하다. 이와 같이 하여 플레이트전극(PL) 자체의 저항치를 내리면 플레이트전극(PL)에 있는 노이즈가 말소되면 속도가 고속화되고 플레이트전극(PL) 노이즈가 저감된다. 또한, 플레이트전극(PL(D))으로서는 TiN을 이용하여도 좋다. 이 경우도 상기와 동일한 효과가 얻어진다.
상기의 실시예에서 얻어지는 작용효과는 하기와 같다.
(1) 복수로 이루어지는 다이나믹형 메모리셀이 접속된 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프와, 선택신호를 받고 상기 복수의 래치회로의 한쌍의 입출력노드와 상기 제 1비트선의 복수에 대해서 공통으로 설치된 제 2비트선쌍을 선택적으로 접속하는 한쌍의 제 1도전형의 스위치 MOSFET를 구비하고 상기 스위치 MOSFET의 한계치 전압을 상기 래치회로를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대값으로 작게하고 상기의 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기 제 2전압을 기준으로 하여 상기 제 1전압보다도 절대값으로 큰 전압으로 하는 것에 의해 저전압에서의 동작한계의 확보와 고속화를 실현한 DRAM을 구하는 것이 가능한 효과를얻을 수 있다.
(2) 상기에 부가하여 상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고 전원전압에 대응한 제 1전압과 제 2전압에 증폭하는 상기 CMOS래치회로에 대해서 상기 증폭동작개시시에 있어서 상기 비트선이 제 1전압 또는 제 2전압으로 도달하기까지 상기 제 1전압 또는 제 2전압보다도 절대값으로 큰 동작전압을 전하는 오버드라이브 기간을 설치하는 것에 의해 한층 더 고속화를 실현가능하다는 효과가 있다.
(3) 복수로 이루어지는 제 1의 비트선쌍과 복수의 워드선과의 교점에 복수로 이루어지는 다이나믹형 메모리셀을 설치하고 상기 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고 제 1도전형과 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 증폭회로를 설치하고 선택신호를 받고서 상기 복수의 래치회로의 한쌍의 입출력노드를 공통으로 설치된 제 2비트선쌍을 접속하는 한쌍의 제 1도전형의 스위치 MOSFET를 설치하고 상기 스위치 MOSFET의 한계치 전압을 상기 래치회로를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대값으로 작게하고 또한 상기의 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기의 스위치 MOSFET의 소스 전위보다도 절대값으로 낮은 전위로 하는 것에 의해 저전압에서의동작한계의 확보와 고속화를 실현한 DRAM을 구하는 것이 가능하다는 효과를 얻을 수 있다.
(4) 상기에 부가하여 상기워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과 상기 다른쪽의 비트선의프리챠지전압과의 전압차를 받고서 전원전압에 대응한 제 1전압과 제 2전압에 증폭하는 상기 CMOS래치회로에 대해서 상기 증폭동작 개시시에 있어서, 상기 비트선이 제 1전압 또는 제 2전압에 도달하기 까지의 상기 제 1전압 또는 제 2 전압보다도 절대값이 큰 동작전압을 전달하는 오버드라이브기간을 설치하는 것에 의해 한층 더 고속화를 실현할 수 있는 효과가 구해진다.
(5) 복수로 이루어지는 제 1 의 비트선쌍과 워드선과의 다이나믹형 메모리셀을 설치하고 메모리배열을 구성하고 상기 제 1의 비트선쌍에 대응한 한쌍의 입출력 노드를 갖고 제 1도전형과 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프를 설치하고 선택신호를 받고서 상기 복수의 래치회로의 한쌍의 입출력노드를 공통으로 설치된 제 2비트선쌍을 접속하는 한쌍의 제 1도전형의 스위치 MOSFET를 설치하고 상기 스위치 MOSFET와 제 1도전형의 MOSFET를 동일한 구조로하고 또한, 상기 스위치 MOSFET를 온 상태로하는 선택신호의 레벨을 상기 제 1전압을 기준으로 하여 상기 제 2전압보다도 절대값이 큰 전압으로 하는 것으로 저전압에서의 동작한계의 확보와 고속화를 실현한 DRAM을 취득하는 것이 가능한 효과가 있다.
(6) 상기에 부가하여 상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고서 전원전압에 대응한 제 1전압과 제 2전압에 증폭하는 상기 CMOS래치회로에 대해서 상기 증폭동작 개시시에 있어서 상기 비트선이 제 1전압 또는 제 2전압에 도달하기 까지에 상기 제 1전압 및 제 2전압보다도 절대값이 큰 동작전압을 전하는 오버드라이브기간을 설치하는 것에 의해 한층 더 고속화를 실현가능하다는 효과가 있다.
(7) 복수로 이루어지는 제 1 의 비트선쌍과 복수의 워드선과의 교점에 다이나믹형 메모리셀을 복수개 설치하여 메모리배열을 구성하고 상기 제 1의 비트선쌍에 대응하고 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프의 한쌍의 입출력노드를 대응시켜 선택신호를 받고서 상기 복수의 래치회로의 한쌍의 입출력노드를 공통으로 설치된 제 2비트선쌍을 접속하는 한쌍의 제 1도전형의 스위치MOSFET를 설치하고 상기 스위치MOSFET의 한계치전압을 상기 래치회로를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대값으로 작게하고 또한 상기의 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기의 스위치MOSFET의 소스전위보다도 절대값이 낮은 전위로 하는 것에 의해 저전압에서의 동작한계의 확보와 고속화를 실현한 DRAM을 구하는 것이 가능하다는 효과가 있다.
(8) 상기에 부가하여 상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압아과 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고 전원전압에 대응한 제 1전압과 제 2전압에 센스앰프로 증폭할 때 상기 비트선이 제 1전압 또는 제 2전압에 도달하는 동안에 상기 제 1전압 및 제 2전압보다도 절대값이 큰 동작전압이 전해지는 오버드라이브기간을 설치하는 것에 의해 한층 더 고속화를 도모하는 것이 가능한 효과를 구할 수 있다.
(9) 상기에 부가하여 상기 제 1도전형을 n채널형으로 하고 상기 제 2도전형은 p채널형으로 하고 상기 제 1전압을 전원전압으로 하고 상기 제 2전압을 회로의 접지전위로하고 상기 스위치 MOSFET을 오프상태로 하는 선택신호의 레벨을 접지전위보다도 낮은 마이너스전압으로 하는 것에 의해 고집적화를 도모하면서 고속화를 실현할 수 있는 효과를 구할 수 있다.
(10) 상기에 부가하여 상기 메모리셀을 선택MOSFET와 기억커패시터로 구성하고 상기 선택MOSFET를 p형의 웰영역으로 형성하고 상기 p형 웰영역을 p형 기판에 형성된 심도깊은 n형 분리영역내에 형성하여 마이너스 전압을 전하고 상기 n형 분리영역에는 상기 제 1전압보다도 높게 이루어진 승압전압을 전하는 것에 의해 기생용량을 전압의 안정화용량으로서 이용하는 것이 가능하면서 상기 마이너스전압을 상기 스위치 MOSFET를 오프상태로 하는 선택신호와 상기 센스앰프의 오버드라이브 및 워드선의 비선택레벨과 겸용하고 상기 승압전압을 상기워드선의 선택레벨과 상기 센스앰프의 오버드라이브에 겸용하는 것에 의해 회로의 간소화도 도모하는 것이 가능한 효과가 있다.
(11) 상기에 부가하여 상기 제 1전압을 상기 센스앰프를 구성하는 n채널형 MOSFET와 동일한 MOSFET를 이용하여 게이트 및 드레인에 상기 제 1전압을 전하는 경우에 있어서 상기 센스앰프의 래치상태를 반전시키는데 필요한 시간이 상기 센스앰프의 독출증폭시간보다도 길어지도록 저전압으로 하는 것에 의해 저소비전력화와 고속화를 실현하는 것이 가능하다는 효과를 구할수 있다.
(12) 상기에 부가하여 상기 스위치 MOSFET의 온상태에서의 컨덕턴스를 상기 센스앰프의 온상태의 p채널형 MOSFET의 컨덕턴스에 비교하여 기입한계를 확보하도록 크게하고 상기 스위치MOSFET의 온상태에서의 컨덕턴스를 상기 센스앰프의 n채널형 MOSFET의 온상태에서의 컨덕턴스에 비교하여 독출한계를 확보하도록 작게하는 것에 의해 동작의 안정화를 도모하는 것이 가능하다는 효과가 있다.
이상 본 발명자등에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만 본 출원발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러종류로 변경이 가능한 것은 물론이다. 예를들면 컬럼선택을 실행하는 스위치 MOSFET는 p채널형의 MOSFET를 이용하는 것이어도 좋다. 이 경우 그 한계치전압을 센스앰프를 구성하는 p채널형 MOSFET보다도 작게한 경우에는 vss - vdh와 같은 신호진폭의 제어신호(cs)를 공급하면 좋다. 또한 양자를 동일하게 한계치전압으로 구성한 경우 제어신호(cs)를 vdl - vdd와 같은 신호진폭으로 하면 좋다. DRAM을 구성하는 각 회로의 구체적 구성은 다수의 실시형태를 채용하는 것이 가능 하다. 이 발명은 시스템(LSI)에 탑재되는 DRAM외에 범용DRAM 혹은 싱크로너스DRAM등에 폭넓게 이용하는 것이 가능하다.
본원에 있어서 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다. 즉, 복수로 이루어지는 다이나믹형 메모리셀이 접속된 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고, 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프와 선택신호를 받고, 상기 복수의 래치회로의 한쌍의 입출력노드와 상기 제 1비트선의 복수에 대해서 공통으로 설치된 제 2비트선쌍을선택적으로 접속하는 한쌍의 제 1도전형의 스위치MOSFET를 구비하고, 상기 스위치MOSFET의 한계치 전압보다도 절대값을 작게하고 상기의 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기 제 2전압을 기준으로 하여, 상기 제 1전압보다도 절대값이 큰 전압으로 하는 것에 의해 저전압에서의 동작한계의 확보와 고속화를 실현한 DRAM을 구하는 것이 가능 하다.
Claims (25)
- 복수의 제 1의 비트선쌍과,복수의 워드선과,상기 제 1의 비트선쌍 가운데 한쪽과 상기 워드선과의 교점에 설치된 복수로 이루어지는 다이나믹형 메모리셀과,상기 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖는 CMOS래치회로를 포함하는 증폭회로와,상기 CMOS래치회로의 한쌍의 입출력노드에 대해서 공통으로 설치된 제 2비트선쌍과,선택신호를 받고 상기 복수의 CMOS래치회로의 한쌍의 입출력노드와 상기 제 2비트선쌍을 접속하는 한쌍의 MOSFET를 구비하고,상기 선택신호의 신호진폭을 상기 CMOS래치회로의 래치상태에 있어서의 한쌍의 입출력노드의 전압차보다도 크게하여 이루어지는 메모리회로를 갖는 것을 특징으로 하는 반도체장치.
- 청구항 1에 있어서,상기 CMOS래치회로는 ,상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고서 전원전압으로 대응한 제 1전압과 제 2전압으로 증폭하는 것이고,상기 증폭동작개시시에 있어서,상기 비트선이 제 1전압 또는 제 2전압에 도달하기까지 상기 제 1전압 또는 제 2전압보다도 절대값이 큰 동작전압이 전해지는 오버드라이브기간을 갖는 것을 특징으로 하는 반도체장치.
- 복수로 이루어지는 제 1의 비트선쌍과,복수의 워드선과,상기 제 1의 비트선쌍 가운데 한쪽과 상기 워드선과의 교점에 설치된 복수로 이루어지는 다이나믹형 메모리셀과,상기 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고 제 1도전형과 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 증폭회로와,상기 래치회로의 한쌍의 입출력노드에 대해서 공통으로 설치된 제 2비트선쌍과, 선택신호를 받고 상기 복수의 래치회로의 한쌍의 입출력노드와 상기 제 2비트선쌍을 접속하는 한쌍의 제 1도전형의 스위치 MOSFET를 구비하고,상기 스위치 MOSFET의 한계치전압을 상기 래치회로를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대값을 작게하고 또한, 상기의 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기 스위치 MOSFET의 소스전위보다도 절대값이 낮은 전위로 이루어지는 메모리회로를 갖는 것을 특징으로 하는 반도체장치.
- 청구항 3에 있어서,상기 래치회로는,상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고서 전원전압에 대응한 제 1전압과 제 2전압으로 증폭하는 것이고,상기 증폭동작개시시에 있어서,상기 비트선이 제 1전압 또는 제 2전압으로 도달하기까지에 상기 제 1전압 또는 상기 제 2전압보다도 절대값이 큰 동작전압이 전해지는 오버드라이브기간을 갖는 것을 특징으로 하는 반도체장치.
- 복수로 이루어지는 제 1의 비트선쌍과,복수의 워드선과,상기 제 1의 비트선쌍 가운데 한쪽과 상기 워드선과의 교점에 설치된 복수로 이루어지는 다이나믹형 메모리셀과,상기 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프와,상기 래치회로의 한쌍의 입출력노드에 대해서 공통으로 설치된 제 2비트선쌍과, 선택신호를 받고 상기 복수의 래치회로의 한쌍의 입출력노드와, 상기 제 2비트선쌍을 접속하는 한쌍의 제 1도전형의 스위치MOSFET를 구비하고,상기 스위치 MOSFET과 제 1도전형의 MOSFET를 동일한 구조로 하고, 또한 상기 스위치 MOSFET를 온상태로 하는 선택신호의 레벨을 상기 제 1전압을 기준으로 하여, 상기 제 2전압보다도 절대값이 큰 전압으로 하여 이루어지는 메모리회로를 갖는 것을 특징으로 하는 반도체장치.
- 청구항 5에 있어서,상기 래치회로는,상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과, 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고서 전원전압에 대응한 제 1전압과 제 2전압으로 증폭하는 것이고,상기 증폭동작개시시에 있어서,상기 비트선이 제 1전압 또는 제 2전압으로 도달하기까지에 상기 제 1전압 또는 상기 제 2전압보다도 절대값이 큰 동작전압이 전해지는 오버드라이브기간을 갖는 것을 특징으로 하는 반도체장치.
- 복수로 이루어지는 제 1의 비트선쌍과,복수의 워드선과,상기 제 1의 비트선쌍 가운데 한쪽과 상기 워드선과의 교점에 설치된 복수로 이루어지는 다이나믹형 메모리셀과,상기 제 1의 비트선쌍에 대응한 한쌍의 입출력노드를 갖고 소스에 제 1전압이 전해지는 제 1도전형과 소스에 제 2전압이 전해지는 제 2도전형의 MOSFET로 구성된 래치회로로 이루어지는 센스앰프와,상기 래치회로의 한쌍의 입출력노드에 대해서 공통으로 설치된 제 2비트선쌍과, 선택신호를 받고 상기 복수의 래치회로의 한쌍의 입출력노드와 상기 제 2비트선쌍을 접속하는 한쌍의 제 1도전형의 스위치MOSFET를 구비하고,상기 스위치 MOSFET의 한계치전압을 상기 래치회를 구성하는 제 1도전형의 MOSFET의 한계치전압보다도 절대값을 작게하고, 상기 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨을 상기 제 2전압을 기준으로 하여, 상기 제 1전압보다도 절대값이 큰 전압으로 하여 이루어지는 메모리회로를 갖는 것을 특징으로 하는 반도체장치.
- 청구항 7에 있어서,상기 래치회로는,상기 워드선의 선택동작에 의해 상기 한쌍의 비트선쌍 가운데 한쪽의 비트선에 상기 메모리셀에서 독출된 전압과, 상기 다른쪽의 비트선의 프리챠지전압과의 전압차를 받고서 전원전압에 대응한 제 1전압과 제 2전압으로 증폭하는 것이고,상기 증폭동작개시시에 있어서,상기 비트선이 제 1전압 또는 제 2전압으로 도달하기까지에 상기 제 1전압 또는 상기 제 2전압보다도 절대값이 큰 동작전압이 전해지는 오버드라이브기간을 갖는 것을 특징으로 하는 반도체장치.
- 청구항 7 또는 청구항 8에 있어서,상기 제 1도전형은 n채널형이고,상기 제 2도전형은 p채널형이고,상기 제 1전압은 전원전압이고,상기 제 2전압은 회로의 접지전위이고,상기 스위치 MOSFET를 오프상태로 하는 선택신호의 레벨은 접지전위보다도 낮은 마이너스전압인 것을 특징으로 하는 반도체장치.
- 청구항 7 또는 청구항 8에 있어서,상기 메모리셀은 선택 MOSFET와 기억커패시터로 이루어지고,상기 선택 MOSFET는 p형의 웰영역으로 형성되고,상기 p형 웰영역은 p형 기판으로 형성된 심도 깊은 n형 분리영역내에 형성되어 마이너스전압이 전해지고,상기 n형 분리영역에는 상기 제 1전압보다도 높게 이루어진 승압전압이 전해지고,상기 마이너스전압은 상기 스위치 MOSFET를 오프상태로하는 선택신호와 상기 센스앰프의 오버드라이브 및 워드선의 비선택레벨과도 겸용되는 것이고,상기 승압전압은 상기 워드선의 선택레벨과 상기 센스앰프의 오버드라이브에 이용되는 것을 특징으로 하는 반도체장치.
- 청구항 9에 있어서,상기 메모리셀은 선택 MOSFET와 기억커패시터로 이루어지고,상기 선택 MOSFET는 p형의 웰영역으로 형성되고,상기 p형 웰영역은 p형 기판으로 형성된 심도 깊은 n형 분리영역내에 형성되어 마이너스전압이 전해지고,상기 n형 분리영역에는 상기 제 1전압보다도 높게 이루어진 승압전압이 전해지고,상기 마이너스전압은 상기 스위치 MOSFET를 오프상태로하는 선택신호와 상기 센스앰프의 오버드라이브 및 워드선의 비선택레벨과도 겸용되는 것이고,상기 승압전압은 상기 워드선의 선택레벨과 상기 센스앰프의 오버드라이브에 이용되는 것을 특징으로 하는 반도체장치.
- 청구항 7에 있어서,상기 제 1전압은 상기 센스앰프를 구성하는 n채널형 MOSFET와 동일한 MOSFET를 이용하여 게이트 및 드레인에 상기 제 1전압을 전달한 경우에 있어서의, 상기 센스앰프의 래치상태를 반전시키기에 필요한 시간이 상기 센스앰프의 독출 증폭시간보다도 길어지는 저전압인 것을 특징으로 하는 반도체장치.
- 청구항 7에 있어서,상기 스위치 MOSFET의 온상태에서의 컨덕턴스는 상기 센스앰프의 온상태의 p채널형 MOSFET의 컨덕턴스에 비교하여 기입한계를 확보하도록 크게 이루어지고,상기 스위치 MOSFETD의 온상태에서의 컨덕턴스는 상기 센스앰프의 n 채널형 MOSFET의 온상태에서의 컨덕턴스에 비교하여 독출한계를 확보하도록 작게 이루는 것을 특징으로 하는 반도체장치.
- 제 1의 선쌍과,워드선과,상기 제 1의 선쌍가운데 하나와 상기 워드선에 접속된 메모리셀과,상기 제 1의 선쌍에 접속된 증폭회로와,제 2의 선과,상기 제 1선쌍 가운데 하나와 상기 제 2의 선과의 사이에 설치되고 제어신호를 그 게이트에 받는 트랜지스터를 구비하고,상기 증폭회로는 상기 메모리셀이 선택될 때 상기 제 1의 선쌍의 전위차를 증폭하고 상기 제 1의 선쌍에 하이레벨과 로우레벨을 주고,상기 제어신호의 비선택레벨은 상기 로우레벨보다도 낮은 것을 특징으로 하는 반도체장치.
- 청구항 14에 있어서,상기 로우레벨은 접지전위인 것을 특징으로 하는 반도체장치.
- 청구항 14 또는 15에 있어서,상기 하이레벨과 상기 제어신호의 선택레벨은 동일한 레벨인 것을 특징으로 하는 반도체장치.
- 비트선쌍과,워드선과,상기 비트선쌍 가운데 하나와 상기 워드선에 접속된 다이나믹형 메모리셀과,상기 비트선쌍에 접속된 증폭회로와,신호전송선쌍과,상기 비트선쌍과 상기 신호전속선쌍과의 사이에 설치되고 제어신호를 그 게이트에 받는 한쌍의 MOSFET를 구비하고,상기 증폭회로는 상기 비트선쌍의 전위를 제 1 전위와 상기 제 1 전위보다도 낮은 제 2 전위방향으로 변화시키고,상기 제어신호의 비선택전위는 상기 제 2 전위보다 낮은 전위인 것을 특징으로 하는 반도체장치.
- 청구항 17에 있어서,상기 제 2 전위는 접지전위인 것을 특징으로 하는 반도체장치.
- 청구항 17 또는 청구항 18에 있어서,상기 제 1전위와 상기 제어신호의 선택전위는 동일한 전위인 것을 특징으로 하는 반도체장치.
- 데이터선쌍과,워드선과,상기 데이터선쌍 가운데 하나와 상기 워드선에 접속된 다이나믹형 메모리셀과,상기 데이터선쌍에 접속된 증폭회로와,데이터전송선쌍과,상기 데이터선쌍과 상기 데이터전송선쌍과의 사이에 설치되고 제어신호를 그 제어단자에 받는 한쌍의 트랜지스터를 구비하고,상기 증폭회로는,제 1 전위와 상기 제 1 전위보다도 낮은 제 2 전위를 받아 동작하고 상기 제어신호의 비선택전위는 상기 제 2 전위보다 낮은 전위인 것을 특징으로 하는 반도체장치.
- 청구항 20에 있어서,상기 제 2 전위는 접지전위인 것을 특징으로 하는 반도체장치.
- 청구항 20 또는 청구항 21에 있어서,상기 제 1 전위와 상기 제어신호의 선택전위는 동일한 전위인 것을 특징으로 하는 반도체장치.
- 청구항 20에 있어서,상기 증폭회로는,한쌍의 N채널형 MOSFET와 한쌍의 P채널형 MOSFET를 갖는 CMOS래치회로를 포함하고,상기 한쌍의 트랜지스터는 MOSFET이고,상기 한쌍의 트랜지스터의 한계치전압은 상기 센스앰프를 구성하는 각 MOSFET의 한계치전압보다 작은 것을 특징으로 하는 반도체장치.
- 청구항 20에 있어서,상기 증폭회로는, 복수의 증폭회로를 포함하고,상기 한쌍의 트랜지스터의 한계치전압은 상기 증폭회로에 포함되는 각 트랜지스터의 한계치전압보다 작은 것을 특징으로 하는 반도체장치.
- 데이터선쌍과,워드선과,상기 데이터선쌍의 한쪽과 상기 워드선에 접속된 다이나믹형 메모리셀과,한쌍의 N채널형 MOSFET와 한쌍의 P채널형 MOSFET를 갖는 CMOS래치회로로 이루어지는 센스앰프와,데이터전송선쌍과,상기 데이터선쌍과 상기 데이터전송선쌍과의 사이에 설치된 한쌍의 전송 MOSFET을 구비하고,상기 센스앰프는 상기 다이나믹형 메모리셀이 선택되는 것에 의해 상기 데이터선쌍의 전위차를 증폭하고,상기 전송 MOSFET의 한계치전압은 상기 센스앰프를 구성하는 각 MOSFET의 한계치전압보다 작은 것을 특징으로 하는 반도체장치.
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