TW533580B - Semiconductor device - Google Patents

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TW533580B
TW533580B TW090107126A TW90107126A TW533580B TW 533580 B TW533580 B TW 533580B TW 090107126 A TW090107126 A TW 090107126A TW 90107126 A TW90107126 A TW 90107126A TW 533580 B TW533580 B TW 533580B
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mosfet
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TW090107126A
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English (en)
Inventor
Kazumasa Yanagisawa
Toshio Sasaki
Satoru Nakanishi
Yoshihiko Yasu
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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Description

533580 A7 B7 五、發明説明（1 ) 發明之背景 本發明係關於一種半導體裝置及半導體積體電路，主要 係有關一種有效利用於以低電壓動作之動態型RAM (隨機 存取記憶體）之高速寫入中的技術。 日本專利特開平10-200073號案，關於一種DRAM，係揭 示電源電壓、資料線電壓振幅、主字線電壓振幅、周邊電 路電壓振幅、次字線電壓振幅相JI的各種例子。 曰本專利特開平9-180436號案（對應美國案US 5,774,4〇7) ，係揭示令DRAM之位元線選擇信號在Vss與Vpp之間遷移 的技術。 曰本專利特開平2-244756號案，關於一種SRAM，其係揭 示位元線在2.2V與2.8V之間遷移，而行選擇線在0V與5V之 間遷移的技術。 曰本專利特開平3-147595號案，係揭示一種以雙載子電 晶體構成連接在位元線與感測放大器之間之電晶體的半導 體記憶體。 在半導體積體電路裝置間之介面上持續使用標準的電源 電壓（例如3.3 V)而另一方面，由於MOSFET之耐壓會隨著細 微化之進展而降低，所以LSI(大型半導體積體電路裝置）之 内部電源電壓有隨著每一世代而有低電壓化的趨勢。曰本 專利特開平8-31171號公報（對應美國案US 5,673,232)作爲降 低内部電源電壓之動態型RAM的例子。 發明概要
在電源電壓約爲3.3V左右之較高的情況時，動態型RAM -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533580 A7 B7 五、發明說明（2 之動作速度，就會依將來自記憶單元之微小讀出電壓放大 至如電源電壓般較大電壓的放大時間，即依感測放大器之 讀出時間來限制。然而，依本發明人等之研究明白，當電 源電壓vdd降低至1.8V或1.8V以下之1.0V且低至CMOS電路 之動作下限附近的電壓時，寫入動作就會變得比上述讀出 動作還慢，而當降至上述1.0V時就無法進行寫入動作。 本發明之目的在於提供一種具備可確保低電壓下之動作 邊限（margin)又可實現高速化之動態型RAM的半導體積體電 路裝置。本發明之上述及其他目的與新創特徵，從本説明 書之記載及附圖中即可明白。 若簡單説明依本案揭示之代表性發明所得的效果，如下 所示。亦即，其係包含感測放大器及一對第一導電型開關 MOSFET ;該感測放大器係由具有一對輸出入節點以對應連 接有由複數個動態型記憶單元組成的第一位元線對（資料 線對），且由提供第一電壓給源極之第一導電型與提供第 二電壓給源極之第二導電型之MOSFET構成的閃鎖電路所 組成者；而一對第一導電型開關MOSFET係接受選擇信號 而選擇性地連接共通設在相對於上述複數個閂鎖電路之一 對輸出入節點與上述第一位元線的第二位元線對（信號傳 輸線對）者；上述開關MOSFET之臨限電壓的絕對値設得比 構成上述閂鎖電路之第一導電型MOSFET之臨限電壓的絕 對値還小，並將使該開關MOSFET置於截止狀態的選擇信 號之位準，設成以上述第二電壓爲基準其絕對値大於上述 第一電壓的電壓。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱· 讀 背 之 注 意 事 項 再遽 填· 寫 本 頁 訂 線 經濟部智慧財產局員工消費合作社印製 533580 A7 B7 五、發明説明（3 ) 圖式之簡單説明 圖1係顯示設在本發明半導體積體電路裝置上之動態型 RAM之一實施例的方塊圖。 圖2係顯示本發明DRAM之記憶單元陣列部之一實施例的 概略佈局圖。 圖3係顯示上述DRAM之記憶核心部分之一實施例的方塊 圖。 . 圖4係顯示上述記憶體墊mat之一實施例的内部佈局圖。 圖5係顯示上述記憶體陣列ary之一實施例的電路圖。 圖6係顯示上述記憶體陣列ary之一實施例的電路圖。 圖7係顯示上述感測放大器部之一實施例的電路圖。 圖8係顯示上述感測放大器部之一實施例的電路圖。 圖9係説明自本發明DRAM中之記憶單元至資料之輸出入 電路之信號傳輸路徑用的電路圖。 圖10係説明本發明DRAM之寫入動作用的説明圖。 圖11係説明本發明DRAM之寫入動作之一例的波形圖。 圖12係顯示本發明DRAM之讀出動作之一例的波形圖。 圖13係顯示本發明DRAM之寫入動作之一例的波形圖。 圖14係顯示本發明半導體積體電路裝置之一實施例的概 略元件構造剖面圖。 圖15係,示本發1半導體積體電路裝置之一實施例的概 略元件剖面® 圖圖 字元 薦器
顯示上述圖2及圖4等中所示之局部 lwd^P?實施例的電路圖 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 533580 A7 B7 五、發明說明（4 ) 圖17係顯示上述局部字元驅動器lwd與感測放大器sa之驅 動電路之一實施例的電路圖。 圖18係顯示用於本發明DRAM中之位準轉換電路is之一實 施例的電路圖。 圖19係顯示上述圖3之監視電路mon之一實施例的電路圖。 圖20係顯示上述圖3之控制電路sq之一實施例的電路圖。 圖21彳$_明本發明DRAM之整體動作用的波形圖。 圖本發明DRAM之寫入動作之另一例的波形圖° 圖23Vj_發明動態型RAM之記憶單元陣列之另一實施例 的説明sr1。 發明之詳細説明 請 先 閱 讀 背 之 注 意 事 項
頁 訂 經濟部智慧財產局員工消費合作社印製 圖1係顯示設在本發明半導體積體電路裝置上之動態型 RAM之一實施例的方塊圖。本發明之半導體積體電路裝置 ，係構成所謂ASIC(特殊應用積體電路）即特定用途1C。在 半導體積體電路裝置中’爲了使搭載有複數個電路方塊的 ASIC構成容易管理，而完成以各自的電路方塊爲獨立之電 路功能單位之所謂的模組（module)或巨單元（micro cell)。各 功能單位，係可分別變更其規模、構成。 半導體積體電路裝置，雖未被特別限制，但是爲了顯示 在如1.0伏特之低電源電壓vdd之下亦可充分動作的特性， 而形成可低電源電壓動作之CMOS構造的半導體積體電路 裝置。本案中，用語「MOS」.，可理解本來係簡稱金屬氧 化物半導體構成者。但是，近年來一般人所稱的MOS，已 包含將半導體裝置之本質部份中的金屬替換成如多晶矽之 -7- 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 533580 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ) 非金屬的導電體，或將氧化物替換成其他的絕緣體者。 CMOS也相同，可理解係具有隨著附在如上述之MOS上之捕 捉方法而變化的廣泛技術意思。MOSFET亦是相同部能以 狹窄的意思理解之，實質上亦包含絕緣閘場效電晶體之廣 義的構成意思。本發明之CMOS、MOSFET等係仿效一般的 稱呼。 動態型RAM(以下，簡稱爲DRAM)之記憶單元，即動態 型記憶單元，典型而言，係由以電荷之形態儲存資訊的資 訊儲存用電容器、與如選擇用MOSFET所構成的少數元件 所成，可形成比較小的記憶單元尺寸。故而，動態型記憶 體，即使是大記憶容量亦可將整體的尺寸形成較小，以構 成上述系統LSI(半導體積體電路裝置）中之一個模組或功能 口口 —- 單兀。 圖示之DRAM，雖未被特別限制，但是係採用群组（bank) 構成以適應大記憶容量化。記憶群組數，其個數例如最大 可以16來加以變更。一個記憶群組，例如第一個記憶群組 bankl，包含有記憶單元陣列、感測放大器及與感測放大器 形成一體之未圖示的位元線預充電電路、定時產生電路及 行選擇器、列解碼器、及行開關電路。 對該等之複數個記憶群組，設定有位址信號及控制信號 用的位址匯流排/控制匯流排ADCB，且設定有資料輸出入 用的記憶體内部匯流排（I/O内部匯流排）IOB。對該等匯流 排ADCB、IOB設有共用的記憶體輸出入電路Μ-I/O。記憶體 輸出入電路Μ-I/O，係在其内部具有與内部匯流排BUS耦合 -8- (請先閱讀背面之注意事項再填寫本頁)
訂---------線 « 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 533580 A7 B7 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) 的埠（port)。同圖之電路方塊，係以電路功能爲中心而顯示 ，行開關電路雖係顯示排列在與感測放大器行正交的方向 上，但是實際上係如後述般地對應上述感測放大器行之各 輸出入節點而設。故而，上述内部匯流排IOB，係形成與 位元線平行地延長於記憶單元陣列上。 DRAM，又具有作爲内部電源電路之電壓轉換電路IMVC 、内部動作控制信號mq、pmq、重設信號resb、及介以控制 匯流排CBUS以接受各種動作控制信號的記憶體控制電路 MMC、及電源初期化電路VINTC。在上述電壓轉換電路 IMVC上，亦包含有升壓電路、如負電壓產生電路之電荷泵 電路。 經濟部智慧財產局員工消費合作社印製 上述中，依用以構成半導體積體電路裝置之設計自動化 系統中之設計資料的管理單位情況等，亦可看做更廣範圍 之要素的集合係由更少的要素所構成。例如，一個記憶群 組中之記憶單元陣列、感測放大器、列解碼器、及行開關 ，可看做係構成一個記憶體墊，而定時產生電路及行選擇 器則可看做係構成群組控制電路。此情況下，各記憶群組 ，可更單純地看做係由記憶體墊與群組控制電路所構成。 圖示之DRAM中，上述記憶體墊或其選擇電路等，幾乎 係形成與獨立之CMOS型半導體積體電路裝置所構成的公 知DRAM相同。換句話説，該實施例之DRAM，係可直接適 用於獨立之CMOS型半導體積體電路裝置所構成的DRAM中 。故而雖會避開有關其内部構成之詳細説明，但是若説明 其概略則可如下所示。 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 533580 A7 B7 五、發明說明（7 ) 記憶單元陣列，係包含有矩陣配置之複數個動態型記憶 單元、耦合有分別對應之記憶單元之選擇端子的複數個字 線、及编合有分別對應之記憶單元之資料輸出入端子的複 數個位元線。構成記憶單元之選擇MOSFET，係如後面使 用圖14所説明般，係採用在形成於如p型單晶矽所構成之 半導體基板上的p型井區形成有η型源極區及η型汲極區的 構造。 雖未被特別限制，但是亦可利用由較低雜質濃度所成的 η型隔離用半導體區來電隔離ρ型半導體基板。該種隔離區 ，係可看做深度較深的井區，並可提供如後述之升壓電壓 vdh的正電位元。藉此，上述η型隔離用半導體區，就可從 起因於π粒子等而在ρ型半導體基板中發生所不希望的載 體中，發揮保護ρ型井區的作用。 形成有記憶單元的ρ型井區，係提供依作爲DRAM内之内 部電源電路的電壓轉換電路IMVC而形成之負電位元的基板 偏向電壓vdl。藉此就可減低記憶單元中之選擇用MOSFET 之曳尾（tailing)電流或:¾漏電流，且可減輕記憶單元中之資 訊儲存用電容的資訊戌漏。 在ρ型井區上，可介以如氧化矽膜所構成的絕緣膜來形 成記憶單元中的資訊儲存用電容。資訊儲存用電容之一方 的電極，係電耦合在當作選擇用MOSFET之源極區的電極 區。複數個記憶單元用的複數個資訊儲存用電容之各自的 另一方電極，係當做被稱爲所謂板電極的共用電極。板電 極，係當做電容電極以提供預定電位vpl。 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線 «· 經濟部智慧財產局員工消費合作社印製 533580 A7 B7
I 員 工 消 費
S 五、發明說明（8 ) 資訊儲存用電容，佴 t. 系具有較小之尺寸俾其縮小記悻單 兀陣列I尺寸者爲佳， 己匕早 U時其本身以具有較大電 可獲得較長的資訊保持時 L俾其 —門者局佳。資訊儲存用電容，
了具有較大的電容値， A 知夾A其電極間的介電質， 自具有例如氧化妲或氧仆 、 ^ 虱化矽<具有介電係數較大的材料， 且採用極薄的厚度以增大 印文母一早位面積的電容。 訊儲存用電容之板電極兩户1 足双1u貝 兒位Vpl，係形成等於電壓 IMVC所形成之電路之電源電壓爾-半的中間電位。 猎此，即使在依應錯存於資訊错存用電容之—方電極的 貝说而供給如電源電壓vdd位準之高位準的情況、及在該 一万電極上供給等於電路之接地電位之低位準的情況之任 種h況中亦可和板電極電位vpl形成電源電壓vdd之大 致-半的電位。亦即，施加在介電質膜上的電壓，係被限 :在如電源電壓vdd之大致—半的較小値上。藉此，介電 質膜，由於亦可降低其耐壓，且可随著施加電壓之減少2 減少不希望之洩漏電流，所以可將其厚度減薄至界限的薄 度爲止。 如定時（timing)產生及行選擇器之定時產生及行選擇器， 係可依來自記憶體控制電路Mcc内之全部⑻〇b叫控制電路 的動作控制信號而進行動作控制，同時可依介以匯流排 ADCB所供給的群組選擇信號而被活性化或被選擇，以形 成死憶單元陣列之位元線用的位元線預充電電路、列解碼 洛、感測放大器、其本身内部中之行選擇器等各種電路之 動作控制用的各種内部定時信號。定時產生及行選擇器中 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐 533580 A7 B7 五、發明說明（ :仃選擇务’係可依内部定時信號而控制其動作，並解碼 ^以匯流排ADCB所供給的行位址信號， ‘ 關電路之該群組中之行開關+, /成使如行開 丫 <仃開關電路動作用的解碼信號。 如列解碼器之列解碼器，— ' 干3斋可依由疋時產生及行選擇哭所 供給的足時信號來控制其動作定時，並解碼介以匯：排 ADCB所供給的位址信號，以選擇所對應之記 中的字線。 位兀線預无電電路，係在如列解碼器被活性化前的定時 中可依預无電足時信號而動作，以將所對應之記憶單元陣 列中I各位7G線預充電至如等於電源電壓vdd之大致一半 電壓的位準。 感測放大器，係在列解碼器被活性化之後依定時產生及 行選擇電路所產生的感測放大器用定時信號而動作，以放 大依列解碼器選出的記憶單元而提供至位元線上的信號， 即放大謂出信號。感測放大器中對應各位元線之複數個單 位感測放大器的各個，係與所周知之CM0S構成的感測放 大器實質相同的構成。 經濟部智慧財產局員工消費合作社印製 單位感測器之各個，係具有交叉連接有閘極•汲極之一 對p通道型MOSFET、及同樣交又連接有閘極•没極之一對 η通道型MOSFET。一對p通道型MOSFET之汲極及一對η通 道型MOSFET之汲極，係耦合在所對應之一對位元線上。 一對ρ通道型MOSFET之源極，係共同連接，且介以依感測 放大器用定時信號而控制動作的開關MOSFET而提供動作 電壓。同樣地，一對η通道型MOSFET之源極，係共同連接 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 533580 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（10 ) ，且介以依感測放大器用定時信號而控制動作的開關 MOSFET而提供如電路之接地電位的動作電壓。 上述動作電壓，如後面使用圖12等所説明般可採用對應 位元線之高位準的例如電源電壓vdd、及高於電源電壓vdd 的升歷電壓vdh。可採用所謂的過驅動（over drive)方式，即 感測放大器開始放大動作，且在應上升至高位準之位元線 的電位到達所希望之電壓爲止的一定期間，依上述升壓電 壓vdh而進行感測放大器之放大動作的方式。同樣地，可 採用電路之接地電位vss、及低於接地電位vss的負電壓vdl ，亦可組合所謂的過驅動方式，即上述感測放大器開始放 大動作，且在應下降至低位準之位元線的電位到達所希望 之電壓爲止的一定期間，依上述負電壓vdl而進行感測放大 器之放大動作的方式。當上述位元線之電位到達所希望之 電位vdd與vss附近時，感測放大器之動作電壓就可切換成 對應本來之位元線之高位準的電源電壓vdd與vss。 夾著記憶單元陣列之二個感測放大器配置，係意味著如 下的構成。亦即，如後面使用圖5與圖6所説明般，在記憶 單元陣列之一側的感測放大器上耦合有該記憶單元陣列之 複數個位元線内不按次序的位元線，而在記憶單元陣列之 另一侧的感測放大器上耦合有該記憶單元陣列之複數個位 元線内所剩餘之不按次序的位元線。該構成，在不得不依 需要構成感測放大器的複數個MOSFET以較大間距來配置 時，在使記憶單元陣列中之複數個位元線的間距細微化方 面就很有效。 -13- (請先閱讀背面之注意事項再填寫本頁)
訂·. .線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 533580 A7 B7 五、 發明說明（11 ) 行開關電路，可依自所對應之行 仃备擇茶輸出的選擇信號 而動作。可利用行開關電路，選擇依記憶單元陣列中之複 數個位元線内之行選擇器所指示的位元線(或第一位元線) ，且耦合在，己’te體内郅匯流排I0B(全部位元線或第二位元 線）上。 記憶體輸出入電路M_I0,合在半導體積體電路裝置 之内部匯流排BUS上，i接受來自該内部匯流排則之位 址信號及控制信號，以將之傳輸至内部之匯流排船上 。記憶體出人電路應_10,〖進行匯流排刪與記憶體内 邵匯流排IOB之間的記憶體資料之輸出。 記憶體控制電路MCC，係接受半導體積體電路裝置之内 部第-、第二動作控制信號mq、pmq、及重設信號_，並 依該等信號進行控制動作。記憶體控制電路默，雖未被 特別限制，但是具有接受第一動作控制信號mq及第二動作 控制信號pmq，且依此而形成内部動作控制信？虎1的第一 控制邏輯電路、及接受第—動作控制信號mq及重設信號 reSb且依此而形成實質之初期化控制信號intgb的第二控制 邏輯電路。 電壓轉換電路IMVC，係接受sDRAM之電源端子vdd與基 準電位端子VSS之間所供給的電源電壓，以形成上述之記憶 單兀陣列用的基板偏向電壓vcn、板電壓vpl及字線之選擇位 準、感測放大器之過驅動用之如升壓電壓vdh的内部電壓 。雖未被特別限制，但是記憶單元陣列用的基板偏向電壓 vdl與升壓電壓vdh，係在作爲模組iDRAM内的該電路imvc (請先閱讀背面之注意事項再填寫本頁) 訂---------線· 經濟部智慧財產局員工消費合作社印製 533580 A7
五、發明說明（12 ) 經 濟 部 智 慧 財 產 局 員 工 合 作 社 印 製 内形成。電源初期化電路VINTC，係在依記憶體控制電路 MCC所進行的動作控制下，進行dram電路之初期化。 圖2係顯不本發明DRAM之記憶單元陣列部之一實施例的 概略佈局圖。在該實施例中，係顯示設有4個記憶體組於 圖面I檢方向上的例子。構成各記憶體群組之記憶單元陣 列，係沿著竽線之延長方向分割成4個。換句話説，構成 一個記憶體群組的記憶單元陣列，係具有沿著圖面之縱方 向分割成4個的陣列ary。沿著上述字線之延長方向分割成 4個的陣列，係在其上下設有局部字元驅動器。如上述 般，記憶體群組之記憶單元陣列，係由感測放大器⑽所隔 耆。因而，上述各陣列ary，係在其左右設有感測放大器⑽ ，且在其上下設有局部字元驅動器lwd。 以延長於上述4個陣列ary上的方式設有主字線。該主字 線，係依設於陣列ary行之下側的驅動電路扣代所選擇。驅 動電路dnve，係接受由解碼器dec所形成的選擇信號，以形 成上述王字線t選擇信號。解碼器dec，亦形成另外選擇局 部字線的選擇信號。在陣列ary行之上侧，設有監視電路 mon，以檢測主字線之選擇/非選擇位準。 對於設在陣列ary上的複數個局部字線，分配有一個主字 線。局部字元驅動器lwd，係接受上述主字線之信號、及 選擇被分配至一個主字線之複數個局部字線中之一個用的 選擇信號，以在各陣列ary中選擇丨條局部字線。在該局部 字線上連接有記憶單元之位址選擇端子。 上述陣列ary中，位元線對係沿著橫方向而延長。構 -15-
請 先 閱 讀 背 面 之 注 意 事 項 寫本 頁 I訂
I I I 533580 A7 B7 五、發明説明（13 ) 述10匯流排之全部位元線（第二位元線）係與該位元線之延 長方向平行地延長。感測放大器sa係包含行選擇之開關 MOSFET，且依行選擇信號而使之連接被分配至上述全部 位元線對之複數個位元線對中的一對。放大器amp，係對 應上述全部位元線對而設的寫入放大器與讀出放大器。 形成有如上述之陣列ary與感測放大器sa、局邵字元驅動 器1 w d及構成驅動電路drive與監視電路mon之η通道型 MOSFET的ρ型井係被共同化，而該ρ型井與形成有ρ型井之 深度較深的η型隔離區之間的pn接面亦可充當作爲電壓^ vdh-vbl穩定化用的電容。 圖3係顯示上述DRAM之記憶核心部分之一實施例的方塊 圖。同圖中，記憶體墊mat，係由分別具有256K位元之容量 的記憶體墊所構成，依記憶體墊mat[0]至[3]而具有約Μ位 元的記憶容量。在該記憶體墊mat[0]至[3]中，包含有DRAM 之記憶單元與局部字元驅動器（local word driver) lwd、感測 放大器sa、及該等的控制。 驅動電路（drive)係包含有位址之解碼器及位準轉換電路 。電路sq及mon係配置於記憶體墊mat之上下，且藉由存取 信號而控制DRAM動作之順序。amp係讀出/寫入放大器。 字線，係由256條所構成，位元線係由1024對所構成。藉此 ，記憶體墊mat[0]，係如上述具有約256K位元的記憶容量 。全部位元線gb，係以貫穿上述複數個記憶體墊mat[0]至 [3]的方式延長，且對8條之位元線對分配有1條之全部位 元線gb。如上述由於位元線係由1024對所構成，所以全部 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533580 A7
五、發明說明（14 ) 位元線gb，可由如gb[0]〜gb[127]之I28對所構成。 (請先閱讀背面之注意事項再填寫本頁) 圖4係顯示上述d己憶體塾m a t之一實施例的内部佈局圖 。lwd係局邵字元驅動器（local word driver)，sal/sar，係以夾 著記憶體陣列ary之方式設於左右（i，r)的感測放大器，scl/scr ，係上述局部字元驅動器lwd及感測放大器sai/sar之控制電 路，且設在上述感測放大器sa與局部字元驅動器所交叉的 區域上。在此實施例中，記憶體陣列ary，係沿著上述字線 之延長方向分割成4個。換句話説，1〇24對之位元線被分 剳成4組，而各自的記憶體陣列ary，係設有256對之位元線 。故而，一個記憶體陣列ary，具有256 X 256= 64K位元的記 憶容量。 經濟部智慧財產局員工消費合作社印製 圖5與圖6係顯示上述記憶體陣列ary之一實施例的電路 圖。圖5係顯示如圖4被分割成4個之記憶體陣列ary[0]〜 [3]之中的偶數[0]與[2]，而圖6係顯示奇數[1]與[3]。圖5與 圖6之差異，係在於局部字元驅動器lwd的配置關係。換句 話説’局邵字元驅動器lwd，係除了端部之局部字元驅動 器lwd[0]與[4]，係以將之夾著的方式而選擇配置於上下的 局部字線lw。 故而，由0〜255所構成之局部字線W1之中，圖5中設於 記憶體陣列ary下側的局部字元驅動器，係選擇局部字線之 0、3、4等者，圖6中係配置於記憶體陣列ary之上側。由0 〜255所構成之局部字線W1之中，圖5中設於記憶體陣列ary 上側的局部字元驅動器，係選擇局部字線之1、2、5、6 等者，圖6中係配置於記憶體陣列ary之下侧。 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 533580 A7 B7 五、發明說明（15 ) 圖5及圖6中，選擇MOSFET與記憶電容器所構成的記憶 單元係各以128個連接在位元線bl及bib上，在一個位元線對 (bl/blb)上連接有256個記憶單元。位元線bl與bib，係在各 記憶體陣列ary上配置有256對。在本實施例中，在各位元 線bl之左右爲了保持加工精度而連接有虛設記憶單元（虚設 字線），在記憶體陣列ary之上下以同樣理由設有虛設位元 線bl。電壓vbm係位元線bl之預充電電位，並使用於$的擴 散層處理中。 圖7與圖8係顯示上述感測放大器部之一實施例的電路圖 。圖7係顯示以如圖4之記憶體陣列ary的方式所配置之感 測放大器中的左側sal[l];圖8係顯示右側sar[l]。圖7與圖 8之差異，係在於進行全部位元線gb與位元線bl之連接的行 開關電路。換句話説，對於一對全部位元線gb[i]、/gb[i]依 分配有8對之位元線bl[0]、/bl[0]至bl[7]、/bl[7]之中，設於 圖7之感測放大器部上的行開關而連接有如位元線bl[0]、 /bl[0]至bl[6]、/bl[6]之第偶數個位元線對，而依設於圖8之 感測放大器部上的行開關而連接有如位元線bl[l]、/bl[l]至 bl[7]、/bl[7]之第奇數個位元線對。 因而，圖7與圖8基本上係相同的電路，故而，附在例示 所示之電路元件上的電路記號係使用相同物。若以圖7爲 例加以説明時，則感測器之各個，具有交叉連接有閘極· 汲極之一對p通道型M0SFETQ4、Q5、及同樣交叉連接有閘 極•汲極之一對η通道型M0SFETQ6、Q7。一對p通道型 MOSFET之汲極及一對η通道型MOSFETt汲極係耦合在所 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -ϋ n n ϋ n 一 口、a n n i_l n K —0— n I < 經濟部智慧財產局員工消費合作社印製 533580 Α7 Β7 五、發明說明（16 ) 對應之一對位元線bl[6]、/bl[6]上。一對P通道型M0SFETQ4 、Q5之源極，係連接在共用源極線csp上，且可介以依感測 放大器用定時信號進行動作控制之未圖示的開關MOSFET 而提供動作電位。同樣地一對η通道型MOSFET之源極，係 連接在共用源極線csn上，且可介以依感測放大器用定時信 號進行動作控制之未圖示的開關MOSFET而提供如電路之 接地電位的動作電位。 本電路中，待機時之位元線對bl、/bl係依預充電信號peh 活性化而呈導通狀態的M0SFETQ1〜Q3，而變成預充電電 壓vbm，即變成電源電壓v d d與電路之接地電位vss的中間 値。感測放大器係8個最小的組，於記憶體陣列ary之左右 各配有4個，且分配有上述全部位元線gb[i]、/gb[i]。選擇 性地連接該全部位元線gb[i]、/gb[i]與上述8對之位元線 bl[0]、gb[0]〜bl[7]、/gb[7]的開關 M0SFETQ8、Q9，係由比 構成上述感測放大器之η通道型M0SFETQ6、Q7之臨限電壓 還低vt的MOSFET所構成。 經濟部智慧財產局員工消費合作社印製 圖9係説明自本發明DRAM中之記憶單元至資料之輸出入 電路amp之信號傳輸路徑用的電路圖。記憶體陣列部，係 例示顯示2對之位元線bl[〇]、/bl[〇]與bl[l]、/bl[l]，且在一 方之位元線bl[0]及bl[l]與局部字線wi之交點設有記憶單元 。感測放大器，係由對應上述位元線^[丨]、化丨!^]而顯示之 M0SFETQ4〜Q7所組成的CMOS閃鎖電路所構成，在該位元 線bl[l]、/bl[l]上設有構成預充電電路之ms〇FETQ1〜Q3。 又’構成感測放大器之p通道型MS0FETQ4、Q5與η通道 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 533580 A7 ___ B7 五、發明説明（17 ) 型MOSFETQ6、Q7的共用源極線叫與csn，係依預充電信號 pcb活性化而呈導通狀態之MOSFETQ14與Q15，而與位元線 bl[l]、/bl[l]等同樣地提供預充電電壓vbm。 感測放大器活性初期，上述共用源極線csp，會依 MOSFETQ10之導通狀態而驅動至電源電壓vdd以上之升壓電 壓vdh，在位元線bl[l]或/bl[l]驅動至電源電壓Vdd附近之後 ，上述MOSFETQ10會呈截止狀態，而MOSFETQ11會呈導通 狀態並設定在電源電壓vdd。又共用源極線csri，可依 MOSFETQ12之導通狀態而與之相反地驅動至電路之接地電 位VSS以下的負電壓vdl，且在位元線/bl[i]或bl[l]驅動至電 路之接地電位VSS附近之後，上述MOSFETQ12會呈截止狀態 ，而MOSFETQ13會呈導通狀態並設定在電路之接地電位似 。該種感測放大器之動作控制，係由信號sa[〇]〜[3]所進行 ，該信號係由後述之控制電路sc所形成。 進行行選擇之MOSFETQ8與Q9，係作爲本發明之一個主 要著眼點的位元線bl與全部位元線（共用位元線或輸出入線 )gbl之連接用的n通道型MOSFET，由如空乏模式之低vt(臨 限電壓）所構成，施加在其閘極上的控制信號係呈如電源 電壓vdd之高位準、及爲了抑制洩漏電流而呈如負電壓乂出 之低位準。 在全部位元線gb[i]與/gb[i]上，設有寫入放大器。寫入放 大器’係依接受寫入信號d 60.反相器電路N1而生成其反轉 信號，且依反相器電路N2反轉而生成與上述寫入信號d同 相的信號，依寫入控制信號wac而動作的時脈反相器電路 -20 - ^紙張尺度適财S @家標準(CNS) A4規格(21GX 297公爱) " --- 533580 A7 B7 五、發明説明（18 ) CN1與CN2，而可對上述全部位元線gb[i]與/gb[i]提供寫入 信號。 上述全部位元線gb[i]與/gb[i]，又與進行接受讀出控制信 號/rac之上述行選擇的開關MOSFET相同地，可介以呈低臨 限電壓的MOSFETQ16與Q17，而連接p通道型MOSFETQ18、 Q19與η通道型MOSFETQ20、Q21所構成的CMOS閂鎖電路、 及對上述η通道型MOSFETQ20與Q21之共用源極供給接地電 位的開關MOSFETQ22所構成之主放大器的輸入端子。在上 述開關MOSFETQ22之閘極上，供給控制信號rac。然後，該 主放大器之輸出信號，係可依以上述控制信號rac作爲致能 信號的閂鎖電路ff而保持，並形成有輸出信號q。 圖10係説明本發明DRAM之寫入動作用的説明圖。動態 型記憶單元，係依記憶電容器中有無電荷的狀態而進行2 値之資訊記憶。當選擇字線且使位址選擇用之MOSFET呈 導通狀態時，在上述電容器上，就會變成對應與位元線之 預充電電荷相耦合的電荷。因而，當進行字線之選擇時就 有必要使設於與之交叉之位元線上的感測放大器活性化， 且將記憶單元所連接的位元線之電位放大至對應原來之記 憶電荷的高位準或低位準而進行再寫入（更新：refresh)。 在讀出動作中，係依行選擇動作而將上述被更新之位元 線的高位準與低位準通過行開關並對上述主放大器讀出。 相對於此，在寫入動作中，係依與上述記憶單元之記憶狀 態相反的資訊之寫入，上述感測放大器就會結束放大動作 ，且有必要依來自全部位元線gb與/ gb.之寫入信號而使 -21 - 本紙張尺度適用中國國家標準(CN.S) A4規格(210X 297公釐) 533580 A7 ___B7 五、發明説明（19 ) .CMOS閂鎖電路穩定的狀態反轉。例如在/bl爲高位準而bl爲 低位準時，記憶單元之全部位元線/gb變成低位準，而gb變 成高位準之反轉寫入動作，就可分解成如下之（1)至（4)之 各動作。 (1) 位元線/bl之下降 在寫入初期，因朝全部位元線/ gbl流出的電流，會使位 元線bl電位下降。此時，感測放.大器之p通道型MOSFETQ5 '處於導通狀態，而行選擇開關MOSFETQ8會以勝於此的驅 動力而以所謂「竭盡全力」的狀態來驅動。該動作係以行 選擇開關MOSFETQ8與感測放大器之p通道型MOSFETQ5之 間的電導比率（行選擇開關MOSFETQ8與MOSFETQ5相較大2 倍左右的電導）決定，此成爲寫入邊限。 從寫入動作之邊限的觀點來看，雖然上述比率係越大越 好’但是相反地爲了要確保讀出邊限，換言之，爲了依與 全部位元線gb之連接，以防止上述感測放大器之閂鎖狀態 (έ己憶單元之再寫入狀態）因全部位元線gb之預充電電壓而 反轉，就有必要在行選擇開關MOSFETQ8與感測放大器之n 通道型MOSFETQ7之間，設爲一定的比率（感測放大器之^ 通道型MOSFETQ7與行選擇開關MOSFETQ8相較大丨5〜2 〇 倍的電導）。此時’從高位準之全部位元線gb流入的電流 ，就會通過CMOS閂鎖電路之導通狀態下的η通道型 MOSFETQ6並直接流入共用源極線csn(=vss)，且無助於位元 線bl電位之__L升。 (2) 位元線bl之拉升1 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) --- 533580 A7 __B7 Z、發明説明（2〇 ) ^ ：--- 當上述位元線/bl電位充分下p奪時，$測放大器h通道 型MOSFETQ6就會從導通狀態切換呈截止狀態，而位元線 bl電位就可依由全部位元線gb流入的電流而上升。該動作 係在位元線bi從行選擇信號以之選擇位準下降至m〇sfetq9 之臨限電壓vt時爲止會使之上升。 (3) 位元線bl之拉升2 接著，最後只有感測放大器之p通道型m〇sfetq4會拉升 位元線bl。換句話説，p通道型M〇SFETQ4會依位元線/^之 低位準而呈導通狀態，且將位元線bl拉升至對應供至共用 源極線csp之動作電壓vdd的高位準上。 (4) 記憶單元之儲存節點sn的拉升 1己憶單元之儲存節點sn，由於位址選擇導通狀 悲，所以會對應位元線bl之如上述的電位變化而產生變化 ，最終會寫入對應上述位元線bl之電源電壓vdd之高位準的 資訊電荷。 在MOSFET之臨限電壓vt因元件之細微化等而約爲〇 4v左 右，且使電源電壓vdd低至…時，則在上述⑺之動作中， •τ尤恐有在位元線bl之拉升方面，不能到達MOSFETQ7之臨 限電壓（0.4V)之虞。換句話説，MOSFETQ9之臨限電壓，即 使約爲上述0.4V左右，源極電位亦可因位元線^之電位上 升而變高’且因基板效應而使有效的臨限電壓大於〇 4V。 如上述般，由MOSFETQ7與Q5所構成的CMOS反相器電路之 邏輯臨限，由於MOSFETQ7之電導會比MOSFETQ5之電導大 約4倍左右，所以雖然會低於電源電壓vdd之1/2(=0.5V)，但 -23- 本紙張尺度適用中國國家榡準(CNS) A4規格(21〇 X 297公釐) 533580 A7 ____ B7 五、發明説明（21 ) 是會大於上述MOSFETQ7之臨限電壓vt(〇.4V)。 依上述全部位元線gb之高位準（vdd)，而使上述 MOSFETQ7與Q5所構成的CMOS反相器電路反轉時，雖然有 必要高於上述邏輯臨限，但是當考慮因上述MOSFETQ9所 造成的位準損失部分則無法進行反轉寫入之可能性就很高 。當亦考慮元件特性之不均等或電源電壓vdd之變動部分 時，就無法保證上述之寫入動作.。 即使可進行寫入動作，在上述（3)之動作中，對於p通道 型MOSFETQ5所引起的位元線bl之拉升亦需花時間，且與來 自感測放大器sa之記憶單元的讀出時間相較寫入時間會變 長，而記憶體週期會受到該寫入時間限制，產生動作速度 變慢的問題。 在提昇寫入速度方面，單純地提昇整體的驅動力式有效 的。換句話説，使用元件尺寸較大者。但是因元件之佔有 面積會使其副作用變大，亦會失去使用動態型記憶單元的 意義。因此，在本實施例中，就要有效地降低進行行選擇 之MOSFETQ8、Q9之臨限電壓vt，並進行縮短上述（3)之時 間的對策。 在本實施例中，係將行選擇之MOSFETQ8、Q9之臨限電 壓vt設定在比構成感測放大器等其他電路之MOSFET還小的 臨限電壓。換句話説，雖會因電源電壓vdd而異，但是在 上述之例子中，係使用0.2V或空乏模式的MOSFET。換句 話説’在過程上只有將行選擇之開關MOSFE T予以低vt化。 要求寫入動作與讀出動作之平衡的行選擇時之特性，係 -24· 本紙張尺度適用中國國家標準(CN.S) A4規格(210 X 297公釐） 533580 A7 B7五、發明説明（22 ) 相對於電源電壓或溫度之變動比較穩定（在相同的方向無 變動差）的過程調整，且讀出邊限之劣化很少。然而，當 將非選擇狀態之閘極地壓設在如電路之接地電位的低位準 時，就會在全部位元線gb與非選擇之位元線bl之間發生洩 漏電流。當非選擇之位元線bl存在有1000對，而在被選擇 之位元線bl上流過1 mA/β m之電流時，即使戌漏電流爲1 β A/ jum亦可在非選擇之1000對之位元線上流入約1 mA/ν m之電 流，而雜訊/信號成爲同程度且不能進行讀出，而在寫入 方面則需要2倍的寫入放大器之電流供給能力。 因此，在本實施例中係如圖'11之波形圖所示，將行選擇 信號cs之非選擇位準設在已降壓的負電壓vdl者。換句話説 ，藉由將選擇位準設爲電源電壓vdd，將非選擇位準設爲 負電壓vdl，以減小上述選擇狀態下的寫入位準損失，並減 低非選擇狀態下的洩漏電流。此情況下，活性時之電壓細 微電源電壓vdd且不會使讀出邊限劣化。又非活性時之降 壓電位，從設計方面來看開關MOSFETQ8、Q9等的洩漏電 流抑制在目的上沒有下限，此係與字線被升壓之選擇位準 同樣受到限制且沒有必要進行微妙之電壓控制。 在有效降低進行上述行選擇之開關MOSFET的臨限電壓vt 時，亦可如圖22所示地將選擇信號cs升壓至電源電壓vdd以 上。換句話説，與爲了要進行來自記憶單元之全讀出/寫 入而將字線（局部字線）提高至位址選擇MOSFETQm之臨限 電壓以上的手法相同。在該種的字線之選擇中，設計上所 需要的字線之升壓電壓vdh，只有下限（vdd+vt)而無上限。 -25-
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本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533580 A7 B7 五、發明説明（23 ) 因而，爲了上述行選擇動作，雖以利用字線之升壓電壓 vdh作爲選擇信號cs之電源較爲便利，但是該控制信號cs之 電壓位準，會直接影響到讀出邊限。換句話説，當控制信 號cs之電位上升時，MOSFETQ8、Q9等之驅動力會上升， 而讀出邊限會劣化。反之，當控制信號cs之電位上升時， 會因MOSFETQ8、Q9等之臨限電壓vt而發生位準損失且寫入 時間會變長。因而，會有可控制.的範圍變得極窄，需要微 妙之控制且寫入與讀出之動作邊限惡化的問題。因而，在 使用上述升壓電壓vc時，由於有必要形成專用之穩定化的 升壓電壓產生電路，所以電路規模會變大。 圖12係顯示本發明DRAM之讀出動作之一例的波形圖。 解讀被輸入之位址信號add，選擇局部字線（以下簡稱爲字 線）wl。雖未被特別限制，但是在本實施例中，字線wl之非 選擇位準，係設爲負電壓vdl。結果，記憶單元之位址選擇 MOSFET，可依供基板之負電壓（背偏壓）、及如上述之字 線的負電壓’抑制戌漏電流並加長資訊保持時間。 在另一觀點上，爲了減低上述洩漏電流，無須將記憶單 元之MOSFET之閘極絕緣形成較厚，而可將記憶單元之 MOSFET形成與其他周邊電路之MOSFET相同的構造。藉此 ，就可謀求製程之簡化。尤其是，在如上述之系統LSI中，具 有可配合處理器等之標準CMOS製程而形成DRAM的優點。 依字線之選擇動作，會在位元線bl與/ bl上發生對應記憶 單元之記憶電荷的微小電位差，且可依感測放大器之驅動 電壓csn與csp的過驅動而擴大位元線bl與/ bl之電位差。當位 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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k 533580 A7 B7 五、發明説明（24 ) 元線bl與/bl擴大至電源電壓vdd與接地電位vss時，上述驅 動電壓csn與csp就可切換成上述電壓vdd與vss。 當控制信號cs依行選擇動作而從如上述負電壓vdl之非選 擇位準切換成如電源電壓vdd之選擇位準時，開關MOSFET 就會變成導通狀態，且連接被選擇之位元線bl、/bl與全部 (global)位元線gb、/gb。全部位元線gb、/gb，由於係被預充 電至電源電壓vdd，所以依上述行之選擇動作，雖然可暫 時拉升呈低位準的位元線/bl，但是仍會因感測放大器而回 到如電路之接地電位vss的低位準。全部位元線gb與/ gb之 信號，可由主放大器而放大，且通過閂鎖電路而將輸出信 號q輸出。 圖13係顯示本發明DRAM之寫入動作之一例的波形圖。 解讀被輸入之位址信號add並選擇字線w：l，會在位元線bl與 /bl上發生對應記憶單元之記憶電號的微小電位差，且依感 測放大器之驅動電壓csn與csp而放大。至目前爲止，與上 述之讀出動作相同。如上述在DRAM中，由於字線之選擇 動作而會實質上失去電容器之資訊電荷，所以可將如上述 之感測放大器之放大動作所產生的位元線bl與/ bl之電位再 寫入記憶單元之電容器中。 當控制信號cs依行選擇動作而從如上述負電壓vdl之非選
擇位準切換成如電源電壓vdd之選擇位準時，開關MOSFET 就會變成導通狀態，且連接被選擇之位元線bl、/bl與全部 位元線gb、/ gb。當在全部位元線gb、/ gb上，從寫入放大 器傳送寫入信號時，依此感測放大器之閂鎖狀態就會反轉 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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經濟部智慧財產局員工消費合作社印製 533580 A7 B7 五、發明說明（25 ) 成如上述，而位元線bl、/bl之電位會逆轉，並寫入記憶單 元中。 圖14係顯示本發明半導體積體電路裝置之一實施例的概 略元件構造截面圖。同圖中，省略層間絕緣膜等，而構成 MOSFET之源極、汲極擴散層，係以塗白色者爲p型，而塗 黑色者爲η型。同圖中，顯示有構成系統LSI等之半導體積 體電路中之DRAM的記憶單元區與感測放大器及局部字元 驅動器部。 在提供電路之接地電位vss之p型的半導體基板psub之表 面上，深度較深的η型井區係形成於DRAM之記憶單元區與 感測放大器及局部字元驅動器部之整體上。換句話説，該 區域係構成η型隔離區niso者。上述η型隔離區niso上，形成 有ρ型井區pwel，在此形成有上述記憶單元之位址選擇 MOSFET、或感測放大器等的η通道型MOSFET 〇 P通道型 MOSFET，係形成於η型井區nwell上。 雖然未被特別限定，但是η型井區nwel與上述隔離區niso ，係藉由互相耦合而電連接，且介以形成於上述η型井區 之歐姆接觸用的η型半導體區而將升壓電壓vdh當作偏向電 壓而提供至上述η型井區nwel及隔離區niso。在上述ρ型井 區pwel上，係介以歐姆接觸用之ρ型半導體區而提供負電 壓vdl以作爲偏向電壓。上述偏向電壓vb卜係供電至包含記 憶體陣列之廣面積的ρ型井區pwel上，更且，升壓電壓vbh 係供至包括上述ρ型井區pwel的隔離區域niso。因而，此間 之寄生電容，係有效作爲電源vdh與vdl間之穩定化電容， -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
533580 A7 B7 五、發明說明（26 ) 且在以如上述圖1所示之電壓轉換電路IMVC而形成該等電 壓vdh與vdl時可有效動作。 (請先閱讀背面之注意事項再填寫本頁) 圖15係顯示本發明半導體積體電路裝置之一實施例的概 略元件構造截面圖。同圖中，與上述相同省略層間絕緣膜 等，而構成MOSFET之源極、汲極擴散層，係以塗白色者 爲p型，而塗黑色者爲η型。同圖中，顯示有構成系統LSI 等之半導體積體電路中之位址選擇電路或其他的邏輯電路 等部分。 在上述η型隔離區niso上，形成有p型井區pwel，在此形 成有上述η通道型MOSFET。p通道型MOSFET，係形成於η 型井區nwel上。上述η型井區nwel與上述隔離區niso，係藉 由互相耦合而電連接，且介以形成於上述η型井區之歐姆 接觸用的η型半導體區而將電源電壓vdd當作偏向電壓而提 供至上述η型井區nwel及隔離區niso。在上述p型井區pwel上 ，係介以歐姆接觸用之p型半導體區而提供電路之接地電 位vss以作爲偏向電壓。 圖16係顯示上述圖2及圖4等中所示之局部字元驅動器 經濟部智慧財產局員工消費合作社印製 lwd之一實施例的電路圖。以驅動電路drive所輸出的主字線 gwb與次字元選擇線fx來驅動特定之1條局部字線lw。驅動 器之型式係非或閘（nor)型，且如圖16(A)、（B)所示，1行配 置有只驅動奇數或偶數之局部字元的128個。偶數及奇數 之驅動器係相互配置，且互相在記憶體陣列ary上成爲間插 關係。該等的非或閘電路，係如電路圖所示以升壓電壓 vdh與負電壓vdl動作的閘極電路，局部字線lw及主字線gwb -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) 533580 A7 B7五、發明説明（27 ) 之任一個皆可提供電路之接地電位VSS以下之負電壓vdl與電 源電壓vdd以上之升壓電壓vdh之間振幅的驅動信號。 圖17係顯示上述局部字元驅動器lwd與感測放大器sa之驅 動電路之一實施例的電路圖。同圖中，係分別顯示將上述 之各交叉區scl[l]〜[4]與scr[l]〜[4]分成4種類。將驅動電 壓供至感測放大器之共用源極線csp與csn上的驅動MOSFET 係分散配置在該部分上。該等的.電路，由於基本上爲相同 的電路，所以以下係以交叉區scl[l]與[3]爲例而加以説明。 首先，依閘極接受信號sa[0]與sa[l]之p通道型 MOSFETQ10與η通道型MOSFETQ12而在共用源極線csp及csn 上供給升壓電壓vdh、降壓電壓vdl以加速感測放大器sa之放 大動作D在位元線bl與/ bl之電位被驅動至電源電壓vdd、 vss附近之後，就會從信號sa[0]與sa[l]切換成信號sa[2]與 sa[3]，而上述MOSFETQ10與Q12會變成截止狀態，而 MOSFETQ11與Q13會變成導通狀態，共用源極線csp會變成 電源電壓vdd，共用源極線c s η會變成電路之接地電位vss而 感測放大器則呈保持狀態。輸入至上述電路之信號sa[0]〜 sa[3]的信號振幅係爲vdh-vdl。 用以驅動局部字元驅動器lwd的次字元選擇信號fx，雖係 以vdh-vdl振幅送出，但是行開關之控制信號cs，可區別成 反相器電路iv，可使用以電源電壓vdd與降壓電壓vdl動作 者，高位準並非爲升壓電壓vdh而是呈電源電壓vdd，而低 位準係如上述呈負電麼vdl。 圖18係顯示用於本發明DRAM中之位準轉換電路is之一實 -30-
裝 訂
本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 533580 A7 B7 五、發明説明（28 ) 施例的電路圖。對DRAM之輸入信號，全部係以電源電壓 vdd與電路之接地電位vss所構成的振幅輸入，在該方塊中 係可變更成vdh-vdl振幅。各自的轉換電路is，係成爲2段構 成，以第1段之MOSFETQ30〜Q39所構成的電路將上側之電 位從vdd轉換成vdh，之後第2段MOSFETQ40〜Q49所構成的電 路係將下側之電位從電路之接地電位vss轉換成負電壓vdl。 圖19係顯示上述圖3之監視電路mon之一實施例的電路圖 。依MOSFETQ50與MOSFETQ51，將感測放大器之共用源極 線csp的電壓予以分壓，以反相器電路之邏輯臨限電壓來判 定該電壓到達vdd之情形，以形成信號bitsen。該電路mon與 圖20所示之電路sq，係參照下一個動作波形圖來加以説明。 圖21係説明本發明DRAM之整體動作用的波形圖。本發 明之DRAM的動作順序係以配置於記憶體墊mat之上下的上 述圖19與圖20所示之電路（sq與mon)間的信號存取來進行。 信號close係使DRAM遷移至預充電狀態的信號。在對已 處於預充電狀態的記憶體塾mat，輸入該信號的情況，則 皆不進行。信號open係使記憶體整呈活性狀態的啓動信號 。在對處於預充電狀態的記憶體整mat輸入該信號的情況 ，首先信號status會變成邏輯1 (高位準）。接著，預充電信 號pcb會變呈高位準（非活性），且停止位元線bl之預充電動 作（等化）。 電路mon係利用信號遠端（上侧）檢測預充電信號pcb變成 高位準之情形，並將信號wc當作邏輯1之高位準，而將字 線加入活性化動作中。換句話説，當信.號w c被活性化時 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 533580 A7 B7 五、發明說明（29 ) 間適用字線mgwb就會呈邏輯0之低位準（活性化），而該信 號會送至上邊的電路mon上。在電路mon中當mgwb之活性化 被檢測出時就會當作wsen信號而送回下邊之電路sq中。 電路sq係藉由接受此而辨識在位元線bl上出現信號，並 啓動感測放大器活性信號。此時被啓動的感測放大器係爲 sa[0]與sa[l]，即輸出vdh、vdl之升壓./降壓的驅動電壓。之 後，在電路mon接受虛擬確認位元線bl動作之電路的動作， 而預知大致位元線bl被驅動至電源電壓vdd或電路之接地電 位vss附近的情形，並發行bitsen信號且將感測放大器驅動 信號切換成電源電壓與電路之接地電位vdd-vss振幅。該等 的信號係藉由往返於前述之記憶體墊mat，就會變成列 (row)系動作白勺結束信號r e 〇 當對處於活性狀態之記憶體整mat輸入close信號時，首先 信號status就會變成0。接著將信號ce設爲0 (非活性），以停 止行（column)動作。更在以監視字線之動作確認本體字線 之非活性化之後，降低信號wcsen，接著使感測放大器sa非 活性化。更在確認感測放大器之非活性化之後，開始位元 線bl之預充電。 行（column)，由於係進行讀出/寫入，所以係依信號cs而 在位元線bl與共用位元線gb之間要求連接的連接要求信號 。該信號只有在re(列系活性結束信號）與信號status活性化 時才有效。該信號變成有效時，ce信號就會出現，而依位 址ay而選擇的行選擇信號cs會活性化。 讀出動作，係用以取出利用感測放大器下拉預充電至電 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -L--.-----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 533580 經濟部智慧財產局員工消費合作社印5衣 A7 B7 五、發明說明（30 ) 源電壓vdd之共用位元線gb的信號量。寫入動作係與行選擇 信號CS之活性化同時將共用位元線gbl驅動至電源電壓vdd或 電路之接地電位vss。 在該實施例中，如上述由於係在·電路mon與sq之間依信 號之存取，邊監視各電路之動作，而邊進行預充電之結束 、字線之選擇、感測放大器之過驅動期間等的定時產生， 所以不需要設定考慮元件之製程不均等之最差情況的定時 邊限。故而，可謀求電路動作之穩定化與高速化。 圖23係本發明動態型RAM之記憶單元陣列之另一實施例 的説明圖。在該實施例中，係採用以感測放大器sa爲中心 而於左右使位元線bl與/ bl大致延長於直線上之所謂的1交 點方式。在該構成中，由於係在字線與位元線之交點上設 有記憶單元，所以與上述之折返位元線方式相較可將記憶 單元之集成度提高約1.5倍左右。 圖23(a)係顯示以夹著感測放大器sa之方式所形成之二個 記憶體勢11^1;0與111&1:1的佈局；圖23(1))係顯示圖23(3)之八-八· 部分的元件截面構造。同圖中，省略了設在上述記憶體墊 matO與matl間之感測放大器sa區域的佈局及截面。 ACT係MOSFET之活性區，SNCT係用以連接形成於記憶 單元之儲存節點SN與活性化區ACT上之MOSFET之對應上述 儲存節點SN之源極、汲極擴散層的接點（連接部），BLCT係 用以連接形成於位元線bl與活性化區ACT上之MOSFET之對 應位元線bl之與記憶單元之輸出入端子相對應之源極、汲 極擴散層的接點（連接部）。CP係顯示記憶電容器之電容絕 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） L ^--I，—·---------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 533580 A7 B7 五、發明說明（31 ) 緣膜。在此，第1層金屬層Ml與位元線BL係爲相同的配線 層，第1層多晶矽層FG與局部字線wl亦由相同的配線層所 構成。 如圖23(b)所示，在感測放大器sa上不切割設在SA之兩側 上之記憶體整matO與matl的板電極PL，而藉由構成板電極 PL的電極本身來連接，即可大幅減低記憶體墊matO之板電 極PL與記憶體墊matl之板電極PL間的電阻。 記憶單元係使用COB(Capacitor over Bitline)構造。亦即， 將儲存節點SN設在位元線bl之上部。藉此，由於板電極PL 就不會在記憶體墊mat中由位元線bl與上述位址選擇 MOSFET之連接部BLCT所切斷，而可形成1片之平面狀，所 以可減低板電極PL之電阻。 在本實施例中，如圖23(b)所示，板電極PL係形成如 PL(D)與PL(U)之積層構造，且因可降低該板電極PL之片電 阻値所以很有利。作爲其一例，在記憶電容器之電容絕緣 膜CP上使用如BST或Ta205之高介電質膜的情況，當在下部 電極（儲存節點）SN及上部電極下層PL(D)上使用釕（Ru)時， 就可提高記憶電容器CS之容量。Ru與多晶矽相較由於片電 阻値較低，所以可降低板電極PL之電阻値。 更且，當於此構造積層鎢（W)以作爲板電極PL(U)時，就 可更加降低板電極PL之電阻値。如此，當降低板電極PL本 身之電阻値時，就可提高抵銷發生於板電極PL上之雜訊的 速度，且可減低板電極PL之雜訊。又，亦可使用氮化鈦 (TiN)以作爲板電極PL(D)。此情況亦可獲得與上述相同的 -34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） :丨！卜------4 (請先閱讀背面之注意事項再填寫本頁) 訂---------線· 經濟部智慧財產局員工消費合作社印製 533580 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（32 ) 效果。 自上述實施例所得的作用效果，係如下所示。 (1) 藉由其包含有：感測放大器，具有一對輸出入節點 以對應連接有複數個所構成之動態型記憶單元的第一位元 線對，且由提供第一電壓給源極之第一導電型與提供第二 電壓給源極之第二導電型之MOSFET所構成的問鎖電路所 組成；以及一對之第一導電型開關MOSFET，接受選擇信 號而選擇性地連接共同相對於上述複數個閂鎖電路之一對 輸出入節點與上述第一位元線之複數個而設的第二位元線 對，其又將上述開關MOSFET之臨限電壓的絕對値設得比 構成上述閂鎖電路之第一導電型MOSFET之臨限電壓的絕 對値還小，且將使該開關MOSFET呈截止狀態之選擇信號 的位準，以上述第二電壓爲基準而設在絕對値大於上述第 一電壓之電壓，即可獲得既可確保低電壓下的動作邊限又 可實現高速化的DRAM之效果。 (2) 除了上述，藉由對接受依上述字線之選擇動作而從 上述記憶單元中對於上述一對位元線對中之一方的位元線 讀出的電壓、及上述另一方位元線之預充電電壓的電壓差 9而放大至對應電源電壓之弟一電'與弟二電的上述問 鎖電路，在開始進行上述放大動作時，設置在上述位元線 到達第一電壓或第二電壓之間提供絕對値大於上述第一電 壓或第二電壓之動作電廢的過驅動期間，即可獲得實現該 種高速化的效果。 (3) 藉由在由複數個所構成的第一位元線對與由複數個字 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） L- ^1 — -?1·丨丨丨丨丨丨·1111111 — — — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 533580 A7 B7 五、發明說明（33 ) 線之交點上設置由複數個所構成動態型記憶單元；設置具 有一對輸出入節點以對應上述第一位元線對，且由第一導 電型與第二導電型之MOSFET所構成之閂鎖電路所組成的 放大電路；設置接受選擇信號而連接共同對上述複數個閂 鎖電路之一對輸出入節點所設之上述第二位元線對的一對 之第一導電型開關MOSFET，其將上述開關MOSFET之臨限 電壓的絕對値設得比構成上述閂鎖電路之第一導電型 MOSFET之臨限電壓的絕對値還小，且將使該開關MOSFET 呈截止狀態之選擇信號的位準，比絕對値低於該開關 MOSFET之源極電位的電位，即可獲得既可確保低電壓下 的動作邊限又可實現高速化的DRAM之效果。 (4) 除了上述，藉由對接受依上述字線之選擇動作而從 上述記憶單元中對於上述一對位元線對中之一方的位元線 讀出的電壓、及上述另一方位元線之預充電電壓的電壓差 ’而放大至對應電源電壓之弟* 電墨與弟二電壓的上述閃 鎖電路，在開始進行上述放大動作時，設置在上述位元線 到達第一電壓或第二電壓之間提供絕對値大於上述第一電 壓或第二電壓之動作電壓的過驅動期間，即可獲得更可實 現高速化的效果。 (5) 藉由設置由複數個所構成的第一位元線對與複數個 字線的動態型記憶單元以構成記憶體陣列；設置具有一對 輸出入節點以對應上述第一位元線對，且由第一導電型與 第二導電型之MOSFET所構成之閂鎖電路所組成的感測放 大器；設置接受選擇信號而連接共同對上述複數個閂鎖電 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ,γ Μ —.11.------- (請先閱讀背面之注意事項再填寫本頁) 訂---------線· 經濟部智慧財產局員工消費合作社印製 533580 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（34 ) 路之一對輸出入節點所設之上述第二位元線對的一對之第 一導電型開關MOSFET，其將上述開關MOSFET與第一導電 型MOSFET形成相同的構造，且將使該開關MOSFET呈導通 狀態之選擇信號的位準，以上述第一電壓爲基準而設在絕 對値大於上述第二電壓的電壓，即可獲得既可確保低電壓 下的動作邊限又可實現高速化的DRAM之效果。 (6) 除了上述，藉由對接受依.上述字線之選擇動作而從 上述記憶單元中對於上述一對位元線對中之一方的位元線 讀出的電壓、及上述另一方位元線之預充電電壓的電壓差 ，而放大至對應電源電壓之第一電壓與第二電壓的上述閂 鎖電路，在開始進行上述放大動作時，設置在上述位元線 到達第一電壓或第二電壓之間提供絕對値大於上述第一電 壓或第二電壓之動作電壓的過驅動期間，即可獲得更可實 現高速化的效果。 (7) 藉由在由複數個所構成的第一位元線對與由複數個 字線之交點上設置複數個動態型記憶單元以構成記憶體陣 列，並對應上述第一位元線對，使提供第一電壓給源極之 第一導電型與提供第二電壓給源極之第二導電型之 MOSFET所構成之閂鎖電路所組成的感測放大器之一對輸 出入節點與之對應；設置接受選擇信號而連接共同對上述 複數個閂鎖電路之一對輸出入節點所設之上述第二位元線 對的一對之第一導電型開.關MOSFET，其將上述開關 MOSFET之臨限電壓的絕對値設得比構成上述閂鎖電路之 第一導電型MOSFET之臨限電壓的絕對値還小，且將使該 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線- 533580 A7 B7 五、發明說明（35 ) 開關MOSFET呈截止狀態之選擇信號的位準，比絕對値低 於該開關MOSFET之源極電位的電位，即可獲得既可確保 低電壓下的動作邊限又可實現高速化的DRAM之效果。 (8) 除了上述，藉由接受依上述字線之選擇動作而從上述 記憶單元中對於上述一對位元線對中之一方的位元線讀出 的電壓、及上述另一方位元線之預充電電壓的電壓差，而 利用感測放大器放大至對應電源電壓之第一電壓與第二電 壓時，設置在上述位元線到達第一電壓或第二電壓之間提 供絕對値大於上述第一電屡或第二電壓之動作電壓的過驅 動期間，即可獲得更可實現高速化的效果。 (9) 除了上述，藉由將上述第一導電型形成η通道型，將 上述第二導電型形成ρ通道型，將上述第一電塾形成電源 電壓，將上述第二電壓形成爲電路之接地電位，將使上述 開關MOSFET呈截止狀態之選擇信號的位準形成低於接地 電位的負電壓，即可獲得可邊謀求高集成化而邊實現高速 化的效果。 (10) 除了上述，藉由以選擇MOSFET與記憶電容器構成上 述記憶單元，將上述選擇MOSFET形成于p型井區上，將上 述p型井區形成於p型基板上所形成之深度較深的η型隔離 區内且供負電壓，對上述η型隔離區提供高於上述第一電 壓的升壓電壓，即可將寄生電容當作電壓之穩定化電容來 使用，同時將上述負電壓與使上述開關MOSFET呈截止狀 態之選擇信號、及上述感測放大器之過驅動及字線之非選 擇位準並用，而將上述升壓電壓並用於上述字線之選擇位 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） !1·------1¾ (請先閱讀背面之注意事項再填寫本頁) 訂---------線· 經濟部智慧財產局員工消費合作社印製 533580 A7 _ B7 五、發明説明（36 ) 準與上述感測放大器之過驅動中，即可獲得亦可簡化電路 的效果。 (11) 除了上述，藉由將上述第一電壓在使用與構成上述 感測放大器之η通道型MOSFET相同之MOSFET而對閘極及 汲極提供上述第一電壓時，使上述感測放大器之閂鎖狀態 反轉時所需要的時間，比上述感測放大器之讀出放大時間 還長的低電壓，即可獲得可實現.低消耗公立化與高速化的 效果。 (12) 除了上述，藉由將上述開關MOSFET之導通狀態下的 電導，設得比上述感測放大器之導通狀態下的ρ通道型 MOSFET之電導還大，以確保寫入邊限，而將上述開關 MOSFET之導通狀態下的電導，設得比上述感測放大器之n 通道型MOSFET之導通狀態下的電導還小，以確保讀出邊 限，即可獲得可謀求動作穩定化的效果。 以上雖係根據實施例具體説明由本發明人所完成的發明 ，但是本案發明並非被限定於上述實施例，只要未脱離其 要旨之範圍内當然可做各種的變更。例如，進行行選擇的 開關MOSFET亦可使用ρ通道型MOSFET。此情況下，只要
在將其臨限電壓設得比構成感測放大器之ρ通道型MOSFET 還小時，即可供給如vss-vdh之信號振幅的控制信號cs。又 ，在兩者係以相同的臨限電壓所構成時，只要將控制信號 cs设在如vdl-vdd之彳s 5虎振幅即可。構成DRAM之各電路的具 體構成，可採用各種的實施形態。本發明，除了搭載於系 統LSI上的DRAM之外，亦可廣泛利用於.通用DRAM或同步 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533580 經濟部智慧財產局員工消費合作社印製 A7 __B7_；_ 五、發明說明（37 ) 型DRAM等中。 若簡單説明依本案所揭示之發明代表而得的效果的話， 則如下所示。亦即，藉由其包含有感測放大器及一對之第 一導電型開關MOSFET，該感測放大器係具有一對輸出入 節點以對應連接有由複數個所構成之動態型記憶單元的第 一位元線對，且由提供第一電壓給源極之第一導電型與提 供第二電壓給源極之第二導電型之MOSFET構成的閂鎖電 路所組成者；而該一對之第一導電型開關MOSFET係接受 選擇信號而選擇性地連接共同相對於上述複數個問鎖電路 之一對輸出入節點與上述第一位元線而設的第二位元線對 者，將上述開關MOSFET之臨限電壓的絕對値設得比構成 上述閂鎖電路之第一導電型MOSFET之臨限電壓的絕對値 還小，並將使該開關MOSFET呈截止狀態的選擇信號之位 準，設在以上述第二電壓爲基準且絕對値大於上述第一電 壓的電壓，即可獲得既可確保低電壓之動作邊限又可實現 高速化的DRAM。 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐i X an n n ϋ —Ml n ϋ ϋ— m ϋ · I n —ϋ ί ϋ HI n 一口，I n In n I— n I ·ϋ I (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 6號專利申請案 利範圍修正本(91年5月) A B c D 々、申請專利範圍 1 . 一種半導體裝置，其具有記憶體電路，該記憶體電路具 備： 複數個第一位元線對； 複數條字線； 動態型記憶單元，由設於上述第一位元線對中之一方 與上述字線之交點上的複數個所構成； 放大電路，包含具有一對輸出入節點以對應上述第一 位元線對的CMOS閂鎖電路； 第二位元線對，共同相對於上述CMOS閂鎖電路之一 對輸出入節點而設；以及 一對MOSFET，接受選擇信號而連接上述複數個CMOS 閂鎖電路之一對輸出入節點與上述第二位元線對； 且該記憶體電路係將上述選擇信號之信號振幅設為比 上述CMOS閂鎖電路呈閂鎖狀態中之一對輸出入節點的 電壓差還大。 2 ·如申請專利範圍第1項之半導體裝置，其中上述CMOS 閂鎖電路，係接受依上述字線之選擇動作而從上述記憶 單元對上述一對位元線對中之一方的位元線讀出的電 壓、及上述另一方位元線之預充電電壓間的電壓差，而 放大至對應電源電壓的第一電壓與第二電壓， 開始進行上述放大動作時，具有在上述位元線到達第 一電壓或第二電壓之前所提供絕對值大於上述第一電壓 或第二電壓之動作電塵的過驅動期間。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533580 8 8 8 8 A B c D 々、申請專利範園 3 . —種半導體裝置，其具有記憶體電路，該記憶體電路具 備： 由複數個所構成的第一位元線對^ 複數條字線； 動態型記憶單元，由設於上述第一位元線對中之一方 與上述字線之交點上的複數個所構成； 放大電路，具有一對輸出入節點以對應上述第一位元 線對，且具備第一導電型與第二導電型之MOSFET構成 的閂鎖電路； 第二位元線對，共通設在相對於上述閂鎖電路之一對 輸出入節點；以及 一對之第一導電型開關MOSFET，接受選擇信號而連 接上述複數個問鎖電路之一對輸出入節點與上述第二位 元線對； 且該記憶體電路係將上述開關MOSFET之臨限電壓的 絕對值設得比構成上述閂鎖電路之第一導電型MOSFET 之臨限電壓的絕對值小，並將該開關MOSFET置於截止 (OFF)狀態之選擇信號的位準，設為比該開關MOSFET之 源極電位的絕對值還低之電位。 4 ·如申請專利範圍第3項之半導體裝置，其中上述閂鎖電 路，係接受依上述字線之選擇動作而從上述記憶單元中 對於上述一對位元線對中之一方的位元線讀出的電壓、 及上述另一方位元線之預充電電壓的電壓差，放大至對 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    533580 8 8 8 8 A B c D 六、申請專利範圍 應電源電壓的第一電壓與第二電壓， 開始進行上述放大動作時，具有在上述位元線到達第 一電壓或第二電壓之前所提供絕對值大於上述第一電壓 或第二電壓之動作電壓的過驅動期間。 5 . —種半導體裝置，其具有記憶體電路，該記憶體電路具 備： 由複數個所構成的第一位元線對； 複數條字線； 動態型記憶單元，設於上述第一位元線對中之一方與 上述字線之交點上的複數個所構成； 感測放大器，具有一對對應上述第一位元線對之輸出 入節點，且由提供第一電壓給源極之第一導電型與提供 第二電壓給源極之第二導電型之MOSFET構成的閂鎖電 路所組成， 第二位元線對，共通設在相對於上述閂鎖電路之一對 輸出入節點；以及 一對第一導電型開關MOSFET，接受選擇信號而連接 上述複數個閃鎖電路之一對輸出入節點與上述第二位元 線對； 且該記憶體電路係將上述開關MOSFET與第一導電型 MOSFET形成同一構造，且將該開關MOSFET呈導通狀態 之選擇信號的位準，設為以上述第一電壓為基準而絕對 值大於上述第二電壓之電壓。 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    533580 A8 B8 C8 D8 六、申請專利範圍 6 .如申請專利範圍第5項之半導體裝置，其中上述閂鎖電 路，係接受依上述字線之選擇動作而從上述記憶單元中 對於上述一對位元線對中之一方的位元線讀出的電壓、 及上述另一方位元線之預充電電壓的電壓差，放大至對 應電源電壓的第一電壓與第二電壓， 開始進行上述放大動作時，具有在上述位元線到達第 一電壓或第二電壓之前所提供絕對值大於上述第一電壓 或第二電壓之動作電壓的過驅動期間。 7 . —種半導體裝置，其具有記憶體電路，該記憶體電路具 備： 由複數個所構成的第一位元線對； 複數條字線； 動態型記憶單元，由設於上述第一位元線對中之一方 與上述字線之交點上的複數個所構成； 感測放大器，具有一對對應上述第一位元線對之輸出 入節點，且由提供第一電壓給源極之第一導電型與提供 第二電壓給源極之第二導電型之MOSFET所構成的閂鎖 電路所組成； 第二位元線對，共通設在相對於上述閂鎖電路之一對 輸出入節點；以及 一對第一導電型開關MOSFET，接受選擇信號而連接 上述複數個問鎖電路之一對輸出入節點與上述第二位元 線對； -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533580 A B c D 々、申請專利範圍 且該記憶體電路係將上述開關MOSFET之臨限電壓的 絕對值設為比構成上述閂鎖電路之第一導電型MOSFET 之臨限電壓的絕對值小，且使該開關MOSFET置於截止 狀態之選擇信號的位準，設為以上述第二電壓為基準而 絕對值大於上述第一電壓之電壓。 8 .如申請專利範圍第7項之半導體裝置，其中上述閂鎖電 路，係接受依上述字線之選擇動作而從上述記憶單元中 對於上述一對位元線對中之一方的位元線讀出的電壓、 及上述另一方位元線之預充電電壓的電壓差，放大至對 應電源電壓的第一電壓與第二電壓， 開始進行上述放大動作時，具有在上述位元線到達第 一電壓或第二電壓之前所提供絕對值大於上述第一電壓 或第二電壓之動作電壓的過驅動期間。 9 .如申請專利範圍第7或8項之半導體裝置，其中上述第 一導電型為η通道型，上述第二導電型為p通道型， 上述第一電壓為電源電壓， 上述第二電壓為電路之接地電位， 將上述開關MOSFET置於截止狀態之選擇信號的位 準，係低於接地電位的負4^:。 ^ 5 W/ 10.如申請專利範圍第7 項之半導體裝置，其 中上述記憶單元，係包含i^llOSFET與記憶電容器， 上述選擇MOSFET，係形成於p型井區域上， 上述p型井區域，係形成於p型基板上所形成之深度 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
    533580 A8 B8 C8 D8 六、申請專利範圍 較深的η型隔離區内.，且被賦與負電壓， 對上述η型隔離區提供高於上述第一電壓的升壓電壓， 上述負電壓，係可並用於使上述開關MOSFET呈截止 狀態之選擇信號、及上述感測放大器之過驅動及字線之 非選擇位準， 上述升壓電壓，係用於上述字線之選擇位準與上述感 測放大器之過驅動中。 11. 如申請專利範圍第7項之半導體裝置，其中上述第一電 壓，係在使用與構成上述感測放大器之η通道型 MOSFET相同之MOSFET而對閘極及汲極提供上述第一電 壓時，使上述感測放大器之閂鎖狀態反轉所需的時間， 比上述感測放大器之讀出放大時間還長的低電壓。 12. 如申請專利範圍第7項之半導體裝置，其中上述開關 MOSFET之導通狀態下的電導，係設得比上述感測放大 器之導通狀態下的p通道型MOSFET之電導還大，以確 保寫入邊限， 上述開關MOSFET之導通狀態下的電導，係設得比上 述感測放大器之η通道型MOSFET之導通狀態下的電導 還小，以確保讀出邊限。 13. —種半導體裝置，其係包含：. 第一線對； 字線； 記憶單元，連接在上述第一線對中之一個與上述字線 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
    裝 玎
    533580 A8 B8
    上； 放大電路’連接在上述第一線對上； 第二線；以及 私日日體，設於上述第一線對中之一個與上述第二線之 間’且在其閘極上接受控制信號， 上逑放大電路，係在上述記憶單元被選擇時，用以放 大上述第一線對之電位差，並對上述第一線對提供高位 準與低位準， 上述控制信號之非選擇位準係低於上述低位準。 14·如申請專利範圍第㈣之半導體裝置，其中上述低位準 係接地電位。 15·如申請專利範圍第13或14項之半導體裝置，其中上述高 電位與上述控制信號之選擇位準係相同的位準。 16·-種半導體裝置，其係包含： 位元線對； 字線； 動態型記憶單元，連接在上述位元線對中之一個與上 述字線上； ^ 放大電路，連接在上述位元線對上； 信號傳輸線對；以及 —對MOSFET，設在上述位元線對與上述信號傳輸線 對之間，且在其閘極上接受控制信號， 上述放大電路，係使上述位元線對之電位在第一電位
    裝 訂
    533580 ABCD 六、申請專利範圍 與低於上述第一電位之第二電位的方向做改變， 上述控制信號之非選擇電位係低於上述第二電位的電 ° 17.如申請專利範圍第16項之半導體裝置，其中上述第二電 位係接地電位。 18·如申請專利範圍第16或17項之半導體裝置，其中上述第 一電位與上述控封信號之選擇電位係同電位。 19·一種半導體裝置，其係包含： 資料線對； 字線； 動態型記憶單元，連接在上述資料線對中之一個與上 述字線上； 放大電路，連接在上述資料線對上； 資料傳輸線對；以及 一對電晶體，設在上述資料線對與上述資料傳輸線對 之間’且在其控制端子上接受控制信號， 上述放大電路，係接受第一電位與低於上述第一電位 之弟一電位而動作， 上述控制信號之非選擇電位係低於上述第二電位的電 位。 20·如申請專利範圍第19項之半導體裝置，其中上述第二電 位係接地電位。 21.如申請專利範圍第19或20項之半導體裝置，其中上述第 -8- 本紙張尺度適t ® @家標準(CNS) A4規格(210X297公釐) 一 ---- 533580 ΔΛ Α8 Β8 C8 D8 六、申請專利範圍 一電位與上述控制信號之選擇電位係同電位。 22. 如申請專利範圍第19項之半導體裝置，其中上述放大電 路，係包含具有一對N通道型MOSFET與一對P通道型 MOSFET的CMOS閂鎖電路， 上述一對電晶體，係MOSFET， 上述一對電晶體之臨限電壓，係小於構成上述感測放 大器之MS0FET的臨限電壓。 23. 如申請專利範圍第19項之半導體裝置，其中上述放大電 路，係包含複數個電晶體， 上述一對電晶體之臨限電壓，係小於包含在上述放大 電路中之各電晶體的臨限電壓。 24. —種半導體裝置，其係包含： 資料線對； 字線； 動態型記憶單元，連接在上述資料線對之一方與上述 字線上； 感測放大器，由具有一對N通道型MOSFET與一對P通 道型MOSFET的CMOS閂鎖電路所構成； 資料傳輸線對；以及 一對傳輸MOSFET，設在上述資料線對與上述資料傳 輸線對之間， 上述感測放大器，係藉由上述動態型記憶單元被選擇 而放大上述資料線對之電位差， -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533580 8 8 8 8 A B c D 申請專利範圍 β 上述傳輸MOSFET之臨限電壓，係小於構成上述感測 放大器之各MOSFET的臨限電壓。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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