JP2001291390A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧での動作マージンの確保と高速化を実
現したダイナミック型ｒａｍを備えた半導体集積回路装
置を提供する。 【解決手段】 複数からなるダイナミック型メモリセル
が接続された第１のビット線対に対応した一対の入出力
ノードを有し、ソースに第１電圧が与えらる第１導電型
とソースに第２電圧が与えられる第２導電型のＭＯＳＦ
ＥＴで構成されたラッチ回路からなるセンスアンプと、
選択信号を受けて上記複数のラッチ回路の一対の入出力
ノードと上記第１ビット線の複数に対して共通に設けら
れた第２ビット線対を選択的に接続する一対の第１導電
型のスイッチＭＯＳＦＥＴとを備え、上記スイッチＭＯ
ＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第
１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的
に小さくし、かかるスイッチＭＯＳＦＥＴをオフ状態に
する選択信号のレベルを、上記第２電圧を基準にして上
記第１電圧よりも絶対値的に大きな電圧にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主として低電圧で動作するダイナミック型
ｒａｍ（ランダム・アクセス・メモリ）の高速な書込技
術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置間のインタフェース
には標準的な電源電圧（例えば３．３Ｖ）が使用され続
ける一方で、微細化が進むにしたがってＭＯＳＦＥＴの
耐圧は低下していくため、ＬＳＩ（大規模半導体集積回
路装置）の内部電源電圧は世代ごとに低電圧化される方
向にある。内部電源電圧を低くしたダイナミック型ｒａ
ｍの例として、特開平８−３１１７１号公報がある。

【発明が解決しようとする課題】

【０００３】電源電圧が約３．３Ｖ程度の比較的高い場
合には、ダイナミック型ｒａｍの動作速度は、メモリセ
ルからの微小な読み出し電圧を電源電圧のような大きな
電圧に増幅するための増幅時間、つまり、センスアンプ
の読み出し時間により律束されていた。しかしながら、
電源電圧ｖｄｄを１．８Ｖあるいはそれ以下の１．０Ｖ
まで低下させてＣＭＯＳ回路の動作下限電圧付近まで低
くすると、書き込み動作が上記読み出し動作よりも遅く
なり、上記１．０Ｖまでも低くすると書き込みそのもの
が不能になることが本願発明者等の研究によって明らか
となった。

【０００４】この発明の目的は、低電圧での動作マージ
ンの確保と高速化を実現したダイナミック型ｒａｍを備
えた半導体集積回路装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなるダイナミック
型メモリセルが接続された第１のビット線対に対応した
一対の入出力ノードを有し、ソースに第１電圧が与えら
る第１導電型とソースに第２電圧が与えられる第２導電
型のＭＯＳＦＥＴで構成されたラッチ回路からなるセン
スアンプと、選択信号を受けて上記複数のラッチ回路の
一対の入出力ノードと上記第１ビット線の複数に対して
共通に設けられた第２ビット線対を選択的に接続する一
対の第１導電型のスイッチＭＯＳＦＥＴとを備え、上記
スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路
を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よ
りも絶対値的に小さくし、かかるスイッチＭＯＳＦＥＴ
をオフ状態にする選択信号のレベルを、上記第２電圧を
基準にして上記第１電圧よりも絶対値的に大きな電圧に
する。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に設けられるダイナミック型ｒａｍの一実
施例のブロック図が示されている。この発明に係る半導
体集積回路装置は、いわゆるＡＳＩＣ（アプリケーショ
ン・スペシファイド・インテグレーテッド・サーキッ
ツ）すなわち特定用途ＩＣを構成するようにされる。半
導体集積回路装置には、複数の回路ブロックが搭載され
てＡＳＩＣ構成を容易ならしめるように、それぞれの回
路ブロックが独立的な回路機能単位としてのいわゆるモ
ジュールないしはマクロセルをなすようにされる。各機
能単位は、それぞれその規模、構成が変更可能にされ
る。

【０００７】半導体集積回路装置は、特に制限されない
が、１．０ボルトのような低電源電圧ｖｄｄの基でも十
分な動作特性を示すように、低電源電圧可能なＣＭＯＳ
構造の半導体集積回路装置とされる。本願において、用
語「ＭＯＳ」は、本来はメタル・オキサイド・セミコン
ダクタ構成を簡略的に呼称するようになったものと理解
される。しかし、近年の一般的呼称でのＭＯＳは、半導
体装置の本質部分のうちのメタルをポリシリコンのよう
な金属でない電気導電体に換えたり、オキサイドを他の
絶縁体に換えたりするものもの含んでいる。ＣＭＯＳも
また、上のようなＭＯＳに付いての捉え方の変化に応じ
た広い技術的意味合いを持つと理解されるようになって
きている。ＭＯＳＦＥＴもまた同様に狭い意味で理解さ
れているのではなく、実質上は絶縁ゲート電界効果トラ
ンジスタとして捉えられるような広義の構成をも含めて
の意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦ
ＥＴ等は一般的呼称に習っている。

【０００８】ダイナミック型ｒａｍ（以下、単にｄｒａ
ｍという）のメモリセル、すなわちダイナミック型メモ
リセルが、典型的には、電荷の形態をもって情報を蓄積
する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとか
らなるような少ない数の素子からなり、比較的小さいメ
モリセルサイズにされ得る。それ故に、ダイナミック型
メモリは、大記憶容量であってもその全体のサイズを比
較的小さくすることができ、上記システムＬＳＩ（半導
体集積回路装置）における一つのモジュールないしは機
能ユニットを構成する。

【０００９】図示のｄｒａｍは、特に制限されないが、
大記憶容量化に適合するようにバンク構成をとる。メモ
リバンク数は、その個数が例えば、最大１６をもって変
更可能される。一つのメモリバンク、例えば第１番目の
メモリバンクｂａｎｋ１は、メモリセルアレイ、センス
アンプ及びセンスアンプと一体とされているような図示
しないビット線プリチャージ回路と、タイミング発生回
路及びカラムセレクタ、ロウデコーダ、及びカラムスイ
ッチ回路からなる。

【００１０】それら複数のメモリバンクに対して、アド
レス信号及び制御信号のためのアドレスバス／制御バス
ＡＤＣＢが設定され、データ入出力のためのメモリ内部
バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それ
らバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回
路Ｍ−Ｉ／Ｏが設けられている。メモリ入出力回路Ｍ−
Ｉ／Ｏは、内部バスＢＵＳに結合されるポートをその内
部に持つ。同図の回路ブロックは、回路機能を中心にし
て示されており、カラムスイッチ回路がセンスアンプ列
と直交する方向に配列されるよう示されているが、実際
には後述するように上記センスアンプ列の各入出力ノー
ドに対応して設けられる。それ故、上記内部バスＩＯＢ
は、メモリセルアレイ上をビット線と並行に延長される
よう形成される。

【００１１】ｄｒａｍは、また、内部電源回路としての
電圧変換回路ＩＭＶＣ、内部動作制御信号ｍｑ、ｐｍ
ｑ、リセット信号ｒｅｓｂ、及び制御バスＣＢＵＳを介
しての各種動作制御信号を受けるメモリ制御回路ＭＭ
Ｃ、及び電源初期化回路ＶＩＮＴＣを持つ。上記電圧変
換回路ＩＭＶＣには、昇圧回路、負電圧発生回路のよう
なチャージポンプ回路も含まれる。

【００１２】上記において、半導体集積回路装置を構成
するためのデザインオートメーションにおける設計デー
タの管理単位の都合などに応じて、より広い範囲の要素
の集合をより少ない要素からなるとみなすこともでき
る。例えば、一つのメモリバンクにおけるメモリセルア
レイ、センスアンプ、ロウデコーダ、及びカラムスイッ
チは、一つのメモリマットを構成するとみなすことがで
き、タイミング発生回路及びカラムセレクタはバンク制
御回路を構成するとみなすことができる。この場合に
は、各メモリバンクは、より単純にメモリマットとバン
ク制御回路からなるとみなされることになる。

【００１３】図示のｄｒａｍにおいて、上記メモリマッ
トやその選択回路等は、独立のＣＭＯＳ型半導体集積回
路装置として構成される公知のｄｒａｍのそれとほとん
ど同じにされる。つまり、この実施例のｄｒａｍは、独
立のＣＭＯＳ型半導体集積回路装置として構成されるｄ
ｒａｍにそのまま適用できる。それ故にその内部構成に
ついての詳細な説明は避けることとするが、その概略を
説明すると以下のようになる。

【００１４】メモリセルアレイは、マトリクス配置され
た複数のダイナミック型メモリセルと、それぞれ対応す
るメモリセルの選択端子が結合される複数のワード線
と、それぞれ対応するメモリセルのデータ入出力端子が
結合される複数のビット線とを含む。メモリセルを構成
する選択ＭＯＳＦＥＴは、後に図１４を用いて説明する
ようにｐ型単結晶シリコンからなるような半導体基板上
に形成されたｐ型ウエル領域にｎ型ソース領域及びｎ型
ドレイン領域が形成されたような構造をとる。

【００１５】特に制限されないが、比較的低不純物濃度
にされたｎ型分離用半導体領域によってｐ型半導体基板
から電気的に分離されるようにされている。かかる分離
領域は、深い深さのウェル領域とみなすことができ、後
述するような昇圧電圧ｖｄｈのような正電位が与えられ
る。これにより、上記ｎ型分離用半導体領域は、α粒子
などに起因してｐ型半導体基板中に発生するような望ま
しくないキャリヤから、ｐ型ウエル領域を保護するよう
に作用する。

【００１６】メモリセルが形成されるｐ型ウエル領域
は、ｄｒａｍ内の内部電源回路としての電圧変換回路Ｉ
ＭＶＣによって形成される負電位の基板バイアス電圧ｖ
ｄｌが与えられる。これによってメモリセルにおける選
択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流
が低減され、メモリセルにおける情報蓄積用容量の情報
リークが軽減される。

【００１７】ｐ型ウエル領域上には、酸化シリコン膜か
らなるような絶縁膜を介してメモリセルにおける情報蓄
積用容量が形成される。情報蓄積用容量の一方の電極
は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領
域に電気的に結合される。複数のメモリセルのための複
数の情報蓄積用容量のそれぞれの他方の電極は、いわゆ
るプレート電極と称される共通電極とされる。プレート
電極は、容量電極として所定の電位ｖｐｌが与えられ
る。

【００１８】情報蓄積用容量は、メモリセルアレイのサ
イズを小さいものとするよう比較的小さいサイズを持つ
ことが望まれるとともに、それ自体で長い情報保持時間
を持つように大きい容量値を持つことが望まれる。情報
蓄積用容量は、大きい容量値を持つように、その電極間
に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸
化シリコンのような比較的大きい誘電率を持つ材料から
選択され、かつ単位面積当たりの容量を増大するように
極めて薄い厚さとされる。複数の情報蓄積用容量のため
のプレート電極電位ｖｐｌは、電圧変換回路ＩＭＶＣに
よって形成されるところの回路の電源電圧ｖｄｄの半分
に等しいような中間電位にされる。

【００１９】これによって、情報蓄積用容量の一方の電
極に蓄積すべき情報に応じて電源電圧ｖｄｄレベルのよ
うなハイレベルが供給された場合と、かかる一方の電極
に回路の接地電位に等しいようなロウレベルが供給され
た場合とのどの場合であっても、プレート電極電位ｖｐ
ｌが電源電圧ｖｄｄのほぼ半分の電位にされる。すなわ
ち、誘電体膜に加わる電圧は、電源電圧ｖｄｄのほぼ半
分のような小さい値に制限される。これによって誘電体
膜は、その耐圧の低下が可能となり、また印加電圧の減
少に伴う不所望なリーク電流の減少も可能となるので、
その厚さを限界的な薄さまで薄くすることが可能とな
る。

【００２０】タイミング発生及びカラムセレクタのよう
なタイミング発生及びカラムセレクタは、メモリ制御回
路ＭＣＣ内のグローバル制御回路からの動作制御信号に
よって動作制御されるとともに、バスＡＤＣＢを介して
供給されるバンク選択信号によって活性化ないしは選択
され、メモリセルアレイのビット線のためのビット線プ
リチャージ回路、ロウデコーダ、センスアンプ、それ自
身の内部におけるカラムセレクタ等の各種回路の動作制
御のための各種内部タイミング信号を形成する。タイミ
ング発生及びカラムセレクタにおけるカラムセレクタ
は、内部タイミング信号によってその動作が制御され、
バスＡＤＣＢを介して供給されるカラムアドレス信号を
デコードし、カラムスイッチ回路のような当該バンクに
おけるカラムスイッチ回路を動作させるためのデコード
信号を形成する。

【００２１】ロウデコーダのようなロウデコーダは、タ
イミング発生及びカラムセレクタから供給されるタイミ
ング信号によってその動作タイミングが制御され、バス
ＡＤＣＢを介して供給されるアドレス信号をデコード
し、対応するメモリセルアレイにおけるワード線を選択
する。

【００２２】ビット線プリチャージ回路は、ロウデコー
ダが活性化される前のようなタイミングにおいてプリチ
ャージタイミング信号によって動作され、対応するメモ
リセルアレイにおける各ビット線を電源電圧ｖｄｄのほ
ぼ半分の電圧に等しいようなレベルにプリチャージす
る。

【００２３】センスアンプは、ロウデコーダが活性化さ
れた後にタイミング発生及びカラムセレクタ回路から発
生されるセンスアンプ用タイミング信号によって動作さ
れ、ロウデコーダによって選択されたメモリセルによっ
てビット線に与えられた信号、すなわち読み出し信号を
増幅する。センスアンプにおける各ビット線に対応され
る複数の単位センスアンプのそれぞれは、良く知られた
ＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされ
る。

【００２４】単位センスアンプのそれぞれは、ゲート・
ドレインが交差接続された一対のｐチャンネル型ＭＯＳ
ＦＥＴと、同様にゲート・ドレインが交差接続された一
対のｎチャンネル型ＭＯＳＦＥＴとをもつ。一対のｐチ
ャンネル型ＭＯＳＦＥＴのドレイン及び一対のｎチャン
ネル型ＭＯＳＦＥＴのドレインは対応する対のビット線
に結合される。一対のｐチャンネル型ＭＯＳＦＥＴのソ
ースは、共通接続され、センスアンプ用タイミング信号
によって動作制御されるスイッチＭＯＳＦＥＴを介して
動作電位が与えられる。同様に一対のｎチャンネル型Ｍ
ＯＳＦＥＴのソースは、共通接続され、センスアンプ用
タイミング信号によって動作制御されるスイッチＭＯＳ
ＦＥＴを介して回路の接地電位のような動作電位が与え
られる。

【００２５】上記動作電圧は、後に図１２等を用いて説
明するようにビット線のハイレベルに対応した例えば電
源電圧ｖｄｄと、それよりも電圧にされた昇圧電圧ｖｄ
ｈとが用いられる。センスアンプが増幅動作を開始し、
ハイレベルに立ち上げるべきビット線の電位が所望の電
圧に到達するまでの一定期間、上記昇圧電圧ｖｄｈによ
ってセンスアンプの増幅動作が行われるという、いわゆ
るオーバードライブ方式が採用される。同様に回路の接
地電位ｖｓｓと、それよりも低い負電圧ｖｄｌとが用い
られ、上記センスアンプが増幅動作を開始し、ロウレベ
ルに立ち下げるべきビット線の電位が所望の電圧に到達
するまでの一定期間、上記負電圧ｖｄｌによってセンス
アンプの増幅動作が行われるという、いわゆるオーバー
ドライブ方式を組み合わせてもよい。上記ビット線の電
位が所望の電位ｖｄｄとｖｓｓ付近に到達すると、セン
スアンプの動作電圧は本来のビット線のハイレベルに対
応した電源電圧ｖｄｄとｖｓｓに切り替えられる。

【００２６】メモリセルアレイを挟んでの２つのセンス
アンプ配置は、次のような構成を意味する。すなわち、
後に図５と図６を用いて説明するようにメモリセルアレ
イの一方の側のセンスアンプには当該メモリセルアレイ
の複数のビット線の内の飛び飛びのビット線が結合さ
れ、メモリセルアレイの他方の側のセンスアンプには当
該メモリセルアレイの複数のビット線の内の残りの飛び
飛びのビット線が結合される。この構成は、センスアン
プを構成する複数のＭＯＳＦＥＴを必要とされるサイズ
に応じて比較的大きいピッチをもって配置せざるを得な
いときにおいて、メモリセルアレイにおける複数のビッ
ト線のピッチを微細化する上で効果的である。

【００２７】カラムスイッチ回路は、対応するカラムセ
レクタから出力される選択信号によって動作される。カ
ラムスイッチ回路によって、メモリセルアレイにおける
複数のビット線の内のカラムセレクタによって指示され
たビット線（又は第１ビット線）が選択され、メモリ内
部バスＩＯＢ（グローバルビット線又は第２ビット線）
に結合される。

【００２８】メモリ入出力回路Ｍ−ＩＯは、半導体集積
回路装置の内部バスＢＵＳに結合され、かかる内部バス
ＢＵＳからのアドレス信号及び制御信号を受け、それを
内部のバスＡＤＣＢに伝送する。メモリ入出力回路Ｍ−
ＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの
間のメモリデータの入出力を行う。

【００２９】メモリ制御回路ＭＣＣは、半導体集積回路
装置の内部第１、第２動作制御信号ｍｑ、ｐｍｑ、及び
リセット信号ｒｅｓｂを受け、それらの信号に応じた制
御動作を行う。メモリ制御回路ＭＣＣは、特に制限され
ないが、第１動作制御信号ｍｑ及び第２動作制御信号ｐ
ｍｑを受け、それに応じて内部動作制御信号ｂｂｃｚを
形成する第１制御論理回路と、第１動作制御信号ｍｑ及
びリセット信号ｒｅｓｂを受けそれに応じて実質的な初
期化制御信号ｉｎｔｇｂを形成する第２制御論理回路と
を持つ。

【００３０】電圧変換回路ＩＭＶＣは、ｄｒａｍの電源
端子ｖｄｄと基準電位端子ｖｓｓとの間に供給される電
源電圧を受け、前述のようなメモリセルアレイのための
基板バイアス電圧ｖｄｌ、プレート電圧ｖｐｌ及びワー
ド線の選択レベル、センスアンプのオーバードライブ用
の昇圧電圧ｖｄｈのような内部電圧を形成する。特に制
限されないが、メモリセルアレイのための基板バイアス
電圧ｖｄｌと昇圧電圧ｖｄｈは、モジュールとしてのｄ
ｒａｍ内の該回路ＩＭＶＣ内において形成される。電源
初期化回路ＶＩＮＴＣは、メモリ制御回路ＭＣＣによる
動作制御のもとで、ｄｒａｍ回路の初期化を行う。

【００３１】図２には、この発明に係るｄｒａｍのメモ
リセルアレイ部の一実施例の概略レイアウト図が示され
ている。この実施例では、メモリバンクが図面の横方向
に４個設けられ例が示されている。各メモリバンクを構
成するメモリセルアレイは、ワード線の延長方向に４分
割される。つまり、１つのメモリバンクを構成するメモ
リセルアレイは、図面の縦方向に４分割されてなるアレ
イａｒｙを持つようにされる。上記ワード線の延長方向
に４分割されたアレイは、その上下にローカルワードド
ライバｌｗｄが設けられる。前記のようにメモリバンク
のメモリセルアレイは、センスアンプｓａにより挟まれ
る。したがって、上記各アレイａｒｙは、その左右にセ
ンスアンプｓａが設けられ、その上下にローカルワード
ドライバｌｗｄが設けられる。

【００３２】上記４つのアレイａｒｙ上を延長するよう
にメインワード線が設けられる。かかるメインワード線
は、アレイａｒｙ列の下側に設けられた駆動回路ｄｒｉ
ｖｅにより選択される。駆動回路ｄｒｉｖｅは、デコー
ダｄｅｃにより形成された選択信号を受けて、上記メイ
ンワード線の選択信号を形成する。デコーダｄｅｃは、
またローカルワード線を選択する選択信号も形成する。
アレイａｒｙ列の上側には、モニタ回路ｍｏｎが設けら
れ、メインワード線の選択／非選択レベルを検出する。

【００３３】アレイａｒｙに設けられた複数のローカル
ワード線に対して、１つのメインワード線が割り当てら
れる。ローカルワードドライバｌｗｄは、上記メインワ
ード線の信号と、１つのメインワード線に割り当てられ
た複数のローカルワード線の中の１つを選択するための
選択信号とを受けて、各アレイａｒｙにおいて１本のロ
ーカルワード線を選択する。かかるローカルワード線に
メモリセルのアドレス選択端子が接続される。

【００３４】上記アレイａｒｙにおいては、横方向にビ
ット線対が延長される。かかるビット線の延長方向と並
行に前記ＩＯバスを構成するグローバルビット線（第２
ビット線）が延長される。センスアンプｓａはカラム選
択のスイッチＭＯＳＦＥＴを含み、カラム選択信号によ
り上記グローバルビット線対に割り当てられた複数のビ
ット線対のうちの一対を接続させる。アンプａｍｐは、
上記グローバルビット線対に対応して設けられる書き込
みアンプと読み出しアンプである。

【００３５】上記のようなアレイａｒｙとセンスアンプ
ｓａ、ローカルワードドライバｌｗｄ及び駆動回路ｄｒ
ｉｖｅとモニタ回路ｍｏｎを構成するｎチャンネル型Ｍ
ＯＳＦＥＴが形成されるｐ型ウェルが共通化され、かか
るｐ型ウェルとそれが形成される深い深さのｎ型分離領
域との間のｐｎ接合が電圧ｖｄｈ−ｖｂｌ安定化のため
の容量として充当させることができる。

【００３６】図３には、上記ｄｒａｍのコア部分のブロ
ック図が示されている。同図において、メモリマットｍ
ａｔは、それぞれ２５６Ｋビットの容量を持つメモリマ
ットからなり、メモリマットｍａｔ［０］ないし［３］
によって約Ｍビットの記憶容量を持つようにされる。か
かるメモリマットｍａｔ［０］ないし［３］には、ｄｒ
ａｍのメモリセルとローカルワードドライバ（local wo
rd driver)ｌｗｄ、センスアンプｓａ、及びそれらの制
御を含む。

【００３７】駆動回路（drive)はアドレスのデコーダ及
びレベル変換回路を含む。回路ｓｑ及びｍｏｎはメモリ
マットｍａｔの上下に配置され、信号をやり取りするこ
とでｄｒａｍ動作のシ―ケンスを制御する。ａｍｐは読
み出し／書込アンプである。ワード線は、２５６本で構
成され、ビット線は１０２４対で構成される。これによ
り、メモリマットｍａｔ［０］は、上記のように約２５
６Ｋビットの記憶容量を持つ。グローバルビット線ｇｂ
は、上記複数のメモリマットｍａｔ［０］ないし［３］
を貫通するように延長され、８本のビット線対に対して
１本のグローバルビット線ｇｂが割り当てられる。上記
のようにビット線が１０２４対で構成されるから、グロ
ーバルビット線ｇｂは、ｇｂ［０］〜ｇｂ［１２７］の
ような１２８対から構成される。

【００３８】図４には、上記メモリマットｍａｔの一実
施例の内部レイアウト図が示されている。ｌｗｄはロー
カルワードドライバ（local word driver)であり、ｓａ
ｌ／ｓａｒは、メモリアレイａｒｙを挟むように左右
（ｌ，ｒ）に設けられたセンスアンプであり、ｓｃｌ／
ｓｃｒは、上記ローカルワードドライバｌｗｄ及びセン
スアンプｓａｌ／ｓａｒの制御回路であり、上記センス
アンプ列ｓａとローカルワードドライバとがクロスする
エリエに設けられる。この実施例では、メモリアレイａ
ｒｙは、上記ワード線の延長方向に４つに分割される。
つまり、１０２４対のビット線が４組に分割され、それ
ぞれのメモリアレイａｒｙでは、２５６対のビット線が
設けられる。それ故、１つのメモリアレイａｒｙは、２
５６×２５６＝６４Ｋビットの記憶容量を持つ。

【００３９】図５と図６は、上記メモリアレイａｒｙの
一実施例の回路図が示されている。図５は、図４のよう
に４分割されたメモリアレイａｒｙ［０］〜［３］のう
ち、偶数［０］と［１］を示し、図６は奇数［１］と
［３］を示している。図５と図６の相違は、ローカルワ
ードドライバｌｗｄの配置に関係している。つまり、ロ
ーカルワードドライバｌｗｄは、端部のローカルワード
ドライバｌｗｄ［０］と［４］を除いて、それを挟むよ
うに上下に配置されたローカルワード線ｌｗを選択す
る。

【００４０】それ故、０〜２５５からなるローカルワー
ド線ｗｌのうち、図５においてメモリアレイａｒｙ下側
に設けられたローカルワードドライバは、ローカルワー
ド線ｗｌの０、３、４等を選択するものであり、図６で
はメモリアレイａｒｙの上側に配置される。上記０〜２
５５からなるローカルワード線ｗｌのうち、図５におい
てメモリアレイａｒｙ上側に設けられたローカルワード
ドライバは、ローカルワード線ｗｌの１、２、５、６等
を選択するものであり、図６ではメモリアレイａｒｙの
下側に配置される。

【００４１】図５及び図６において、選択ＭＯＳＦＥＴ
と記憶キャパシタからなるメモリセルは各１２８個ずつ
ビット線ｂｌ及びｂｌｂに接続され、１つのビット線対
（ｂｌ／ｂｌｂ）には２５６個のメモリセルが接続され
る。ビット線ｂｌとｂｌｂは、各メモリアレイａｒｙに
２５６対が配置される。この実施例では、各ビット線ｂ
ｌの左右には加工精度を保つためにダミーメモリセル
（ダミーワード線）が接続され、メモリアレイａｒｙの
上下には同様な理由でダミービット線ｂｌが設けられ
る。電圧ｖｂｍはビット線ｂｌのプリチヤージ電位であ
り、空き拡散層処理に使われる。

【００４２】図７と図８には、センスアンプ部の一実施
例の回路図が示されている。図７は、図４のようなメモ
リアレイａｒｙを挟むように配置されたセンスアンプの
うち左側ｓａｌ［１］を示し、図８は右側ｓａｒ［１］
を示している。図７と図８の相違は、グローバルビット
線ｇｂとビット線ｂｌとの接続を行なうカラムスイッチ
回路である。つまり、一対のグローバルビット線ｇｂ
［ｉ］，／ｇｂ［ｉ］に対して８対が割り当てられるビ
ット線ｂｌ［０］，／ｂｌ［０］ないしｂｌ［７］，／
ｂｌ［７］のうち、図７のセンスアンプ部に設けられた
カラムスイッチによりビット線ｂｌ［０］，／ｂｌ
［０］ないしｂｌ［６］，／ｂｌ［６］のような偶数番
目のビット線対が接続され、図８のセンスアンプ部に設
けられたカラムスイッチによりビット線ｂｌ［１］，／
ｂｌ［１］ないしｂｌ［７］，／ｂｌ［７］のような奇
数番目のビット線対が接続される。

【００４３】したがって、図７と図８とは基本的には同
じ回路であり、それ故、例示的に示された回路素子に付
された回路記号は同一のものを用いている。図７を例に
して説明すると、センスアンプのそれぞれは、ゲート・
ドレインが交差接続された一対のｐチャンネル型ＭＯＳ
ＦＥＴＱ４，Ｑ５と、同様にゲート・ドレインが交差接
続された一対のｎチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７
とをもつ。一対のｐチャンネル型ＭＯＳＦＥＴのドレイ
ン及び一対のｎチャンネル型ＭＯＳＦＥＴのドレインは
対応する対のビット線ｂｌ［６］，／ｂｌ［６］に結合
される。一対のｐチャンネル型ＭＯＳＦＥＴＱ４，Ｑ５
のソースは、共通ソース線ｃｓｐに接続され、センスア
ンプ用タイミング信号によって動作制御される図示しな
いスイッチＭＯＳＦＥＴを介して動作電位が与えられ
る。同様に一対のｎチャンネル型ＭＯＳＦＥＴのソース
は、共通ソース線ｃｓｎに共通接続され、センスアンプ
用タイミング信号によって動作制御される図示しないス
イッチＭＯＳＦＥＴを介して回路の接地電位のような動
作電位が与えられる。

【００４４】本回路では、スタンバイ時のビット線対ｂ
ｌ，／ｂｌはプリチャージ信号ｐｃｈが活性化する事で
オン状態にされるＭＯＳＦＥＴＱ１〜Ｑ３によって、プ
リチャージ電圧ｖｂｍ、すなわち電源電圧ｖｄｄと回路
の接地電位ｖｓｓの中間値になる。センスアンプは８個
が最小の組であり、メモリアレイａｒｙの左右各４個ず
つ配置され、上記グローバルビット線ｇｂ［ｉ］，／ｇ
ｂ［ｉ］が割り当てられる。かかるグローバルビット線
ｇｂ［ｉ］，／ｇｂ［ｉ］と上記８対のビット線ｂｌ
［０］，／ｇｂ［０］〜ｂｌ［７］，／ｇｂ［７］とを
選択的に接続するスイッチＭＯＳＦＥＴＱ８とＱ９は、
上記センスアンプを構成するｎチャンネル型ＭＯＳＦＥ
ＴＱ６，Ｑ７のしきい値電圧に比べて低ｖｔのＭＯＳＦ
ＥＴにより構成される。

【００４５】図９には、この発明に係るｄｒａｍにおけ
るメモリセルからデータの入出力回路ａｍｐに至る信号
伝達経路を説明するための回路図が示されている。メモ
リアレイ部は、２対のビット線ｂｌ［０］，／ｂｌ
［０］とｂｌ［１］，／ｂｌ［１］が例示的に示され、
一方のビット線ｂｌ［０］とｂｌ［１］とローカルワー
ド線ｗｌとの交点にメモリセルが設けられる。センスア
ンプは、上記ビット線ｂｌ［１］，／ｂｌ［１］に対応
して示されたＭＯＳＦＥＴＱ４〜Ｑ７からなるようなＣ
ＭＯＳラッチ回路で構成され、かかるビット線ｂｌ
［１］，／ｂｌ［１］にはプリチャージ回路を構成する
ＭＯＳＦＥＴＱ１〜Ｑ３が設けられる。

【００４６】またセンスアンプを構成するｐチャンネル
型ＭＯＳＦＥＴＱ４，Ｑ５とｎチャンネル型ＭＯＳＦＥ
ＴＱ６，Ｑ７との共通ソース線ｃｓｐとｃｓｎは、プリ
チャージ信号ｐｃｂが活性化されることによりオン状態
にされるＭＯＳＦＥＴＱ１４とＱ１５により、ビット線
ｂｌ［１］，／ｂｌ［１］等と同様にプリチャージ電圧
電圧ｖｂｍが与えられる。

【００４７】センスアンプ活性初期は、上記共通ソース
線ｃｓｐは、ＭＯＳＦＥＴＱ１０のオン状態により電源
電圧ｖｄｄ以上の昇圧電圧ｖｄｈまで駆動され、ビット
線ｂｌ［１］又は／ｂｌ［１］が電源電圧ｖｄｄ近傍ま
で駆動された後、上記ＭＯＳＦＥＴＱ１０がオフ状態に
され、ＭＯＳＦＥＴＱ１１がオン状態にされて電源電圧
ｖｄｄに設定される。また共通ソース線ｃｓｎは、ＭＯ
ＳＦＥＴＱ１２のオン状態によりこれとは逆に回路の接
地電位ｖｓｓ以下の負電圧ｖｄｌまで駆動され、ビット
線／ｂｌ［１］又はｂｌ［１］が回路の接地電位ｖｓｓ
近傍まで駆動された後、上記ＭＯＳＦＥＴＱ１２がオフ
状態にされ、ＭＯＳＦＥＴＱ１３がオン状態にされて回
路の接地電位ｖｓｓに設定される。このようなセンスア
ンプの動作制御は、信号ｓａ［０］〜［３］で行なわ
れ、かかる信号は後で述べる制御回路ｓｃで形成され
る。

【００４８】カラム選択を行なうＭＯＳＦＥＴＱ８とＱ
９は、本発明の１つの主眼点であるビット線ｂｌとグロ
ーバルビット線（共通ビット線又は入出力線）ｇｂｌの
接続用のｎチャンネル型ＭＯＳＦＥＴであり、ディプレ
ッションモードのような低ｖｔ（しきい値電圧）で構成
され、そのゲートに印加される制御信号は電源電圧ｖｄ
ｄのようなハイレベルと、リーク電流を抑えるために負
電圧ｖｄｌのようなロウレベルとされる。

【００４９】グローバルビット線ｇｂ［ｉ］と／ｇｂ
［ｉ］には、書き込みアンプが設けられる。書き込みア
ンプは、書き込み信号ｄを受けるインバータ回路Ｎ１に
よりその反転信号を生成し、インバータ回路Ｎ２により
反転して上記書き込み信号ｄと同相の信号を生成し、書
き込み制御信号ｗａｃによって動作させられるクロック
ドインバータ回路ＣＮ１とＣＮ２により、上記グローバ
ルビット線ｇｂ［ｉ］と／ｇｂ［ｉ］に書き込み信号が
与えられる。

【００５０】上記グローバルビット線ｇｂ［ｉ］と／ｇ
ｂ［ｉ］は、また読み出し制御信号／ｒａｃを受ける前
記カラム選択を行なうスイッチＭＯＳＦＥＴと同じく低
しき値電圧にされたＭＯＳＦＥＴＱ１６とＱ１７を介し
て、ｐチャンネル型ＭＯＳＦＥＴＱ１８，Ｑ１９とｎチ
ャンネル型ＭＯＳＦＥＴＱ２０，Ｑ２１からなるＣＭＯ
Ｓラッチ回路と、上記ｎチャンネル型ＭＯＳＦＥＴＱ２
０とＱ２１の共通ソースに接地電位を供給するスイッチ
ＭＯＳＦＥＴＱ２２からなるメインアンプの入力端子と
接続される。上記スイッチＭＯＳＦＥＴＱ２２のゲート
には、制御信号ｒａｃが供給される。そして、かかるメ
インアンプの出力信号は、上記制御信号ｒａｃをイネー
ブル信号とするラッチ回路ｆｆにより保持され、出力信
号ｑが形成される。

【００５１】図１０には、この発明に係るｄｒａｍの書
き込み動作を説明するための説明図が示されている。ダ
イナミック型メモリセルは、記憶キャパシタに電荷があ
るか無いかの状態により２値の情報記憶を行なう。ワー
ド線を選択してアドレス選択用のＭＯＳＦＥＴをオン状
態にすると、上記キャパシタには、ビット線のプリチャ
ージ電荷との結合に対応した電荷となる。したがって、
ワード線の選択を行なうとそれと交差するビット線に設
けられたセンスアンプを活性化し、メモリセルが接続さ
れたビット線の電位をもとの記憶電荷に対応したハイレ
ベル又はロウレベルに増幅して再書き込み（リフレッシ
ュ）を行なう必要がある。

【００５２】読み出し動作では、カラム選択動作により
上記リフレッシュされたビット線のハイレベルとロウレ
ベルをカラムスイッチを通して前記メインアンプに伝え
て読み出すことになる。これに対して、書き込み動作で
は、上記メモリセルの記憶状態とは逆情報の書き込み
で、上記センスアンプが増幅動作を完了し、ＣＭＯＳラ
ッチ回路が安定した状態を、グローバルビット線ｇｂと
／ｇｂからの書き込み信号に従って反転させる必要があ
る。例えば／ｂｌがハイレベルでｂｌがロウレベルのと
きに、グローバルビット線／ｇｂをロウレベルに、ｇｂ
をハイレベルにするメモリセルへの反転書き込み動作
は、次のような（１）ないし（４）の各動作に分解する
ことができる。

【００５３】（１）ビット線／ｂｌの引き下げ 書き込み初期では、グローバルビット線／ｇｂｌへ流し
出す電流で、ビット線ｂｌ電位を引き下げる。この時、
センスアンプのｐチャンネル型ＭＯＳＦＥＴＱ５はオン
状態に有り、カラム選択スイッチＭＯＳＦＥＴＱ８はこ
れに勝る駆動力でいわば「力任せに」駆動する。この動
作はカラム選択スイッチＭＯＳＦＥＴＱ８とセンスアン
プのｐチャンネル型ＭＯＳＦＥＴＱ５との間のコンダク
タンス比率（カラム選択スイッチＭＯＳＦＥＴＱ８がＭ
ＯＳＦＥＴＱ５に比べて２倍程度大きいコンダクタン
ス）で決まりが、これが書き込みマージンとなる。

【００５４】書き込み動作のマージンの観点からは、上
記比率は大きい程よいことが判るが、反面読み出しマー
ジンを確保するため、言い換えるならば、グローバルビ
ット線ｇｂとの接続によって、グローバルビット線ｇｂ
のプリチャージ電圧によって、上記センスアンプのラッ
チ状態（メモリセルの再書き込み状態）が反転させられ
てしまうのを防ぐために、カラム選択スイッチＭＯＳＦ
ＥＴＱ８とセンスアンプのｎチャンネル型ＭＯＳＦＥＴ
Ｑ７と間には、一定の比率（センスアンプのｎチャンネ
ル型ＭＯＳＦＥＴＱ７が上記ＭＯＳＦＥＴＱ８に比べて
１．５〜２．０倍大きいコンダクタンス）が必要で在
る。このとき、ハイレベルのグローバルビット線ｇｂか
ら流し込んだ電流は、ＣＭＯＳラッチ回路のオン状態の
ｎチャンネル型ＭＯＳＦＥＴＱ６を通してそのまま共通
ソース線ｃｓｎ（＝ｖｓｓ）へ流れ、ビット線ｂｌ電位
の上昇には寄与しない。

【００５５】（２）ビット線ｂｌの引き上げ１ 上記ビット線／ｂｌ電位が十分にを引き下げられると、
センスアンプのｎチャンネル型ＭＯＳＦＥＴＱ６がオン
状態からオフ状態に切り換えられ、グローバルビット線
ｇｂから流し込んだ電流で、ビット線ｂｌ電位が上げら
れる。この動作はビット線ｂｌが、カラム選択信号ｃｓ
の選択レベルからＭＯＳＦＥＴＱ９のしきい値電圧ｖｔ
下がつたところでまで上昇させられる。

【００５６】（３）ビット線ｂｌの引き上げ２ これに続き、最後はセンスアンプのｐチャンネル型ＭＯ
ＳＦＥＴＱ４のみでビット線ｂｌを引き上げる。つま
り、ビット線／ｂｌのロウレベルにより、ｐチャンネル
型ＭＯＳＦＥＴＱ４がオン状態となって、ビット線ｂｌ
を共通ソース線ｃｓｐに与えられた動作電圧ｖｄｄに対
応したハイレベルに引き上げる。

【００５７】（４）メモリセルの蓄積ノードｓｎの引き
上げ メモリセルの蓄積ノードｓｎは、アドレス選択ＭＯＳＦ
ＥＴがオン状態であるので、ビット線ｂｌの前記のよう
な電位変化に対応して変化し、最終的には上記ビット線
ｂｌの電源電圧ｖｄｄのようなハイレベルに対応した情
報電荷が書き込まれる。

【００５８】素子の微細化等によりＭＯＳＦＥＴのしき
い値電圧ｖｔは、約０．４Ｖ程度のときに、電源電圧ｖ
ｄｄを１Ｖ程度に低くすると、上記（２）の動作におい
て、ビット線ｂｌの引き上げにおいて、ＭＯＳＦＥＴＭ
ＯＳＦＥＴＱ７のしきい値電圧（０．４Ｖ）に到達しな
いおそれがある。つまり、ＭＯＳＦＥＴＱ９のしきい値
電圧は、上記約０．４Ｖ程度であっても、ビット線ｂｌ
の電位上昇によりソース電位が高くなり、基板効果によ
って実効的なしきい値電圧が上記０．４Ｖよりも大きく
なる。ＭＯＳＦＥＴＱ７とＱ５からなるＣＭＯＳインバ
ータ回路のロジックスレッショルドは、上記のようにＭ
ＯＳＦＥＴＱ７のコンダクタンスがＭＯＳＦＥＴＱ５の
コンダクタンスよりも約４倍程度大きくなるので、電源
電圧ｖｄｄの１／２（＝０．５Ｖ）よりも低くなるが、
上記ＭＯＳＦＥＴＱ７のしきい値電圧ｖｔ（０．４Ｖ）
よりも大きくなる。

【００５９】上記グローバルビット線ｇｂのハイレベル
（ｖｄｄ）によって、上記ＭＯＳＦＥＴＱ７とＱ５から
なるＣＭＯＳインバータ回路を反転させるには、上記ロ
ジックスレッショルドよりも高くなる必要があるが、上
記ＭＯＳＦＥＴＱ９によるレベル損失分を考慮すると反
転書き込みが不能となる可能性が高い。素子特性のバラ
ツキや電源電圧ｖｄｄの変動分も考慮すると、上記の書
き込み動作を保証することができない。

【００６０】仮に、書き込み動作が可能であったとて
も、上記（３）の動作において、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ５によるビット線ｂｌの引き上げに時間がかか
り、センスアンプｓａによるメモリセルからの読み出し
時間に比べて書き込み時間が長くなって、かかる書き込
み時間によりメモリサイクルが律束されて、動作速度が
遅くなってしまうという問題が生じる。

【００６１】書き込み速度を上げるには、単純に全体の
駆動力を上げることが有効で在る。つまり、素子サイズ
の大きなものを用いる。しかし副作用として素子の占有
面積が大きくなって、ダイナミック型メモリセルを用い
ることの意味を無くしてしまう。そこで、この実施例で
は、カラム選択を行なうＭＯＳＦＥＴＱ８，Ｑ９のしき
い値電圧ｖｔを実効的に下げて、上記（３）の時間を短
縮する対策を行なうようにするものである。

【００６２】この実施例では、カラム選択用のスイッチ
ＭＯＳＦＥＴＱ８，Ｑ９のしきい値電圧ｖｔをセンスア
ンプ等を構成する他の回路のＭＯＳＦＥＴよりも小さな
しきい値電圧に設定する。つまり、電源電圧ｖｄｄによ
っても異なるが、前記の例では０．２Ｖあるいはディプ
レッションモードのＭＯＳＦＥＴを用いるようにする。
つまり、カラム選択のスイッチＭＯＳＦＥＴのみを、プ
ロセス的に低ｖｔ化する。

【００６３】書き込み動作と読み出し動作とのバランス
を要求されるカラム選択時の特性は、電源電圧や温度の
変動に対し比較的安定（同じ方向に変動し差が出ない）
なプロセス調整であり、読み出しマージンの劣化が少な
い。しかしながら、非選択状態のゲート電圧を回路の接
地電位のようなロウレベルにすると、グローバルビット
線ｇｂから非選択のビット線ｂｌとの間でリーク電流が
発生する。仮に、非選択のビット線ｂｌが１０００対存
在し、選択されたビット線ｂｌに１ｍＡ／μｍの電流を
流したとすると、リーク電流が１μＡ／μｍであっても
非選択の１０００対のビット線にも約１ｍＡ／μｍもの
電流が流れて、雑音／信号が同程度となって読み出しを
不能にしてしまし、書き込みでは書き込みアンプの電流
供給能力が２倍必要になってしまう。

【００６４】そこで、この実施例では図１１の波形図に
示すように、カラム選択信号ｃｓの非選択レベルを降圧
した負電圧ｖｄｌにするものである。つまり、選択レベ
ルは、電源電圧ｖｄｄとし、非選択レベルを負電圧ｖｄ
ｌとすることにより、上記選択状態での書き込みレベル
の損失を小さくし、非選択状態でのリーク電流を低減さ
せるものである。この場合、活性時の電圧は電源電圧ｖ
ｄｄであり読み出しマージンを劣化させることは無い。
また非活性時の降圧電位は、設計的に見てスイッチＭＯ
ＳＦＥＴＱ８，Ｑ９等のリ―ク電流抑制が目的で下限は
無い、これはワード線の昇圧された選択レベル同様の制
限であり微妙な電圧制御は必要ない。

【００６５】上記のカラム選択を行なうスイッチＭＯＳ
ＦＥＴのしきい値電圧ｖｔを実効的に下げるには、図２
２に示すように選択信号ｃｓを電源電圧ｖｄｄ以上に昇
圧してもよい。つまり、メモリセルのからのフルリード
／ライトを行なうためにワード線（ローカルワード線）
をアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧以上に
高くする手法と同様である。このようなワード線の選択
においては、設計的に要求されるワード線の昇圧電圧ｖ
ｄｈは、下限（ｖｄｄ＋ｖｔ）のみで上限はない。

【００６６】したがって、上記カラム選択動作のため
に、選択信号ｃｓの電源としてワード線の昇圧電圧ｖｄ
ｈを利用することが便利であるが、この制御信号ｃｓの
電圧レベルは、直接的に読み出しマージンに影響を及ぼ
す。つまり、制御信号ｃｓの電位が上昇すると、ＭＯＳ
ＦＥＴＱ８，Ｑ９等の駆動力が上がり、読み出しマージ
ンが劣化する。逆に、制御信号ｃｓの電位が上昇する
と、ＭＯＳＦＥＴＱ８，Ｑ９等のしきい値電圧ｖｔによ
るレベル損失が生じて書込時間が長くなる。したがっ
て、制御可能な範囲が極めて狭く、微妙な制御が要求さ
れて書き込みと読み出しの動作マージンが悪化するとい
う問題を有する。したがって、上記昇圧電圧ｖｃを用い
る場合には、専用の安定化された昇圧電圧発生回路を形
成する必要があるので回路規模が大きくなってしまう。

【００６７】図１２には、この発明に係るｄｒａｍの読
み出し動作の一例を示す波形図が示されている。入力さ
れたアドレス信号ａｄｄを解読し、ローカルワード（以
下、単にワード線という）線ｗｌが選択される。特に制
限されないが、この実施例では、ワード線ｗｌの非選択
レベルは、負電圧ｖｄｌにされる。この結果、メモリセ
ルのアドレス選択ＭＯＳＦＥＴは、基板に与えられる負
電圧（バックバイアス）と、上記のようなワード線の負
電圧とによって、リーク電流が抑えられて情報保持時間
を長くすることができる。

【００６８】別の観点では、上記リーク電流を低減させ
るために、メモリセルのＭＯＳＦＥＴのゲート絶縁膜を
厚く形成することなく、メモリセルのＭＯＳＦＥＴを他
の周辺回路のＭＯＳＦＥＴと同じ構造とすることができ
る。これにより、プロセスの簡素化を図ることができ
る。特に、前記のようなシステムＬＳＩでは、プロセッ
サ等の標準的なＣＭＯＳプロセスに合わせてｄｒａｍが
形成できるという利点が生じる。

【００６９】ワード線の選択動作により、ビット線ｂｌ
と／ｂｌにはメモリセルの記憶電荷に対応した微小な電
位差が発生し、センスアンプの駆動電圧ｃｓｎとｃｓｐ
によるオーバードライブによってビット線ｂｌと／ｂｌ
の電位差が拡大させられる。ビット線ｂｌと／ｂｌが電
源電圧ｖｄｄと接地電位ｖｓｓまで拡大すると、上記駆
動電圧ｃｓｎとｃｓｐは上記電圧ｖｄｄとｖｓｓに切り
換えられる。

【００７０】カラム選択動作によって、制御信号ｃｓが
前記負電圧ｖｄｌのような非選択レベルから電源電圧ｖ
ｄｄのような選択レベルに切り換えられると、スイッチ
ＭＯＳＦＥＴがオン状態となって、選択されたビット線
ｂｌ，／ｂｌとグローバルビット線ｇｂ，／ｇｂとを接
続する。グローバルビット線ｇｂ，／ｇｂは、電源電圧
ｖｄｄにプリチャージされているので、上記カラムの選
択動作によって、ロウレベルにされたビット線／ｂｌが
いったんもちあがるが、センスアンプによって回路の接
地電位ｖｓｓのようなロウレベルに戻される。グローバ
ルビット線ｇｂと／ｇｂの信号は、メインアンプにより
増幅され、ラッチ回路を通して出力信号ｑが出力され
る。

【００７１】図１３には、この発明に係るｄｒａｍの書
き込み動作の一例を示す波形図が示されている。入力さ
れたアドレス信号ａｄｄを解読してワードｗｌが選択さ
れ、ビット線ｂｌと／ｂｌにはメモリセルの記憶電荷に
対応した微小な電位差が発生し、センスアンプの駆動電
圧ｃｓｎとｃｓｐにより増幅される。ここまでは、上記
のような読み出し動作と同一である。前記のようにｄｒ
ａｍでは、ワード線の選択動作によってキャパシタの情
報電荷が実質的に失われてしまうので、上記のようなセ
ンスアンプの増幅動作によるビット線ｂｌと／ｂｌの電
位をメモリセルのキャパシタに再書き込みされる。

【００７２】カラム選択動作によって、制御信号ｃｓが
前記負電圧ｖｄｌのような非選択レベルから電源電圧ｖ
ｄｄのような選択レベルに切り換えられると、スイッチ
ＭＯＳＦＥＴがオン状態となって選択されたビット線ｂ
ｌ，／ｂｌとグローバルビット線ｇｂ，／ｇｂとを接続
する。グローバルビット線ｇｂ，／ｇｂに、書き込みア
ンプから書き込み信号が伝えられると、それに従ってセ
ンスアンプのラッチ状態が前記のように反転し、ビット
線ｂｌと／ｂｌの電位が逆転して、メモリセルに書き込
まれる。

【００７３】図１４には、この発明に係る半導体集積回
路装置の一実施例の概略素子構造断面図が示されてい
る。同図では、層間絶縁膜等を省略し、ＭＯＳＦＥＴを
構成するソース，ドレイン拡散層は、白塗りがｐ型を、
黒塗りがｎ型を示している。同図においては、システム
ＬＳＩ等を構成する半導体集積回路装置のうちｄｒａｍ
のメモリセルエリアとセンスアンプ及びローカルワード
ドライバ部が示されている。

【００７４】回路の接地電位ｖｓｓが与えられたｐ型の
半導体基板ｐｓｕｂの表面に、深い深さのｎ型ウェル領
域がｄｒａｍのメモリセルエリアとセンスアンプ及びロ
ーカルワードドライバ部の全体に形成される。つまり、
この領域はｎ型分離領域ｎｉｓｏを構成するものであ
る。上記ｎ型分離領域ｎｉｓｏには、ｐ型ウェル領域ｐ
ｗｅｌが形成され、ここに上記メモリセルのアドレス選
択ＭＯＳＦＥＴや、センスアンプ等のｎチャンネル型Ｍ
ＯＳＦＥＴが形成される。ｐチャンネル型ＭＯＳＦＥＴ
は、ｎ型ウェル領域ｎｗｅｌに形成される。

【００７５】特に制限されないが、ｎ型ウェル領域ｎｗ
ｅｌと上記分離領域ｎｉｓｏは、互いに接合することに
より電気的に接続されており、上記ｎ型ウェル領域に形
成されたオーミックコンタクト用のｎ型半導体領域を介
して昇圧電圧ｖｄｈがバイアス電圧として上記ｎ型ウェ
ル領域ｎｗｅｌ及び分離領域ｎｉｓｏに与えられる。上
記ｐ型ウェル領域ｐｗｅｌには、オーミックコンタクト
用のｐ型半導体領域を介して負電圧ｖｄｌがバイアス電
圧として与えられる。上記バイアス電圧ｖｂｌは、メモ
リアレイを含む広い面積のｐ型ウェル領域ｐｗｅｌに給
電されており、更に昇圧電圧ｖｂｈは上記ｐ型ウェル領
域ｐｗｅｌを包括するような分離領域ｎｉｓｏに与えら
れる。したがって、この間の寄生容量は、電源ｖｄｈと
ｖｄｌ間の安定化容量として有効であり、前記図１に示
したような電圧変換回路ＩＭＶＣでこれらの電圧ｖｄｈ
とｖｄｌを形成した場合に有効に働く。

【００７６】図１５には、この発明に係る半導体集積回
路装置の一実施例の概略素子構造断面図が示されてい
る。同図では、前記同様に層間絶縁膜等を省略し、ＭＯ
ＳＦＥＴを構成するソース，ドレイン拡散層は、白塗り
がｐ型を、黒塗りがｎ型を示している。同図において
は、システムＬＳＩ等を構成する半導体集積回路装置の
うちアドレス選択回路あるいは他の論理回路等の部分が
示されている。

【００７７】上記ｎ型分離領域ｎｉｓｏには、ｐ型ウェ
ル領域ｐｗｅｌが形成され、ここに上記ｎチャンネル型
ＭＯＳＦＥＴが形成される。ｐチャンネル型ＭＯＳＦＥ
Ｔは、ｎ型ウェル領域ｎｗｅｌに形成される。上記ｎ型
ウェル領域ｎｗｅｌと上記分離領域ｎｉｓｏは、互いに
接合することにより電気的に接続されており、上記ｎ型
ウェル領域に形成されたオーミックコンタクト用のｎ型
半導体領域を介して電源電圧ｖｄｄがバイアス電圧とし
て上記ｎ型ウェル領域ｎｗｅｌ及び分離領域ｎｉｓｏに
与えられる。上記ｐ型ウェル領域ｐｗｅｌには、オーミ
ックコンタクト用のｐ型半導体領域を介して回路の接地
電位ｖｓｓがバイアス電圧として与えられる。

【００７８】図１６には、前記図２及び図４等で示した
ローカルワードドライバｌｗｄの一実施例の回路図が示
されている。駆動回路ｄｒｉｖｅから出力された主ワー
ド線ｇｗｂとサブワード選択線ｆｘで特定の１本のロー
カルワード線ｌｗを駆動する。ドライバの形式はノア
（ｎｏｒ）型であり、図１６（Ａ）、（Ｂ）のように奇
数または偶数のローカルワードのみを駆動する１２８個
が１列に配置される。偶数及び奇数のドライバは交互に
配置され、お互いにメモリアレイａｒｙ上で補間関係と
なる。これらのノアゲート回路は、回路図に示されてい
るように昇圧電圧ｖｄｈと負電圧ｖｄｌで動作するゲー
ト回路であり、ローカルワード線ｌｗ及び主ワード線ｇ
ｗｂの何れも回路の接地電位ｖｓｓ以下の負電圧ｖｄｌ
と電源電圧ｖｄｄ以上の昇圧電圧ｖｄｈの間で振幅する
駆動信号が与えられる。

【００７９】図１７には、上記ローカルワードドライバ
ｌｗｄとセンスアンプｓａの駆動回路の一実施例の回路
図が示されている。同図には、前記４の各クロスエリア
ｓｃｌ［１］〜［４］とｓｃｒ［１］〜［４］が４種類
に分けられてそれぞれ示されている。センスアンプの共
通ソース線ｃｓｐとｃｓｎに駆動電圧を与える駆動ＭＯ
ＳＦＥＴはこの部分に分散配置される。これらの回路
は、基本的には同じ回路であるので、クロスエリアｓｃ
ｌ［１］と［３］を例にして以下説明する。

【００８０】まず信号ｓａ［０］とｓａ［１］をゲート
に受けるｐチャンネル型ＭＯＳＦＥＴＱ１０とｎチャン
ネル型ＭＯＳＦＥＴＱ１２により共通ソース線ｃｓｐ及
びｃｓｎには昇圧電圧ｖｄｈ、降圧電圧ｖｄｌが供給さ
れてセンスアンプｓａの増幅動作を加速する。ビット線
ｂｌとｂｌｂの電位が電源電圧ｖｄｄ、ｖｓｓ近傍まで
駆動された後、信号ｓａ［０］とｓａ［１］から信号ｓ
ａ［２］とｓａ［３］に切り替えられ、上記ＭＯＳＦＥ
ＴＱ１０とＱ１２がオフ状態になり、ＭＯＳＦＥＴＱ１
１とＱ１３がオン状態となって、共通ソース線ｃｓｐは
電源電圧ｖｄｄとなり、共通ソース線ｃｓｎは回路の接
地電位ｖｓｓとなってセンスアンプが保持状態となる。
上記回路に入力される信号ｓａ［０］〜ｓａ［３］の信
号振幅は、ｖｄｈ−ｖｄｌである。

【００８１】ローカルワードドライバｌｗｄを駆動する
サブワード選択信号ｆｘは、ｖｄｈ−ｖｄｌ振幅で送ら
れるが、カラムスイッチの制御信号ｃｓは、インバータ
回路ｉｖのように区別されており、電源電圧ｖｄｄと降
圧電圧ｖｄｌで動作するものが用いられ、ハイレベルが
昇圧電圧ｖｄｈではなく電源電圧ｖｄｄとされ、ロウレ
ベルは前記のように負電圧ｖｄｌにされる。

【００８２】図１８には、この発明に係るｄｒａｍに用
いられるレベル変換回路ｉｓの一実施例の回路図が示さ
れている。ｄａｒｍに対する入力信号は、全て電源電圧
ｖｄｄと回路の接地電位ｖｓｓからなる振幅で入力さ
れ、このブロックでｖｄｈ−ｖｄｌ振幅に変更される。
それぞれの変換回路ｉｓは、２段構成となっており、１
段目のＭＯＳＦＥＴＱ３０〜Ｑ３９からなる回路で上側
の電位をｖｄｄからｖｄｈに変換し、その後２段目のＭ
ＯＳＦＥＴＱ４０〜Ｑ４９からなる回路で下側の電位を
回路の接地電位ｖｓｓから負電圧ｖｄｌに変換する。

【００８３】図１９には、前記図３のモニタ回路ｍｏｎ
の一実施例の回路図が示されている。ＭＯＳＦＥＴＱ５
０とＭＯＳＦＥＴＱ５１により、センスアンプの共通ソ
ース線ｃｓｐの電圧を分圧し、その電圧がｖｄｄに達し
たことをインバータ回路のロジックスレッショルド電圧
で判定し、信号ｂｉｔｓｅｎを形成する。この回路ｍｏ
ｎと、図２０に示した回路ｓｑは、次の動作波形図を参
照して説明する。

【００８４】図２１には、この発明に係るｄｒａｍの全
体の動作を説明するための波形図が示されている。この
発明に係るｄｒａｍの動作シーケンスはメモリマットｍ
ａｔの上下に配置された上記図１９と図２０に示した回
路（ｓｑとｍｏｎ）間の信号のやり取りで行われる

【００８５】信号ｃｌｏｓｅはｄｒａｍをプリチヤージ
状態に遷移させる信号である。既にプリチャージ状態に
あるメモリマットｍａｔに、この信号が入った場合は、
何も行われない。信号ｏｐｅｎはマットを活性状態にす
る起動信号である。プリチャージ状態にあるメモリマッ
トｍａｔにこの信号が入った場合、まず信号ｓｔａｔｕ
ｓが論理１（ハイレベル）となる。これに続きプリチャ
ージ信号ｐｃｂがハイレベル（非活性）になり、ビット
線ｂｌのプリチャージ動作（イコライズ）を止める。

【００８６】回路ｍｏｎはプリチャージ信号ｐｃｂがハ
イレベルとなったことを信号遠端（上側）で検出し、信
号ｗｃを論理１のハイレベルとして、ワード線を活性化
動作に入れる。つまり、信号ｗｃが活性化されるとモニ
ター用ワード線ｍｇｗｂが論理０のロウレベル（活性
化）にされ、この信号が上辺の回路ｍｏｎへ送られる。
回路ｍｏｎにおいてｍｇｗｂの活性化が検出されるとｗ
ｓｅｎ信号として下辺の回路ｓｑに返す。

【００８７】回路ｓｑはこれを受けることで、ビット線
ｂｌに信号が出たと認識し、センスアンプ活性信号を起
動する。このとき起動されるセンスアンプはｓａ［０］
とｓａ［１］であり、すなわちｖｄｈ、ｖｄｌの昇圧／
降圧の駆動電圧を出力する。その後、回路ｍｏｎにてビ
ット線ｂｌ動作を擬似的に確認する回路の動作を受け、
ほぼビット線ｂｌが電源電圧ｖｄｄ又は回路の接地電位
ｖｓｓ近くまで駆動されたことを予知し、ｂｉｔｓｅｎ
信号を発行しセンスアンプ駆動信号を電源電圧と回路の
接地電位ｖｄｄ−ｖｓｓ振幅に切り替える。これらの信
号は先に述べたのメモリマットｍａｔを往復すること
で、ロウ（ｒｏｗ）系動作の終了信号ｒｅとなる。

【００８８】活性状態にあるメモリマットｍａｔにｃｌ
ｏｓｅ信号が入った場合は、まず信号ｓｔａｔｕｓが０
となる。これに続き信号ｃｅを０（非活性）とし、カラ
ム（column）動作をを止める。さらにモニターワード線
の動作で、本体ワード線の非活性化を確認した後、信号
ｗｃｓｅｎを下げ、続いてセンスアンプｓａを非活性化
する。さらにセンスアンプの非活性化を確認後、ビット
線ｂｌのプリチヤージを開始する。

【００８９】カラム（column）は、読み出し／書込を行
うため、信号ｃｓによるビット線ｂｌと共通ビット線ｇ
ｂ間の接続要求信号である。この信号はｒｅ（ロウ系活
性終了信号）と信号ｓｔａｔｕｓが活性の時のみ有効で
ある。この信号が有効になった場合、ｃｅ信号が出さ
れ、アドレスａｙにより選ばれたカラム選択信号ｃｓが
活性化する

【００９０】読み出し動作は、電源電圧ｖｄｄにプリチ
ャージされた共通ビット線ｇｂを、センスアンプで引き
落とし信号量を取り出す。書込動作はカラム選択信号ｃ
ｓの活性化と同時に共通ビット線ｇｂｌを電源電圧ｖｄ
ｄ又は回路の接地電位ｖｓｓに駆動する。

【００９１】この実施例では、上記のように回路ｍｏｎ
とｓｑの間で信号のやり取りによって、各回路の動作を
モニタしつつ、プリチャージの終了、ワード線の選択、
センスアンプのオーバードライブ期間等のタイミング発
生するものであるので、素子のプロセスバラツキを考慮
したワーストケースを考慮したタイミングマージンの設
定が不要になる。それ故、回路動作の安定化と高速化を
図ることができる。

【００９２】図２３には、この発明に係るダイナミック
型ｒａｍのメモリセルアレイの他の一実施例の説明図が
示されている。この実施例では、センスアンプｓａを中
心にして左右にビット線ｂｌと／ｂｌとがほぼ直線上に
延長されるという、いわゆる１交点方式とされる。この
構成では、ワード線とビット線の交点にメモリセルが設
けられるので、メモリセルを集積度を前記のような折り
返しビット線方式に比べて約１．５倍程度高くすること
ができる。

【００９３】図２３（ａ）には、センスアンプｓａを挟
むように形成された２つのメモリマットｍａｔ０とｍａ
ｔ１のレイアウトが示され、図２３（ｂ）には、図２３
（ａ）のＡ−Ａ’部分の素子断面構造が示されている。
同図においては、上記メモリマットｍａｔ０とｍａｔ１
間に設けられるセンスアンプｓａ領域のレイアウト及び
断面は省略されている。

【００９４】ＡＣＴはＭＯＳＦＥＴの活性領域であり、
ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域Ａ
ＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに
対応したソース，ドレイン拡散層とを接続するコンタク
ト（接続部）であり、ＢＬＣＴはビット線ｂｌと活性化
領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ｂｌに
対応したメモリセルの入出力端子に対応したソース，ド
レイン拡散層とを接続するコンタクト（接続部）であ
る。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここ
で、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層で
あり、１層目ポリシリコン層ＦＧとローカルワード線ｗ
ｌも同じ配線層で構成される。

【００９５】図２３（ｂ）に示すようにＳＡの両側に設
けられるメモリマットｍａｔ０とｍａｔ１のプレート電
極ＰＬをセンスアンプｓａ上で切らずに、プレート電極
ＰＬを構成する電極それ自体で接続することにより、メ
モリマットｍａｔ０のプレート電極ＰＬとメモリマット
ｍａｔ１のプレート電極ＰＬ間の抵抗を大幅に低減する
ことが可能になる。

【００９６】メモリセルはＣＯＢ（Capacitor over Bit
line）構造を用いている。すなわち、蓄積ノードＳＮを
ビット線ｂｌの上部に設ける。このことによって、プレ
ート電極ＰＬはメモリマットｍａｔ中でビット線ｂｌと
上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより
分断されることなく、１枚の平面状に形成することがで
きるため、プレート電極ＰＬの抵抗を低減することが可
能である。

【００９７】この実施例では、図２３（ｂ）に示すよう
に、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のよう
な積層構造とされ、かかるプレート電極ＰＬのシート抵
抗値を下げることができ有利である。一例として、記憶
キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のよ
うな高誘電体膜を用いた場合、下部電極（蓄積ノード）
ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、
記憶キャパシタＣＳの容量を高めることができる。Ｒｕ
はポリＳｉに比べるとシート抵抗値が低いため、プレー
ト電極ＰＬの抵抗値を下げることが出来る。

【００９８】さらに、この構造にプレート電極ＰＬ
（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗
値をさらに下げることができる。このようにして、プレ
ート電極ＰＬ自体の抵抗値を下げると、プレート電極Ｐ
Ｌにのったノイズが打ち消される速度が高速化され、プ
レート電極ＰＬノイズが低減される。また、プレート電
極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合
も上記と同様の効果が得られる。

【００９９】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数からなるダイナミック型メモリセルが接続
された第１のビット線対に対応した一対の入出力ノード
を有し、ソースに第１電圧が与えらる第１導電型とソー
スに第２電圧が与えられる第２導電型のＭＯＳＦＥＴで
構成されたラッチ回路からなるセンスアンプと、選択信
号を受けて上記複数のラッチ回路の一対の入出力ノード
と上記第１ビット線の複数に対して共通に設けられた第
２ビット線対を選択的に接続する一対の第１導電型のス
イッチＭＯＳＦＥＴとを備え、上記スイッチＭＯＳＦＥ
Ｔのしきい値電圧を上記ラッチ回路を構成する第１導電
型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さ
くし、かかるスイッチＭＯＳＦＥＴをオフ状態にする選
択信号のレベルを、上記第２電圧を基準にして上記第１
電圧よりも絶対値的に大きな電圧にすることにより、低
電圧での動作マージンの確保と高速化を実現したｄｒａ
ｍを得ることができるという効果が得られる。

【０１００】（２） 上記に加えて、上記ワード線の選
択動作によって上記一対のビット線対のうちの一方のビ
ット線に上記メモリセルから読み出された電圧と、上記
他方のビット線のプリチャージ電圧との電圧差を受けて
電源電圧に対応した第１電圧と第２電圧に増幅する上記
ＣＭＯＳラッチ回路に対し、上記増幅動作開始時におい
て、上記ビット線が第１電圧又は第２電圧に到達するま
での間に上記第１電圧又は第２電圧よりも絶対値的に大
きな動作電圧を与えられるオーバードライブ期間を設け
ることによっていっそうの高速化を実現できるという効
果が得られる。

【０１０１】（３） 複数からなる第１のビット線対と
複数のワード線との交点に複数からなるダイナミック型
メモリセルを設け、上記第１のビット線対に対応した一
対の入出力ノードを有し、第１導電型と第２導電型のＭ
ＯＳＦＥＴで構成されたラッチ回路からなる増幅回路を
設け、選択信号を受けて上記複数のラッチ回路の一対の
入出力ノードを共通に設けられた第２ビット線対を接続
する一対の第１導電型のスイッチＭＯＳＦＥＴを設け、
上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ
回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電
圧よりも絶対値的に小さくし、かつ、かかるスイッチＭ
ＯＳＦＥＴをオフ状態にする選択信号のレベルを、かか
るスイッチＭＯＳＦＥＴのソース電位よりも絶対値的に
低い電位にすることによって、低電圧での動作マージン
の確保と高速化を実現したｄｒａｍを得ることができる
という効果が得られる。

【０１０２】（４） 上記に加えて、上記ワード線の選
択動作によって上記一対のビット線対のうちの一方のビ
ット線に上記メモリセルから読み出された電圧と、上記
他方のビット線のプリチャージ電圧との電圧差を受けて
電源電圧に対応した第１電圧と第２電圧に増幅する上記
ＣＭＯＳラッチ回路に対し、上記増幅動作開始時におい
て、上記ビット線が第１電圧又は第２電圧に到達するま
での間に上記第１電圧又は第２電圧よりも絶対値的に大
きな動作電圧を与えられるオーバードライブ期間を設け
ることによっていっそうの高速化を実現できるという効
果が得られる。

【０１０３】（５） 複数からなる第１のビット線対と
複数のワード線とのダイナミック型メモリセルを設けて
メモリアレイを構成し、上記第１のビット線対に対応し
た一対の入出力ノードを有し、第１導電型と第２導電型
のＭＯＳＦＥＴで構成されたラッチ回路からなるセンス
アンプを設け、選択信号を受けて上記複数のラッチ回路
の一対の入出力ノードを共通に設けられた第２ビット線
対を接続する一対の第１導電型のスイッチＭＯＳＦＥＴ
を設け、上記スイッチＭＯＳＦＥＴと第１導電型のＭＯ
ＳＦＥＴとを同一の構造とし、かつ、かかるスイッチＭ
ＯＳＦＥＴをオン状態にする選択信号のレベルを、上記
第１電圧を基準にして上記第２電圧よりも絶対値的に大
きな電圧にすることにより、低電圧での動作マージンの
確保と高速化を実現したｄｒａｍを得ることができると
いう効果が得られる。

【０１０４】（６） 上記に加えて、上記ワード線の選
択動作によって上記一対のビット線対のうちの一方のビ
ット線に上記メモリセルから読み出された電圧と、上記
他方のビット線のプリチャージ電圧との電圧差を受けて
電源電圧に対応した第１電圧と第２電圧に増幅する上記
ＣＭＯＳラッチ回路に対し、上記増幅動作開始時におい
て、上記ビット線が第１電圧又は第２電圧に到達するま
での間に上記第１電圧又は第２電圧よりも絶対値的に大
きな動作電圧を与えられるオーバードライブ期間を設け
ることによっていっそうの高速化を実現できるという効
果が得られる。

【０１０５】（７） 複数からなる第１のビット線対と
複数のワード線との交点にダイナミック型メモリセルを
複数個設けてメモリアレイを構成し、上記第１のビット
線対に対応し、ソースに第１電圧が与えらる第１導電型
とソースに第２電圧が与えられる第２導電型のＭＯＳＦ
ＥＴで構成されたラッチ回路からなるセンスアンプの一
対の入出力ノードを対応させ、選択信号を受けて上記複
数のラッチ回路の一対の入出力ノードを共通に設けられ
た第２ビット線対を接続する一対の第１導電型のスイッ
チＭＯＳＦＥＴを設け、上記スイッチＭＯＳＦＥＴのし
きい値電圧を上記ラッチ回路を構成する第１導電型のＭ
ＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、
かつ、かかるスイッチＭＯＳＦＥＴをオフ状態にする選
択信号のレベルを、かかるスイッチＭＯＳＦＥＴのソー
ス電位よりも絶対値的に低い電位にすることによって、
低電圧での動作マージンの確保と高速化を実現したｄｒ
ａｍを得ることができるという効果が得られる。

【０１０６】（８） 上記に加えて、上記ワード線の選
択動作によって上記一対のビット線対のうちの一方のビ
ット線に上記メモリセルから読み出された電圧と、上記
他方のビット線のプリチャージ電圧との電圧差を受けて
電源電圧に対応した第１電圧と第２電圧にセンスアンプ
で増幅するとき、上記ビット線が第１電圧又は第２電圧
に到達するまでの間に上記第１電圧又は第２電圧よりも
絶対値的に大きな動作電圧が与えられるオーバードライ
ブ期間を設けることによって、いっそうの高速化を図る
ことができるという効果が得られる。

【０１０７】（９） 上記に加えて、上記第１導電型を
ｎチャンネル型とし、上記第２導電型はｐチャンネル型
とし、上記第１電圧を電源電圧とし、上記第２電圧を回
路の接地電位とし、上記スイッチＭＯＳＦＥＴをオフ状
態にする選択信号のレベルを接地電位よりも低い負電圧
とすることにより、高集積化を図りつつ高速化を実現す
ることができるという効果が得られる。

【０１０８】（１０） 上記に加えて、上記メモリセル
を選択ＭＯＳＦＥＴと記憶キャパシタで構成し、上記選
択ＭＯＳＦＥＴをｐ型のウェル領域に形成し、上記ｐ型
ウェル領域をｐ型基板に形成された深い深さのｎ型分離
領域内に形成して負電圧を与え、上記ｎ型分離領域には
上記第１電圧よりも高くされた昇圧電圧を与えることに
より、寄生容量を電圧の安定化容量として用いることが
できるとともに、上記負電圧を上記スイッチＭＯＳＦＥ
Ｔをオフ状態にする選択信号と、上記センスアンプのオ
ーバードライブ及びワード線の非選択レベルと併用し、
上記昇圧電圧を上記ワード線の選択レベルと上記センス
アンプのオーバードライブに併用することによりにより
回路の簡素化も図ることができるという効果が得られ
る。

【０１０９】（１１） 上記に加えて、上記第１電圧を
上記センスアンプを構成するｎチャンネル型ＭＯＳＦＥ
Ｔと同じＭＯＳＦＥＴを用いてゲート及びドレインに上
記第１電圧を与えた場合における上記センスアンプのラ
ッチ状態を反転させるのに要する時間が、上記センスア
ンプの読み出し増幅時間よりも長くなるような低電圧に
することにより、低消費電力化と高速化とを実現するこ
とができるという効果が得られる。

【０１１０】（１２） 上記に加えて、上記スイッチＭ
ＯＳＦＥＴのオン状態でのコンダクタンスを、上記セン
スアンプのオン状態のｐチャンネル型ＭＯＳＦＥＴのコ
ンダクタンスに比べて書き込みマージンを確保するよう
大きくし、上記スイッチＭＯＳＦＥＴのオン状態でのコ
ンダクタンスを、上記センスアンプのｎチャンネル型Ｍ
ＯＳＦＥＴのオン状態でのコンダクタンスに比べて読み
出しマージンを確保するよう小さくすることにより、動
作の安定化を図ることができるという効果が得られる。

【０１１１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、カラ
ム選択を行なうスイッチＭＯＳＦＥＴは、ｐチャンネル
型のＭＯＳＦＥＴを用いるものであってもよい。この場
合、そのしきい値電圧をセンスアンプを構成するｐチャ
ンネル型ＭＯＳＦＥＴよりも小さくした場合には、ｖｓ
ｓ−ｖｄｈのような信号振幅の制御信号ｃｓを供給すれ
ばよい。また、両者を同じしきい値電圧で構成した場
合、制御信号ｃｓをｖｄｌ−ｖｄｄのような信号振幅に
すればよい。ｄｒａｍを構成する各回路の具体的構成
は、種々の実施形態を採ることができる。この発明は、
システムＬＳＩに搭載されるｄｒａｍの他、汎用ｄｒａ
ｍあるいはシンクロナスｄｒａｍ等に広く利用すること
ができる。

【０１１２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなるダイナミック
型メモリセルが接続された第１のビット線対に対応した
一対の入出力ノードを有し、ソースに第１電圧が与えら
る第１導電型とソースに第２電圧が与えられる第２導電
型のＭＯＳＦＥＴで構成されたラッチ回路からなるセン
スアンプと、選択信号を受けて上記複数のラッチ回路の
一対の入出力ノードと上記第１ビット線の複数に対して
共通に設けられた第２ビット線対を選択的に接続する一
対の第１導電型のスイッチＭＯＳＦＥＴとを備え、上記
スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路
を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よ
りも絶対値的に小さくし、かかるスイッチＭＯＳＦＥＴ
をオフ状態にする選択信号のレベルを、上記第２電圧を
基準にして上記第１電圧よりも絶対値的に大きな電圧に
することにより、低電圧での動作マージンの確保と高速
化を実現したｄｒａｍを得ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置に設けられ
るダイナミック型ｒａｍの一実施例を示すブロック図で
ある。

【図２】この発明に係るｄｒａｍのメモリセルアレイ部
の一実施例を示す概略レイアウト図である。

【図３】上記ｄｒａｍのコア部分の一実施例を示すブロ
ック図である。

【図４】上記メモリマットｍａｔの一実施例を示す内部
レイアウト図である。

【図５】上記メモリアレイａｒｙの一実施例を示す回路
図である。

【図６】上記メモリアレイａｒｙの一実施例を示す回路
図である。

【図７】上記センスアンプ部の一実施例を示す回路図で
ある。

【図８】上記センスアンプ部の一実施例を示す回路図で
ある。

【図９】この発明に係るｄｒａｍにおけるメモリセルか
らデータの入出力回路に至る信号伝達経路を説明するた
めの回路図である。

【図１０】この発明に係るｄｒａｍの書き込み動作を説
明するための説明図である。

【図１１】この発明に係るｄｒａｍの書き込み動作の一
例を説明するための波形図である。

【図１２】この発明に係るｄｒａｍの読み出し動作の一
例を示す波形図である。

【図１３】この発明に係るｄｒａｍの書き込み動作の一
例を示す波形図である。

【図１４】この発明に係る半導体集積回路装置の一実施
例を示す概略素子構造断面図である。

【図１５】この発明に係る半導体集積回路装置の一実施
例を示す概略素子構造断面図である。

【図１６】前記図２及び図４等で示したローカルワード
ドライバｌｗｄの一実施例を示す回路図である。

【図１７】上記ローカルワードドライバｌｗｄとセンス
アンプｓａの駆動回路の一実施例を示す回路図である。

【図１８】この発明に係るｄｒａｍに用いられるレベル
変換回路ｉｓの一実施例を示す回路図である。

【図１９】前記図３のモニタ回路ｍｏｎの一実施例を示
す回路図である。

【図２０】前記図３の制御回路ｓｑの一実施例を示す回
路図である。

【図２１】この発明に係るｄｒａｍの全体の動作を説明
するための波形図である。

【図２２】この発明に係るｄｒａｍの書き込み動作の他
の一例を説明するための波形図である。

【図２３】この発明に係るダイナミック型ｒａｍのメモ
リセルアレイの他の一実施例の説明図である。

【符号の説明】 ＭＣＣ…メモリ制御回路、ＶＩＮＴＣ…電源初期化回
路、ＩＭＶＣ…電圧変換回路、ＩＯＢ…Ｉ／Ｏ内部バ
ス、ＡＤＢＣ…アドレスバス制御バス、ｄｒａｍ…ダイ
ナミック型ランダム・アクセス・メモリ、ｓａ…センス
アンプ、ｌｗｄ…ローカルワードドライバ、ａｍｐ…入
出力回路、ｍｏｎ…モニタ回路、ｄｒｉｖｅ…駆動回
路、ａｒｙ…メモリアレイ、Ｑ１〜Ｑ４９…ＭＯＳＦＥ
Ｔ、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 敏夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中西 悟 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 安 義彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA04 AA15 BA05 BA11 BA15 BA25 BA29 CA01 CA07 CA27

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数からなる第１のビット線対と、 複数のワード線と、 上記第１のビット線対のうちの一方と上記ワード線との
   交点に設けられた複数からなるダイナミック型メモリセ
   ルと、 上記第１のビット線対に対応した一対の入出力ノードを
   有するＣＭＯＳラッチ回路からなる増幅回路と、 上記ＣＭＯＳラッチ回路の一対の入出力ノードに対して
   共通に設けられた第２ビット線対と、 選択信号を受けて上記複数のＣＭＯＳラッチ回路の一対
   の入出力ノードと上記第２ビット線対とを接続する一対
   のＭＯＳＦＥＴとを備え、 上記選択信号の信号振幅を上記ＣＭＯＳラッチ回路のラ
   ッチ状態における一対の入出力ノードの電圧差よりも大
   きくしてなるメモリ回路を備えてなることを特徴とする
   半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記ＣＭＯＳラッチ回路は、上記ワード線の選択動作に
   よって上記一対のビット線対のうちの一方のビット線に
   上記メモリセルから読み出された電圧と、上記他方のビ
   ット線のプリチャージ電圧との電圧差を受けて電源電圧
   に対応した第１電圧と第２電圧に増幅するものであり、 上記増幅動作開始時において、上記ビット線が第１電圧
   又は第２電圧に到達するまでの間に上記第１電圧又は第
   ２電圧よりも絶対値的に大きな動作電圧が与えられるオ
   ーバードライブ期間を有することを特徴とする半導体集
   積回路装置。
3. 【請求項３】 複数からなる第１のビット線対と、 複数のワード線と、 上記第１のビット線対のうちの一方と上記ワード線との
   交点に設けられた複数からなるダイナミック型メモリセ
   ルと、 上記第１のビット線対に対応した一対の入出力ノードを
   有し、第１導電型と第２導電型のＭＯＳＦＥＴで構成さ
   れたラッチ回路からなる増幅回路と、 上記ラッチ回路の一対の入出力ノードに対して共通に設
   けられた第２ビット線対と、 選択信号を受けて上記複数のラッチ回路の一対の入出力
   ノードと上記第２ビット線対とを接続する一対の第１導
   電型のスイッチＭＯＳＦＥＴとを備え、 上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ
   回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電
   圧よりも絶対値的に小さくし、かつ、かかるスイッチＭ
   ＯＳＦＥＴをオフ状態にする選択信号のレベルを、かか
   るスイッチＭＯＳＦＥＴのソース電位よりも絶対値的に
   低い電位にしてなるメモリ回路を備えてなることを特徴
   とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記ラッチ回路は、上記ワード線の選択動作によって上
   記一対のビット線対のうちの一方のビット線に上記メモ
   リセルから読み出された電圧と、上記他方のビット線の
   プリチャージ電圧との電圧差を受けて電源電圧に対応し
   た第１電圧と第２電圧に増幅するものであり、 上記増幅動作開始時において、上記ビット線が第１電圧
   又は第２電圧に到達するまでの間に上記第１電圧又は第
   ２電圧よりも絶対値的に大きな動作電圧が与えられるオ
   ーバードライブ期間を有することを特徴とする半導体集
   積回路装置。
5. 【請求項５】 複数からなる第１のビット線対と、 複数のワード線と、 上記第１のビット線対のうちの一方と上記ワード線との
   交点に設けられた複数からなるダイナミック型メモリセ
   ルと、 上記第１のビット線対に対応した一対の入出力ノードを
   有し、ソースに第１電圧が与えらる第１導電型とソース
   に第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構
   成されたラッチ回路からなるセンスアンプと、 上記ラッチ回路の一対の入出力ノードに対して共通に設
   けられた第２ビット線対と、 選択信号を受けて上記複数のラッチ回路の一対の入出力
   ノードと上記第２ビット線対とを接続する一対の第１導
   電型のスイッチＭＯＳＦＥＴとを備え、 上記スイッチＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴ
   とを同一の構造とし、かつ、かかるスイッチＭＯＳＦＥ
   Ｔをオン状態にする選択信号のレベルを、上記第１電圧
   を基準にして上記第２電圧よりも絶対値的に大きな電圧
   にしてなるメモリ回路を備えてなることを特徴とする半
   導体集積回路装置。
6. 【請求項６】 請求項５において、 上記ラッチ回路は、上記ワード線の選択動作によって上
   記一対のビット線対のうちの一方のビット線に上記メモ
   リセルから読み出された電圧と、上記他方のビット線の
   プリチャージ電圧との電圧差を受けて電源電圧に対応し
   た第１電圧と第２電圧に増幅するものであり、 上記増幅動作開始時において、上記ビット線が第１電圧
   又は第２電圧に到達するまでの間に上記第１電圧又は第
   ２電圧よりも絶対値的に大きな動作電圧が与えられるオ
   ーバードライブ期間を有することを特徴とする半導体集
   積回路装置。
7. 【請求項７】 複数からなる第１のビット線対と、 複数のワード線と、 上記第１のビット線対のうちの一方と上記ワード線との
   交点に設けられた複数からなるダイナミック型メモリセ
   ルと、 上記第１のビット線対に対応した一対の入出力ノードを
   有し、ソースに第１電圧が与えらる第１導電型とソース
   に第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構
   成されたラッチ回路からなるセンスアンプと、 上記ラッチ回路の一対の入出力ノードに対して共通に設
   けられた第２ビット線対と、 選択信号を受けて上記複数のラッチ回路の一対の入出力
   ノードと上記第２ビット線対とを接続する一対の第１導
   電型のスイッチＭＯＳＦＥＴとを備え、 上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ
   回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電
   圧よりも絶対値的に小さくし、かかるスイッチＭＯＳＦ
   ＥＴをオフ状態にする選択信号のレベルを、上記第２電
   圧を基準にして上記第１電圧よりも絶対値的に大きな電
   圧にしてなるメモリ回路を備えてなることを特徴とする
   半導体集積回路装置。
8. 【請求項８】 請求項７において、 上記ラッチ回路は、上記ワード線の選択動作によって上
   記一対のビット線対のうちの一方のビット線に上記メモ
   リセルから読み出された電圧と、上記他方のビット線の
   プリチャージ電圧との電圧差を受けて電源電圧に対応し
   た第１電圧と第２電圧に増幅するものであり、 上記増幅動作開始時において、上記ビット線が第１電圧
   又は第２電圧に到達するまでの間に上記第１電圧又は第
   ２電圧よりも絶対値的に大きな動作電圧が与えられるオ
   ーバードライブ期間を有することを特徴とする半導体集
   積回路装置。
9. 【請求項９】 請求項７又は８において、 上記第１導電型はｎチャンネル型であり、上記第２導電
   型はｐチャンネル型であり、 上記第１電圧は電源電圧であり、 上記第２電圧は回路の接地電位であり、 上記スイッチＭＯＳＦＥＴをオフ状態にする選択信号の
   レベルは、接地電位よりも低い負電圧であることを特徴
   とする半導体集積回路装置。
10. 【請求項１０】 請求項７ないし９のいずれかにおい
    て、 上記メモリセルは、選択ＭＯＳＦＥＴと記憶キャパシタ
    からなり、 上記選択ＭＯＳＦＥＴは、ｐ型のウェル領域に形成さ
    れ、 上記ｐ型ウェル領域は、ｐ型基板に形成された深い深さ
    のｎ型分離領域内に形成されて、負電圧が与えられるも
    のであり、 上記ｎ型分離領域には上記第１電圧よりも高くされた昇
    圧電圧が与えられるものであり、 上記負電圧は、上記スイッチＭＯＳＦＥＴをオフ状態に
    する選択信号と、上記センスアンプのオーバードライブ
    及びワード線の非選択レベルにも併用されるものであ
    り、 上記昇圧電圧は、上記ワード線の選択レベルと上記セン
    スアンプのオーバードライブに用いられるものであるこ
    とを特徴とする半導体集積回路装置。
11. 【請求項１１】 請求項７ないし１０のいずれかにおい
    て、 上記第１電圧は、上記センスアンプを構成するｎチャン
    ネル型ＭＯＳＦＥＴと同じＭＯＳＦＥＴを用いてゲート
    及びドレインに上記第１電圧を与えた場合における上記
    センスアンプのラッチ状態を反転させるのに要する時間
    が、上記センスアンプの読み出し増幅時間よりも長くな
    るような低電圧であることを特徴とする半導体集積回路
    装置。
12. 【請求項１２】 請求項７ないし１１のいずれかにお
    いて、 上記スイッチＭＯＳＦＥＴのオン状態でのコンダクタン
    スは、上記センスアンプのオン状態のｐチャンネル型Ｍ
    ＯＳＦＥＴのコンダクタンスに比べて書き込みマージン
    を確保するよう大きくされ、 上記スイッチＭＯＳＦＥＴのオン状態でのコンダクタン
    スは、上記センスアンプのｎチャンネル型ＭＯＳＦＥＴ
    のオン状態でのコンダクタンスに比べて読み出しマージ
    ンを確保するよう小さいことを特徴とする半導体集積回
    路装置。