JPH03147595A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特にメモリセル面積を低
減するのに好適な回路技術に関する。

〔従来の技術〕

最近、メモリの高集積化及び高速化の両立を図るために
、絶縁ゲート形トランジスタとバイポーラ形トランジス
タを併用した回路が多数提案されている。この中で例え
ば、特公昭６３−３１８７９号に記載のような回路では
、メモリセルを高集積化に適した絶縁ゲート形トランジ
スタで構成し１選択回路、読み書き制御回路、センスア
ンプ等を高速化に適したバイポーラ形トランジスタで構
成しているため、高集積化及び高速化を極めて効率的に
実現できた。しかも、本例では、ワード線を切り換えて
情報を読み出す時のビット線振幅を極めて小さくシ（約
７０ｍＶ）、　Ｉ′ｈ速の読み出しを可能にしていた。

しかし、ビット線を切り換えて情報を読み出す時のビッ
ト線振幅（約０．２Ｖ）及び情報書き込み時のビット線
振幅（約３．２Ｖ）は依然大きいため、ビット線を切り
換えて情報を読み出す時及び書き込み時の高速化には限
界があり１問題であった。

〔発明が解決しようとする課題〕

上記問題点を解決するために、発明性らは本発明に先立
ち、ビット線を切り樵えて情報を読み出す時のビット線
の充放電時間及び情報書き込み時のビット線の充放電時
間を短縮し、ビット線を切り換えて情報を読み出す時及
び書き込み時の高速化を図った半導体メモリを、既に提
案した。

第３図は、既に提案した半導体メモリの概念を説明する
ための図である。第３図（、）は、半導体メモリのメモ
リセル及びその周辺回路のブロック図、同図（ｂ）は、
ビット線に流れる電流波形図、同図（Ｃ）は、センスア
ンプＳＡに流れる電流の波形図である。

第３図（ａ）には、一対のビット線ＢＬＩ。

ＢＲＩに接続され、ワード線が選択レベルの時。

記憶情報に応じて、上記ビット線の一方にセル電流Ｌ　
Ｃ１！Ｌ、Ｌを供給するメモリセルＭＣ１１、ＭＣ２１
と、一対のビットｍＢＬ２．）３Ｒ２に接続されるメモ
リセルＭＣ１２，ＭＣ２２と、選択された一対のビット
線にのみ電流ＵＲを供給する手段ＢＳと、センスアンプ
ＳＡを示している。この半導体メモリの特徴は、選択さ
れた一対のビット線にのみ電流工Ｒを供給する手段ＢＳ
を設け、上記ｉＲとＩ　ＣＥＬＬの関係を、Ｉ　Ｒ＞　
Ｉ　ＧＥＬらにしている点である。

以ド、このようにすると、消費電力をさほど増加させる
ことなく１選択ビット線を切り換えてセル情報を読み出
す時、及び、情報書き込み時のビット線の放電時間を短
縮できることを説明する。

まず、ワード線Ｗ１が選択レベルの時、時刻ｔｏに、ス
イッチＳＷＬをオフからオンに、スイッチＳＷ２をオン
からオフに切り換え１選択ビット線をｔ３Ｌ２．ＢＲ２
からＢＬＩ、　ＢＲｌに切り換えて、セルＭＣＩＩの情
報を読み出す場合を考える。

この時、ビット線ＢＬＩ、ＢＲＩに流れる電流波形を第
３図（ｂ）に、センスアンプＳＡに流れる電流１ＳＬ、
ＩＳＲの波形を第３図（ｃ）に示す。これらの図で、破
線で示すのは、ＢＳがない場合の波形である。

まず、ビット線ＢＬＩ、ＢＲＩに流れる電流は、時刻ｔ
ｏ以前では、ＢＳがない場合、ＢＳがある場合とも、１
ｃＥＬＬ＋ＩＢ、ｌａである。ここで。

１、は多数のビット線にそれぞれ流れるので、消費電力
の点等の制限を受け、例えば、特公昭６３−３１８７９
号に記載のように、通常、１　ａ＜　＜　Ｌ　ＣＥＬＬ
に設計される。よって、　　Ｉ　ＣＩｌ：ＬＬ＋　１　
ａ吋Ｉ　Ｃ！！ＬＬ＋１ｉＢ岬０と考えてよい。

次に時刻ｔｏ以降では、ＢＳがない場合は、ビット線Ｂ
ＬＩ、ＢＲＩに流れる電流が炭化しないのに対し、ＢＳ
がある場合は１選択された一対のビット線にのみ電流Ｉ
Ｒが供給され、ＩＨとＩ　Ｃ！ＥＬＬの関係が、Ｉ　Ｒ
＞　Ｌ　ＣＥｌ、Ｌ、であるので、ビット線ＢＬＬ、　
ＢＲＩに流れる電流は、Ｉ　）ｌ＋　Ｌ　ＣＦ！ＬＬＩ
ＩＲとなり、少なくともＩ　Ｒ−１ｃＦ！ｂｂ（＞　Ｏ
°ｊＬｎ）　１　ｃｐＬ＋、）だけＢＳがない場合より
大きくなる。

よって、選択されたビット１ｄＡＢＬ１．ＢＲｌに寄生
する容址ＣＢの放電時間をＢＳがない場合より短縮でき
るに のため、第３図（Ｃ）に示すように、センスアンプＳＡ
に流九る電流ｘｓＬ、ＩＳＲの波形の切り換わるタイミ
ングを高速化できる。しかも、選択された一対のビット
線にのみ電流ＩＲを流すので、消費電力の増加はほとん
ど無い。

また、第３図（ｃ）に示すように、ＢＳがある場合のＩ
ＳＬ、ＩＳＲは、Ｉ　Ｓ　Ｌ４１Ｒ＋　ＩｃｇＬｂｔＩ
ＳＲ押１＊となり、それぞれ、ＢＳがない場合よりＬＲ
だけ大きくなる。しかし、これらの電流の差（Ｉ　Ｒ＋
　Ｌ　ｃ＋＝ｂＬ）　　　ｆ　Ｒ：　Ｌ　ＣＥＬＬをセ
ンスアンプで検出することで、情報を読み出せる。

次に、セルＭＣＩＩに情報を書き込む場合を考える。通
常、セルＭＣＬＩへの情報書き込みは、ビット線ＢＬＩ
、ＢＲＩの何れか一方を低電位に駆動することによって
行なわれる。よって、この場合も、選択されたビット１
ＢＬ１．ＢＲＩに流れる電流は、上記のよう−にＢＳが
ない場合より大きいので、ビット線の放電時間を短縮で
き、書き込み時間を高速化できることは明らかである。

しかし１本半導体メモリにおいては、従来と同様ビット
線が、各セルに対しそれぞれ２本必要であったため、メ
モリセル面積の低減にも限界があり、メモリの高集積化
を妨げていた。

本発明の目的は、メモリセル面積を低減し、メモリの高
集積化をμｆ能にする方法を提案することにある。

〔課題を解決するための手段〕

上記目的は、ビット線に接続され、少なくとも上記ビッ
ト線が選択された時、記憶情報に応じて、上記ビット線
に正または負のセル電流ｉ　（！ＥＬＬを供給するメモ
リセルと、ビット線に定電流ＩＲを供給する手段と５選
択されたビット線に流れる電流（Ｉ　ＣＥＬＬ＋　Ｉ　
Ｒ）とＩＲとの大小を比較し、上記記憶情報を読み出す
センスアンプとを有することを特徴とする半導体メモリ
により達成される。

〔作用〕

上記半導体メモリにおいては、ビット線が、各セルに対
しそれぞれ１本しか必要でないため、メモリセル面積を
低減でき、その分メモリを高集積化できる。

〔実施例〕

第２図は、本発明の詳細な説明するための第１の実施例
を示す図であり、第２図（ａ）は、半導体メモリのメモ
リセル及びその周辺回路のブロック図、同図（ｂ）は、
ビット線に流れる電流波形図、同図（ｃ）は、センスア
ンプに流れる電流の波形図である。第２図（ａ）には、
ビット線ＢＬＩに接続されるメモリセルＭＣ０，Ｍ（：
２１と、ビット線ＨＬ２に接続されるメモリセルＭＣ１
２゜ＭＣ２２と、選択されたビット線にのみ電流ＩＲを
供給する手段８８と、センスアンプＳＡを示している。

本発明の新しい点は、従来は、メモリセルが一対のビッ
ト線に接続され、ワード線が選択レベルの時、記憶情報
に応じて、上記ビット線の一方にセル電流Ｉ　ＣＥＬＬ
を供給するメモリセルであったのに対し、本発明では、
メモリセルが１本ビット線に接続され、ワード線が選択
レベルの時、記憶情報に応じて、上記ビット線に正（例
えば、記憶情報が１の場合）または負（例えば、記憶情
報が０の場合）のセル電流ＩＣＥＬＬを供給するメモリ
セルである点である。

以ド、このようにすると、ビット線を１本にしても、セ
ル情報の読み出しが正常に行なえることを説明する。

今セルＭＣＩＩの記憶情報が１（ＩＣＥＬＩ、＞０゜た
だし、Ｉ　ＣＥＬＬは、ビット線から流れ出す方向を正
とする。）、セルＭＣ１２の記憶情報が０（Ｉ　ＣＥＬ
Ｌ＜　Ｏ）とする。ここで、ワード線Ｗ１が選択レベル
の時、時刻ｔｏに、スイッチＳＷＩをオフからオンに、
スイッチＳＷ２をオンからオフに切り換え、選択ビット
線をＢＬ２からＢＬＩに切り換えた場合を考える。この
時、ビット線ＢＬＩ。

ＢＬ２に流れる電流波形（ビット線から流れ出す方向を
正）を第３図（ｂ）に、センスアンプＳＡに流れる電流
ＩＳＬの波形を第３図（ｃ）にボす。

まず、時刻ｔｏ以前では、ビット線Ｂ　Ｌ　、Ｌ　。

ＢＬ２に流れる電流は、ＢＬｌがＩ（：ＥＬＬ、　ＨＬ
　２がＩ　Ｒ−Ｉ　ＣＦ！ＬＬとなる。しかし、この時
、スイッチＳＷ１はオフ、スイッチＳＷ２はオンである
ので、センスアンプＳＡには、ＢＬ２に流れるＸ９流し
か流れず、ｉＳＬ″：Ｉ　Ｒ−Ｉ　ＣＥＬｌ、となる。

次に、時刻ｔｏ以降では、ビット線ＨＬＩ。

ＢＬ２に流れる電流は、ＢＬＩがＬ　Ｒ＋　Ｌ　ＣＥＬ
Ｌ、ＢＬ２が−Ｉ　ＣＩｌ！ＬＬとなる。（たたし、実
際には、ビット線に流れる電流が負になる場合は少なく
。

多くの場合は、零となる。）この時、スイッチＳＷＩは
オン、スイッチＳＷ２はオフであるので。

センスアンプＳＡには、ＢＬＩに流れる電流しか流れず
、Ｉ　Ｓ　Ｌ弁ＩＲ＋　ＩｃＢＬＬとなる。

以上より、センスアンプは、ＩＳＬとＩＲとの大小を比
較することにより、セルの記憶情報を読み出せる。すな
わち、本実施例においては、ビット線が、各セルに対し
それぞれ１本しか必要でないため、メモリセル血精を低
減でき、その分メモリを高集積化できる。

第１図は、本発明の第２の実施例を示す図であり、第１
図（ａ）は、半導体メモリのメモリセル及びその周辺回
路の回路図、同図（ｂ）、（Ｑ）は、各部の電位波形図
、同図（Ｑ）、（ｆ）は。

ビット線に流れる電流波形図、同図（ｄ）、（ｇ）は、
センスアンプに流れる電流の波形図である。

本実施例では、第１図（ａ）に示すように、メモリセル
（ＭＣＩＩ〜ＭＣ２２）を高集積化に適した絶縁ゲート
形トランジスタで構成し、ビット線ドライバ（ＢＬ）ｌ
、ＢＯ２）を高速化に適したバイポーラ形トランジスタ
で構成している。まず、第１図（ａ）のメモリセルＭＣ
ＩＩの情報読み出し動作について、ＭＣＩＩの記憶情報
が１の場合は同図（ｂ）、（ｃ）ｌ　　（ｄ）を用いて
、ＭＣ１１の記憶情報がＯの場合は同図（ｅ）、（ｆ）
。

（ｇ）を用いて説明する。

同図（ａ）において、メモリセルＭＣＩＩを選択し情報
を読み出す時は、トランジスタＱ　’ｌ’　Ｌをオンさ
せるために、同図（ｂ）、（ｅ）の時刻ｔｚ〜ｔ２に示
すように、ワード線Ｗ１を高電位（本例ではＯ，ＯＶ）
に駆動する。また、トランジスタＱＹＬをオフさせるた
めにビット線選択信号ＶＹＩＮＩを選択レベルの高電位
（−２，，８Ｖ）に駆動し、抵抗ＲＹに電流ＩＹを流し
、ＱＹＬのベース電位を低電位（−２，２Ｖ）にする、
また、読み書き制御信号ＶＲＬ１を一１ｖに駆動し、ビ
ット線ＢＬＩの電位を−１，８■にする。

今セルＭＣＩＩ内のトランジスタＱＮＬがオンしている
と（すなわち、セルの記憶情報＝１゜Ｉ　ＣＥＬＬ＞　
０　）　、セル電流Ｉ　Ｃ１：ＬＬはセンスアンプＳＡ
からＱＲＬ、ＱＴＬ、ＱＮＬを介してＶＥへ流れる。一
方、非選択のビット線ＢＬ２は、ビット線選択信号ＶＹ
ＩＮ２が非選択レベルの−３，２Ｖであるため、ピッ１
−線ドライバ８１）２内の抵抗ＭＹには電流が流れず、
ＱＹＬのベース電位は高電位（−０，８Ｖ）になってい
る。この電位は。

ＶＲＬ２　（−１Ｖ）より０．２Ｖ晶いので、ＩＪＩ（
Ｌはオフし、ビット線ＢＬ２とセンスアンプＳＡは切り
離される。よって、センスアンプＳＡには、第１図（ｃ
）に示すビット線ＢＬＩに流れる電流しか流れない。

すなわち、第１図（ｄ）の時刻ｔ１〜ｔｚのＬＳＬ＝　
Ｉ　Ｒ＋　Ｉ　ＣＥＬＬで示すＩ　ＣＥＬＬ、の部分は
、ＭＣ１１のＩ　ＣＰ：ＬＬであり、ＳＡはこの電流を
検出することでセルＭＣ１１の情報を読み出せる。

次に、セルＭＣ１１内のトランジスタＱＮＲがオンし、
ＱＰＬがオンしているとぐすなわち、セルの記憶情報＝
　Ｏ、Ｉ　ｃｐＬＬ＜　Ｏ）−セル電流Ｉ　ＣＥＬＬは
ＶＣからＱ）’Ｌ、ＱＴＬを介し、電流源ＩＲＬに流れ
込む、一方、非選択のビット線ＢＬ２は、先程と同様に
、センスアンプＳＡと切り離されている。よって、セン
スアンプＳＡには、第１図（ｆ）に示すビット線ＢＬＩ
に流れる電流しか流れない。すなわち、第１図（ｇ）の
時刻ｔ１〜ｔｚのＩ　Ｓ　Ｌ＝　Ｉｌｌ　−１ｃＩ！ｔ
、＋、で示すＩ　ＣＥＬＬの部分は、ＭＣ：ＬＬのＬ　
ｃｐｂＬであり、ｓｐ、はこの電流を検出することでセ
ルＭＣＩＩの情報を読み出せる。

次に、第１図（ａ）において、セルＭＣ１１内のトラン
ジスタＱＮＬがオンしている（すなわち、セルの記憶情
報＝１）時に、この情報を書き換える場合を、同図（ｂ
）を用いて説明する。

ＱＮＬをオンからオフに切り換え、セルの情報を反転さ
せるためには、セルＭＣ；１１情報読み出し状態におい
て、読み書き制御信号ＶＲＬを一１■からＯＶに駆動し
、同図（ｂ）の時刻ｔ２〜ｔ３に示すようにビットｆｉ
ＢＬ１を−１，８Ｖから−Ｏ，ＳＶ　に駆動し、ＱＮＲ
のゲート電圧を高電位にすればよい。この時、ＱＮＲは
オフからオンに切り換わり、ＱＮＬ、ＱＮＲのドレイン
電圧ＶＣＯ，ＶＣＩの電圧関係、すなわち、セルの情報
が反転する。

次に、第１図（ａ）において、セルＭＣＩＩ内のトラン
ジスタＱＮＲがオンしている（すなわち、セルの記憶情
報＝０）時に、この情報を書き換える場合を、同図（ｅ
）を用いて説明する。ＱＮＲをオンからオフに切り換え
、セルの情報を反転させるためには、セルＭＣＬＩ情報
読み出し状態において、読み書き制御信号ＶＲＬを一１
■から一２Ｖに駆動し、同図（ｅ）の時刻ｔ２〜ｔδに
示すようにビットｍＢＬ１を−１，８■から−２，８■
に駆動し、ＱＮＲのゲート電圧を低電位にすればよい。

この時、ＱＮＲはオンからオフに切り換わり、ＱＮＬ、
ＱＮＲのドレイン電圧ＶＣＩ。

ＶＣＯの電圧関係、すなわち、セルの情報が反転する６ 以上述べてきたように、本実施例においては、ビット線
を各セルに対しそれぞれ１本にしても、セル情報の読み
出し及び書込みを正常に行うことができる。すなわち、
ビット線が各セルに対し１本しか必要でないため、メモ
リセル面積を低減でき、その分メモリを高集積化できる
。

第４図は、本発明の第３の実施例を承ず図であり、半導
体メモリのメモリセル及びその周辺回路の回路図を示し
ている。

まず、この第４図と第１図（ａ）との違いを説明する。

第１図（ａ）では、非選択のビット線に接続されるＱＲ
Ｌをオフし、非選択のビット線とセンスアンプＳＡを切
り離すために、ビット線選択信号ＶＹＩＮを非選択レベ
ルの−３，２■にし、ＱＹＬのベース電位をＶＲＬ　（
−１Ｖ）より高電位（−０，８Ｖ）にしていた。これに
対し、第４図では、非選択のビット線に接続されるＱＲ
Ｌをオフするために、ＱＲＬのベースに、ビット線が選
択された時にオンし、ビット線が非選択の時にオフする
スイッチ（ＱＰ）を設けている。すなわち、ビット線選
択信号ＶＹＩＮを選択レベルの−２，８■にすると、電
流ＩＹが抵抗ＲＹに流れ、ＱＰのゲートが低電位（本例
では、−３，０■）となり、ＱＰがオンし、ＱＲＬがオ
ンする。これに対し。

ビット線選択信号ＶＹＩＮを非選択レベルの−３，２Ｖ
　にすると、電流ＩＹが抵抗ＲＹに流れず、ＱＰのゲー
トが高電位（Ｏｖ）となり、ＱＰがオフし、ＱＲＬがオ
フする。

このように、ＱＲＬのベースに、ビット線が選択された
時にオンし、ヒツト線が非選択の時にオフするスイッチ
を設けると、第１図（ａ）で、各ビット線毎に入力する
必要のあった読み書き制御信号ＶＲＬＩ、ＶＲＬ２．・
・・を共通にすることができ、第４図にホすように、読
み書さ制御信号（ＶＲＬ）を１個にできる。

以上が第４図と第１図（ａ）との違いであり、その他の
読み出し及び書き込み動作に関しては、全く同じである
。よって、本例でも、ビット線を各セルに対しそれぞれ
１本にしても、セル情報の読み出し及び書き込みを正常
に行うことができる。

すなわち、ビット線が各セルに対し１本しか必要でない
ため、メモリセル面積を低減でき、その分メモリを高集
積化できる。

第５図は１本発明の第４の実施例を承す図であり、半導
体メモリのメモリセル及びその周辺回路の回路図を示し
ている。

本実施例は、非選択のビット線に接続されるＱＲＬ、Ｑ
ＲＲをオフするために、ＱＲＬ、Ｑ）ｔＲのベースに、
ビット線が選択された時にオンし。

ビット線が非選択の時にオフするスイッチＱＹＬ。

ＱＹＲを設けている。すなわち、ビット線選択信号ＶＹ
ＩＮを選択レベルの−２，８ｖ　にすると、電流ＩＹが
抵抗ＲＹに流れ、ＱＹＬ、ＱＹＲのゲートが低電位とな
り、ＱＹＬ、ＱＹＲがオンし、ＱＲＬ、ＱＲＲが、読み
書き制御信号（ＶＲＬ。

ＶＲＲ）が駆動する信号線に接続される。これに対し、
ビット線選択信号ＶＹｉＮを非選択レベルの−３，２Ｖ
にすると、電流ＩＹが抵抗ＲＹに流れず、ＱＹＬ、ＱＹ
Ｒのゲートが高電位（ＶＹＹ）となり、ＱＹＬ、ＱＹＲ
がオフし、ＱＲＬ、ＱＨＲが、読み書き制御信号（ＶＲ
Ｌ、ＶＲＲ）が駆動する信号線から切り離される。

このように、ＱＲＬ、ＱＲＨのベースに、ビット線が選
択された時にオンし、ビット線が非選択の時にオフする
スイッチを設けると、読み書き制御信号（ＶＲＬ、ＶＲ
Ｒ）が駆動する信号線から、非選択のビット線に接続さ
れるＱＲＬ、ＱＲＲが切り離されるので、信号線が軽負
荷となり、書き込み時間を高速化できる。

Ｃ発明の効果〕 以上述べてきたように、本発明を用いると、ビット線が
、各セルに対しそれぞれ１本しか必婆でないため、メモ
リセル面積を低減でき、その分メモリを高集積化できる
。また、第３．第４の実施例の構成を用いると、読み書
き制御信号が駆動する信号線から、非選択のビット線に
接続される読み書き用トランジスタが切り離されるので
、信号線が軽負荷となり、書き込み時間を高速化できる
。

【図面の簡単な説明】

第１図は本発明の第２の実施例を示す回路図および信号
波形図、第２図は本発明の第１の実施例を示す回路図お
よび信号波形図、第３図は既に発明者らが提案した従来
例を示す回路図および信号波形図、第４図は本発明の第
３の実施例を示す回路図、第５図は本発明の第４の実施
例を示す回路図である。 ＭＣ・・・メモリセル、ＢＤ・・・ビット線ドライバ、
ＳＡ・・・センスアンプ、Ｗ・・・ワード線、ＶＹＩＮ
・・・ビット線選択信号、ＶＲＬ・・・読み書き制御信
号、第１図 （ｂ） ０ １ ２ ３ 時 間 第１図 （ｅ） ０ し。 ２ ｔ。 時 間 第１図 （ｃ） 第１図 （ｆ） 第２図 （ａ） 第３図 （ａ） 第２図 （ｂ） 間 第２図 （ｃ） 間 第３図 （１）） 間 第３図 （ｃ） 間

Claims (1)

1. 【特許請求の範囲】 １、ビット線に接続され、少なくとも上記ビット線が選
   択された時、記憶情報に応じて、上記ビット線に正また
   は負のセル電流Ｉ＿Ｃ＿Ｅ＿Ｌ＿Ｌを供給するメモリセ
   ルと、ビット線に定電流Ｉ＿Ｒを供給する手段と、選択
   されたビット線に流れる電流（Ｉ＿Ｃ＿Ｅ＿Ｌ＿Ｌ＋Ｉ
   ＿Ｒ）とＩ＿Ｒとの大小を比較し、上記記憶情報を読み
   出すセンスアンプとを有することを特徴とする半導体メ
   モリ。 ２、請求項１記載のＩ＿Ｒは、選択されたビット線にの
   み供給され、かつ／または、Ｉ＿Ｒ＞Ｉ＿Ｃ＿Ｅ＿Ｌ＿
   Ｌであることを特徴とする請求項１記載の半導体メモリ
   。 ３、請求項１記載のメモリセルは、第１及び第２の絶縁
   ゲート形トランジスタのゲートとドレインを互いに交差
   接続したフリップフロップと、ビット線との結合用の第
   ３の絶縁ゲート形トランジスタとで構成されるメモリセ
   ルであることを特徴とする請求項１、２記載の半導体メ
   モリ。 ４、請求項１記載のビット線とセンスアンプの間に、エ
   ミッタがビット線に接続され、ベースに読み書き制御信
   号が入力され、コレクタがセンスアンプに接続されるバ
   イポーラ形トランジスタを設けたことを特徴とする請求
   項１、２または３記載の半導体メモリ。 ５、ビット線とセンスアンプの間に、エミッタがビット
   線に接続され、ベースに読み書き制御信号が入力され、
   コレクタがセンスアンプに接続されるバイポーラ形トラ
   ンジスタを設けた半導体メモリにおいて、上記トランジ
   スタのベースに、上記ビット線が選択された時にオンし
   、上記ビット線が非選択の時にオフするスイッチを設け
   たことを特徴とする半導体メモリ。