JPH0766660B2 - ダイナミツク型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAM（ランダム・アクセス
・メモリ）に関するもので、例えば、自動リフレッシュ
回路を内蔵するものに利用して有効な技術に関するもの
である。

〔背景技術〕

ダイナミック型メモリセルは、情報を荷重の形態で記憶
する記憶用キャパシタとアドレス選択用のMOSFETとによ
って構成される。半導体基板上において形成されたメモ
リセルにおいては、上記キャパシタに蓄積された電荷
が、リーク電流等によって時間とともに減少してしま
う。このため、常にメモリセルに正確な情報を記憶させ
ておくためには、メモリセルに記憶されている情報を、
その情報が失われる前に読み出して、これを増幅して再
び同じメモリセルに書込む動作、いわゆるリフレッシュ
動作を行う必要がある。例えば、64Kビットのダイナミ
ック型RAMにおけるメモリセルの自動リフレッシュ方式
として、『電子技術』誌のVol23、No 3のpp30〜33に示
されている自動リフレッシュ回路が公知である。すなわ
ち、ダイナミック型RAMに、リフレッシュ制御用の外部
端子を設けて、この外部端子に所定のレベルのリフレッ
シュ制御信号REFを印加することにより、ダイナミック
型RAM内の複数のメモリセルが自動的にリフレッシュさ
れるオートリフレッシュ機能と、上記リフレッシュ信号
REFを所定のレベルにしつづけることにより内蔵のタイ
マー回路を作動させて、一定周期毎に上記リフレッシュ
動作を行うセルフリフレッシュ機能と設けられている。

このような従来の自動リフレッシュ回路においては、全
てのメモリセルに対して同じ周期によってリフレッシュ
動作を行うものであるので、ワーストケースを考慮した
約2ms程度の極く短いリフレッシュ周期が選ばれる。ダ
イナミック型RAMにあっては、このように極めて短い時
間間隔で常にリフレッシュ動作を行うものであり、その
消費電力の大半は、リフレッシュ動作によるものとなっ
てしまう。

本願発明者は、メモリセルの情報記憶保持時間について
検討した結果、大半のメモリセルにおける情報記憶保持
時間が約400〜1000ms程度と大きく、複数個の限られた
メモリセルのみがプロセス不良等により落ちこぼれ的に
数ms程度に悪くなっていることを見い出した。そこで、
本願発明者は、メモリセルの情報記憶保持時間に見合う
ようにそのリフレッシュ周期を異ならせることを考え
た。

〔発明の目的〕

この発明の目的は、低消費電力化を図ったダイナミック
型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、リ
フレッシュ用アドレスカウンタの複数ステップの歩進動
作毎にアドレス記憶回路に保持された特定のリフレッシ
ュアドレスに切り換えて、落ちこぼれ的に情報記憶保持
時間が悪くなっているメモリセルの救済を行うようにす
るものである。

〔実施例〕

第１図には、この発明に係るダイナミック型RAMの一実
施例の回路図が示されている。同図の各回路素子は、公
知のCMOS（相補型MOS）集積回路の製造技術によって、
１個の単結晶シリコンのような半導体基板上において形
成される。以下の説明において、特に説明しない場合、
MOSFET（絶縁ゲート型電界効果トランジスタ）はＮチャ
ンネルMOSFETである。なお、同図において、ソース・ド
レイン間に直線が付加されたMOSFETはＰチャンネル型で
ある。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウエ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルMOSFETのソース、ドレイン及びチャンネル形成領
域（ゲート形成領域）とされた表面部分以外には、公知
の選択酸化法によって比較厚いフィールド絶縁膜が形成
されている。キャパシタ形成領域上には、比較的薄い厚
さの絶縁膜（酸化膜）を介して１層目ポリシリコン層が
形成されている。１層目ポリシリコン層は、フィールド
絶縁膜上まで延長されている。１層目ポリシリコン層の
表面には、それ自体の熱酸化によって形成された薄い酸
化膜が形成されている。キャパシタ形成領域における半
導体基板表面には、イオン打ち込みによりチャンネルが
形成され、又は１層目ポリシリコン層に電源電圧のよう
な適当な電圧が加えられることによってチャンネル領域
が誘起される。これによって、１層目ポリシリコン層、
薄い絶縁膜及びチャンネル領域からなるキャパシタが形
成されるフィールド絶縁膜上の１層目ポリシリコン層
は、１種の配線とみなされる。

チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極とするための２層目ポリシリコン層が形成さ
れている。この２層目ポリシリコン層は、フィールド絶
縁膜上及び１層目ポリシリコン層上に延長される。特に
制限されないが、後で脱明するメモリアレイにおけるワ
ード線及びダミーワード線は、２層目ポリシリコン層か
ら構成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、その層間絶縁膜
上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

第１図において、基板バックバイアス電圧発生回路VBG
は、集積回路の外部端子を構成する電源端子Vccと基準
電位端子もしくはアース端子との間に加えられる＋5Vの
ような正電源電圧に応答して、半導体基板に供給すべき
負のバックバイアス電圧Vbbを発生する。これによっ
て、ＮチャンネルMOSFETの基板ゲートにバックバイアス
電圧が加えられることになり、そのソース，ドレインと
基板間の寄生容量値が減少させられるため、回路の高速
動作化が図られる。

メモリアレイＭ−ARYは、特に制限されないが、２交点
方式とされる。第１図には、その一対の行が具体的に示
されている。一対の平行に配置された相補データ線D,
に、アドレス選択用MOSFETQmと情報記憶用キャパシタCs
とで構成された複数のメモリセルのそれぞれの入出力ノ
ードが同図に示すように所定の規則性をもって配分され
て結合されている。

プリチャージ回路PC1は、代表として示されたMOSFETQ5
のように、相補データ線D,間に設けられたスイッチMO
SFETにより構成される。

センスアンプSAは、代表として示されたＰチャンネルMO
SFETQ7,Q9と、ＮチャンネルMOSFETQ6,Q8とからなるCMOS
ラッチ回路で構成され、その一対の入出力ノードが上記
相補データ線D,に結合されている。また、上記ラッチ
回路には、特に制限されないが、並列形態のＰチャンネ
ルMOSFETQ12,Q13を通して電源電圧Vccが供給され、並列
形態のＮチャンネルMOSFETQ10,Q11を通して回路の接地
電圧Vssが供給される。それらのパワースイッチMOSFETQ
10,Q11及びMOSFETQ12,Q13は、同じメモリマット内の他
の同様な行に設けられたラッチ回路に対して共通に用い
られる。言い換えるならば、同じメモリマット内のラッ
チ回路におけるＰチャンネルMOSFETとＮチャンネルMOSF
ETとはそれぞれそのソースが共通接続される。

上記MOSFETQ10,Q12のゲートは、動作サイクルではセン
スアンプSAを活性化させる相補タイミングパルスφpa1,
pa1が印加され、MOSFETQ11,Q13のゲートには、上記タ
イミングパルスφpa1,pa1より遅れた、相補タイミン
グパルスφpa2,pa2が印加される。このようにするこ
とによって、センスアンプSAの動作は２段階に分けられ
る。タイミングパルスφpa1,pa1が発生されたとき、
すなわち第１段階においては、比較的小さいコンダクタ
ンスを持つMOSFETQ10及びQ12による電流制限作用によっ
てメモリセルからの一対のデータ線間に与えられた微小
読み出し電圧は、不所望な、レベル変動を受けることな
く増幅される。上記センスアンプSAでの増幅動作によっ
て相補データ線電位の差が大きくされた後、タイミング
パルスφpa2,pa2が発生されると、すなわち第２段階
に入ると、比較的大きなコンダクタンスを持つMOSFETQ1
1,Q13がオン状態にされる。センスアンプSAの増幅動作
は、MOSFETQ11,Q13がオン状態にされることによって速
くされる。このように２段階に分けて、センスアンプSA
の増幅動作を行わせることによって、相補データ線の不
所望なレベル変化を防止しつつ、データの高速読み出し
を行うことができる。

ロウデコーダＲ−DCRは、特に制限されないが、２分割
されたロウデコーダＲ−DCR1とＲ−DCR2との組み合わせ
によって構成される。同図には、第２のロウデコーダＲ
−DCR2の１回路分（ワード線４本分）が代表として示さ
れている。図示の構成に従うと、アドレス信号a2〜a6を
受けるＮチャンネルMOSFETQ32〜Q36と、ＰチャンネルMO
SFETQ37〜Q41とで構成されたCMOS回路によるNAND（ナン
ド）回路で上記４本分のワード線選択信号が形成され
る。このNAND回路の出力は、CMOSインバータIV1で反転
され、カットMOSFETQ28〜Q31を通して、スイッチ回路と
しての伝送ゲートMOSFETQ24〜Q27のゲートに伝えられ
る。

第１のロウデコーダＲ−DCR1は、その具体的回路を図示
しないが、２ビットの相補アドレス信号a0,０及びa1,
１で形成されたデコード信号によって選択される上記
同様な伝送ゲートMOSFETとカットMOSFETとからなるスイ
ッチ回路を通してワード線選択タイミング信号φｘから
４通りのワード線選択タイミング信号φx00ないしφx11
を形成する。これらのワード線選択タイミング信号φx0
0〜φx11は、上記伝送ゲート上記MOSFETQ24〜Q27を介し
て各ワード線に伝えられる。

特に制限されないが、タイミング信号φx00は、アドレ
ス信号a0及びa1がロウレベルにされているとき、タイミ
ング信号φｘに同期してハイレベルにされる。同様に、
タイミング信号φx01、φx10及びφx11は、それぞれア
ドレス信号０及びa1、及びa0及び１、及び０及び
１がロウレベルにされているときタイミング信号φｘ
に同期してハイレベルにされる。

これによって、アドレス信号a1及び１は、複数のワー
ド線のうちのデータ線Ｄに結合されたメモリセルに対応
されたワード線群（W0、W1、以下、第１ワード線群と称
する）と、データ線Ｄに結合されたメモリセルに対応さ
れたワード線群（W2、W3、以下、第２ワード線群と称す
る）とを識別するための一種のワード線群選択信号とみ
なされる。

ロウデコーダＲ−DCR1とＲ−DCR2のようにロウデコーダ
を２分割することによって、ロウデコーダＲ−DCR2のピ
ッチ（間隔）とワード線のピッチとを合わせることがで
きる。その結果、無駄な空間が半導体基板上に生じな
い。各ワード線と接地電位との間には、MOSFETQ20〜Q23
が設けられ、そのゲートに上記NAND回路の出力が印加さ
れることによって、非選択時のワード線を接地電位に固
定させるものである。特に制限されないが、上記ワード
線には、その遠端側（デコーダ側と反対側の端）のリセ
ット用のMOSFETQ1〜Q4が設けられており、リセットパル
スφpwを受けてこれらのMOSFETQ1〜Q4がオン状態になる
ことによって、選択されたワード線がその両端から接地
レベルにリセットされる。なお、ロウ系の残り２ビット
のアドレス信号ａ7,ａ８は、マット、（複数個に分割さ
れた上記類似のメモリアレイ）の切り換え信号（選択信
号）として利用される。

ロウアドレスバッファＸ−ADBは、外部端子A0〜A8から
供給されたアドレス信号を受けて外部端子から供給され
たアドレス信号と同相の内部アドレス信号a0〜a8と逆相
のアドレス信号０〜８（以下、これらを合わせてａ
０〜ａ８のように表す。）を形成して、後述するマルチ
プレクサMPXを介して上記ロウデコーダＲ−DCRに供給す
る。

カラムスイッチＣ−SWは、代表として示されているMOSF
ETQ42,Q43のように、相補データ線D,Dと共通相補データ
線CD,▲▼を選択的に結合させる。これらのMOSFETQ
42,Q43のゲートには、カラムデコーダＣ−DCRからの選
択信号が供給される。

カラムデコーダＣ−DCRは、データ線選択タイミング信
号φｙによってカラム選択タイミングが制御され、カラ
ムアドレスバッファＹ−ADBから供給される内部アドレ
ス信号a9〜a14と逆相のアドレス信号９〜14をデコ
ードすることによってカラムスイッチＣ−SWに供給すべ
き選択信号を形成する。

カラムアドレスバッファＹ−ADBは、外部端子A9〜A14か
ら供給されたアドレス信号を受けて、外部端子から供給
されたアドレス信号と同相の内部アドレス信号a9〜a14
と逆相のアドレス信号９〜14（以下、これらを合わ
せてａ９〜ａ14のように表す）を形成して、上記カラム
デコーダＣ−DCRに供給する。

上記共通相補データ線CD,▲▼間には、上記同様な
プリチャージ回路を構成するプリチャージMOSFETQ44が
設けられている。この共通相補データ線CD,▲▼に
は、上記センスアンプSAと同様な回路構成のメインアン
プMAの一対の入出力ノードが結合されている。

読み出し動作ならば、データ出力バッファDOBはそのタ
イミング信号rwによって動作状態にされ、上記メイン
アンプMAの出力信号を増幅して外部端子I/Oから送出す
る。なお、書込み動作なら、上記タイミング信号rwに
よってデータ出力バッファDOBの出力はハイインピーダ
ンス状態にされる。書込み動作ならば、データ入力バッ
ファDIBは、そのタイミング信号φrwによって動作状態
にされ、外部端子I/Oから供給された書込み信号に従っ
た相補書込み信号を上記共通相補データ線CD,▲▼
に伝えることにより、選択されたメモリセルへの書込み
が行われる。なお、読み出し動作なら、上記タイミング
信号φrwによってデータ入力バッファDIBの出力はハイ
インピーダンス状態にされる。

上記のようにアドレス選択用MOSFETQmと情報記憶用キャ
パシタCsとからなるダイナミック型メモリセルへの書込
み動作において、情報記憶用キャパシタCsにフルライト
を行うため、言い換えるならば、アドレス選択用MOSFET
Qm等のしきい値電圧により情報記憶用キャパシタCsへの
書込みハイレベルのレベル損失が生じないようにするた
め、ワード線選択タイミング信号φｘによって起動され
るワード線ブートストラップ回路（図示せず）が設けら
れる。このワード線ブートストラップ回路は、ワード線
選択タイミング信号φｘとその遅延信号を用いて、ワー
ド線選択タイミング信号φｘのハイレベルを電源電圧Vc
c以上の高レベルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ATDで示されているのは、特に制限されない
が、アドレス信号a0〜a8（又は０〜a8）とアドレス信
号a9〜a14（又は９〜a14）を受けて、その立ち上がり
又は立ち下がりの変化検出するアドレス信号変化検出回
路である。上記アドレス信号変化検出回路ATDは、特に
制限されないが、アドレス信号a0〜a8と、その遅延信号
とをそれぞれ受ける排他的論理和回路と、これらの排他
的論理和回路の出力信号を受ける論理和回路と、アドレ
ス信号a9〜a14を受ける同様な回路によって構成され
る。すなわち、アドレス信号とそのアドレス信号の遅延
信号とを受ける排他的回路が各アドレス信号に対して設
けられている。このアドレス信号変化検出回路ATDは、
アドレス信号a0〜a8のうちいずれか１つでも変化する
と、その変化タイミングに同期したロウ系のアドレス信
号変化検出パルスφｒ（なお、第１図では、パルスφｒ
及び後述のパルスφｒを単にφと表している。）が形成
される。同様にアドレス信号a9〜a14のうちのいずれか
１つでも変化するとカラム系のアドレス信号変化検出パ
ルスφｃが形成される。

回路信号TGで示されているのは、タイミング発生回路で
あり、上記代表として示された主要なタイミング信号等
を形成する。すなわち、このタイミング発生回路TGは、
アドレス信号変化検出パルスφr,φｃの他、外部端子か
ら供給されるライトイネーブル信号▲▼，チップ選
択信号▲▼を受けて、上記一連のタイミングパルス
を形成する。

回路記号REFCで示されているのは、自動リフレッシュ回
路であり、図示しないフレッシュアドレスカウンタ，タ
イマー等を含んでいる。この自動リフレッシュ回路REFC
は、外部端子からのリフレッシュ信号▲▼をロウ
レベルにすることにより起動される。すなわち、チップ
選択信号▲▼がハイレベルのときにリフレッシュ信
号▲▼がロウレベルにされると自動リフレッシュ
回路REFCは、それに応じて動作状態にされる。すなわ
ち、回路REFCからは、マルチプレクサMPXに対して、内
臓のリフレッシュアドレスカウンタからの内部アドレス
信号をロウデコーダＲ−DCRに伝えさせる制御信号φref
が出力される。これによって、内部アドレス信号に対応
された一本のワード線選択によるリフレッシュ動作（オ
ートリフレッシュ）が実行される。また、リフレッシュ
信号REFをロウレベルにしつづけるとタイマーが作動し
て、一定時間毎にリフレッシュアドレスカウンタが歩進
させられて、この間連続的なリフレッシュ動作（セルフ
リフレッシュ）が行なわれる。

上記自動リフレッシュ回路REFCは、実質的なリフレッシ
ュ周期を長くして低消費電力化を図るため、この情報保
持時間が長くされた大半のメモリセルに対するリフレッ
シュ周期と、その情報保持時間が短くされた落ちこぼれ
的なメモリセルに対するリフレッシュ周期とを持つよう
なアドレス設定機能が設けられる。

ここで、リフレッシュ周期について、本例と従来例との
比較を具体的数値例を挙げて説明する。

例えば、全セル数を512、落ちこぼれセル数を４、落ち
こぼれセルに必要なリフレッシュ周期を2msとすると、
従来例は、全512セルに512サイクルで１廻りのリフレッ
シュを行い、正常なセルも2msの間隔でリフレッシュを
していた。したがって、512サイクルの１サイクルに要
する周期は、2ms÷512＝3.9μｓとなる。

これに対しては、本例は、落ちこぼれセルのリフレッシ
ュ周期を2msと設定し、全セルのリフレッシュ周期を、
前述の約400〜1000ms程度の通常のセルの情報記録保持
時間よりも短い64msと設定する。これを実現するため、
全512のセルに対して640サイクルで１廻りのリレッシュ
を行い、５サイクル毎に、４サイクルを通常のリフレッ
シュに、１サイクルを落ちこぼれセルのリフレッシュに
当てるものである。つまり640サイクルのうち、512サイ
クルが全512セルの１廻りのシリフレッシュに当てら
れ、128サイクルが４個の落ちこぼれセルの32廻りのリ
フレッシュに使われることとなる。したがって、640サ
イクルの１サイクルに要する周期は、2ms×32÷640＝10
0μｓとなる。

以上のように、本例は、従来例のように全セルを2msの
間隔でリフレッシュを行う場合に較べて、大幅にリフレ
ッシュ回数を減らすことができ、これに伴って低消費電
力化を図ることができる。

第２図には、上記自動リフレッシュ回路REFCとマルチプ
レクサMPXの一実施例の回路図が示されている。

リフレッシュ用のアドレス信号を形成するアドレスカウ
ンタは、特に制限されないが、縦列形態にされた１つの
カウンタ回路CT1とCT2により構成される。外部端子から
供給されたリフレッシュ制御信号▲▼又は図示し
ないタイマー回路から出力されたパルスに基づいて形成
された歩進パルスφがその入力に供給される第１のカウ
ンタ回路CT1は、特に制限されないが、５進のカウンタ
回路により構成される。このカウンタ回路CT1の最下位
ビットb0と次のビットb1とは、前記アドレス信号A0〜A8
のうちの２ビットのアドレス信号A0〜A1に対応したリフ
レッシュ用アドレス信号として使用され、残りの最上位
ビットの信号は、キャリー信号caとして第２のカウンタ
回路CT2の入力に供給される。このカウンタ回路CT2は、
前記ロウ系のアドレス信号A0〜A8のうちの残りのビット
に対応したアドレス信号b2〜b8を形成する。これらのア
ドレス信号b0〜b8は、後述するマルチプレクサMPXに供
給される。

上記第１のカウンタ回路CT1の最上位ビットのキャリー
号caは、他方において落ちこぼれ的なメモリセルのリフ
レッシュ動作に利用される。特に制限されないが、上記
キャリー信号caは、第３のカウンタ回路CT3の入力に供
給される。このカウンタ回路CT3は、４進カウンタ回路
とされる。このカウンタ回路CT3の２ビットからなる出
力信号d0,d1は、デコーダ回路DCRによって、４通りの選
択信号DS0〜DS3に変換される。

この選択信号DS0〜DS3は、前記落ちこぼれ的なメモリセ
ルが結合されたワード線のアドレスを指示する記憶回路
の選択信号として用いられる。アドレス記憶回路とし
て、４本分のワード線のアドレスを指示するアドレス信
号を記憶する記憶回路R0〜R3が用意されている。

第３図には、これらの記憶回路R0〜R3のうち、１ビット
分の具体的回路例が示されている。すなわち、上記選択
信号DS0〜DS3は、ＮチャンネルMOSFETQ71〜Q73のゲート
に供給される。これらのMOSFETQ71〜Q74のソースと回路
の接地電位点との間には、特に制限されないが、ポリシ
リコン層により構成されたヒューズ手段F1〜F4がそれぞ
れ設けられる。そして、上記MOSFETQ71〜Q74のドレイン
は、共通化されて負荷手段としてのＰチャンネルMOSFET
Q70が設けられる。上記ヒューズ手段F1〜F4は、落ちこ
ぼれ的なメモリセルが結合されたワード線のアドレスに
従って、例えばレーザー光線によるアニールによる抵抗
値が変化させられ又は溶断される。これにより、選択信
号DS0〜DS3が択一的にハイレベルにされることによっ
て、いずれか１つのMOSFETがオン状態にされた時、上記
ヒューズ手段の溶断等の有無に従ったハイレベル／ロウ
レベルのアドレス信号c0が送出される。

この実施例では、第２図に示すように４組の記憶回路R0
〜R3が設けられているので、最大４本分のワード線に結
合された落ちこぼれ的なメモリセルの救済を行うことが
できる。上記選択信号DS0〜DS3は、上記のようにそれぞ
れ記憶回路R0〜R3に保持されたアドレス信号を選択的に
送出させる。このようにして択一的に出力されたアドレ
ス信号c0〜c8は、次のマルチプレクサMPXに供給され
る。

マルチプレクサMPXにおける１ビット分の信号を選択的
に伝達させる単位回路は、次の各回路素子により構成さ
れる。ＰチャンネルMOSFETQ50は、そのゲートに定常的
に回路の接地電位が供給されることによって負荷抵抗と
して作用させられる。このMOSFETQ50のソースは、電源
電圧Vccに結合される。このMOSFETQ50は、次の３つの直
列形態にされたＮチャンネル型の駆動MOSFETの共通の負
荷手段として用いられる。

１つの直列回路は、ＮチャンネルMOSFETQ57とQ58からな
り、上記MOSFETQ57のゲートには、リフレッシュ制御信
号φrefを受けるインバータ回路IV3の出力信号が供給さ
れ、MOSFETQ58のゲートにはアドレスバッファＲ−ADBか
ら送出されたアドレス信号a0が供給される。他の２つの
直列回路は、MOSFETQ51,Q52,Q53及びQ54,Q55,Q56により
構成される。上記MOSFETQ51,Q54のゲートには、上記リ
フレッシュ制御信号φrefが共通に供給される。上記２
つの直列回路のうちの一方のMOSFETQ52のゲートには、
上記キャリー信号caが供給され、MOSFETQ53のゲートに
は記憶回路からのアドレス信号c0が供給される。また、
上記２つの直列回路のうちの他方のMOSFETQ55のゲート
には、上記キャリー信号caを受けるインバータ回路IV2
の出力信号が供給され、MOSFETQ56のゲートには、自動
リフレッシュ回路REFCにより形成されたアドレス信号b0
が供給される。

他の代表として示されている最上位ビットに対応した単
位回路も、上記類似のMOSFETQ60〜Q68により構成され
る。

次に、第４図に示したタイミング図を参照して、この発
明に係るリフレッシュ動作を説明する。

前述のように外部端子に供給するリフレッシュ信号▲
▼を比較的短い時間ロウレベルにすること、又はロ
ウレベルにし続けることにより、ロウレベルにされる歩
進パルスφが形成される。このタイミングで、リフレッ
シュ制御信号φrefは、ハイレベルにされて、マルチプ
レクサMPXをリフレッシュ用アドレスに切り換える。す
なわち、リフレッシュ制御信号φrefのハイレベルによ
って、マルチプレクサMPXのインバータ回路IV3の出力信
号はロウレベルにされるので、MOSFETQ57,Q67がオフ状
態にされる。これにより、アドレスバッファＸ−ADBか
ら送出されたアドレス信号a0〜a8の送出が禁止させられ
る。この時には、上記リフレッシュ制御信号φrefのハ
イレベルによってマルチプレクサMPXのMOSFETQ51,Q54及
びQ61,Q64等がオン状態にされる。そして、キャリー信
号caがロウレベルなら、MOSFETQ52,Q62等はオフ状態に
され、MOSFETQ55,Q65はオン状態にされる。これによ
り、マルチプレクサMPXは、MOSFETQ56,Q66等のゲートに
供給されたリフレッシュ用アドレス信号b0〜b8を送出さ
せる。また、後述するようにキャリー信号caがハイレベ
ルなら、MOSFETQ52,Q62等はオン状態に、MOSFETQ55,Q65
はオフ状態に切り換えらる。これにより、マルチプレク
サMPXは、MOSFETQ53、Q63等のゲートに供給された記憶
回路から送出されたリフレッシュ用アドレス信号c0〜c8
を送出させる。

上記カウンタ回路CT1は、前記歩進パルスφの立ち下が
りに同期して計数動作を行う。このカウンタ回路CT1の
最上位ビットの信号はキャリー信号caとされ、次段のカ
ウンタ回路CT2の入力に供給されるので、このカウンタ
回路CT2は、その立ち下がりの毎に歩進動作を行う。こ
れによって、歩進パルスφからみれば、５個のうちの１
個の割合でカウンタ回路CT1とCT2により形成される第１
のリフレッシュ用アドレス信号b0〜b8の歩進動作が中断
させられる。

上記歩進動作が中断された時、言い換えるならば、キャ
リー信号caがハイレベルにされたタイミングで上記のよ
うにマルチプレクサMPXを切り換えて、カウンタ回路CT3
の出力をデコードして形成された選択信号DS0〜DS3のう
ちの１つにより指定された記憶回路に保持されたアドレ
ス信号c0〜c8を出力させる。そして、上記キャリー信号
caがハイレベルからロウレベルに変化した時に、カウン
タ回路CT3の歩進動作を行い、次の選択信号を形成す
る。

このような動作によって、５個の歩進パルスに対して、
４個の歩進パルスによりリフレッシュ用アドレス信号b0
〜b8の歩進動作が行われ、残り１個の歩進パルスにより
記憶アドレス信号c0〜c8が送出される。すなわち、この
実施例のリフレッシュサイクルの１廻りは、アドレス信
号が上記のように９ビットからなる場合、512サイクル
ではなく、５×128＝640サイクルにされる。この640サ
イクルの中で、落ちこぼれ的なメモリセルが結合された
４本のワード線に対するリフレッシュは、全部で128回
にわたって行われるから、１つのワード線に対しては32
回になる。すなわち、落ちこぼれ的なメモリセルは、正
常なメモリセルに対して１回のリフレッシュ動作が行わ
れる間に32回にわたってそのリフレッシュ動作が行われ
る。

なお、上記のようにリフレッシュ用アドレス信号が変化
すると、アドレス信号変化検出回路ATDによりアドレス
信号変化検出検出パルスφr,φｃが形成される。

タイミング発生回路TGは、このアドレス信号変化検出パ
ルスφr,φｃに同期して、メモリアレイＭ−ARYの選択
回路を一旦リセットする。すなわち、タイミングパルス
φpa1,φpa2（pa1,pa2）によりセンスアンプSAを非
動作状態にして、相補データ線D,を以前の読み出し又
は書込み情報に従ったフローティング状態のハイレルと
ロウレベルにする。また、ワード線選択タイミング信号
φｘとデータ線選択信号φｙとをロウレベルにしてそれ
ぞれ非選択状態にする。この後に、プリチャージパルス
φpcrを一旦ハイレベルにして、上記相補データ線を短
絡することにより、前述のようなハーフプリチャージ動
作を行う。このプリチャージ動作の終了後、ワード線選
択タイミング信号φｘをハイレベルにして上記取り込ま
れたアドレス信号に従ってワード線の選択を行う。次
に、タイミングパルスφpa1,φpa2（pa1,pa2）によ
りセンスアンプSAを動作状態にして相補データ線D,に
読み出されたメモリセルの記憶情報を増幅してその相補
データ線D,に伝える。上記ワード線選択動作によって
一旦破壊されかかったメモリセルの記憶情報としての電
荷は、増幅された相補データ線D,のレベルをそのまま
受け取ることによって回復されるこのような動作によっ
てメモリセルの記憶情報はリフレッシュされる。

なお、読み出し又は書き込み動作なら、カラムデコーダ
Ｃ−DCRは、データ線選択タイミング信号φｙに従った
選択信号を形成してカラムスイッチＣ−SWに供給する。
これによって、一対のデータ線D,とコモン相補データ
線CD,▲▼とが結合されるので、コモン相補データ
線CD,▲▼には上記結合されたデータ線D,のレベ
ルに従ったデータが現れる。読み出し動作なら、コモン
相補データ線CD,▲▼に読み出された読み出し信号
は、メインアンプMAにより増幅される。そして、タイミ
ングパルスrwのハイレベルによりデータ出力バッファ
DOBが動作状態になって外部端子I/Oから読み出し出力Do
utを送出する。書込み動作なら、タイミングパルスφrw
のハイレベルによって動作状態にされデータ入力バッフ
ァDIBを介して供給されたハイレベルとロウレベルの書
込み信号がコモン相補データ線CD,▲▼とカラムス
イッチMOSFETQ42,Q43及び相補データ線D,を介してメ
モリセルに書き込まれる。（以上、図示せず） 上記のリフレッシュ動作において、640サイクルからな
る１廻りにようする時間を例えば64msに設定すると、正
常なメモリセルに対するリフレッシュ周期は64msとさ
れ、落ちこぼれ的なメモリセルに対するリフレッシュ周
期は、その1/32の2msとされる。

これにより、従来のように全て同じ2msの周期でリフレ
ッシュを行う場合に、比べ大幅にリフレッシュ回数を減
らすことが可能となり、これに伴って低消費電力化を図
ることができる。

〔効 果〕 （１）リフレッシュサイクル中に、飛び飛びに落ちこぼ
れ的なメモリセルのリフレッシュを挿入することによっ
て、全体としてのリフレッシュ周期を長くすることがで
きる。これにより、リフレッシュ回数が大幅に減らせる
ことができるから、消費電力の大幅な低減を図ることが
できるという効果が得られる。

（２）リフレッシュサイクル中に、飛び飛びに落ちこぼ
れ的なメモリセルのリフレッシュ周期を設ける回路とし
て、2ⁿ＋１進のカウンタ回路を用いて、その最上位ビッ
トを利用することによって、簡単な回路により２種類の
リフレッシュ周期を作り出すことができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、マルチプレク
サMPXは、多少回路が複雑になるが、例えば上記制御信
号によって動作状態又は出力ハイインピーダンス状態に
されるCMOS回路を用いることによって、直流電流の発生
を防止させることが望ましい。また、リフレッシュサイ
クル中に飛び飛びのリフレッシュ周期を作り出す回路は
何であってもよい。アドレス記憶回路は、ヒューズ手段
の他、例えばMOSFETを選択的にゲート破壊を生じさせる
もの等何であってもよい。

さらに、上記ダイナミック型RAMを構成する他の周辺回
路の具体的回路構成は、種々の実施形態を採ることがで
きるものである。例えば、アドレス信号は、共通のアド
レス端子からアドレスストローブ信号▲▼と▲
▼に同期して多重化して供給するものであってもよ
い。この場合のリフレッシュの起動方式は、RASに先立
ってCASをロウレベルにするもの等種々の実施形態を採
ることができるものでる。また、メモリセルの読み出し
動作のための基準電圧は、ダミーセルを利用して形成す
るものであってもよい。

〔利用分野〕

この発明は、自動リフレッシュ回路を内蔵したダイナミ
ック型RAMにに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、 第２図は、そのリフレッシュ制御回路とマルチプレクサ
MPXの一実施例を示す回路図、 第３図は、そのアドレス記憶回路の一実施例を示す回路
図、 第４図は、そのリフレッシュ動作を説明するためのタイ
ミング図である。 Ｍ−ARY……メモリアレイ、PC1……プリチャージ回路、
SA……センスアンプ、Ｃ−SW……カラムスイッチ、Ｒ−
DCR……ロウアドレスデコーダ、Ｃ−DCR……カラムアド
レスデコーダ、MA……メインアンプ、ATD……アドレス
信号変化検出回路、TG……タイミング発生回路、REFC…
…自動リフレッシュ回路、DOB……データ出力バッフ
ァ、DIB……データ入力バッファ、MPX……マルチプレク
サ、CT1〜CT3……カウンタ回路、R0〜R3……記憶回路、
DCR……デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】リフレッシュ用アドレス信号を形成するア
   ドレスカウンタ回路と、特定のリフレッシュアドレスを
   保持するアドレス記憶回路と、アドレス切り換え回路と
   を含み、上記アドレスカウンタの複数ステップの歩進動
   作毎に、上記アドレス切り換え回路によって上記アドレ
   ス記憶回路に保持された特定のリフレッシュアドレスを
   出力させる自動リフレッシュ制御回路を内蔵することを
   特徴とするダイナミック型RAM。
2. 【請求項２】上記アドレスカウンタ回路は、歩進パルス
   を受ける2ⁿ＋１進の第１のカウンタ回路と、この第１の
   カウンタ回路の最上位ビットの出力信号を受ける第２の
   カウンタ回路とからなり、上記第１のカウンタ回路の最
   上位ビットを除く各ビットの出力信号と上記第２のカウ
   ンタ回路の各ビットの出力信号とにより上記リフレッシ
   ュ用アドレス信号が形成され、上記第１のカウンタ回路
   の最上位ビットの出力から上記アドレス切り換え回路に
   供給される制御信号が形成されるものであることを特徴
   とする特許請求の範囲第１項記載のダイナミック型RA
   M。
3. 【請求項３】上記アドレス記憶回路は、ヒューズ手段の
   選択的な切断によりアドレス信号の記憶を行なうもので
   あることを特徴とする特許請求の範囲第１項又は第２項
   記載のダイナミック型RAM。