KR940000611B1 - 반도체 메모리 - Google Patents

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KR940000611B1
KR940000611B1 KR1019860000606A KR860000606A KR940000611B1 KR 940000611 B1 KR940000611 B1 KR 940000611B1 KR 1019860000606 A KR1019860000606 A KR 1019860000606A KR 860000606 A KR860000606 A KR 860000606A KR 940000611 B1 KR940000611 B1 KR 940000611B1
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Abstract

내용 없음.

Description

반도체 메모리
제1도는 본 발명의 1실시예인 DRAM을 도시한 회로도.
제2도는 제1도의 DRAM의 리푸렛슈 제어회로와 말티푸렉사 MPX의 1실시예를 도시한 회로도.
제3도는 제1도의 DRAM의 어드레스 기억회로의 1실시예를 도시한 회로도.
제4도는 제1도의 DRAM의 리푸렛슈 동작을 설명하기 위한 타이밍도.
본 발명은, 반도체 메모리에 관하여, 특히, 다이나믹형 RAM(램덤 액세스 메모리)과 같이 리푸렛슈(refresh)회로를 내장하는 것에 이용해서 유효한 기술에 관한 것이다.다이나믹형 메모리셀의 메모리셀은, 정보를 전하의 형태로 기억하는 기억용 캬파시타(capacitor)와 어드레스(address) 선택용의 MOSFET와에 의해서 구성된다. 반도체 기판위에 있어서 형성된 메모리셀에 있어서는, 상기 캬파시타에 축적된 전하(電荷)가, 리크(reak) 전류등에 의해서 시간과 함께 감소하여 버린다. 이것때문에, 항상 메모리셀에 정확한 정보를 기억시켜두기 위해서는, 메모리셀에 기억되어 있는 정보를 그 정보가 없어지기전에 호출해서 이것을 증폭해서 다시 동일한 메모리셀에 기억하는 동작, 소위 리푸렛슈 동작을 행할 필요가 있다. 예를 들면, 64K비트(bit)의 다이나믹형 RAM에 있어서의 메모리셀의 자동 리푸렛슈 방식으로서「전자기술」지의 Vol 23, No 3의 pp30~33에 표시되어 있는 자동 리푸렛슈 회로가 공지되어 있다. 그의 내용은 다음과 같다. 다이나믹형 RAM에, 리푸렛슈 제어용의 외부단자를 마련한다. 이 다이나믹형 RAM에는, 이 외부단자에 소정의 레벨의 리푸렛슈 제어신호 REF를 인가하는 것에 의해서 다이나믹형 RAM내의 다수의 메모리셀이 자동적으로 리푸렛슈되는 오포리푸렛슈(auto-refresh) 기능과, 상기 리푸렛슈 신호 REF를 소정의 레벨에 계속시키는 것에 의해서 내장의 타이마(timer)회로를 동작시켜서 일정 주기마다 상기 리푸렛슈 동작을 행하는 셀푸 리푸렛슈(self-refersh)기능이 마련된다.
이와 같이 자동 리푸렛슈 회로는, 모든 메모리셀에 대해서 동일한 주기에 의해서 리푸렛슈 동작을 행하는 것이기 때문에, 와스토케이스(worstcase)를 고려한 약 2ms 정도의 지극히 짧은 리푸렛슈 주기가 선택된다. 다이나믹형 RAM은, 이와 같이 지극히 짧은 시간 간격으로 항상 리푸렛슈 동작을 행하는 것이기 때문에 그의 소비전력의 태반은 리푸렛슈 동작에 의한 것으로 된다.
본원 발명자는, 메모리셀의 정보 기억 유지시간에 대해서 검토한 결과, 태반의 메모리셀에 있어서의 정보기억 유지시간이 약 400~1000ms정도로 크고, 소수개의 한정된 메모리셀만이 푸로세스(process) 불량등에 의해서 아토랜덤(atrandom)으로 수 ms 정도로 나쁘게 되어 있는 것을 발견하였다. 그래서 본원 발명자는, 상기 발견을 근거로해서 메모리셀의 정보 기억 유지시간에 걸맞도록, 메모리셀에 따라서 그의 리푸렛슈 주기를 틀리게 하는 것을 생각하였다.
이 발명의 목적은,저소비전력화(低消費電力化)를 도모한, 예를 들면 다이나믹형 RAM과 같은, 반도체 메모리를 제공하는 데에 있다.
이 발명의 상기 및 기타의 목적과 신규의 특징은, 이 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다.
리푸렛슈용 어드레스 카운타의 다수 스텝푸(step)의 보진동작(步進動作)마다, 어드레스 기억회로에 유지된 특정의 리푸렛슈 아드레스에 전환하는 것에 의해서 기억 정보 유지시간이 나빠져 있는 메모리셀의 리푸렛슈를 행하도록 하는 것이다.
제1도에는, 이 발명에 관계되는 다이나믹형 RAM의 1실시예의 회로도가 도시되어 있다. 동일도면의 회로소자는, 공지의 CMOS(상보형 MOS) 집적회로의 제조기술에 의해서, 1개의 단결정 실리콘과 같은 반도체기판 위에 있어서 형성된다. 이하의 설명에 있어서, 특히 설명하지 않을 경우, MOSFET(절연 게이트형 전계효과 트란지스타)는 N 찬넬 MOSFET이다. 또, 동일도면에 있어서, 소스(source)· 드레인(drain) 사이에 직선이 부가된 MOSFET는 P 찬넬형이다.
특히 제한되지 않지만, 집적회로는, 단결정 P형 실리콘으로 되는 반도체기판에 형성된다. N찬넬 MOSFET는, 이러한 반도체기판 표면에 형성된 소스영역, 드레인영역 및 소스영역과 드레인영역과 사이의 반도체기판 표면에 얇은 게이트(gate) 절연막을 거쳐서 형성된 포리실리콘(polysilicon)으로 되는 것과 같은 게이트전극으로 구성된다. P 찬넬 MOSFET는, 상기 반도체기판 표면에 형성된 N형 웰(well)영역에 형성된다. 이것에 의해서, 반도체기판은, 그위에 형성된 다수의 N찬넬 MOSFET의 공통의 기판게이트를 구성한다. N형 웰영역은, 그 위에 형성된 P찬넬 MOSFET의 기체(基體)게이트를 구성한다. P찬넬 MOSFET의 기판게이트 즉 N형 웰영역은, 제1도의 전원단자 Vcc에 결합된다.
집적회로의 보다 구체적인 구조는, 대범하게 설명하면 다음과 같이 된다.
즉, 단결정 실리콘으로 되고, 또, N형 웰영역이 형성된 반도체기판의 표면부분중, 활성영역(活性領域)으로 된 표면부분이외, 바꾸어 말하면 반도체 배선영역, 캬파시타 형성영역, 및 N찬넬 및 P찬넬 MOSFET의 소스, 드레인 및 찬넬 형성영역(게이트 형성영역)이 된 표면부분이외에는 공지의 선택산화법(選擇酸化法)에 의해서 형성된 비교적 두꺼운 필드(field) 절연막이 형성되어 있다. 캬파시타 형성영역 위에는, 얇은 절연막(산화막)을 거쳐서 1층째의 포리실리콘층이 형성되어 있다. 1층째의 포리실리콘층은, 필드 절연막위까지 연장되어 있다. 1층째의 포리실리콘층의 표면에는, 그것 자체의 열산화에 의해서 형성된 산화막이 형성되어 있다. 캬파시타 형성영역에 있어서의 반도체기판 표면에는, 이온주입에 의해서 찬넬이 형성되든가. 또는 1층째의 포리실리콘층에 전원전압과 같은 적당한 전압이 가해지는 것에 의해서 찬넬 영역이 유기(誘起)된다. 이것에 의해서, 1층째의 포리실리콘층, 얇은 절연막 및 찬넬영역으로 되는 캬파시타가 형성된다. 필드산화막위의 1층째 포리실리콘층은, 1종의 배선으로 간주된다.
찬넬 형성상에는, 얇은 게이트 산화막을 거쳐서 게이트 전극으로 하기위한 2층째의 포리실리콘층이 형성되어 있다. 이 2층째 포리실리콘층은, 필드절연막 위 및 1층째 포리실리콘층 위에 연장된다. 특히 제한되지 않지만, 후에 설명하는 메모리 아레이(memory array)에 있어서의 워드(word)선 및 다미워드선(dummy word)선은, 2층째의 포리실리콘층으로 구성된다.
필드절연막, 1층째 및 2층째의 포리실리콘층에 의해서 덮혀져 있지 않은 활성영역의 표면에는, 그들을 불순물 도입 마스크로서 사용하는 공지의 불순물 도입기술에 의해서, 소스, 드레인 및 반도체 배선영역이 형성되어 있다.
1층째 및 2층째의 포리실리콘층 위를 포함하는 반도체기판 표면에 비교적 두거운 층간 절연막이 형성된다. 이 층간 절연막위에 알미늄으로 되는 것과 같은 도체층이 형성되어 있다.도체층은, 그 아래의 절연막에 마련된 콘타크트(contact) 구멍을 거쳐서 포리실리콘층, 반도체영역에 전기적으로 결합되어 있다. 후에 설명하는 메모리 아레이에 있어서의 데이터선은, 특히, 제한되지 않지만, 이 층간 절연막위에 연장된 도체층으로 구성된다.
층간절연막 위 및 도체층 위를 포함하는 반도체기판 표면은, 질화(窒化) 실리콘막과 포스프시리케트(phosphosilicate) 유리막으로 되는 것과 같은 파이나루 팟시베숀(final passivation)막에 의해서 덮혀져 있다.
제1도에 있어서, 기판 박크바이어스(back-bias) 전압 발생회로 Vbb-G는, 집적회로의 외부단자를 구성하는 전원단자 Vcc와 기준전위(基準電位)단자 혹은 어스(earth)단자와의 사이에 가해지는 +5V와 같은 정전원전압(正電沅電壓)에 응답해서, 반도체기판에 공급하여야할 부(負)의 박크 바이어스전압 Vbb를 발생한다. 이것에 의해서, N찬넬 MOSFET의 기판 게이트에 박크 바이어스전압이 가해지는 것으로 된다. 이결과 MOSFET의 소스, 드레인과 기판사이의 기생용량치(寄生容量値)가 감소되여지기 때문에, 회로의 고속동작화가 도모된다.
메모리 아레이 M-ARY는, 특히 제한되지 않지만 폴데드 비트라인(folded bit line) 방식으로 된다. 제1도에는, 그의 한쌍의 행(行)이 구체적으로 도시되어 있다. 메모리셀의 각각은 아드레스 선택용 MOSFET Qm과 정보기억용 캬파시타 Cs로 구성된다. 한쌍의 평행으로 배치된 상보(相補) 데이터선
Figure kpo00001
에 다수의메모리셀의 각각의 입출력 노드(node)가, 동일도면에 도시한 것과 같이 소정의 규칙성을 가지고 배분되어서, 결합되어 있다.
푸리챠지(precharge)회로 PCI은, 대표로서 도시된 MOSFET Q5와 같이, 상보 데이터선
Figure kpo00002
사이에 마련된 N찬넬형의 스위치 MOSFET에 의해서 구성된다.
센스암프(sense amp) SA는, 대표로서 도시된 P찬넬 MOSFET Q7, Q9와, N찬넬 MOSFET Q6,Q8로 되는 CMOS 랏치(latch)회로로 구성되고, 그의 한쌍의 입출력 노드가 상기 상보 데이터선
Figure kpo00003
에 결합되어 있다. 또, 상기 랏치회로는, 특히 제한되지 않지만, 병열형태의 P찬넬 MOSFET Q12,Q13을 통해서 전원전압 Vcc가 공급되고, 병열형태의 N 찬넬 MOSFET Q10, Q11을 통해서 회로의 접지전압 Vss가 공급된다. 이들의 파와 스윗치(power switch) MOSFET Q10,Q11 및 MOSFET Q12,Q13은 , 동일한 메모리맛트(memory mat)내의 다른 마찬가지의 행에 마련된 랏치회로에 대해서 공통으로 사용된다. 바꾸어 말하면, 동일한 메모리맛트내의 랏치회로에 있어서의 P찬넬 MOSFET와 N찬넬 MOSFET와는 각각 그의 소스가 공통 접속된다.
상기 MOSFET Q10,Q12의 게이트에는, 동작 사이클(cycle)에서는 센스암프 SA를 활성화시키는 상보 타이밍 팔스(pulse) ψpa1,
Figure kpo00004
이 인가되고, MOSFET Q11,Q13의 게이트에는, 상기 타이밍 팔스 ψpa1,
Figure kpo00005
보다 늦은, 상보타이밍 팔스 ψpa2,
Figure kpo00006
가 인가된다. 이와 같이 하는 것에 의해서, 센스암프 SA의 동작은 2단계로 나누어진다. 타이밍 팔스 ψpa1,
Figure kpo00007
이 발생되었을때, 즉 제1 단계에 있어서는, 비교적 작은 콘닥탄스 (conductance)를 가진 MOSFET Q10 및 Q12에 의한 전류 제한작용에 의해서, 메모리셀로부터의 한쌍의 데이터선 사이에 부여된 미소 호출전압은 원치않는 레벨변동을 받는 일이 없이 증폭된다. 상기 센스암프 SA에서의 증폭작용에 의해서 상보 데이터선 전위의 차가 크게된 후, 타이밍 팔스 ψpa2,
Figure kpo00008
가 발생되면, 즉 제2 단계에 들어가면, 비교적 큰 콘닥탄스를 가진 MOSFET Q11,Q13이 온(on)상태로 된다. 센스암프 SA의 증폭동작은, MOSFET Q11,Q13이온상태로 되는 것에 의해서 빨리된다. 이와 같이 2단계로 나누어서, 센스암프 SA의 증폭동작을 행하게 하는 것에 의해서, 상보 데이터선의 원치않는 레벨 변화를 방지하면서, 데이터의 고속호출을 행할수가 있다.
로우데코다 R-DCR은, 특히 제한되지 않지만, 2분할된 로우데코다 R-DCR1과 R-DCR2와의 조합에 의해서 구성된다. 동일도면에는, 제2의 로우데코다 R-DCR2의 1회로분(워드선 4줄분)이 대표로서 도시되어 있다.도시의 구성에 따르면, 아드레스신호 에를 들면
Figure kpo00009
을 받는 N 찬넬 MOSFET Q32~Q36과, P 찬넬 MOSFET Q37~Q41로 구성된 CMOS 회로인 NAND(난드)회로로 상기 4줄분의 워드선 선택신호가 형성된다. 이 NAND회로의 출력은, CMOS 인바타 IV1에서 반전되고, N 찬넬형의 같트 MOSFET Q28~Q31을 통해서, 스윗치 회로로서의 N찬넬형의 전송(傳送)게이트 MOSFET Q24~Q27의 게이트에 해진다.
제1의 로우데코다 R-DCR1은, 그의 구체적 회로를 도시하지 않지만, 2비트의 상보 아드레스 신호 a0,
Figure kpo00010
에서 형성된 데코드 신호에 의해서 선택되는 상기 마찬가지의 전송게이트 MOSFET와 같트MOSFET로 되는 스윗치 회로를 통해서 , 워드선 선택 타이밍신호 ψx에서 4가지의 워드선 선택 타이밍신호 ψx00내지 ψx11을 형성한다.이들의 워드선 선택 타이밍신호 ψx00~ψx11은 , 상기 전송게이트, 상기 MOSFET Q24~Q27을 거쳐서 각 워드선에 전해진다.
특히 제한되지 않지만, 타이밍 신호 ψx00은, 아드레스신호 a0 및 a1이 로우레벨로 되어 있을때, 타이밍 신호 ψx에 동기해서 하이레벨로 된다. 마찬가지로, 타이밍 신호 ψx01,ψx10및 ψx11은, 각각 아드레스신호
Figure kpo00011
Figure kpo00012
이 로우레벨로 되어있을 때 타이밍신호 ψx에 동기해서 하이레벨로 된다.
이것에 의해서, 아드레스신호 a1 및
Figure kpo00013
은, 다수의 워드선중의 데이터선 D에 결합된 메모리셀에 대응된 워드선군(W0,W1, 이하 제1 워드선군이라고 부른다)과, 데이터선
Figure kpo00014
에 결합된 메모리셀에 대응된 워드선군(W2,W3, 이하, 제2워드선군이라고 부른다)과를 식별하기 위한 일종의 워드선군 선택신호로 간주된다.
로우데코다 R-DCR1과 R-DCR2와 같이 로우데코다를 2분할하는 것에 의해서, 로우데코다 R-DCR2의 핏치(pitch)(간격)과 워드선의 핏치와를 맞출수가 있다. 그 결과, 쓸데없이 공간이 반도체 기판위에 발생하지 않는다. 각 워드선과 접지전위와의 사이에는, MOSFET Q20~Q23이 마련된다. MOSFET Q20~Q23의 게이트에 상기 NAND 회로의 출력이 인가되는 것에 의해서, 비선택시의 워드선을 접지전위에 고정시키는 것이다.
특히 제한되지 않지만, 상기 워드선의 먼끝쪽(데코다측과 반대측의 끝)에 리셋트용의 MOSFET Q1~Q4가 마련되어 있다. 리셋트 팔스 ψpw를 받아서 이들의 MOSFET Q1~Q4가 온상태로 되는 것에 의해서 , 선택된 워드선이 그 양단으로부터 접지레벨에 리셋트된다. 또 로우계의 나머지 2비트의 아드레스신호
Figure kpo00015
Figure kpo00016
은 맛트(다수계로 분할된 상기 유사의 메모리 아레이)의 전환신호(선택신호)로서 이용된다.
로우 아드레스 바파(row address buffer)X-ADB는, 외부단자 A0~A8에서 공급된(로우)아드레스신호를 받아서, 외부단자에서 공급된 아드레스신호와 동상의 내부 아드레스신호 a0~a8을 형성해서, 후에 기술하는 말티푸렉사(multiplexor)MPX에 공급한다.
커럼스윗치 C-SW는, 대표로서 도시되어 있는 MOSFET Q42,Q43과 같이 상보 데이터선
Figure kpo00017
와 공통 상보 데이터선 CD,
Figure kpo00018
를 선택적으로 결합시킨다. 이들의 MOSFET Q42,Q43의 게이트에는, 커럼데코다 C-DCR에서의 선택신호가 공급된다.
데이터선 선택타이밍 신호 ψy에 의해서 커럼데코다 C-DCR의 커럼 선택 타이밍이 제어된다. 소정의 커럼 선택 타이밍에 있어서, 커럼 아드레스 바파 Y-ADB에서 공급되는 내부 아드레스신호 A9~a14와 역상(逆相)의 내부 아드레스신호
Figure kpo00019
를 데코드하는 것에 의해서, 커럼데코다 C-DCR은 커럼 스윗치 C-SW에 공급하여야 할 선택신호를 형성한다.
커럼 아드레스 바파 Y-ADB는, 외부단자 A9~A14에서 공급된(커럼) 아드레스신호를 받아서, 외부단자에서 공급된 아드레스신호와 동상의 내부 아드레스신호 a9~a14와 역상의 내부 아드레스신호
Figure kpo00020
(이하, 이것들을 합해서
Figure kpo00021
와 같이 표시한다)를 형성해서, 상기 커럼데코다 C-DCR에 공급한다. 또, 마찬가지로
Figure kpo00022
은 내부 아드레스신호 a0~a8과 이들과 역상의 내부 아드레스신호
Figure kpo00023
과를 지시한다.
상기 공통 상보 데이타선 CD,
Figure kpo00024
사이에는, 푸리챠지 회로를 구성하는 N 찬넬의 푸리챠지 MOSFET Q44가 마련되어 있다. 이 공통상보 데이터선 CD,
Figure kpo00025
에, 상기 센스암프 SA와 동일한 회로구성의 메인암프 MA의 한쌍의 입출력 노드가 결합되어 있다.
호출동작이라면, 데이터 출력 바파 DOB는 그의 타임밍 신호
Figure kpo00026
에 의해서 동작상태로 되고, 상기 메인 암프 MA의 출력신호를 증폭해서 외부단자 I/O로부터 송출한다. 또 기억동작이면, 상기 타이밍 신호
Figure kpo00027
에 의해서 데이터 출력 바파 DOB의 출력은 하이 임피단스(high impedance)상태로 된다. 기억동작이라면, 데이터 입력 바파 DIB는, 그의 타이밍 신호 ψrw에 의해서 동작상태로 되고, 외부단자 I/O에서 공급된 기억신호에 따른 상보 기억신호를 상기 공통 상보 데이터선 CD,
Figure kpo00028
에 전한다. 이것에 의해서, 선택된 메모리셀으로의 기억이 행하여진다. 또 호출동작이면, 상기 타이밍신호 ψrw에 의해서 데이터 입력 바파 DIB의 출력은 하이 임피단스 상태로 된다.
상기와 같이 아드레스 선택용 MOSFET Qm와 정보기억용 캬파시타 Cs로 되는 다이나믹형 메모리셀으로의 기억동작에 있어서, 정보 기억용 카파시타 Cs에 플라이드(full write)를 행하기 위해서, 바꾸어 말하면, 아드레스 선택용 MOSFET Qm등의 스렛쉬홀도(thershold)전압에 의해서 정보 기억용 캬파시타 Cs으로의 기억 하이레벨의 레벨 손실이 발생되지 않게 하기 위해서, 워드선 선택 타이밍신호 ψx에 의해서 기동되는 워드선 부트스트랍푸(bootstrap)회로(도시하지 않음)가 마련된다. 이 워드선 부트스트랍푸 회로는, 워드선 선택 타이밍신호 ψx와 그의 지연신호를 사용해서, 워드선 선택 타이밍신호 ψx의 하이레벨을 전원전압 Vcc이상의 고레벨로 한다.
상술한 각종 타이밍신호는, 다음의 각 회로 부럭에 의해서 형성된다.
회로 기호 ATD로 표시되어 있는 것은, 특히 제한되지 않지만, 아드레스신호 a0~a8(또는
Figure kpo00029
)과 아드레스신호 a9~a14(또는
Figure kpo00030
)를 받아서, 그의 상승 또는 하강의 변화를 검출하는 아드레스신호 변화 검출회로이다. 상기 아드레스신호 변화 검출회로 ATD는, 특히 제한되지 않지만, 아드레스신호 a0~a8과 그의 지연신호와를 각각 받는 배타적논리화회로(排他的論理和回路)와, 이것들의 배타적논리화회로의 출력신호를 받는 논리화회로와, 아드레스신호 a9~a14를 받는 마찬가지의 회로에 의해서 구성된다. 즉, 아드레스 신호와 그의 아드레스신호의 지연신호와를 받는 배타적회로가 각 아드레스신호에 대해서 마련되어 있다. 이 아드레스신호 변화검출회로 ATD는, 아드레스신호 a0~a8중의 어느 것이든 하나라도 변화하면, 그 변화타이밍에 동기한 로우계의 아드레스신호 변화검출 팔스 ψr를 형성한다. 마찬가지로 아드레스신호 a9~a14중의 어느 것이든 하나라도 변화하면 커럼계의 아드레스 신호 변화 검출 팔스 ψm가 형성된다.
회로기호 TG로 표시되어 있는 것은, 타이밍 발생회로이고, 상기 대표로서 도시된 주요한 타이밍 신호등을 형성한다. 즉, 이 타이밍 발생회로 TG는, 아드레스 신호 변화 검출 팔스 ψr,ψm에 외에, 외부단자에서 공급되는 라이트이네불(write enable)신호
Figure kpo00031
, 칩선택 신호
Figure kpo00032
를 받아서, 상기 일련의 타이밍 팔스를 형성한다.
회로기호 REF는 자동 리푸렛슈 회로를 표시하고,도시하지 않은 리푸렛슈 아드레스 카운타, 타이마 등을 포함하고 있다. 이 자동 리푸렛슈 회로 REF는, 외부 단자로부터의 리푸렛슈 신호
Figure kpo00033
를 로우레벨로 하는 것에 의해서 기동된다. 즉, 칩선택 신호
Figure kpo00034
가 하이레벨 일때에 리푸렛슈 신호
Figure kpo00035
가 로우레벨로 되면 자동 리푸렛슈 회로 REFC는, 그것에 따라서 동작상태로 된다. 즉, 회로 REFC로부터는, 말티푸렉사 MPX에 대해서, 회로 REFC내의 리푸렛슈 아드레스 카운타 CT1,CT2(후에 기술한다)로부터의 내부 아드레스 신호 b0~b8을 로우 데코다 R-DCR에 진하게하는 제어신호 ψref가 출력된다. 이것에 의해서, 내부아드레스 신호에 대응된 한줄의 워드선 선택에 의한 리푸렛슈 동작(오토 리푸렛슈)이 실행된다. 또, 리푸렛슈 REF를 로우레벨로 계속하면 타이마가 동작해서, 일정시간마다 리푸렛슈 아드레스 카운타 CT1,CT2가 보진되어서, 이동안 연속적인 리푸렛슈 동작(셀푸 리푸렛슈)이 행하여진다.
상기 자동 리푸렛슈 회로 REFC는, 실질적인 리푸렛슈 주기를 길게해서 저 소비전력화를 도모하기 위해서 그의 정보유지시간이 긴 태반의 메모리셀에 대한 리푸렛슈 주기와 그의 정보 유지시간이 짧은 메모리 셀에 대한 리푸렛슈 주기와를 갖는 것과 같은 아드레스 설정 기능이 마련된다.
상세한 것은 후에 기술되지만, 아드레스 신호 b0~b8은, 긴(400~1000ms)정보 유지시간을 갖는 메모리셀의 리푸렛슈를 위해서의 아드레스로서 사용된다. 이에 대해서, 회로 REFC내의 카운타 CT3(후에 기술)의 출력에 따라서, 아드레스 신호 c0~c8이, 말티푸렉사 MPX에 공급된다. 아드레스 신호 c0~c8은, 짧은(수ms)정보 유지시간을 갖는 메모리셀의 리푸렛슈를 위한 아드레스로서 사용된다. 말티푸렉사 MPX는, 리푸렛슈 동작에 있어서, 아드레스 신호 b0~b8 또는 c0~c8의 한쪽을 로우 데코다 R-DCR에 전한다. 상술의 기능을 실현하기 위한 1수단의 예가 제2가에 도시된다.
제2도에는, 상기 자동 리푸렛슈 회로 REFC와 말티푸렉사 MPX의 1실시예의 회로가 도시되어 있다.
리푸렛슈용의 아드레스 신호를 형성하는 아드레스 카운타는, 특히 제한되지 않지만 종열 형태(縱列形態)로 된 1개의 카운타 회로 CT1과 CT2에 의해서 구성된다. 외부단자에서 공급된 리푸렛슈 제어신호
Figure kpo00036
또는도시하지 않은 타이마 회로에서 출력된 팔스를 근거로해서 형성된 보진팔스 ψ가 그의 입력에 공급되는 제1의 카운타 회로 CT1은, 특히 제한되지 않지만, 5진의 바이나리 카운타 회로에 의해서 구성된다. 이 카운타 회로 CT1의 최하위 비트 b0과 다음의 비트 b1과는, 사익 아드레스 신호 A0~A8중의 2비트의 아드레스 신호0~A1에 대응한 리푸렛슈 용 아드레스 신호로서 사용되고, 나머지의 최상위 비트의 신호는 캬리(cary) 신호, ca로서 제2의 카운타 CT2의 입력에 공급된다. 이 7비트의 바이나리 카운타 회로 CT2는, 상기 로우계의 아드레스 신호 A0~A8중의 나머지 비트에 대응한 아드레스 신호 b2~b8을 형성한다. 카운타 회로 CT2의 최하위 비트 b2에는, 그의 1개 하위의 아드레스 신호 b1이 아니고, 캬리 신호 ca가 공급되는 점에 본 실시예의 특징이 있다. 이들의 아드레스 신호 b0~b8은, 후에 기술하는 말티푸렉사 MPX에 공급된다.
상기 제1의 카운타 회로 CT1의 최상위 비트의 신호 즉 캬리 신호 ca는, 다른 쪽에 있어서 정보 유지시간이 짧은 메모리셀의 리푸렛슈 동작에 이용된다. 특히 제한되지 않지만, 상기 캬리 신호 ca는, 제3의 카운타 히로 CT3의 입력에 공급된다. 이 카운타 회로 CT3은, 4진 카운타 회로로 된다. 이 바이나리 카운타 회로 CT3의 2비트로 된 출력신호 d0,d1은, 데코다 회로 DCR에 의해서, 4가지의 선택신호 DS0~DS3에 변환된다.
이 선택신호 DS0~DS3은 짧은 정보 유지시간을 갖는 메로리셀이 결합된 워드선의 아드레스를 지시하는 기억 회로의 선택 신호로서 사용된다. 아드레스 기억회로로서, 4줄분의 워드선의 아드레스를 지시하는 아드레스 신호를 기억하는 기억회로 R0~R3이 준비되어 있다. 선택신호 DS0~DS3은 각각 기억회로 R0~R3에 입력된다.
제3도에는, 이들의 기억회로 R0~R3의 1비트(신호 c0)분의 구체적인 회로예가도시되어 있다. 다른 비트(신호 c1~c8)에 대해서도 마찬가지의 구성으로 된다. 즉, 상기 선택신호 DS0~DS3은 N 찬넬 MOSFET Q71~Q73의 게이트에 공급된다. 이들의 MOSFET Q71~Q74의 ,소스와 회로의 접지전위 점과의 사이에는, 특히 제한되지 않지,만 포리실리콘 층에 의해서 구성된 퓨즈(fuse)수단 F1~F4가 각각 마련된다. 그리고, 상기 MOSFET Q71~Q74의 드레인은, 공통화 되어서 부하 수단으로서의 P찬넬 MOSFET Q70이 마련된다. 즉, 기억회로 R0에 있어서, 신호 c0를 출력하기 위한 단위회로는, MOSFET Q71과 퓨즈 F1로 된다. 마찬가지로 구성된 단위회로에 의해서, 기억회로 R1~R3이 선택되었을때의 신호 c0가 형성된다. 상기 퓨즈 수단 F1~F4는, 짧은 정보 유지 시간을 갖는 메모리셀이 결합된 워드선의 어드레스에 따라서, 예를들면 레이자(laser)광선을 사용한 아닐(anneal)의 의해서 저항치가 변화되고 또 용단(溶斷)된다. 선택신호 DS0~DS3은 택일적으로 하이 레벨로 된다. 이것에 의해서 어느 것이든 1개의 선택된 기억회로의 MOSFET 만이 온상태로 된다. 이 결과, 선택된 기억회로의 퓨즈 수단의 용단등의 유무에 따른 하이레벨/로우레벨의 아드레스신호 c0이 송출된다. 마찬가지로 신호 c1~c8이, 신호 DS0~DS3에 의해서 선택된 기억회로 R0~R3에서 출력된다.
이 실시예에서는, 제2도에 도시한 바와 같이 4조의 기억회로 R0~R3이 마련되어 있으므로, 최대 4줄의 워드선에 결합된 짧은 정보 유지시간의 메모리 셀의 구제(救濟)를 행할 수가 있다. 상기 선택신호 DS0~DS3은, 상기와 같이 각각에 대응하는 기억회로 R0~R3에 유지된 아드레스 신호를 선택적으로 송출시킨다. 이와 같이 해서 택일적으로 출력된 아드레스 신호 c0~c8은, 다음의 말티푸렉사 MPX에 공급된다.
말티푸렉사 MPX는, 아드레스 신호 a0~a8, 신호 b0~b8 또는 신호 c0~c8의 어느것을 선택해서 출력한다. 말티푸렉사 MPX 에 있어서의 1비트분의 신호를 선택적으로 전달시키는 단위회로는 , 다음의 각회로소자에 의해서 구성된다.
P찬넬 MOSFET Q50은, 그의 게이트에 정상적으로 회로의 접지전위가 공급되는것에 의해서 부하저항으로서 작용된다. 이 MOSFET Q50의 소스는, 전원전압 Vcc에 결합된다. 이 MOSFET Q50은, 다음의 3개의 직열형태로 된 N찬넬형의 구동 MOSFET의 공통의 부하수단으로서 사용된다. 또 이 단위회로는 아드레스 신호 A0에 대응한 내부 아드레스신호 a0,b0,c0를 위한 회로이다.
1개의 직열회로는, N 찬넬 MOSFET Q57과 Q58로 되고, 상기 MOSFET Q57의 게이트에는, 리푸렛슈 제어신호 ψref를 받는 인바타 회로 1V3의 출력신호가 공급되고, MOSFET Q58의 게이트에는 아드레스 바파 R-ADB에서 송출된 아드레스 신호 a0이 공급된다. 다른 2개의 직열회로는, 각각, MOSFET Q51,Q52,Q53 및 Q54,Q55,Q56에 의해서 구성된다. 상기 MOSFET Q51,Q54의 게이트에는, 상기 리푸렛슈 제어신호 ψref가 공통으로 공급된다. 상기 2개의 직열 회로중의 한쪽의 MOSFET Q52의 게이트에는, 상기 캬리 신호 ca가 공급되고, MOSFET Q53의 게이트에는 기억 회로로 부터의 아드레스 신호 c0가 공급된다. 또, 상기 2개의 직열회로중의 다른쪽의 MOSFET Q55의 게이트에는, 상기 캬리신호 ca를 받는 인바타 회로 1V2의 출력신호가 공급되고, MOSFET Q56의 게이트에는, 리푸렛슈 아드레스 카운터에 의해서 형성된 아드레스 신호 b0이 공급된다.
다른 대표로서 도시되어 있는 최상위 비트(A8)에 대응한 단위회로도, 상기 유사의 MOSFET Q60~Q68에 해서 구성된다.
다음에, 제4도에 도시한 타이밍 도를 참조해서, 이 발명에 관한 리푸렛슈 동작을 설명한다.
도시하지 않은 리푸렛슈 동작이 아닌 경우, 제어신호 ψref의 로우레벨에 의해서, 말티푸렉사 MPX의 MOSFET Q51,Q54(Q61,Q64)는 오푸로 되고, Q57(Q67)은 온으로 된다. 이것에 의해서, 말티푸렉사 MPX는, 아드레스 신호 a0~a8를 송출하고, 신호 b0~b8 또는 c0~c8은 송출하지 않는다
한편, 리푸렛슈 동작에 있어서, 상술과 같이 외부단자에 공급하는 리푸렛슈 신호
Figure kpo00037
를 비교적 짧은 시간, 로우레벨로 하는 것, 또는 로우레벨에 계속하는 것에 의해서, 보진팔스가 형성된다. 이 타이밍에서, 리푸렛슈 제어신호 ψref는, 하이레벨로 되어서, 말티푸렉사 MPX를 리푸렛슈용 아드레스에 전환한다. 즉 리푸렛슈 제어신호 ψref의 하이레벨에 의해서, 말티푸렉사 MPX의 인바타 회로 Ⅳ3의 출력신호는 로우 레벨이 되므로, MOSFET Q57,Q67이 오푸상태로 된다. 이것에 의해서, 아드레스 바파 R-ADB에서 송출된 아드레스 신호 a0~a8의 송출이 금지된다. 이때에는, 상기 리푸렛슈 제어신호 ψref 의 하이레벨에 의해서 말티푸렉사 MPX의 MOSFET Q51,Q54 및 Q61,Q62등이 온상태로 된다. 캬리신호 ca가 로우 레벨이면, MOSFET Q52,Q62등은 오푸상태로 되고, MOSFET Q5,Q6는 온상태로 된다. 이것에 의해서, 말티푸렉사 MPX는, MOSFET Q56,Q66 등의 게이트에 공급된 리푸렛슈용 아드레스 신호 b0~b8을 송출시킨다. 또, 후에 기술하는 것과 같이 캬리신호 ca가 하이레벨이면, MOSFET Q52,Q62등은 온상태로, MOSFET Q55,Q65는 오푸상태에 전환된다. 이것에 의해서, 말티푸렉사 MPX는, MOSFET Q53,Q63등의 게이트에 공급된 기억회로에서 송출된 리푸렛슈용 아드레스 신호 c0~c8을 송출시킨다. 즉, 신호 ca가 로우레벨 및 하이레벨일때, 각각 긴 정보 유지시간을 갖는 메모리셀 및 짧은 정보 유지시간의 메모리셀의 리푸렛슈를 행한다.
상기 카운타 회로 CT1은, 이것의 보진팔스 ψ의 하강에 동기해서 계수동작을 행한다. 이 카운타 회로 CT1의 최상위 비트의 신호는 캬리 신호 ca로 되고, 다음단의 카운타회로 CT2의 입력에 공급되므로, 이 카운타 회로CT2는 그의 하강마다 보진동작을 행한다. 이것에 의해서, 보진팔스 ψ에서 보면 5개중의 1개의 비율로 카운타 회로 CT1과 CT2에 의해서 형성되는 제1의 리푸렛슈용 아드레스 신호 b0~b8의 보진동작이 중단된다. 상기 보진동작이 중단되었을때, 다시 말한다면, 캬리신호 ca가 하이레벨로 된 타이밍에서 상기와 같이 말티푸렉사 MPX를 전환시켜서, 카운타 회로 CT3의 출력을 데코드해서 형성된 선택신호 DS0~DS3중의 1개의 의해서 지정된 기억회로에 유지된 아드레스 신호 c0~c8을 출력시킨다. 그리고 상기 캬리신호 ca가 하이레벨에서 로우레벨로 변화하였을때에, 카운타회로 CT3의 보진동작을 행하고,다음의 선택신호를 형성한다.
이와같은 동작에 의해서, 5개의 보진팔스에 대해서, 4개의 보진팔스에 의해서 리푸렛슈용 아드레스 신호 b0~b8의 보진동작이 행하여지고,나머지 1개의 보진팔스에 의해서 기억 아드레스 신호 c0~c8이 송출된다. 즉, 이 실시예의 리푸렛슈 사이클의 한바퀴는, 아드레스 신호가 상기와 같이 9비트로 될 경우, 512(=4×128)사이클이 아니고, 5×128=640사이클로 된다. 이 640사이클중에서 짧은 정보 유지시간을 갖는 메모리셀이 결합된 4줄의 워드선에 대한 리푸렛슈는, 전부가 128회에 걸쳐서 행하여진다. 즉 1개의 워드선에 대해서 32회로 된다. 즉 짧은 정도 유지시간의 메모리셀은, 정상인(긴정보 유지시간을 갖는) 메모리셀의 대해서 1회의 리푸렛슈 동작이 행하여지는 사이에 32회의 리푸렛슈 동작이 행하여진다.
또, 상기와 같이 리푸렛슈용 아드레스신호가 변화하면, 아드레스 신호 변화 검출회로 ATD에 의해서 아드레스 신호 변화검출 팔스 ψr, ψc가 형성된다.
타이밍 발생회로 TG는, 이 아드레스 신호 변화 검출 팔스 ψr, ψc에 동기해서, 메모리 아레이 M-ARY의 선택회로를 일단 리셋트한다. 즉, 타이밍 팔스 ψpa1,ψpa2
Figure kpo00038
에 의해서 센스 암푸 SA를 비동작상태로해서, 상보 데이터선 D,
Figure kpo00039
를 이전의 호출 또는 기억정보에 따른 푸로팅 상태의 하이레벨과 로우레벨로 한다. 또, 워드선 선택 타이밍 신호 ψx와 데이터선 선택신호 ψy와를 로우레벨로 해서 각각 데코다를 비동작 상태로 한다. 그 후에, 푸리쟈지 팔스 ψpcr을 일단 하이레벨로 해서, 상기 상보 데이터선을 단락하는 것에 의해서, 상술과 같은 하푸 푸리쟈지(half precharge) 동작을 행한다. 이 푸리 챠지 동작의 종료후, 워드선 선택 타이밍 신호 ψx를 하이레벨로 해서 상기 취입된 아드레스 신호에 따라서 워드선의 선택을 행한다. 다음에, 타이밍 팔스 ψpa1,ψpa2
Figure kpo00040
에 의해서 센스 암프 SA를 동작상태로 해서 상보 데이터선 D,D에 호출된 메모리셀의 기억정보를 증폭해서 그의 상보 데이터선 D,D에 전한다. 상기 워드선 선택 동작에 의해 서 일단 파괴되어가던 메모리셀의 기억정보로서의 전하는, 증폭된 상보 데이터선 D,D의 레벨로 그대로 받아 취하는 것에 의해서 회복된다. 이와 같은 동작에 의해서 메모리셀의 기억정보는 리푸렛슈 된다.
또, 호출 혹은 기억동작이라면, 커럼 데코다 C-DCR은 데이터선 선택 타이밍 신호 ψy에 따른 선택 신호를 형성해서 커럼 스윗치 C-SW에 공급한다. 이것에 의해서, 한쌍의 데이터선 D,D와 커먼 상보 데이터선 CD,
Figure kpo00041
가 결합되므로, 커먼 상보 데이터선 CD,
Figure kpo00042
에는 상기 결합된 데이터선 D,D의 레벨에 따른 데이터가 나타난다. 호출동작이라면, 커먼 상보 데이터선 CD,
Figure kpo00043
에 호출된 호출신호는, 메인 암프 MA에 의해서 증폭된다. 그리고, 타이밍 팔스 ψrw의 하이레벨에 의해서 데이터출력 바파 DOB가 동작상태로 되어서, 외부 단자 I/O에서 호출출력 Dout를 송출한다.기억동작이면, 타이밍 팔스 ψrw의하이레벨에 의해서 동작상태로 된 데이터 입력바파 DIB를 거쳐서 공급된 하이레벨과 로우레벨의 기억신호가 커먼 상보 데이터선 CD,
Figure kpo00044
와커럼 스윗치 MOSFET Q42,Q43 및 상보 데이터선 D,D를 거쳐서 메모리셀에 기억된다(이상,도시하지 않음).
상기의 리푸렛슈 동작에 있어서, 640사이클로 된 한바퀴에 요하는 시간을 예를들면 64ms에 설정하면, 정상인 메모리셀에 대한 리푸렛슈 주기는 64ms로 되고, 짧은 정보 유지 시간을 갖는 메모리셀에 대한 리푸렛슈 주기는, 그의 1/32의 2ms로 된다.
이것에 의해서, 종래와 같이 모두 같은 2ms의 주기로 리푸렛슈를 행하는 경우에 비해서 대폭적으로 리푸렛슈 회수를 줄일 수가 있으므로, 이것에 수반해서 저소비전력화를 도모할 수가 있다.
본 발명에 의하면 다음의 효과가 얻어진다.
(1) 리푸렛슈 사이클중에, 띠엄띠엄 짧은 유지 시간의 메모리셀의 리푸렛슈를 삽입하는 것에 의해서, 전체로서의 리푸렛슈 주기를 길게할 수가 있다. 이것에 의해서, 리푸렛슈 회수가 줄게할 수가 있으므로, 소비전력의 대폭적인 저감을도모할 수가 있다고 하는 효과가 얻어진다.
(2)리푸렛슈 사이클 중에, 띠엄띠엄짧은 정보 유지시간의 메모리셀의 리푸렛슈 주기를 마련하는 회로로서, 2n+1지의 카운타 회로를 사용해서, 그의 최상위 비트를 이용하는 것에 의해서, 간단한 회로에 의해서 2종류의 리푸렛슈 주기를 만들어낼 수 있다고 하는 효과가 얻어진다.
(3) 2종류의 리푸렛슈 주기의 한쪽의 주기를 적당히 설정하는 것에 의해서, 지극히 짧은 정보 유지시간의 메모리셀이 결함 비트로서 취급 안되게 된다.
(4) 상기(3)에 의해서 반도체 메모리의 제품 비율이 향상된다.
(5)메모리에 액세스할 수 있는 시간을 길게할 수있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예를 근거로해서 구체적으로 설명하였지만, 이 발명은 상기 실시예에 한정되는 것이 아니고, 그의 요지를 이탈하지 않는 범위에서 여러가지 변경 가능하다는 것을 말할 필요가 없다.
예를들면, N줄분의 아드레스 신호 c0~c8를 기억하기 위해서, 카운타 CT3을 N진화하고, 또 기억회로를 N개 형성하여도 좋다.
또, 카운타 CT1은 9진(=2n+1진)의 카운타이라도 좋다. 이때, 카운타 CT1은 신호 b0~b2를 출력한다.
상기 실시예에 있어서, 내부 상보 아드레스 신호
Figure kpo00045
은, 말티푸렉사의 출력신호(a0~a8,b0~b8 또는 c0~c8)과, 그의 반전신호와에 의해서 형성된다. 그러나, 로우 아드레스 바파 X-ADB에 의해서 얻은 상보신호
Figure kpo00046
이 말티푸렉사에 공급되어도 좋다.이 경우 다른 아드레스 신호 b0~b8,c0~c8도, 또, 상보신호
Figure kpo00047
로서, 말티푸렉사 MPX에 공급된다. 이와 같이 하면, 반도체 메모리를 고속으로 할 수있다.
말티푸렉사 MPX는, 다소 회로가 복잡하게 되지만, 예를들어 상기 제어신호에의해서 동작상태 또는 출력하이 임피단스 상태로 되는 CMOS 회로를 사용하는 것에 의해서, 직류전류의 발생을 방지시키는 것이 바람직하다.
또, 리푸렛슈 사이클중에 띠엄띠엄의 리푸렛슈 주기를 만들어내는 회로는 어느것이라도 좋다. 아드레스 기억회로는, 퓨즈 수단의 외에 예를들면, MOSFET를 선택적으로 게이트 파괴를 생기게 하는 것등 어느것이라도 좋다.
상기 다이나믹형 RAM을 구성하는 다른 주변회로의 구체적 구성은, 여러가지의 실시형태를 채용할 수가 있는 것이다. 예를들면, 아드레스 신호는, 공통의 아드레스 단자에서 아드레스 스트로우부 신호
Figure kpo00048
와
Figure kpo00049
에 동기해서 다중화해서 공급하는 것이라도 좋다. 이 경우의 리푸렛슈의 기동방식은 로우 아드레스 스트로우부신호
Figure kpo00050
보다 앞서서 커럼 아드레스 스토루우부 신호
Figure kpo00051
를 로우 레벨로 하는 (CBR)것 등 여러가지의 실시형태를 채용할 수가 있는 것이다. 또, 메모리셀의 호출동작을 위한 기준전압은, 다미셀을 이용해서 형성하는 것이라도 좋다.
본 발명은, 메모리셀의 캬파시타가, 반도체 기판 또는 그 안에 형성된 반도체 영역을 그의 한쪽의 전극으로서 가지는 MIS(Metal Insulator Semiconductor)형 캬파시타일때에, 특히 유효하다. 그러나 캬파시타가 어떠한 구조로 되어 있어도 본 발명을 적용할 수가 있다.
본 발명은, 리푸렛슈 회로를 내장한, 예를들면 다이나믹형 RAM 등의 , 반도체 메모리에 넓리 이용할 수 있는 것이다.

Claims (12)

  1. 반도체 메모리의 메모리셀을 주기적으로 리푸렛슈하기 위한 리푸렛슈 제어회로를 구비한 반도체 메모리에 있어서, 상기 리푸렛슈 제어회로는 상기 메모리셀의 제1의 군을 위해 리푸렛슈 아드레스 신호를 형성하도록 다수의 보진동작의 스텝을 실행하기 위한 수단을 포함하는 아드레스 카운타 회로, 상기 메모리셀의 제2의 군을 위해 특정의 리푸렛슈 아드레스를 기억하는 아드레스 기억회로와 소정의 다수의 상기 보진동작시에 상기 아드레스 카운타 회로에서 리푸렛슈 아드레스 신호를 출력하고, 상기 아드레스 카운타가 상기 소정의 다수의보진동작의 스텝을 실행할때마다 상기 아드레스 기억회로에유지된 특정의 리푸렛슈 아드레스를 출력하는 수단을 구비하며, 상기 아드레스 카운타회로와 상기 아드레스 기억회로에 결합된 아드레스 전환회로를 포함하는 반도체 메모리.
  2. 특허청구의 범위 제1 항에 있어서, 상기 아드레스 카운타 회로는 보진팔스를 받는 2n+1진(n은 1이상의 정수)을 구비하는 제1의 카운타 회로와 상기 제1의 카운타 회로의 최상위 비트의 출력신호를 받는 제2의 카운타 회로를 포함하며, 상기 리푸렛슈 아드레스 신호는 최상위 비트를 제외한 상기 제1의 카운타회로의 각각의 비트의 출력신호와 상기 제2의 카운타 회로의 각각의 비트의 출력신호에 의해 형성되고, 상기 아드레스 전환회로에 공급된 제어신호는 상기 제1의 카운타 회로의 최상위 비트의 출력에 따라 형성되는 반도체 메모리.
  3. 특허청구의 범위 제1항에 있어서, 상기 아드레스 기억회로는 퓨즈수단을 선택적으로 절단하는 것에 의해 특정의 리푸렛슈 아드레스를 기억하는 반도체 메모리.
  4. 다수의 메모리셀, 제1의 리푸렛슈 주기에 따라 특징의 아드레스의 메모리셀을 계속적으로 리푸렛슈하는 제1의 수단과 상기 제1의 리푸렛슈 주기보다 긴 제2의 리푸렛슈 주기에 따라 제1주기로 리푸렛슈된 것을 제외한 메모리셀을 계속적으로 리푸렛슈하는 제2의 수단을 포함하는 반도체 메모리.
  5. 특허청구의 범위 제4항에 있어서, 상기 제1의 수단은 제2의 리푸렛슈 주기로 제2의 수단에 의해 리푸렛슈가 1회 실행되는 간격에서 제1의 리푸렛슈 주기로 다수회의 리푸렛슈를 실행하는 수단을 포함하는 반도체 메모리.
  6. 아레이에 배열된 다수의 메모리셀을 포함하며, 상기 메모리셀의 제1의 군이 소정의 시간보다 적은 정보기억 유지시간을 갖고, 상기 메모리셀의 제2의 군이 상기 소정의 시간주기보다 큰 정보기억 유지시간을 갖고, 리푸렛슈 회로를 포함하는 반도체 메모리에 있어서, 상기 리푸렛슈 회로는 상기 제2의 군의 상기 메모리셀의 각각이 소정의 시간주기보다 큰 제1의 리푸렛슈 주기에 따라 리푸렛슈되도록, 상기 메모리셀의 상기 제2의 군을 위해 리푸렛슈 아드레스 신호를 형성하도록 다수의 보진동작의 스텝을 실행하는 수단을 포함하는 아드레스 카운타 회로, 메모리셀의 상기 제1의 군의 아드레스를 기억하는 아드레스 기억회로, 메모리셀의 상기 제2군에서 메모리셀을 리푸렛슈하기 위해서, 소정의 다수의 보진동작의 스텝시에 상기 아드레스 카운타 회로에서 리푸렛슈 아드레스 신호를 출력하며, 메모리셀의 상기 제1의 군의 상기 메모리셀이 상기 소정의 시간 주기보다 짧은 제2의 리푸렛슈 주기에 따라 리푸렛슈되도록, 상기 아드레스 카운타 회로가 상기 소정의 다수의 보진동작의 스텝을 실행할때마다 메모리셀의 상기 제1의 군의 저장된 아드레스를 출력하는 수단을 포함하며, 상기 아드레스 카운타 회로와 상기 아드레스 기억회로에 결합된 아드레스 전환회로를 포함하는 반도체 메모리.
  7. 아레이에 배열된 다수의 메모리셀을 포함하며, 상기 각각의 메모리셀은 데이터를 기억하기 위한 카파시타 수단을 구비하고, 상기 메모리셀의 제1의 군은 소정의 시간주기 보다 적은 정보기억 유지시간 주기를 가지며, 상기 메모리셀의 제2군의 상기 소정의 시간주기 보다 큰 정보기억 유지시간을 갖는 반도체 메모리에 있어서, 상기 반도체 메모리는 상기 아레이에 결합되고, 상기 다수개의 메모리셀에서 아드레스 신호에 의해 지시된 메모리셀을 아드레스 신호에 따라 선택하는 로우선택수단과 상기 로우선택수단에 결합되고, 리푸렛슈될 메모리셀을 지시하는 아드레스 신호를 발생하는 리푸렛슈 회로를 포함하며, 상기 리푸렛슈 회로는 상기 제2의 군의 각각의 메모리 셀이 상기 소정의 시간주기 보다 큰 제1의 리푸렛슈 주기에 따라 리푸렛슈되도록, 상기 제2의 군을 위해 아드레스 신호를 형성하는 제1의 리푸렛슈 수단과 상기 제1의 군의 각각의 메모리셀이 상기 소정의 주기보다 짧은 제2의 리푸렛슈 주기에 따라 리푸렛슈되도록, 상기 제1이 군을 위해 아드레스 신호를 형성하는 제2의 리푸렛슈 수단을 포함하는 반도체 메모리.
  8. 특허청구의 범위 제7항에 있어서, 상기 제2의 리푸렛슈 수단은 상기 제1의 군의 메모리셀을 지시하는 아드레스 신호를 기억하는 기억회로와 상기 기억회로에 기억된 아드레스 신호에 따라 상기 제2의 리푸렛슈수단의 아드레스 신호를 형성하는 수단을 포함하는 반도체 메모리.
  9. 특허청구의 범위 제8항에 있어서, 상기 리푸렛슈 회로는 또, 상기 제1의 리푸렛슈 수단의 아드레스 신호와 상기 제2의 리푸렛슈 수단의 아드레스 신호를 받고, 상기 리푸렛슈 회로의 아드레스 신호를 출력하는 전환수단을 포함하는 반도체 메모리.
  10. 특허청구의 범위 제9항에 있어서, 또, 아드레스 회로, 상기 리푸렛슈 회로 및 상기 로우 선택수단에 결합되고 상기 로우 선택수단으로 입력 리푸렛슈 신호 또는 상기 리푸렛슈 회로의 리푸렛슈 신호중의 하나를 전환하는 전환회로와 입력 아드레스 신호를 발생하는 아드레스 회로를 포함하는 반도체 메모리.
  11. 특허청구의 범위 제7항에 있어서, 상기 리푸렛슈 회로는 또, 상기 제1의 리푸렛슈 수단의 아드레스 신호와 상기 제2의 리푸렛슈 수단의 아드레스 신호를 받고, 상기 리푸렛슈 회로의 아드레스 신호를 출력하는 전환수단을 포함하는 반도체 메모리.
  12. 특허청구의 범위 제11항에 있어서, 또, 아드레스 회로, 상기 리푸렛슈 회로, 상기 로우 선택수단에 결합되고 상기 로우 선택수단으로 입력 아드레스 신호 또는 상기 리푸렛슈 회로의 아드레스 신호중의 하나를 전송하는 전환회로와 입력 아드레스 신호를 발생하는 아드레스 회로를 포함하는 반도체 메모리.
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