KR860007664A - 반도체 메모리 - Google Patents

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KR860007664A
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semiconductor memory
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가즈마사 야나기사와
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시 예인 DRAM을 도시한 회로도.
제 2 도는 제 1 도의 DRAM의 리푸렛슈 제어회로와 말티푸 렉사 MPX의 1실시예를 도시한 회로도.
제 3 도는 제 1 도의 DRAM의 어드레스 기억회로의 1실시예를 도시한 회로도.
제 4 도는 제 1 도의 DRAM의 리푸렛슈 동작을 설명하기 위한 타이밍도.

Claims (5)

  1. 리푸렛슈 제어회로를 구비한 반도체 메모리. 상기 리푸렛슈 제어회로는,
    리푸렛슈용 아드레스 신호를 형성하는 아드레스 카운타회로와, 특징의 리푸렛슈 아드레스를 지시하는 아드레스 기억회로와, 상기 아드레스 카운타의 다수 스텝푸의 보진 동작마다 상기 아드레스 기억회로에 유지된 특징의 리푸렛슈아드레스를 출력시키는 아드레스 전환회로를 포함한다.
  2. 특허청구의 범위 제 1 항에 따르는 반도체 메모리에 있어서,
    상기 아드레스 카운타회로는, 보진팔스를 받는 2n+1진의 제 1 카운타 회로와, 이 제 1 카운타 회로의 최상위 비트의 출력신호를 받는 제 2 카운타 회로로 된다. 상기 제 1 의 카운타 회로의 최상위 비트를 제외한 각비트의 출력 신호와 상기 제 2 의 카운타 회로의 각 비트의 출력신호와에 의해서 상기 리푸렛슈용 아드레스 신호가 형성된다. 상기 제 1 의 카운타 회로의 최상위 비트의 출력에서 상기 아드레스 전환회로에 공급되는 제어신호가 형성된다.
  3. 특허청구의 범위 제 1 항에 따르는 반도체 메모리에 있어서, 상기 아드레스 기억회로는, 퓨즈수단의 선택적인 절단에 의해서 아드레스 신호의 기억을 행한다.
  4. 다음으로 되는 반도체 메모리. 다수의 메모리셀.
    특정의 아드레스의 상기 메모리셀을 제 1 의 주기로 리푸렛슈 하기 위한 수단, 및 상기 제 1 의 주기로 리푸렛슈 되는 메모리셀을 제외한 메모리셀을, 제 2 의 주기로 리푸렛슈 하기 위한 수단, 상기 제 2 의 주기는 상기 제 1 의 주기보다 길다.
  5. 특허청구의 범위 제 4 항에 따르는 반도체 메모리에 있어서, 상기 제 1 의 주기의 리푸렛슈는, 상기 제 2 주기의 리푸렛슈가 1회 행하여지는 기간에, 다수회 행하여진다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860000606A 1985-03-25 1986-01-30 반도체 메모리 KR940000611B1 (ko)

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JP60-58359 1985-03-25
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