KR950014245B1 - 반도체 기억장치 - Google Patents

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KR950014245B1
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 종래의 반도체 기억장치의 개략회로도.
제2도는 제1도에 도시된 반도체 기억장치의 동작을 설명하는 타이밍챠트도.
제3도는 종래 반도체 기억장치의 다른예의 개략회로도.
제4도는 본 발명에 의한 반도체 기억장치의 개략회로도.
제5도는 본 발명의 제1실시예의 세부회로도.
제6도는 제5도에 도시된 반도체 기억장치의 동작을 설명키 위한 타이임챠트도.
제7도는 본 발명의 제2실시예의 세부회로도.
제8도는 제1실시예에 대한 제2실시예의 개량점을 설명하는 도면.
제9도는 본 발명의 제3실시예의 세부회로도.
제10도는 본 발명이 적용되는 플래시(flash) EEPROM의 관련부분의 회로도.
본 발명은 복수의 메모리셀 어레이가 매트릭스 형태로 배열되어 구성된 메모리셀 어레이를 포함하는 반도체 기억장치에 있어서, 선택된 메모리셀내에 기억된 데이타가 상기 메모리셀 어레이의 각 컬럼에 설치된 1쌍의 비트선, 감지증폭기, 독출 컬럼게이트 및 상기 메모리셀 어레이의 컬럼들에 대해 공동으로 설치된 1쌍의 데이타 버스를 통해서 독출되는 반도체 기억장치에 관한 것이다.
제1도는 종래의 반도체 기억장치의 개략회로도이다.
일예로서, 메모리셀 어레이(1)가 메모리셀(2)과 nMOS 트랜지스터(3) 및 콘덴서(4)를 포함하고 있는 다이나믹 랜덤 억세스 메모리(dynamic random access memory : DRAM)가 도시돼 있다. 상기 nMOS 트랜지스터(3)는 셀 선택 스위치를 구성하고 있고, 콘덴서(4)는 기억소자를 구성하고 있다.
메모리셀 어레이(1)는 워드선 W1을 통하여 로우 디코더(row decoder)(5)에 접속돼 있다. B1과 B1X는1쌍의 비트선들이다.(6)은 감지증폭기(S/A)이다. 컬럼(column) 게이트(7)는 nMOS 트랜지스터(8,9)를 구비하고 있다.
데이타버스 DB와 DBX 각각에 대한 nMOS 트랜지스터(10)과 (11)이 상기 메모리셀 어레이(1)의 컬럼들에 대해서 공동으로 설치되 있다.(12)는 Vcc 전원, (13)은 데이타버스증폭기, CL은 컬럼선택선, (14)는 컬럼 디코더, (15)는 CMOS 인버터를 포함한 컬럼 드라이버(driver), (17)은 nMOS 트랜지스터이다.
상기 비트선 쌍 B1과 B1X는 Vci[=(Vcc-Vth)/2[V]로 예비 충전되며, 여기서 Vcc는 전원전압이고, Vth는 nMOS 트랜지스터의 임계전압이다. nMOS 트랜지스터(3,10,11,17) 전부는 동시에 형성된 것으로 동일한 임계전압 Vth를 갖고 있다. 비선택상태에서 전원전압 Vcc[V]가 걸린 컬럼선택선은 상기 pMOS 트랜지스터(16)를 ON 시키고, 상기 컬럼 드라이버(15)의 nMOS 트랜지스터(17)를 OFF 시킨다. 선택상태에서 0[V]가 걸린 컬럼선택선 CL은 상기 pMOS 트랜지스터(16)를 OFF 시키고 상기 컬럼 드라이버(15)의 nMOS 트랜지스터(17)를 ON시킨다.
제2도는 제1도의 반도체 기억장치의 동작을 설명키 위한 타임챠트도이다.
상기 DRAM의 메모리셀(2)의 푠덴서(4)에 고전압(즉, "1" 레빌)이 기억되면, 메모리셀(2)의 선택이 워드선 W1을 구통하여, nMOS 트랜지스터(3)를 ON시킨다. 상기 메모리셀(2)의 콘덴서(4)에 기억된 고전압(즉, "1" 레빌)이 비트선 B1의 전압을 약간의 비트반큼 상승시킨다. 이때, 비트선 B1X의 전압은 동일하게 유지된다.
다음은 감지증폭기(6)가 구동되어, 비트선 B1의 전압을 Vci[V]로 상승시키고, 비트선 B1X의 전압을 0[V]로 저하시킨다. 다음은, 상기 컬럼디코더(14)가 상기 컬럼선택선 CL을 구통하여, nMOS 트랜지스터(8,9)를 ON시킴으로써, 비트선 B1과 B1X올 데이타 버스 DB와 DBX에 각각 접속시킨다. 그결과 상기비트선 B1과 데이타버스 DB의 전압이 Vci[V]로 상승되는 한면, 비트선 B1X와 데이타버스 DBX의 전압이 0[V]로 저하된다. 상기 데이타 버스 증폭기(13)가 상기 데이타 버스 DB와 DBX의 전압들의 변화를 검출하여 고전압(즉, "1" 레벨) 데이타의 독출을 가능케하며, 이동안에 전류 I가 Vcc 진원(12)으로부터 nMOS 트랜지스터(11), 데이타 버스 DBX, nMOS 트랜지스터(9), 비트선 B1X 및 감지증폭기(6)를 통하여 접지부로 흐른다.
다른 한편, 상기 메모리셀(4)의 콘덴서(4)에 저전압(즉, "0" 레벨)이 기억되면, 상기 메모리셀(2)의 nMOS 트랜지스터(3)가 ON되어, 비트선 B1과 데이타버스 DB의 전압을 0[V]로 저하시키고, 비트선B1X와 데이타버스 DBX의 전압을 Vci[V]로 상승시킨다.
상기 내용을 요약하면, 상기 DRAM의 메모리셀(2)의 콘덴서(4)에 기억된 내용은, 비트선 B1과 B1X 감지증폭기(6), 컬럼게이트(7), 데이타버스 DB와 DBX, 데이타버스 증폭기(13)를 통해서 독출된다.
그러나 제1도에 도시된 종래의 DRAM은, 감지증폭기(6)의 구동전에 상기 컬럼게이트(7)의 선택에 의해 야기되는 메모리셀(2)로부터의 출력신호의 감쇠로 인한 고장염려 때문에 상기 감지증폭기(6)의 구동전에 컬럼게이트(7)의 선택을 허용치 않는다. 그 이유는, 상기 컬럼게이트(7)가 감지증폭기(6)의 구동전에 선택되면, 상기 메모리셀(2)에 대한 비트선 B1의 용량이 비트선 B1의 기생 용량과 데이타버스 DB의 합계가 되기 때문이다.
또한, 제1도에 도시된 종래의 DRAM은 비트선 B1과 B1X의 전압차가 소정치에 도달될 때까지는 상기 감지증폭기(6)를 구동한 후에는 컬럼게이트(7)가 구동되지 못한다. 그 이유는 상기 데이타버스 DB와 DBX로부터의 잡음(상기 데이타버스 DB와 DBX)이 상기 감지증폭기(6)를 고장낼 수 있기 때문이다.
따라서, 제1도에 도시된 종래의 DRAM은 상기 비트선 B1과 B1X간의 전압차가 소정처에 도달한 후에만 선택돼야 한다. 이것은 상기 감지증폭기(6)의 구동후 상기 컬럼게이트 선택전에 소정시간이 요구되어, 그의 억세스가 지연되는 문제를 야기한다.
제3도는 다른 종래의 반도체 기억장치의 개략회로도이다.
이것은, 제1도에 도시된 종래의 DRAM의 상기 문제점을 보정키 위한 DRAM의 구성을 나타낸다. 제 3도에서 제1도와 동일한 부재들은 동일 변호를 갖고 있다.
제3도에 도시된 DRAM은, 제1도에 도시된 DRAM의 컬럼게이트(7) 대신에, 독출컬럼게이트(18)와 기입컬럼게이트(160)를 구비하고 있다. 상기 독출컬럼게이트(18)는 4개의 nMOS 트랜지스터(19,20,21,22)를 포함하고 있다. 상기 기입컬럼게이트(160)는 2개의 트랜지스터(161,162)를 갖고 있다.
상기 nMOS 트랜지스터(19)는 그의 게이트가 비트선 B1과 접속돼 있고, 그의 드레인 D에서 독출데이타버스 DBR과 접속돼 있고, 그의 소오스 S가 nMOS 트랜지스터(20)의 드레인 D와 접속돼 있다. nMOS 트랜지스터(20)는 그의 게이트가 독출컬럼선택선 CLR과 접속돼 있고, 그의 소오스 S가 접지돼 있다.
또한, nMOS 트랜지스터(21)는 그의 게이트가 비트선 B1X와 접속돼 있고, 그의 드레인 D가 독출데이타버스 DBRX와 접속돼 있고, 그의 소오스 S는 nMOS 트랜지스터(22)의 드레인 D에 접속돼 있다. nMOS 트랜지스터(22)는 그의 게이트가 독출컬럼선택선 CLR과 접속돼 있고 그의 소오스 S는 접지돼 있다.
또한, nMOS 트랜지스터(161)는, 그의 게이트가 기입컬럼선택선 CLW와 접속돼 있고, 그의 소오스 S가 비트선 B1과 접속돼 있고, 그의 드레인 D가 기입데이타버스 DBWX와 접속돼 있다. nMOS 트랜지스터(162)는 그의 게이트가 기입컬럼선택선 CLW에 접속돼 있고, 그의 소오스 S가 비트선 B1X에 접속돼 있고그의 드레인 D는 기입데이타버스 DBW에 접속돼 있다.
제1도에 도시된 컬럼게이트(7)를 독출컬럼게이트(18)와 기입컬럼게이트(160)로 재구성한 결과, 상기 독출컬럼게이트(18)를 ON함으로써, 메모리셀(2)에 대한 비트선 B1의 용량이 단지 비트선 B1의 기생용량과 동등할 뿐이다. 따라서, 제1도에 도시된 종래의 DRAM과는 달리, 제3도에 도시된 종래 DRAM은, 메모리셀(2)의 출력전압에 대해, 데이타버스 DB의 기생용량으로 인한 영향을 끼치지 않음으로써, 메모리셀(2)의 출력전압이 감쇠되는 것을 방지한다.
또한, 상기 독출 데이타버스 DBR과 DBRX가 감지증폭기(6)를 통해서 상기 독출컬럼게이트(18)에 접속되지 않으므로, 상기 독출컬럼게이트(18) 선택전에 상기 독출데이타버스 DBR과 DBRX가 어떠한 전압을 반송할지라도 상기 감지증폭기(6)에 전혀 영향을 끼치지 않는다.
그 결과, 상기 감지증폭기(6)의 구동타이밍과 상기 독출컬럼게이트(18)의 구동타이밍간의 시차를 더욱 자유로이 설정할 수 있다. 이것은, 또한 상기 감지증폭기(6) 구동후 상기 독출컬럼게이트(18)의 선택을 가속시켜, 신속한 DRAM 억세스를 가능케한다.
또한, 상기 감지증폭기(6)는, 상기 비트선 B1과 B1X반을 구동하면 되며, 독출데이타버스 DBR 및DBRX는 구동할 필요가 없다. 따라서, 상기 비트선 B1과 B1X는 더욱 신속하게 오르내릴 수 있고, 이것은 또한 억세스를 촉진하는데 고무적이다.
그러나, 제3도에 도시된 종래의 DRAM은, 상기 독출컬럼게이트(18)를 구성하는 다수의 트랜지스터를 소형칩내에 축소 배열하는 것이 그들의 배선구조상 곤란하므로 칩면적이 증가되는 문제점이 있다.
상기 독출컬럼게이트(18)와 기입컬럼게이트(160)는 각 컬럼에 설치되야 하므로, 상기 칩을 소형화하기 위해서 상기 칩면적 증가문제를 해결할 수 있다.
본 발명은 DRAM 억세스를 가속하기 위하여 필요한 컬럼게이트를 구성하는 트랜지스터의 칩면적 확대를 해소하기 위한 것이다.
본 발명의 목적은 반도체 기억장치에서 칩면적 증가없이 DRAM 억세스를 가속화하는데 있다.
매트릭스형으로 배열된 북수의 메모리셀에 의해 형성된 메모리셀 어레이를 포함한 반도체 기억장치에서 선택된 메모리셀내에 기억된 데이타가 상기 메모리셀 어레이의 각 컬럼에 설치된 1광의 비트선과 감지증폭기와, 독출컬럼게이트와 상기 메모리셀 어레이의 컬럼들에 대해 공동으로 설치된 1광의 데이타버스를 통해 독출되는 것으로 전개한다.
본 발명의 제1태양은 하기와 같다.
반도체 기억장치의 독출컬럼게이트는, 제1과 제2트랜지스터를 포함하고 있다. 상기 제1과 제2트랜지스터의 제어전극은, 상기 1쌍의 비트선중 하나와 다른 하나에 각각 접속돼 있다. 상기 제1과 제2트랜지스터의 피제어전극중 하나는 상기 1쌍의 데이타버스중 하나와 다른 하나에 각각 접속돼 있다. 상기 제1과 제2트랜지스터의 피제어전극의 다른 하나는 상기 독출컬럼선택선에 공동으로 접속돼 있다.
상기 반도체 기억장치는, 컬럼선택시에 상기 독출컬럼선택선의 전압을, 상기 비트선 광의 예비충전된 전압과는 다른(즉, 더 낮거나 또는 더 높은) 전압으로 설정키 위한 컬럼 드라이버와, 컬럼 번지신호를 디코드하여 컬럼의 선택여부를 나타내는 신호를 상기 컬럼드라이버에 출력하는 컬럼 디코더를 더 구비하고 있는것을 특징으로 한다.
본 발명의 제2태양은 하기와 같다:
반도체 기억장치의 독출컬럼게이트는, 제1과 제2트랜지스터를 포함하고 있다. 상기 제1과 제2트랜지스터의 제어전극은, 상기 1광의 비트선중 하나와 다른 하나에 각각 접속돼 있다. 상기 제1과 제2트랜지스터의 피제어전극중 하나는 상기 1쌍의 데이타버스중 하나와 다른 하나에 각각 접속돼 있다. 상기 제1과 제2트랜지스터의 피제어전극의 다른 하나는 상기 독출컬럼선택선에 공동으로 접속돼 있다.
상기 반도체 기억장치는 컬럼선택시에 상기 독출컬럼선택선의 전압을 상기 비트선 광의 예비충전된 전압과는 다르고(즉, 더 낮거나 또는 더 높은) 상기 메모리셀 어레이의 비선택 컬럼게이트의 트랜지스터를 온(ON)시키지 않는 전압으로 설정키 위한 컬럼 드라이버와, 컬럼 번지신호를 디코드하여 컬럼의 선택여부를나타내는 신호를 상기 컬럼드라이버에 출력하는 컬럼디코더를 더 구비하고 있는 것을 특징으로 한다.
본 기술분야의 숙련자는, 하기 양호 실시예의 설명 및 도면설명으로부터 본 발명의 기타 특장점을 용이하게 이해할 수 있다.
제4도는 본 발명에 의한 반도체 기억장치의 개략회로도이다.
이 도면에는, 제1도와 제 3도의 종래의 DRAM의 상기 문제점을 보정한 DRAM의 구성을 나타낸다. 제4도에서 제1도와 제3도에 도시된 것들과 동일한 부재들은 동일변호로 표시돼 있다.
메모리셀(2)에 기억된 데이타는 상기 비트선 B1 B1X와 감지증폭기(S/A)(6), 독출컬럼게이트(23), 데이타버스 DB와 DBX 및 데이타버스 증폭기를 통하여 독출된다.
제4도에 도시된 DRAM은 제3도에 도시된 DRAM의 독출컬럼게이트(18) 대신에 독출컬럼게이트(23)를 갖고 있다. 상기 독출컬럼게이트(23)는 2개의 nMOS 트랜지스터(24,25)를 구비하고 있다. 제4도에 도시된 컬럼 디코더(45)와 컬럼드라이버(46)는 제1도와 제3도에 도시된 컬럼디코더(14)와 컬럼드라이버(15)와 각각 대응한다.
nMOS 트랜지스터(24)는 그의 게이트(제어전극)가 비트선 B1과 접속돼 있고, 그의 드레인 D(피제어전극중 하나)가 데이타버스 DB와 접속도 있고, 그의 소오스 S(상기 피제어전극중 다른 하나)가 독출컬럼선택선 CLR과 접속돼 있다. nMOS 트랜지스터(25)의 게이트는 비트선 B1X와 접속돼 있고, 그의 드래인 D는 데이타버스 DBX와 접속돼 있고, 그의 소오스 S(상기 제어전극중 다른 하나)가 상기와 동일한 독출컬럼선택선과 접속돼 있다.
상기 독출컬럼선택선 CLR은 또한 컬럼드라이버(46)내의 인버터(48)의 출력단에 접속돼 있다.
CMOS 인버터(49)는 Vcc 전원(12)과 접지부간에 직렬 접속된 pMOS 트랜지스터(50)와 nMOS 트랜지스터(51)를 구비하고 있다. 상기 컬럼드라이버(46)는 CMOS 인버터(49)와 인버더(48)를 구비하고 있다. 상기 인버터(48)는 상기 컬럼 디코더(45)로부터 출력을 수신한다.
본 실시예의 독출 컬럼선택선 CLR에는 비선택 상태에서 Vcc[V] 또는 Vci[=(Vcc-Vth)/2[V]가 공급되고 상기 비트선 B1과 B1X의 예비충전된 전압(즉, Vci/2)보다 낮은 전압 즉, 0.0[V]가 공급된다. 여기서 Vcc는 전원전압이고 Vth는 nMOS 트랜지스터의 임계전압이다. 상기 nMOS 트랜지스터(3,10,11,17,24,25)는 동시에 형성된 것이므로 동일한 임계전압 Vth를 갖는다.
상기 예에서는 고전압(즉, "1" 레벨)이 상기 메모리셀(2)에 기억되어 이 메모리셀(2)이 선택되면, 상기감지증폭기(6)가 H레벨 동작전압과 L레벨 동작전압을 상기 비트선 B1과 B1X에 각각 설정한다. 이에 의하여, nMOS 트랜지스터 가 ON(도전) 되고, nMOS 트랜지스터 가 OFF(비도전) 된다.
그 결과, 전류 I가 Vcc 전원(12)로부터 데이타버스 DB, nMOS 트랜지스터(24) 및 독출컬럼선택선 CLR을 통하여 접지부로 흐른다. 이 경우, nMOS 트랜지스터(25)가 OFF되므로 nMOS 트랜지스터(25)의 드레인 D에 접속된 데이타버스 DBX로 전류가 흐르지 않는다. 이 경우, 데이타버스 DBX를 통해서 전류가 흐르지 않거나 흐르더라도 매우 미량의 전류가 흐른다. 비트선 B1X와 상기 독출 컬럼선택선 CLR간의 전압차가 nMOS 트랜지스터(25)의 임계전압보다 일시적으로 더 큰 동안에는 데이타버스 DBX로 전류가 흐른다. 그리나, 상기 데이타버스 DBX에 전류가 흐르는 기간은, 비트선 B1X의 전압이 0.0[V]로 급강하므로, 매우 짧다. 그리므로 상기 데이타버스 DB와 DBX의 전압 또는 전류를 검출함으로써 상기 메모리셀(2)내에 기억된 데이타가 독출된다.
본 발명은 비트선 B1과 데이타버스 DB간, 또는 비트선 B1X와 데이타버스 DBX간을 직접 접속으로 구성하지는 않는다. 그 결과 상기 독출컬럼게이트(23)가 ON되면, 상기 메모리셀(2)에 대한 비트선 B1의 용량은 비트선 B1의 기생용량과만 동등하며, 데이타버스 DB의 기생용량은 상기 메모리셀(2)에 아무런 기여도 되지 않는다. 그러므로 상기 메모리셀(2)의 출력신호가 감쇠되지 않는다.
또한, 상기 데이타버스 DB와 DBX가 상기 감지증폭기(6)를 통하여 상기 독출컬럼게이트(23)에 접속돼있지 않으므로 상기 독출컬럼을 선택하기 전에 상기 데이타버스 DB와 DBX가 어떠한 전압을 반송하더라도 감지증폭기(6)에 대해 아무런 영향을 주지 않는다.
그 결과, 상기 감지증폭기(6) 구동타이밍과 상기 독출컬럼게이트(23)의 선택 타이밍간의 시간차를 더욱자유로이 설정할 수 있다. 이에 의하여, 감지증폭기(6) 구동후에 상기 독출컬럼게이트(23)의 선택이 가속됨으로써, 신속한 DRAM 억세스가 가능하게 된다.
또한, 상기 감지증폭기(6)는 단지 상기 비트선 B1과 B1X만을 구동하면 되며, 데이타버스 DB와 DBX를 구동할 필요가 없다. 따라서 상기 비트선 B1과 B1X가 더욱 급속하게 오르내릴 수 있으며 이것은 또한 DRAM 억세스를 가속시키는데 고무적이다.
또한, 상기 독출컬럼게이트(23)는 단지 2개의 nMOS 트랜지스터(24,25)만을 포함하고 있으므로, 칩면적의 크기의 증가없이 대규모 집적을 가능케한다.
제5도는 본 발명의 제1실시예의 세부 회로도이다.
제5도에서 제4도의 부재와 동일한 부재물은 동일변호를 갖고 있고, 그의 설명은 생략한다.
본 발명을 메모리셀들의 다중선택이 가능한 다중 비트선 시스템 DRAM에 적용한 것으로, 비트수와 용량이 증대된 장점때문에 병렬 처리용으로 적합한 일예가 도시돼 있다.
메모리셀 어레이들(27,28)은 정확하게 동일한 구성을 갖고 있으며, 각각 적어도 메모리셀(20,30)과 워드선 W11A를 구비하고 있다. (31)과 (32)는 로우 디코더들이다. BL1A, BL1AX, SL2A, BL2AX 뿐만 아니라 BL1B, BL1BX, BL2B 및 BL2BX는 비트선들이다. (33),(34),(35) 및 (36)은 감지증폭기이다. (37),(38),(39) 및 (40)은 독출컬럼게이트이다. DBR1A, DBR1AX, DBR2A 및 DBR2AX는 메모리셀 어레이(27)의 컬럼들에 대해 공통으로 설치된 어레이내부 독출데이타버스이다. DBR1B, DBR1BX, DBR2B및 DBR2BX는, 메모리셀 어레이(28)의 컬럼들에 대해서 공동으로 설치된 어레이 내부 독출데이타버스들이다.
상기 메모리셀 어레이들(27,28)은 각각 그들 자체의 메모리셀(27,30)외에도 제5도에는 구체척으로 도시되지는 않은 복수의 메모리셀을 갖고 있다. 상기 메모리셀 어레이들(29,30)은 각각 그들의 복수의 메모리셀이 매트릭스 형태로 배열돼 있다.
(41),(42),(43) 및 (44)는 기입 컬럼게이트이다. DBW1A, DBW1AX, DBW2A 및 DBW2AX는 메모리셀 어레이(27)의 컬럼들에 대해 공통으로 설치된 어레이 내부 기입 데이타 버스이다. DBW1B, DBW1BX,DBW2B 및 DBW2BX는 메모리셀 어레이(28)의 컬럼들에 대해 공통으로 설치된 어레이 내부 기입데이타버스이다. CLR은 독출 컬럼선택선이다. CLW는 기입 컬럼선택선이다. NOR회로(47)는 기입 이네이블(enaB1e) 신호 WE에 의해 기동되는 기입 컬럼드라이버를 구성하고 있다.
독출컬럼게이트(37)는 2개의 nMOS 트랜지스터(52,53)를 포함하고 있다. nMOS 트랜지스터(52)는 그의 게이트가 비트선 BL1A와 접속돼 있고, 그의 드레인 D는 어레이내부 독출데이타버스 DBR1A와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다. nMOS 트랜지스터(53)는 그의 게이트가 비트선 BL1AX와 접속돼 있고, 그의 드레인 D가 어레이내부 독출 데아타버스 DBR1AX와 접속돼 있고,그의 소오스 S는 상기 독출 컬럼선태선 CLR과 접속돼 있다.
독출컬럼게이트(38)는 2개의 nMOS 트랜지스터(54,55)를 포함하고 있다. nMOS 트랜지스터(54)는 그의 게이트가 비트선 BL2A와 접속돼 있고, 그의 드래인 D는 어레이내부 독출데이타버스 DBR1A와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다. nMOS 트랜지스터(55)는 그의 게이트가 비트선 BL2AX와 접속돼 있고, 그의 드레인 D가 어레이내부 독출 데이타버스 DBR2AX와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다.
독출컬럼게이트(39)는 2개의 nMOS 트랜지스터(56,57)를 포함하고 있다. nMOS 트랜지스터(56)는 그의 게이트가 비트선 BL1B와 접속돼 있고, 그의 드레인 D는 어레이내부 독출 데이타버스 DBR1B와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다. nMOS 트랜지스터(57)는 그의 게이트가 비트선 BL1BX와 접속돼 있고, 그의 드레인 D가 어레이내부 독출 데이타버스 DBR1BX와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다.
독출컬럼게이트(40)는 2개의 nMOS 트랜지스터(58,59)를 포함하고 있다. nMOS 트랜지스터(58)는 그의 게이트가 비트선 BL2B와 접속돼 있고, 그의 드레인 D는 어레이내부 독출데이타버스 DBR2B와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다. nMOS 트랜지스터(59)는 그의 게이트가 비트선 BL2BX와 접속돼 있고, 그의 드레인 D가 어레이내부 독출 데이타버스 DBR2BX와 접속돼 있고, 그의 소오스 S는 상기 독출 컬럼선택선 CLR과 접속돼 있다.
기입 컬럼게이트(41)는 2개의 nMOS 트랜지스터(60,61)을 갖고 있다. nMOS 트랜지스터(60)는 그의 소오스 S가 비트선 BL1A와 접속돼 있고, 그의 드래인 D가 어레이내부 기입 데이타 버스 DBW1AX에 접속돼 있고, 그의 게이트는 기입컬럼선택선 CLW에 접속돼 있다. nMOS 트랜지스터(61)는 그의 소오스 S가 비트선 BL1AX에 접속돼 있고, 그의 드레인 D가 어레이 내부 기입 데이타버스 DBW1A에 접속돼 있고,그의 게이트가 상기 기입 컬럼선택선 CLW에 접속돼 있다.
기입 컬럼게이트(42)는 2개의 nMOS 트랜지스터(62,63)을 갖고 있다. nMOS 트랜지스터(62)는 그의 소오스 S가 비트선 BL2A와 접속돼 있고, 그의 드레인 D가 어레이내부 기입 네이타버스 DBW2AX에 접속돼있고, 그의 게이트는 기입 컬럼선택선 CLW에 접속돼 있다. nMOS 트랜지스터(63)는 그의 소오스 S가 비트선 BL2AX에 접속돼 있고, 그의 드레인 D가 어레이 내부 기입 데이타버스 DBW2A에 접속돼 있고, 그의 게이트가 상기 기업 컬럼선택선 CLW에 접속돼 있다.
기입 컬럼게이트(43)는 2개의 nMOS 트랜지스터(64,65)을 갖고 있다. nMOS 트랜지스터(64)는 그의 소오스 S가 비트선 BL1B와 접속돼 있고, 그의 드레인 D가 어레이내부 기입 데이타버스 DBW1BX에 접속돼있고, 그의 게이트는 기입 컬럼선택선 CLW에 접속돼 있다. nMOS 트랜지스터(65)는 그의 소오스 S가 비트선 BL1BX에 접속돼 있고, 그의 드레인 D가 어레이 내부 기입 데이타버스 DBW1B에 접속돼 있고, 그의 게이트가 상기 기업 컬럼선택선 CLW에 접속돼 있다.
기입 컬럼게이트(44)는 2개의 nMOS 트랜지스터(66,67)을 갖고 있다. nMOS 트랜지스터(66)는 그의 소오스 S가 비트선 BL2B와 접속돼 있고, 그의 드레인 D가 어레이내부 기업 데이타버스 DBW2BX에 접속돼있고, 그의 게이트는 기입 컬럼선택선 CLW에 접속돼 있다. nMOS 트랜지스터(67)는 그의 소오스 S가 비트선 BL2BX에 접속돼 있고, 그의 드레인 D가 어레이 내부 기입 데이타버스 DBW2B에 접속돼 있고, 그의 게이트가 상기 기입 컬럼선택선 CLW에 접속돼 있다.
상기 컬럼드라이버(46)의 CMOS 인버터(49)의 출력단은 독출 컬럼선택선 CLR에 접속돼 있다. 컬럼 드라이버(46)의 인버터(48)는 컬럼디코더(45)의 출력을 수신한다.
제5도에 구체 도시돼 있지는 않으나, 비트선 BL1A, BL1AX, BL2A, BL2AX와, BL1B, BL1BX,BL2B 및 BL2BX는 Vci/2[V]로 예비충전되는 예비충전회로에 접속돼 있다.
메모리셀 어레이(27)의 모든 컬럼에 대해 공통으로 설치된 어레이 공통 데이타버스 DB1, DB1X는 데이타버스 증폭기(70)와 기입증폭기(72)에 접속돼 있다. 메모리셀 어레이(28)의 모든 컬럼들에 대해 공통으로 설치된 어레이 공동 데이타버스 DB2와 DB2X는 데이타버스 증폭기(71)와 기입증폭기(73)에 접속돼 있다.
8개의 스위칭소자(즉, nMOS 트랜지스터등의 트랜지스터)를 포함한 블록선택스위치(68)는 ON될때(도전성), 메모리셀 어레이(27)를 선택한다. 보다 구체적으로는 상기 8개의 스위칭소자중, 2개가 토클 ON되어(도전성으로 되어), 어레이 공동 데이타버스 DB2를 어레이 내부 기입 데이타버스 DBW2A와 어레이 내부독출 데이타버스 DBR2A에 접속시키며, 다른 2개의 스위치가 토글 ON되어(도전성으로 되어), 어레이 공통 데이타버스 DB2X를 어레이 내부 기업 데이타버스 DBW2AX와 어레이 내부 독출 데이타버스 DBR2AX에 접속시키며, 다른 2개의 스위치가 토글 ON(도전성으로 되어)되어, 어레이 공통 데이타버스 DB1을 어레이 내부 기입 데이타버스 DBW1A와 어레이 내부 독출 데이타버스 DBR1A에 접속시키고, 나머지 2개의 스위치가 ON되어(도전성이 되어), 어레이 공통 데이타버스 DB1X를 어레이 내부 기입 데이타버스 DBW1AX와 어레이 내부 독출데이타버스 DBR1AX에 접속시킨다.
8개의 스위칭소자(즉, nMOS 트랜지스터등의 트랜지스터)를 포함한 블록선택스위치(69)는 ON될때(도전성), 메모리셀 어레이(28)를 선택한다. 보다 구체적으로는, 상기 8개의 스위칭 소자중, 2개가 토클 ON되어(도전성으로 되어), 어레이 공통 데이타버스 DB2를 어레이 내부 기업 데이타버스 DBW2A와 어레이 내부 독출 데이타버스 DBR2A에 접속시키며, 다른 2개의 스위치가 토클 ON되어(도전성으로 되어), 어레이공동 데이타버스 DB2X를 어레이 내부 기업 데이타버스 DBW2BX와 어레이 내부 독출 데이타버스 DBR2BX에 접속시키며, 다른 2개의 스위치가 토클 ON(도전성으로 되어)되어, 어레이 공통 데이타버스 DB1을 어레이 내부 기입 데이타버스 DBW1B와 어레이내부 독출 데이타버스 DBR1B에 접속시키고, 나머지 2개의 스위치가 ON되어(도전성이 되어), 어레이 공통 데이타버스 DB1X를 어레이 내부 기입 데이타버스 DBW1BX와 어레이 내부 독출데이타버스 DBR1BX에 접속시킨다.
제5도는 블록선택스위처(68)가 토글 ON되어 메모리셀 어레이(27)를 선택하는 경우를 나타낸다. 제6도는 제5도에 도시된 반도체 기억장치의 동작을 설명하기 위한 타이밍 챠트이다.
제5도에 도시된 바와같이 구성된 본 발명의 제1실시예의 동작을 설명한다.
보다 구체적으로는 제6도는 메모리셀들(29,30,···)에 기억된 데이타를 독출하는 경우를 나타낸다. 이 경우, 워드선 WL1A가 최초로 구동된다. 상기 메모리셀들(29,30,···)에 고전압(즉, "1" 레벨)이 기억되므로 비트선 BL1A와 BL2A의 전압이 예비충전된 Vci/2[V]로부터 조금씩 상승한다. 이때에 비트선 BL1AX와 BL2AX의 전압들은 불변상태로 유지된다.
다음, 감지증폭기들(33,34)이 구동된다. 그 결과, 비트선 BL1A와 BL2A의 전압이 상기 예비충전된Vci/2[V]에서 Vci[V]로 상승되는 한편, 비트선 BL1AX와 BL2AX의 전압은 예비충전된 Vci/2[V]로부터 0.0[V]로 강하된다.
다음은, 상기 컬럼더코더(45)가 저레벨을 출력하고, 상기 CMOS 인버더(49)가 그의 pMOS 트랜지스터(50)를 ON시키고, 그의 트랜지스터(51)를 OFF시킨다. 상기 독출 컬럼선택선 CLR은 접지되어 컬럼선택을 실행한다. 그 결과, 상기 독출 컬럼선택선 CLR의 전압이 전원전압 Vcc[V]에서 0.0[V]로 강하된다.
다음은, 비트선 BL1A와 독출 컬럼선택선 CLR간의 전압차가 nMOS 트랜지스터의 임계전압 Vth에 도달하면 nMOS 트랜지스터(52)가 ON됨으로써, 어레이 공통 데이타버스 DB1으로부터 nMOS 트랜지스터(52), 독출 컬럼선택선 CLR 및 nMOS 트랜지스터(51)를 통하여 접지부로 전류가 흐르게 한다. 그결과, 어레이 공통 데이타버스 DB1의 전압이 Vci/2[V]로부터 약 0.5[V] 강하된다.
또한, 비트선 BL1A와 독출 컬럼선택선 CLR간의 전압차가 제5도에 도시된 모든 nMOS 트랜지스터(51)∼(67)의 임계전압 Vth에 도달되면, nMOS 트랜지스터(52)가 ON됨으로써, 어레이 공통 데이타버스 DB2로부터 nMOS 트랜지스터(54), 독출 컬럼선택선 CLR 및 nMOS 트랜지스터(51)를 통하여 접지부로 전류가 흐르게 한다.
그 결과, 어레이 공통 데이타버스 DB2의 전압이 Vci[V]로부더 약 0.5[V] 강하된다. nMOS 트랜지스터(53)가 ON되어 어레이 공통 데이타버스 DB1X로부터 nMOS 트랜지스터(53)와 독출 컬럼선택선 CLR과 nMOS 트랜지스터(51)를 통하여 접지부로 분할 전류가 흐르게 하므로, 비트선 BL1AX와 독출 컬럼선택선CLR간의 전압차가 일시적으로 nMOS 트랜지스터의 임계전압 Vth을 초과하여 상승하는 기간 T동안, 어레이 공통 데이타버스 DB1X의 전압이 Vci[V] 이하로 강하된다. nMOS 트랜지스터(53)는, 상기 기간 T가 경과된 후에 OFF되므로 어레이 공통 데이타버스 DB1X의 전압이 Vci[V]에서 안정화 된다.
이와 유사하게, nMOS 트랜지스터(55)가 ON되어 어레이 공통 데이타버스 DB1X로부터 nMOS 트랜지스터(55)와 독출 컬럼선택선 CLR과 nMOS 트랜지스터(51)를 통하여 접지부로 분할 전류가 흐르게 하므로, 비트선 BL2AX와 독출 컬럼선택선 CLR간의 전압차가 일시적으로 nMOS 트랜지스터의 임계전압 Vth을 초과하여 상승하는 기간 T동안, 어레이 공통 데이타버스 DB2X의 전압이 Vci[V] 이하로 강하된다. nMOS트랜지스터(55)는, 상기 기간 T가 경과된 후에 OFF되므로 어레이 공통 데이타버스 DB2X의 전압이 Vci[V]에서 안정화 된다.
데이타버스 증폭기(70)는 어레이 공통 데이타버스 DB1과 DB1X의 전압을 검출함으로써, 메모리셀 어레이(27)의 메모리셀들(29,30,‥·)에 기억된 데이타를 독출한다. 데이타버스 증폭기(71)는 어레이 공통 데이타버스 DB2와 DB2X의 전압을 검출하여, 메모리셀 어레이(28)의 메모리셀들(29,30,‥·)에 기억된 데이타를 독출한다.
상기 메모리셀들(29,30,…)내로 데이타가 기입되면, 상기 기입 컬럼선택선 CLW가 전원전압 Vcc[V]로 충전되어 기입컬럼게이트(41,42)를 ON 시킨다. 제1실시예에서, 상기 메모리셀들(29,30,···)내에 기억된 데이타가 독출되면, 기입컬럼게이트(41,42)를 ON 시킴으로써 상기 메모리셀들(29,30,···)내에 데이타를 재기입할 수 있다.
상기 제1실시예에서는 예를들어 상기 메모리셀(29)에 기억된 데이타가 독출되면, 비트선 BL1A가 어레이 내부 독출 데이타버스 DBR1A에 직접 접속될 수 없을 뿐만 아니라, 비트선 BL1AX가 어레이 내부 독출 데이타버스 DBR1AX와 직접 접속될 수 없다.
그결과, 독출컬럼게이트(37)가 ON되면, 메모리셀(29)에 대한 비트선 BL1A의 용량이 단지 비트선 BL1A의 기생용량과만 동등하며, 어레이내부 독출 데이타버스 DBR1A의 기생용량이, 메모리셀(29)에 대한 비트선 BL1A의 용량에 전혀 기여하지 못한다. 이것은 메모리셀(29)의 출력이 감쇠되는 것을 방지한다.
독출 컬럼게이트(37) 선택전에 어레이내부 독출 데이타버스 DBR1A와 DBR1AX가 어떠한 전압을 반송하더라도 감지증폭기(6)에는 아무런 영향을 미치지 않는다. 이것은 다른 모든 메모리셀의 경우도 마찬가지이다.
그결과, 상기 감지증폭기(33) 구동타이밍과 독출컬럼게이트(37) 선택타이밍간의 시간차를 더욱 자유로이 설정할 수 있다. 이에 의하여, 감지증폭기(6) 구동후에 상기 독출컬럼게이트(18)의 선택이 가속화되어, 신속한 DRAM 억세스가 실현된다.
또한, 상기 감지증폭기(33)는 비트선 BL1A와 BL1AX만을 구동하면 되고 어레이 내부 독출 데이타버스DBR1A와 DBR1AX는 구동할 필요가 없다. 따라서, 비트선 BL1A와 BL1AX가 신속히 오르내릴 수 있어서 억세스를 가속하는데 또한 유리하다.
또한, 상기 독출 컬럼게이트(37,38,39,40)와 기입컬럼게이트(41,42,43,44)가 각각 단지 2개의 nMOS 트랜지스터만을 구비하기 때문에, 제5도에 도시된 제1실시예는 제3도에 도시된 바와같은 종래의 DRAM보다 DRAM 억세스가 더욱 빠르다.
제7도는 본 발명의 제2실시예의 세부 회로도이다.
도시된 제2실시예는, 상기 제1실시예 보다도 더욱 개량한 것이며, 제8도를 참조하여 하기에 설명한다. 제8도는 제1실시예보다 더욱 개량된 제2실시예의 장점을 나타낸다.
상기 설명한 바와같이 상기 제1실시예에서는 독출시 상기 독출 컬럼선택선 CLR에 0.0[V]를 설정하는구성으로 돼 있다. 예를들어, 제7도에 도시된 상기 전원전압 Vcc가 3.0[V]이고, 전 비트선 BL1A∼BL2BX의 예비충전된 전압이 1.2[V], 전 nMOS 트랜지스터(51∼67 및 74)의 임계전압 Vth가 0.6[V]인 것으로 가정한다. 메모리셀 어레이(27)가 선택되고 메모리셀 어레이(20)가 선택되지 않으면, nMOS 트랜지스터(56,57,58,59)의 각 게이트와 소오스간의 전압차가 1.2[V]로 되고, 이것은 nMOS 트랜지스터의 임계전압Vth(=0.6[V])보다 높으므로, nMOS 트랜지스터(56,57,58,59)가 ON됨으로써, 어레이 내부 독출 데이타버스 DBR1B, DBR1BX, DBR2B 및 DBR2BX로부터 접지된 독출 컬럼선택선 CLR으로 전류가 흐르게 한다.
제8도의 (a)도에 도시된 바와같이 메모리셀 어레이(27)이 다음에 선택되면, 어레이 내부 독출 데이타버스 DBR1B, DBR1BX, DBR2B 및 DBR2BX의 전압이 재설정됨으로써, 어레이 내부 독출 데이타버스 DBR1B, DBR1BX, DBR2B 및 DBR2BX의 잔류전압 Vre가 데이타의 독출에 아무런 고장도 일으키지 않도록 할 필요가 있다. 전압재설정에 필요한 시간으로 인하여 DRAM 억세스가 더 느려지는 문제점이 있다.
즉, 제8도의 (b)도에 도시된 바와같이 본 발명의 제1실시예는 상기 메모리셀(29,30,···)에 대해 데이타가 기입 또는 독출된 후에 어레이 내부 독출 데이타버스 DBR1B, DBR1BX, DBR2B 및 DBR2BX를 재설정함으로써, 언제나 메모리셀 어레이(27)에 대해 억세스를 해야 할 필요가 있다.
제7도에 도시된 제2실시예는 본 발명의 제1실시예의 상기와 같은 문제점을 해소한 것이다. 본 실시예는 상기 컬럼 드라이버(46)의 CMOS 인버터(49)를 구성하는 nMOS 트랜지스터(51)의 소오스가 제1실시예에서 처럼 직접이 아니라 다이오드에 접속된 nMOS 트랜지스터(74)를 통해서 접지돼 있는 것외에는 상기제1실시예와 유사한 구성을 갖고 있다. 제7도에서 제6도에 도시된 것들과 동일한 부재들은 동일변호로 표시돼 있다.
상기 제2실시예에서는, 상기 다이오드에 접속된 nMOS 트랜지스터(74)를 설치함으로써, 상기 컬럼디코더(45)가 컬럼드라이버(46)에 대해 컬럼 선택을 하도록 발동할때, 상기 독출선택선 CLR의 전압을 0.6[V]로 설정한다. 이러한 구성은 nMOS 트랜지스터(56,57,58,59)의 게이트와 소오스 사이에 각각 전압차를 0.6[V]로 유지시켜 메모리셀 어레이(28)가 선택되지 않는 중에 메모리셀 어레이(27)가 선택되더라도 nMOS트랜지스터(56,57,58,59)가 ON되지 않는 것을 확보한다.
결과적으로 어레이 내부 독출 데이타버스 DBR1B, DBR1BX, DBR2B 및 DBR2BX로부턴 독출 컬럼선택선 CLR로 전류가 흐르지 않는다. 이럼으로써, 다음에 메모리셀 어레이(28)가 선택되어도 어레이 내부독출 데이타버스 DBR1B, DBR1BX, DBR2B 및 DBR2BX의 전압을 재설정할 필요가 없다. 제7도에 도시된 제2실시예에서는 상기 전압들을 재설정하는데 필요한 시간을 절약하므로, 제5도에 도시된 제1실시예보다 상기 절약된 시간만큼 DRAM 억세스가 더 빠르다.
또한 이리한 구성은 상기 독출 컬럼선택선 CLR에 흐르는 전류를 감소시키므로 상기 독출 컬럼선택선 CLR의 선폭을 감소시킴으로써, 대규모 집적시에도 DRAM을 소형화할 수 있다.
제9도는 본 발명의 제3실시예의 세부 회로도이다.
제3실시예는 상기 제2실시예보다도 더욱 개량된 것이다.
제3실시예는 독출컬럼게이트(37,38,39,40)가 각각 제2실시예의 경우처럼 8개의 nMOS 트랜지스터(52∼59)중 2개 대신에 8개의 NPN 바이폴라 트랜지스터(75∼82)중 2개를 구비하고 있는 것외에는 제2실시예의 구성과 유사한 구성을 갖고 있다.
제9도에 도시된 컬럼계이트(37)는 2개의 nMOS 트랜지스터(52,53) 대신에 2개의 NPN 바이폴라 트랜지스터(75,76)를 구비하고 있다. NPN 바이폴라 트랜지스터(75)는 그의 베이스가 비트선 BL1A와 접속돼 있고, 그의 콜렉더는 어레이 내부 독출 데이타버스 DBR1A에 접속돼 있고, 그의 에미터는 상기 독출 컬럼선택선 CLR에 접속돼 있다. NPN 바이폴라 트랜지스터(76)는, 그의 베이스가 비트선 BL1AX와 접속돼 있고, 그의 콜렉터가 어레이 내부 독출 데이타버스 DBR1AX와 접속돼 있고, 그의 에미터가 독출 컬럼선택선CLR과 접속돼 있다.
제9도에 도시된 컬럼게이트(38)는 2개의 nMOS 트랜지스터(54,55) 대신에 2개의 NPN 바이폴라 트랜지스터(77,78)를 구비하고 있다. NPN 바이폴라 트랜지스터(77)는 그의 베이스가 비트선 BL2A와 접속돼 있고, 그의 콜렉터는 어레이 내부 독출 데이타버스 DBR2A에 접속돼 있고, 그의 에미터는 상기 독출 컬럼선택선 CLR에 접속돼 있다. NPN 바이폴라 트랜지스터(78)는, 그의 베이스가 비트선 BL2AX와 접속돼 있고, 그의 클랙터가 어레이 내부 독출 데이타버스 DBR2AX와 접속돼 있고, 그의 에미터가 독출 컬럼선택선CLR과 접속돼 있다.
제9도에 도시된 컬럼게이트(39)는 2개의 nMOS 트랜지스터(56,57) 대신에 2개의 NPN 바이폴라 트랜지스터(79,80)를 구비하고 있다. NPN 바이폴라 트랜지스터(79)는 그의 베이스가 비트선 BL1B와 접속돼 있고, 그의 콜렉터는 어레이 내부 독출 데이타버스 DBR1B에 접속돼 있고, 그의 에미터는 상기 독출 컬럼선택선 CLR에 접속돼 있다. NPN 바이폴라 트랜지스터(80)는, 그의 베이스가 비트선 BL1BX와 접속돼 있고, 그의 콜렉터가 어레이 내부 독출 데이타버스 DBR1BX와 접속돼 있고, 그의 에미터가 독출 컬럼선택선CLR과 접속돼 있다.
제9도에 도시된 컬럼게이트(40)는 2개의 nMOS 트랜지스터(58,59) 대신에 2개의 NPN 바이폴라 트랜지스터(81,82)를 구비하고 있다. NPN 바이폴라 트랜지스터(81)는 그의 베이스가 비트선 BL2B와 접속돼 있고, 그의 콜렉터는 어레이 내부 독출 데이타버스 DBR2B에 접속돼 있고, 그의 에미터는 상기 독출 컬럼선택선 CLR에 접속돼 있다. NPN 바이폴라 트랜지스터(82)는, 그의 베이스가 비트선 BL2BX와 접속돼 있고, 그의 콜렉터가 어레이 내부 독출 데이타버스 DBR2BX와 접속돼 있고, 그의 에미터가 독출 컬럼선택선CLR과 접속돼 있다.
따라서 본 발명의 제3실시예는 제9도에 도시된 4개의 독출 컬럼게이트(37,38,39,40)가 제7도에 도시된 제2실시예와 같이 nMOS 트랜지스터(52∼59) 대신에 8개의 NPN 바이폴라 트랜지스터(75∼82)를 구비하도록 구성돼 있으므로, 상기 독출 컬럼게이트(37,38,39,40)는 더 높은 스위칭 속도를 갖으며, 이것은 제2실시예 보다 더 빠른 DRAM 억세스를 실현하는데 효과적이다.
본 발명의 제1, 제2 또는 제3실시예의 컬럼드라이버(46)는 직렬로 접속된 인버터(48)와 CMOS 인버터(49)를 구비하고 있으나, 상기 CMOS 인버터(49)만을 구비할 수도 있다.
또한, 제5도에 도시된 제1실시예에서 사용되는4개의 독출 컬럼게이트(37,38,39,40)의 8개의 nMOS 트랜지스터(52∼59)를 8개의 NPN 바이폴라 트랜지스터(75∼82)로 대체할 수도 있다.
본 발명의 제1, 제2 또는 제3실시예에서는, 독출 컬럼게이트(37,38,39,40)의 nMOS 트랜지스터(52∼59)의 게이트들(제어전극들)은 예를들어 물리실리콘으로 구성돼 있고 이들의 드레인 및 소오스는 예를들어 As(비소)가 고용량 이온주입된 n형 확산영역으로 구성돼 있다.
또한, 8개의 nMOS 트랜지스터(52∼59)에 접속된 8개의 비트선 BL1A∼BL2BX는 막두께가 얇고 정밀가공성이 우수한 예를들면 Al(알미늄) 또는 폴리사이드(polycide) 배선으로 돼 있다.
또한, 8개의 nMOS(52∼59)의 드레인들에 접속된 8개의 어레이내부 독출 데이타버스 DBR1A∼DBR2BX와 상기 트랜지스터들의 소오스에 접속된 독출 컬럼선택선 CLR은 예를들어 Al(알미늄), 순수 Al-Si, Cu첨가 Al-Si 등으로 돼 있다. 이와 유사하계 상기 8개의 nMOS 트랜지스터(60∼67)의 드레인에 접속된 8개의 어레이내부 기입 데이타버스 DBW1A∼DBW2BX와 상기 트랜지스터들의 소오스에 접속된 기입 컬럼선택선 CLW는 예를들어 Al(알미늄), 순수 Al-Si, Cu 첨가된 Al-Si 등으로 돼 있다.
또한, nMOS 트랜지스터(52∼59)의 드레인 및 소오스와 이 트랜지스터들이 상기 8개의 어레이내부 독출데이타버스 DBR1A∼DBR2BX와 접촉하는 콘택트홀들(contact hole)은, 예를들어 TiN, TiW 및 규소화물등의 경계층 금속으로 돼 있다. 또한, nMOS 트랜지스터(60∼67)의 드레인 및 소오스와 이들 트랜지스터가 상기 8개의 어레이 내부 기업데이타버스 DBW1A∼DBW2BX와 점촉하는 콘택트홀들은 TiN, TiW 및 규소화물등의 경계층 금속으로 돼 있다.
또한, 본 발명의 제1, 제2 또는 제3실시예에서는 상기 메모리셀들(29,30,···)은 바람직하게는 적층형 콘덴서 셀들로 구성되나 그루보드(grooved)셀들 또는 평탄한 셀들로써 구성할 수 있다. 적층형 콘덴서 셀들과 그루보드 셀들이 대규모 집적에 적합하다. 특히, 적층형 콘덴서 셀들은 다른 셀들보다도 소프토에러(soft error)에 대해 내성이 더욱 크다. 이들은 또한 누전전류가 적어서 재충전 주기가 더욱 긴 이점이 있다. 또한, 척층형 콘덴서 셀들이 비교적 큰 트랜지스터를 용이하게 형성할 수 있으므로, 소형화에 의해 생기는 고온 캐리어에 대한 저항성을 감퇴시키기에 충분한 마진을 갖고 있다. 또한 적층형 콘덴서 셀들은 비교적 여유있는 설계 룰(rule)을 사용할 수 있으므로, 입증된 종래의 처리기술에 의하여 계속적으로 제조함으로써 그 제조를 간단히 할 수 있다.
또한, 본 발명의 제1, 제2 또는 제3실시예에서는 상기 메모리셀들(29,30,···) 각각 이 단열 트랜지스터와 단열 콘덴서를 구비한 단열 트랜지스터 셀이다. 그러나, 본 발명은 또한 그의 메모리셀들 각각이 3개의 트랜지스터와 1개의 콘덴서를 포함하고 있는 DRAM과, 그의 메모리셀들 각각이 4개의 트랜지스터와 2개의 콘덴서를 포함하고 있는 DRAM에 적용할 수 있다.
또한, 본 발명의 제1, 제2 또는 제3실시예에서는 모든 트랜지스터를 반대 극성을 갖는 것들로 대체하는 경우도 고려할 수 있다. 즉, 이러한 경우의 구성에서는 모든 적용소자들에 대해서 pMOS 트랜지스터가 대응하는 nMOS 트랜지스터를 대체하고, nMOS 트랜지스터가 대응하는 pMOS 트랜지스터를 대체하고, PNP 바이폴라 트랜지스터가 대응하는 NPN 바이폴라 트랜지스터를 대체하게 된다. 이러한 구성에서는 상기 독출 컬럼선택선의 전압이 컬럼선택시에 상기 비트셀쌍의 예비충전전압 Vci 보다 낮지 않고 더 높도록 상기 컬럼 드라이버회로를 구성하고 있다. 그리나, 본 발명의 제1, 제2 또는 제3실시예는 그의 트랜지스터배열이 제5,7,9도에 도시된 구성과 같이 설명한 경우의 구성에만 한정되지는 않는다. 기타 다양한 구성을고려할 수 있다.
제10도는 본 발명이 적용되는 플래시 EEPROM의 관련부분의 회로도이다.
본 발명은 또한, 특히 플래시형의 EEPROM(점기적으로 소거가능한 프로그래머블 리드온리 메모리(programmable read only memory))에도 적용할 수 있다.
메모리셀 어레이(128)는 메트릭스형으로 배열된 복수의 EEPROM 셀들(129)을 포함하고 있다. 상기EEPROM 셀들(129)은, 적층형, 분할 게이트형, 3중 다결정 실리콘형중 임의의 것으로 구성할 수 있다.
최종적으로 본 발명의 제1, 제2 또는 제3실시예에서 본 발명은 상기 컬럼디코더(45)와 컬럼드라이버(46)를 공통으로 갖는 복수의 분할된 메모리셀 어레이를 포함한 반드체 기억장치에 적용하는 경우를 설명한다. 그러나 본 발명은, 단지 1개의 컬럼디코더와 1개의 컬럼드라이버만을 갖는 전체 메모리셀 어레이를 구비한 반도체 기억장치와 각각 컬럼디코더와 컬럼드라이버를 갖는 복수의 분할된 메모리셀 어레이를 구비한 반도체 기억장치에 적용할 수 있다.
상기 설명한 바와같이 본 발명은 독출컬럼게이트가 비트선 또는 데이타버스에 접속되지 않는 구성을 갖으므로 감지증폭기가 구동된 후에 보다 이른 시점에 독출컬럼게이트가 선택될 수 있다. 이것은 더욱 신속한 DRAM 억세스를 가능케 한다. 또한, 본 발명은, 독출 컬럼게이트가 2개의 트랜지스터를 갖도록 구성하므로 칩면적 크기의 증가없이 대규모 집적이 가능하다.

Claims (98)

  1. 복수의 메모리셀이 매트릭스형으로 배치되어 구성된 메모리셀 어레이부와, 여기서 선택된 메모리셀에 기억된 데이타가 상기 메모리셀 어레이부의 각 컬럼에 설치된 1쌍의 비트선과 감지증폭기와 독출 컬럼게이트 및 상기 메모리셀 어레이부의 컬럼들에 대해 공동으로 설치된 1쌍의 데이타버스를 통하여 독출되고, 상기 독출컬럼 게이트가 제1트랜지스터와 제 2트랜지스터를 구비하고 있고, 상기 제1트랜지스터의 제어전극들이 상기 비트선광중 하나와 다른 하나에 접속돼 있고, 그의 피제어전극들이 상기 데이타 버스쌍중 하나와 상기 독출 컬럼선택선에 접속돼 있고, 상기 제2트랜지스터의 제어전극들이 상기 비트선쌍중 하나와 다른하나에 접속돼 있고, 그의 피제어전극들이 상기 데이타 버스쌍중 다른 하나와 상기 독출 컬럼선택선에 접속돼 있으며; 컬럼선택시에 상기 독출 컬럼선택선의 전압을 상기 비트선쌍의 예비충전 전압과는 상이한 진압으로 설정키 위한 컬럼드라이버와; 컬럼번지신호를 디코드하여 컬럼의 선택여부를 표시하는 신호를 상기컬럼 드라이버에 출력하는 컬럼 디코더를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리셀 어레이부가 븍수의 메모리셀 어레이 서보유니트(subunit)를 포함하고 있고; 상기 컬럼 디코더와 상기 컬럼 드라이버가 상기 복수의 메모리셀 어레이 서보유니트에 의해 공유되는 것이 특징인 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리셀 어레이부가 단열의 메모리셀 어레이를 포함하고 있고: 상기 컬럼더코더와 상기 컬럼 드라이버가 상기 메모리셀 어레이부에 대해서만 설치돼 있는 것이 특징인 반도체 기억장치.
  4. 제1항에 있어서, 상기 메모리셀 어레이부가 복수의 메모리셀 어레이 서보유니트를 포함하고 있고; 상기 컬럼디코더와 상기 컬럼드라이버가 상기 복수의 메모리셀 어레이 서보유니트 각각에 대해서 설치된 것이 특징인 반도체 기억장치.
  5. 제1항에 있어서, 상기 독출컬럼게이트의 제1트랜지스터와 제2트랜지스터가 MOS 트랜지스터로 구성돼 있는 것이 특징인 반도체 기억장치.
  6. 제1항에 있어서, 상기 독출컬럼게이트의 제1트랜지스터와 제2트랜지스터가 바이폴라 트랜저스터로구성돼 있는 것이 특징인 반도체 기억장치.
  7. 제1항에 있어서, 상기 컬럼드라이버가 그 출력단이 상기 독출 컬럼선택선에 접속된 CMOS 인버터를 구비한 것이 특징인 반도체 기억장치.
  8. 제1항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  9. 제1항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  10. 제1항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  11. 제1항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  12. 제8항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  13. 제11항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  14. 제2항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  15. 제2항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  16. 제2항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  17. 제2항에 있어서, 상기 북수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  18. 제14항에 있어서, 상기 븍수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  19. 제17항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  20. 제3항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  21. 제3항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  22. 제3항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  23. 제3항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  24. 제20항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  25. 제23항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  26. 제4항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  27. 제4항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  28. 제4항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  29. 제4항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  30. 제26항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  31. 제29항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  32. 제5항에 있어서, 상기 븍수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  33. 제5항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  34. 제5항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  35. 제5항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  36. 제32항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  37. 제35항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  38. 제6항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  39. 제6항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를.구비한 것이 특징인 반도체 기억장치.
  40. 제6항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  41. 제6항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  42. 제38항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  43. 제41항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  44. 제7항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  45. 제7항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  46. 제7항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  47. 제7항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  48. 제44항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  49. 제47항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  50. 복수의 메모리셀이 메트릭스 형으로 배치되어 구성된 메모리셀 어레이부와, 여기서, 선택된 메모리셀에 기억된 데이타가 상기 메모리셀 어레이부의 각 컬럼에 설치된 1광의 비트선과, 감지증폭기와, 독출컬럼게이트 및 상기 메모리셀 어레이부의 컬럼들에 대해 공동으로 설치된 1쌍의 데이타버스를 통하여 독출되고,상기 독출컬럼게이트가 제1트랜지스터와 제2트랜지스터를 구비하고 있고, 상기 제1트랜지스터의 제어전극들이 상기 비트선쌍중 하나와 다른 하나에 접속돼 있고, 그의 피제어전극물이 상기 데이타버스쌍중 하나와 상기 독출 컬럼선택선에 접속돼 있고, 상기 제2트랜지스터의 제어전극들이 상기 비트선 쌍중 하나와 다른 하나에 접속돼 있고, 그의 피제어전극들이 상기 데이타 버스쌍중 다른 하나와 상기 독출 컬럼선택선에 접속돼 있으며: 컬럼선택시에, 상기 독출컬럼선택선의 전압을 상기 메모리셀 어레이부의 비선택 컬럼게이트의 트랜지스터를 온시키지 않는, 상기 비트선쌍의 예비충전 전압과는 상이한, 전압으로 설정키 위한 컬럼드라이버와; 컬럼번지신호를 디코드하여 컬럼의 선택여부를 표시하는 신호를 상기 컬럼드라이버에 출력하는 컬럼 디코더를 구비한 것을 특징으로 하는 반도체 기억장치.
  51. 제50항에 있어서, 상기 메모리셀 어레이부가 븍수의 메모리셀 어레이 서보유니트를 포함하고 있고; 상기 컬럼 디코더와 상기 컬럼드라이버가 상기 복수의 메모리셀 어레이 서보유니트에 의해 공유되는 것이 특징인 반도체 기억장치.
  52. 제50항에 있어서, 상기 메모리셀 어레이부가 단열의 메모리셀 어레이를 포함하고 있고: 상기 컬럼디코더와 상기 컬럼 드라이버가 상기 메모리셀 어레이부에 대해서만 설치돼 있는 것이 특징인 반도체 기억장치.
  53. 제50항에 있어서, 상기 메모리셀 어레이부가 복수의 메모리셀 어레이 서보유니트를 포함하고 있고; 상기 컬럼 디코더와 상기 컬럼드라이버가 상기 복수의 메모리셀 어레이 서보유니트 각각에 대해서 설치된것이 특징인 반도체 기억장치.
  54. 제50항에 있어서, 상기 독출컬럼게이트의 제1트랜지스터와 제2트랜지스터가 MOS 트랜지스터로 구성돼 있는 것이 특징인 반도체 기억장치.
  55. 제50항에 있어서, 상기 독출컬럼게이트의 제1트랜지스터와 제 2트랜지스터가 바이폴라 트랜지스터로 구성돼 있는 것이 특징인 반도체 기억장치.
  56. 제50항에 있어서, 상기 컬럼드라이버가 그 출력단이 상기 독출 컬럼선택선에 접속된 CMOS 인버터를 구비하고 있고; 상기 CMOS 인버터가 다이오드접속 MOS 트랜지스터를 통해 접지된 것이 특징인 반도체 기억장치.
  57. 제50항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  58. 제50항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  59. 제50항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  60. 제50항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  61. 제57항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  62. 제60항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  63. 제51항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  64. 제51항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  65. 제51항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  66. 제51항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  67. 제63항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  68. 제66항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  69. 제52항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  70. 제52항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  71. 제52항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  72. 제52항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  73. 제69항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  74. 제72항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  75. 제53항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  76. 제53항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  77. 제53항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  78. 제53항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  79. 제75항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  80. 제78항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  81. 제54항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  82. 제54항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  83. 제54항에 있어서. 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  84. 제54항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  85. 제81항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  86. 제84항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  87. 제55항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  88. 제55항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  89. 제55항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  90. 제55항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  91. 제87항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  92. 제90항에 있어서, 상기 EEPROM이 플래시 EEPROM인 것이 특징인 반도체 기억장치.
  93. 제56항에 있어서, 상기 복수의 메모리셀 각각이 1개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장처.
  94. 제56항에 있어서, 상기 복수의 메모리셀 각각이 3개의 트랜지스터와 1개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  95. 제56항에 있어서, 상기 복수의 메모리셀 각각이 4개의 트랜지스터와 2개의 콘덴서를 구비한 것이 특징인 반도체 기억장치.
  96. 제56항에 있어서, 상기 복수의 메모리셀 각각이 EEPROM으로 구성된 것이 특징인 반도체 기억장치.
  97. 제93항에 있어서, 상기 복수의 메모리셀 각각이 적층형 콘덴서 셀로 구성된 것이 특징인 반도체 기억장치.
  98. 제96항에 있어서, 상기 EEPROM이 플래시 EEPROM이 특징인 반도체 기억장치.
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