JPH02146180A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02146180A JPH02146180A JP63299965A JP29996588A JPH02146180A JP H02146180 A JPH02146180 A JP H02146180A JP 63299965 A JP63299965 A JP 63299965A JP 29996588 A JP29996588 A JP 29996588A JP H02146180 A JPH02146180 A JP H02146180A
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- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
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- 238000007796 conventional method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリに関し、特にメモリセルアレイか
らの微小信号を増幅するセンスアンプのセルデータ入出
力信号線に印加される電圧の初期設定に関する。
らの微小信号を増幅するセンスアンプのセルデータ入出
力信号線に印加される電圧の初期設定に関する。
［従来の技術］
第５図は従来の半導体メモリの要部ブロック図である。
同図において、ワード線ＷＬＩ、ＷＬ２と、ピッ）ｉａ
ＢＬｌ、ＢＬ２．ＢＬ３．ｆｆπ１． ｆＩ７Ｊ及びｍ
とが、各々マトリクス状に配設されており、各ワード線
ＷＬＩ、ＷＬ２と各ビット線ＢＬ１〜ｍとの交鎖点位置
には、メモリセルＣＬ１〜ＣＬ６が各々配設されている
。
ＢＬｌ、ＢＬ２．ＢＬ３．ｆｆπ１． ｆＩ７Ｊ及びｍ
とが、各々マトリクス状に配設されており、各ワード線
ＷＬＩ、ＷＬ２と各ビット線ＢＬ１〜ｍとの交鎖点位置
には、メモリセルＣＬ１〜ＣＬ６が各々配設されている
。
そして、ビット線ＢＬＩとｍ、ビット線ＢＬ２と丁ｒフ
及びビット線ＢＬ３と７丁■を一組とするビット線の一
方端部にビット線バランスプリチャージ回路ＢＰＩ、Ｂ
Ｐ２．ＢＰ３が各々設けられており、ビット線の他方端
部には、セルデータ入出力信号線（以下、Ｉ１０線と称
す）と接続されたトランスファスイッチｌ１０ＳＷＩ、
１Ｗ２及びｌ１０ＳＷ３は、各々センスアンプＳＡ１、
ＳＡ２及びＳＡ３とＩ１０線とを、電気的に導通状態と
非導通状態とに切り換え動作可能とされており、差導型
センスアンプＳＡＩ、ＳＡ２及びＳＡ３は各々センスア
ンプ駆動回路１により駆動される。
及びビット線ＢＬ３と７丁■を一組とするビット線の一
方端部にビット線バランスプリチャージ回路ＢＰＩ、Ｂ
Ｐ２．ＢＰ３が各々設けられており、ビット線の他方端
部には、セルデータ入出力信号線（以下、Ｉ１０線と称
す）と接続されたトランスファスイッチｌ１０ＳＷＩ、
１Ｗ２及びｌ１０ＳＷ３は、各々センスアンプＳＡ１、
ＳＡ２及びＳＡ３とＩ１０線とを、電気的に導通状態と
非導通状態とに切り換え動作可能とされており、差導型
センスアンプＳＡＩ、ＳＡ２及びＳＡ３は各々センスア
ンプ駆動回路１により駆動される。
なお、Ｉ１０線はＩ１０線バランスプリチャージ回路２
によりプリチャージされる。
によりプリチャージされる。
すなわち、Ｉ１０バランスプリチャージ回路２は第６図
に示された回路に相当し、この回路において信号線−「
で］ロフでか低レベル（以下、ロウと称す）でＰチャン
ネルＭＯ３）ランジスタ（以下、ＰｃｈＴｒと称す）Ｑ
２０〜Ｑ２２はオンとされ、両Ｉ１０がＶＣＣにバラン
スプリチャージされる。
に示された回路に相当し、この回路において信号線−「
で］ロフでか低レベル（以下、ロウと称す）でＰチャン
ネルＭＯ３）ランジスタ（以下、ＰｃｈＴｒと称す）Ｑ
２０〜Ｑ２２はオンとされ、両Ｉ１０がＶＣＣにバラン
スプリチャージされる。
さらに、各トランスファスイッチｌ１０ＳＷＩ。
１１０ＳＷ２及びｌ１０ＳＷ３からは、カラム（列）ア
ドレス線ＹＳＷＩ、ＹＳＷ２及びＹＳＷ３が各々引き出
されてカラムデコーダＣＤに接続されている。
ドレス線ＹＳＷＩ、ＹＳＷ２及びＹＳＷ３が各々引き出
されてカラムデコーダＣＤに接続されている。
そして、各ビット線バランスプリチャージ回路ＢＰＩ、
ＢＦ２． ＢＦ２へは、ＨＶＣ（１／２ＶＣＣ線
）から電圧１／２ＶＣＣの電圧が印加される構成とされ
ている（ただし、ＶＣＣは電源の電圧値である）。
ＢＦ２． ＢＦ２へは、ＨＶＣ（１／２ＶＣＣ線
）から電圧１／２ＶＣＣの電圧が印加される構成とされ
ている（ただし、ＶＣＣは電源の電圧値である）。
なお、ビット線バランスプリチャージ回路ＢＰ１等の各
回路素子は、制御信号線ＢＬＣ，ＳＡＰ。
回路素子は、制御信号線ＢＬＣ，ＳＡＰ。
ダＫＷ、ＳＥ、”Ｖ−から与えられる各種制御信号によ
り制御される。
り制御される。
次に、第７図に示す電圧波形図を用いて従来例の動作説
明を行う。信号線−「百１］フてをロウとしてＩ１０線
をＶＣＣにプリチャージし、信号線ＢＬＣを高レベル（
以下、ハイと称す）としてビット線を１／２ＶＣＣにプ
リチャージする。ワード線ＷＬＩがハイとなる前に信号
線下百丁■てをハイとするとともに、信号線ＢＬＣをロ
ウとし、ワード線ＷＬＩがハイとなると、メモリセルＣ
ＬＩの節点Ｎ１に蓄積された°′Ｈ″電荷によりビット
線ＢＬＩは対向するビット線丁丁丁よりも高い電位とな
る。
明を行う。信号線−「百１］フてをロウとしてＩ１０線
をＶＣＣにプリチャージし、信号線ＢＬＣを高レベル（
以下、ハイと称す）としてビット線を１／２ＶＣＣにプ
リチャージする。ワード線ＷＬＩがハイとなる前に信号
線下百丁■てをハイとするとともに、信号線ＢＬＣをロ
ウとし、ワード線ＷＬＩがハイとなると、メモリセルＣ
ＬＩの節点Ｎ１に蓄積された°′Ｈ″電荷によりビット
線ＢＬＩは対向するビット線丁丁丁よりも高い電位とな
る。
信号線ＳＥがハイとなるとともに、信号線”７がロウと
なると、センスアンプＳＡＩ〜ＳＡ３は、各々のビット
線の差電位を増幅させる。
なると、センスアンプＳＡＩ〜ＳＡ３は、各々のビット
線の差電位を増幅させる。
次にカラムアドレス線ＹＳＷＩがハイになると、ビット
線ＢＬＩ、ＢＬＩと２つのＩ１０線が電気的に接続され
る。このときビット線丁ｒ丁の電位はＩ１０線からの電
荷注入より一時的に浮き上がるが、Ｉ１０線と共に徐々
にＧＮＤ （接地）レベルとなる。また、Ｉ１０線の電
位はビット線ＢＬ１との電気的接続により、■ＣＣレベ
ルより低いレベルとなるが、ビット線ＢＬＩの電位上昇
がＩ１０線との電気的接続により加速され、ビット線Ｂ
ＬＩの電位レベルがＮチャンネルＭＯＳ）ランジスタ（
以下、ＮｃｈＴｒと称す）Ｑ８のスレッシュホルド電圧
ＶＴだけＶＣＣより低いレベルになった時、ＮｃｈＴｒ
Ｑ８はオフとなり、Ｉ１０線の電位レベルの低下は停止
される。そして、上述の一連の動作によりメモリセルＣ
ＬＩに蓄積された情報（電荷）がセンスアンプＳＡＩ、
ＳＡ２またはＳＡ３により増幅されＩ１０線に出力され
る。
線ＢＬＩ、ＢＬＩと２つのＩ１０線が電気的に接続され
る。このときビット線丁ｒ丁の電位はＩ１０線からの電
荷注入より一時的に浮き上がるが、Ｉ１０線と共に徐々
にＧＮＤ （接地）レベルとなる。また、Ｉ１０線の電
位はビット線ＢＬ１との電気的接続により、■ＣＣレベ
ルより低いレベルとなるが、ビット線ＢＬＩの電位上昇
がＩ１０線との電気的接続により加速され、ビット線Ｂ
ＬＩの電位レベルがＮチャンネルＭＯＳ）ランジスタ（
以下、ＮｃｈＴｒと称す）Ｑ８のスレッシュホルド電圧
ＶＴだけＶＣＣより低いレベルになった時、ＮｃｈＴｒ
Ｑ８はオフとなり、Ｉ１０線の電位レベルの低下は停止
される。そして、上述の一連の動作によりメモリセルＣ
ＬＩに蓄積された情報（電荷）がセンスアンプＳＡＩ、
ＳＡ２またはＳＡ３により増幅されＩ１０線に出力され
る。
［発明が解決しようとする問題点コ
上述した従来の半導体メモリ装置においては、Ｉ１０線
の電位をＶＣＣにプリチャージしている。
の電位をＶＣＣにプリチャージしている。
従って、ビット線ＢＬＩ、Ｕ丁］−の差電位が十分に開
いていない時にカラムアドレス線ＹＳＷＩの電位をハイ
とし、かつ第８図に示された抵抗Ｒ１、Ｒ２（例えばコ
ンタクト抵抗）のうち、抵抗Ｒ１の抵抗値が製造上のば
らつき、もしくは欠陥によりＮｃｈＴｒＱ８のオン抵抗
に対し、例えば５０％以上程度まで異常に高くなる一方
、Ｒ２の抵抗値は正常な場合（Ｒ１）＞Ｒ２）、第９図
から理解されるように、ビット線ＢＬＩとＩ１０線Ｉ１
０との電気的接続が弱くなりビット線ＢＬＩの電位上昇
はセンスアンプＳＡＩの増幅能力によるだけとなる。
いていない時にカラムアドレス線ＹＳＷＩの電位をハイ
とし、かつ第８図に示された抵抗Ｒ１、Ｒ２（例えばコ
ンタクト抵抗）のうち、抵抗Ｒ１の抵抗値が製造上のば
らつき、もしくは欠陥によりＮｃｈＴｒＱ８のオン抵抗
に対し、例えば５０％以上程度まで異常に高くなる一方
、Ｒ２の抵抗値は正常な場合（Ｒ１）＞Ｒ２）、第９図
から理解されるように、ビット線ＢＬＩとＩ１０線Ｉ１
０との電気的接続が弱くなりビット線ＢＬＩの電位上昇
はセンスアンプＳＡＩの増幅能力によるだけとなる。
一方ビット線丁ｒ丁の方は前述のようにＩ１０線との電
気的接続により電位が上昇する。
気的接続により電位が上昇する。
そして、ビット線ＢＬＩとビット線丁π丁との差電位が
十分量いていない時にカラムアドレス線ＹＳＷＩの電位
をハイとすると、第９図に示すＡ点において電位が逆転
し、ビット線丁ｒＴがハイ、ビット線ＢＬＩがロウとな
るため、メモリセルの情報が破壊されるという欠点があ
る。
十分量いていない時にカラムアドレス線ＹＳＷＩの電位
をハイとすると、第９図に示すＡ点において電位が逆転
し、ビット線丁ｒＴがハイ、ビット線ＢＬＩがロウとな
るため、メモリセルの情報が破壊されるという欠点があ
る。
前記センスアンプに設けられた入出力端子とセルデータ
入出力信号線とを電気的に接続または切断可能とされた
トランスファスイッチと、を有し、 前記セルデータ入出力信号線の電位は、前記プリチャー
ジされたビット線の電位と同電位とされる、ことを特徴
とする。
入出力信号線とを電気的に接続または切断可能とされた
トランスファスイッチと、を有し、 前記セルデータ入出力信号線の電位は、前記プリチャー
ジされたビット線の電位と同電位とされる、ことを特徴
とする。
［発明の従来技術に対する相違点］
上述した従来の半導体メモリ装置に対し、本発明はＩ１
０線を従来の半分の電位にプリチャージするという相違
点を有する。
０線を従来の半分の電位にプリチャージするという相違
点を有する。
［問題点を解決するための手段］
本発明の半導体メモリ装置は電源電位と接地電位との間
における任意の電位にプリチャージされるビット線と、 メモリセルの出力信号が与えられるビット線の電位と、
該ビット線と対をなすビット線の電位との微小差信号を
増幅させるセンスアンプと、［実施例コ 次に、本発明に係る半導体メモリ装置の好適な実施例を
図面を参照して説明する。
における任意の電位にプリチャージされるビット線と、 メモリセルの出力信号が与えられるビット線の電位と、
該ビット線と対をなすビット線の電位との微小差信号を
増幅させるセンスアンプと、［実施例コ 次に、本発明に係る半導体メモリ装置の好適な実施例を
図面を参照して説明する。
第１図は本発明の一実施例の回路図である。この回路は
第５図に示された従来のＩ１０線バランスプリチャージ
回路２に相当する。信号線ｌ０Ｂｒで１の電位がハイの
時、Ｎ ｃ ｈ Ｔ ｒ Ｑ １〜Ｑ ３がオンとされ
ると、Ｉ１０線の電位はビット線の電位と同じ値１／２
ＶＣＣにバランスプリチャージされる。
第５図に示された従来のＩ１０線バランスプリチャージ
回路２に相当する。信号線ｌ０Ｂｒで１の電位がハイの
時、Ｎ ｃ ｈ Ｔ ｒ Ｑ １〜Ｑ ３がオンとされ
ると、Ｉ１０線の電位はビット線の電位と同じ値１／２
ＶＣＣにバランスプリチャージされる。
すなわち、第２図及び第５図から理解されるように、信
号線ｌ０ＢＬＣの電位がハイでＩ１０線の電位を１／２
ＶＣＣにバランスプリチャージし、信号線ＢＬＣの電位
がハイの状態でビット線をＶＣＣにプリチャージすると
ともに、ワード線ＷＬ１の電位がハイとなる前に信号線
ｌ０ＢＬＣの電位と信号線ＢＬＣの電位とを共にロウと
する。
号線ｌ０ＢＬＣの電位がハイでＩ１０線の電位を１／２
ＶＣＣにバランスプリチャージし、信号線ＢＬＣの電位
がハイの状態でビット線をＶＣＣにプリチャージすると
ともに、ワード線ＷＬ１の電位がハイとなる前に信号線
ｌ０ＢＬＣの電位と信号線ＢＬＣの電位とを共にロウと
する。
そして、カラムアドレス線ＹＳＷＩの電位がハイとなる
までは従来例と同様動作され、カラムアドレス線ＹＳＷ
Ｉがハイとなると、ビット線ＢＬ１、ＢＬＩと２つのＩ
１０線が各々電気的に接続され、ビット線ＢＬＩはＩ１
０線と同電位まで沈み込み、ビット線π丁］−はＩ１０
線と同電位まで、浮き上がる。
までは従来例と同様動作され、カラムアドレス線ＹＳＷ
Ｉがハイとなると、ビット線ＢＬ１、ＢＬＩと２つのＩ
１０線が各々電気的に接続され、ビット線ＢＬＩはＩ１
０線と同電位まで沈み込み、ビット線π丁］−はＩ１０
線と同電位まで、浮き上がる。
また、２つのＩ１０線にはビット線ＢＬＩ、■π丁によ
り差電位が生じ、センスアンプＳＡＩの増幅能力により
徐々に開いてゆく。
り差電位が生じ、センスアンプＳＡＩの増幅能力により
徐々に開いてゆく。
次に、第８図に示した抵抗Ｒ１の抵抗値が高く、また、
ビット線の差電位が十分量いていない時にカラムアドレ
ス線ＹＳＷＩの電位がハイとなると、第３図から理解さ
れるように、ビット線ＢＬＩの電位は抵抗Ｒ１の作用に
より第２図の電圧波形図に示された値までには下がらな
い。また、ビット線丁π丁の電位は第２図と同様にＩ１
０線と同電位まで浮き上がるが１／２ＶＣＣよりも低い
電位である。
ビット線の差電位が十分量いていない時にカラムアドレ
ス線ＹＳＷＩの電位がハイとなると、第３図から理解さ
れるように、ビット線ＢＬＩの電位は抵抗Ｒ１の作用に
より第２図の電圧波形図に示された値までには下がらな
い。また、ビット線丁π丁の電位は第２図と同様にＩ１
０線と同電位まで浮き上がるが１／２ＶＣＣよりも低い
電位である。
その結果ビット線ＢＬＩの電位はビット線ＢＬＴの電位
よりも高く、メモリセルＣＬＩの情報が破壊されること
はない。
よりも高く、メモリセルＣＬＩの情報が破壊されること
はない。
なお、本実施例では、ビット線ＢＬＩについて説明した
が、他のピッ）＆＊ＢＬ２．ＢＬ３についても同様であ
る。
が、他のピッ）＆＊ＢＬ２．ＢＬ３についても同様であ
る。
また、本実施例において、第１図に示されたＩ１０線バ
ランスチャージ回路以外の構成は、第５図に示された従
来の半導体メモリ装置と略同様であるので、その説明は
省略した。
ランスチャージ回路以外の構成は、第５図に示された従
来の半導体メモリ装置と略同様であるので、その説明は
省略した。
さらに、ビット線ＢＬＩがプリチャージされる電位は、
電源ＶＣＣとＧＮＤとの中間の値であれば任意の値とす
ることができる。
電源ＶＣＣとＧＮＤとの中間の値であれば任意の値とす
ることができる。
第４図は本発明の他の実施例における回路図である。
第１図に示す実施例とは、信号線ｌ０ＢＬＣが信号線Ｂ
ＬＣに置き換えられている点て異なる。
ＬＣに置き換えられている点て異なる。
本実施例では、信号線ｌ０ＢＬＣを信号線ＢＬＣで代用
しているので、配線が１本生なくて済むため、前記実施
例の効果に加え、設計・製造が容易になる等の利点があ
る。
しているので、配線が１本生なくて済むため、前記実施
例の効果に加え、設計・製造が容易になる等の利点があ
る。
［発明の効果コ
以上説明したように本発明はセルデータ入出力信号線の
電位をビット線の電位と同値にプリチャージすることに
より、セルデータ入出力信号線とビット線を電気的に接
続させるトランスファスイッチの抵抗値が、製造上のば
らつきや欠陥等により異常に高くなるとともに、ビット
線の差電位が十分量いていない状態でスイッチをオンさ
せた場合においてもメモリセルの情報は破壊されること
なく、セルデータ入出力信号線に出力されるという効果
がある。
電位をビット線の電位と同値にプリチャージすることに
より、セルデータ入出力信号線とビット線を電気的に接
続させるトランスファスイッチの抵抗値が、製造上のば
らつきや欠陥等により異常に高くなるとともに、ビット
線の差電位が十分量いていない状態でスイッチをオンさ
せた場合においてもメモリセルの情報は破壊されること
なく、セルデータ入出力信号線に出力されるという効果
がある。
第１図は本発明の好適な実施例におけるＩ１０線バラン
スプリチャージ回路を示す回路図、第２図は本発明の詳
細な説明する電圧波形図、第３図は本発明の動作状態を
説明する電圧波形図、第４図は本発明の他の実施例にお
けるＩ１０線バランスプリチャージ回路を示す回路図、
第５図は従来の半導体メモリ装置の要部ブロック図、第
６図は前記従来の半導体メモリ装置におけるＩ１０線バ
ランスプリチャージ回路の回路図、第７図は従来例を説
明する電圧波形図、第８図は従来例の別の動作状態を説
明する回路図、第９図は従来例の動作状態を説明する電
圧波形図である。 ＢＰＩ〜ＢＰ３・・・・・ビット線バランスプリチャー
ジ回路、 ＣＬＩ〜ＣＬ６・・・・・メモリセル、ＳＡＩ〜ＳＡ３
・・・・・センスアンプ、１１０ＳＷＩ〜ｌ１０ＳＷ３
・・・トランスファスイッチ、 １・・・・・センスアンプ駆動回路、 ２・・・・・ｌ１０ｙＡバランスプリチヤ一ジ回路、’
ｖＶＬ１．ＷＬ２・・・φ・ワード線、ＢＬＩ〜ＢＬ３
・φ・・・ビット線、 Ｉｌｏ・・・・・入出力信号線、 ｙｓｗｉ〜ＹＳＷ３−・・・命カラムアドレス線、ＨＶ
Ｃ−−−−−１／２ＶＣＣ線、 ＢＬＣ，ＳＡＰ、 ダＡＮ、ＳＥ。 Ｋπ、ｌ０ＢＬＣ，ｌ０ＢＬＣ−φφ制御信号線、Ｑ１
〜Ｑ３． Ｑ６〜Ｑ１４゜ Ｑ１６〜Ｑ１９・・・９番・ＮチャンネルＭＯＳトラン
ジスタ、 Ｑ４． Ｑ５． Ｑ１５゜ Ｑ２０〜Ｑ２２・・◆・・・ＰチャンネルＭＯＳトラン
ジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第２図 １０ＥＩＬＣ 第６図
スプリチャージ回路を示す回路図、第２図は本発明の詳
細な説明する電圧波形図、第３図は本発明の動作状態を
説明する電圧波形図、第４図は本発明の他の実施例にお
けるＩ１０線バランスプリチャージ回路を示す回路図、
第５図は従来の半導体メモリ装置の要部ブロック図、第
６図は前記従来の半導体メモリ装置におけるＩ１０線バ
ランスプリチャージ回路の回路図、第７図は従来例を説
明する電圧波形図、第８図は従来例の別の動作状態を説
明する回路図、第９図は従来例の動作状態を説明する電
圧波形図である。 ＢＰＩ〜ＢＰ３・・・・・ビット線バランスプリチャー
ジ回路、 ＣＬＩ〜ＣＬ６・・・・・メモリセル、ＳＡＩ〜ＳＡ３
・・・・・センスアンプ、１１０ＳＷＩ〜ｌ１０ＳＷ３
・・・トランスファスイッチ、 １・・・・・センスアンプ駆動回路、 ２・・・・・ｌ１０ｙＡバランスプリチヤ一ジ回路、’
ｖＶＬ１．ＷＬ２・・・φ・ワード線、ＢＬＩ〜ＢＬ３
・φ・・・ビット線、 Ｉｌｏ・・・・・入出力信号線、 ｙｓｗｉ〜ＹＳＷ３−・・・命カラムアドレス線、ＨＶ
Ｃ−−−−−１／２ＶＣＣ線、 ＢＬＣ，ＳＡＰ、 ダＡＮ、ＳＥ。 Ｋπ、ｌ０ＢＬＣ，ｌ０ＢＬＣ−φφ制御信号線、Ｑ１
〜Ｑ３． Ｑ６〜Ｑ１４゜ Ｑ１６〜Ｑ１９・・・９番・ＮチャンネルＭＯＳトラン
ジスタ、 Ｑ４． Ｑ５． Ｑ１５゜ Ｑ２０〜Ｑ２２・・◆・・・ＰチャンネルＭＯＳトラン
ジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第２図 １０ＥＩＬＣ 第６図
Claims (1)
- 【特許請求の範囲】 電源電位と接地電位との間における任意の電位にプリチ
ャージされるビット線と、 メモリセルの出力信号が与えられるビット線の電位と、
該ビット線と対をなすビット線の電位との微小差信号を
増幅させるセンスアンプと、前記センスアンプに設けら
れた入出力端子とセルデータ入出力信号線とを電気的に
接続または切断可能とされたトランスファスイッチと、 を有し、 前記セルデータ入出力信号線の電位は、前記プリチャー
ジされたビット線の電位と同電位とされる、ことを特徴
とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299965A JPH02146180A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
| KR1019890017392A KR930000769B1 (ko) | 1988-11-28 | 1989-11-28 | 반도체 메모리 소자 |
| EP89121936A EP0371459B1 (en) | 1988-11-28 | 1989-11-28 | Semiconductor memory device provided with an improved common data line precharge circuit |
| DE68923348T DE68923348T2 (de) | 1988-11-28 | 1989-11-28 | Speicherschaltung mit einer verbesserten Vorladungsschaltung für gemeinsame Datenleitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299965A JPH02146180A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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- 1989-11-28 KR KR1019890017392A patent/KR930000769B1/ko not_active IP Right Cessation
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