JPH04283495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04283495A JPH04283495A JP3047981A JP4798191A JPH04283495A JP H04283495 A JPH04283495 A JP H04283495A JP 3047981 A JP3047981 A JP 3047981A JP 4798191 A JP4798191 A JP 4798191A JP H04283495 A JPH04283495 A JP H04283495A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000002238 attenuated effect Effects 0.000 description 4
- 101000775252 Arabidopsis thaliana NADPH-dependent oxidoreductase 2-alkenal reductase Proteins 0.000 description 2
- 101100442490 Artemisia annua DBR2 gene Proteins 0.000 description 2
- 101001041031 Homo sapiens Lariat debranching enzyme Proteins 0.000 description 2
- 102100021155 Lariat debranching enzyme Human genes 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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-
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のメモリセルをマ
トリクス状に配置してなるメモリセルアレイ部を有し、
選択されたメモリセルの記憶データをメモリセルアレイ
部のコラムごとに設けられたビット線対、センスアンプ
、読出し用コラムゲート及びメモリセルアレイ部のコラ
ムに設けられたデータバス対を介して読出すように構成
される半導体記憶装置に関する。
トリクス状に配置してなるメモリセルアレイ部を有し、
選択されたメモリセルの記憶データをメモリセルアレイ
部のコラムごとに設けられたビット線対、センスアンプ
、読出し用コラムゲート及びメモリセルアレイ部のコラ
ムに設けられたデータバス対を介して読出すように構成
される半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として図
６にその要部を示すようなものが提案されている。この
半導体記憶装置は、いわゆるＤＲＡＭの例であり、図中
、１はメモリセルアレイ部、２はメモリセルである。 また、メモリセル２において、３はセル選択スイッチを
なすｎＭＯＳ、４は記憶素子をなす容量である。
６にその要部を示すようなものが提案されている。この
半導体記憶装置は、いわゆるＤＲＡＭの例であり、図中
、１はメモリセルアレイ部、２はメモリセルである。 また、メモリセル２において、３はセル選択スイッチを
なすｎＭＯＳ、４は記憶素子をなす容量である。
【０００３】また、ＷＬはワード線、５はロウデコーダ
、ＢＬ及びＢＬＸは対をなすビット線、６はセンスアン
プ、７はコラムゲートであり、コラムゲート７はｎＭＯ
Ｓ８とｎＭＯＳ９とで構成されている。
、ＢＬ及びＢＬＸは対をなすビット線、６はセンスアン
プ、７はコラムゲートであり、コラムゲート７はｎＭＯ
Ｓ８とｎＭＯＳ９とで構成されている。
【０００４】また、ＤＢ及びＤＢＸはメモリセルアレイ
部１のコラムに共通のものとして設けられているデータ
バス、１０及び１１はそれぞれデータバスＤＢ及びＤＢ
Ｘの負荷トランジスタ、１２はＶｃｃ電源線、１３はデ
ータバスアンプ、ＣＬはコラム選択線、１４はコラムデ
コーダ、１５はインバータからなるコラムドライバであ
り、１６はｐＭＯＳ、１７はｎＭＯＳである。
部１のコラムに共通のものとして設けられているデータ
バス、１０及び１１はそれぞれデータバスＤＢ及びＤＢ
Ｘの負荷トランジスタ、１２はＶｃｃ電源線、１３はデ
ータバスアンプ、ＣＬはコラム選択線、１４はコラムデ
コーダ、１５はインバータからなるコラムドライバであ
り、１６はｐＭＯＳ、１７はｎＭＯＳである。
【０００５】なお、ビット線ＢＬ及びＢＬＸは、非選択
時、共にＶｃｉ（＝Ｖｃｃ−Ｖｔｈ）／２［Ｖ］にプリ
チャージされる。但し、ＶｔｈはｎＭＯＳのスレッショ
ルド電圧である。また、コラム選択線ＣＬは、非選択時
、コラムドライバ１５のｐＭＯＳ１６及びｎＭＯＳ１７
がそれぞれＯＮ及びＯＦＦとされてＶｃｃ［Ｖ］とされ
、選択時は、ｐＭＯＳ１６及びｎＭＯＳ１７がそれぞれ
ＯＦＦ及びＯＮとされて０［Ｖ］とされる。
時、共にＶｃｉ（＝Ｖｃｃ−Ｖｔｈ）／２［Ｖ］にプリ
チャージされる。但し、ＶｔｈはｎＭＯＳのスレッショ
ルド電圧である。また、コラム選択線ＣＬは、非選択時
、コラムドライバ１５のｐＭＯＳ１６及びｎＭＯＳ１７
がそれぞれＯＮ及びＯＦＦとされてＶｃｃ［Ｖ］とされ
、選択時は、ｐＭＯＳ１６及びｎＭＯＳ１７がそれぞれ
ＯＦＦ及びＯＮとされて０［Ｖ］とされる。
【０００６】このＤＲＡＭにおいては、例えば、メモリ
セル２に高電位が書き込まれている場合において、メモ
リセル２が選択される場合には、図７に示すように、ま
ず、ワード線ＷＬが駆動される。すると、メモリセル２
には高電位が書き込まれているので、ビット線ＢＬの電
位は若干上昇する。なお、この時には、まだ、ビット線
ＢＬＸの電位は変わらない。
セル２に高電位が書き込まれている場合において、メモ
リセル２が選択される場合には、図７に示すように、ま
ず、ワード線ＷＬが駆動される。すると、メモリセル２
には高電位が書き込まれているので、ビット線ＢＬの電
位は若干上昇する。なお、この時には、まだ、ビット線
ＢＬＸの電位は変わらない。
【０００７】次に、センスアンプ６が駆動される。この
結果、ビット線ＢＬはＶｃｉ［Ｖ］に向かって上昇し、
ビット線ＢＬＸは０［Ｖ］に向かって下降する。続いて
、コラム選択線ＣＬが駆動されてｎＭＯＳ８、９がＯＮ
とされ、ビット線ＢＬとデータバスＤＢ及びビット線Ｂ
ＬＸとデータバスＤＢＸとがそれぞれ接続される。この
結果、ビット線ＢＬ及びデータバスＤＢはＶｃｉ［Ｖ］
に上昇し、ビット線ＢＬＸ及びデータバスＤＢＸは０［
Ｖ］に下降し、これがデータバスアンプ１３で検出され
てメモリセル２のデータが読み出される。なお、この場
合には、電源線１２からｎＭＯＳ１１、データバスＤＢ
Ｘ、ｎＭＯＳ９、ビット線ＢＬＸ及びセンスアンプ６を
介して接地に電流Ｉが流れる。
結果、ビット線ＢＬはＶｃｉ［Ｖ］に向かって上昇し、
ビット線ＢＬＸは０［Ｖ］に向かって下降する。続いて
、コラム選択線ＣＬが駆動されてｎＭＯＳ８、９がＯＮ
とされ、ビット線ＢＬとデータバスＤＢ及びビット線Ｂ
ＬＸとデータバスＤＢＸとがそれぞれ接続される。この
結果、ビット線ＢＬ及びデータバスＤＢはＶｃｉ［Ｖ］
に上昇し、ビット線ＢＬＸ及びデータバスＤＢＸは０［
Ｖ］に下降し、これがデータバスアンプ１３で検出され
てメモリセル２のデータが読み出される。なお、この場
合には、電源線１２からｎＭＯＳ１１、データバスＤＢ
Ｘ、ｎＭＯＳ９、ビット線ＢＬＸ及びセンスアンプ６を
介して接地に電流Ｉが流れる。
【０００８】他方、メモリセル２に低電位が書き込まれ
ている場合には、ビット線ＢＬ及びデータバスＤＢが共
に０［Ｖ］に下降し、ビット線ＢＬＸ及びデータバスＤ
ＢＸが共にＶｃｉ［Ｖ］に上昇する。
ている場合には、ビット線ＢＬ及びデータバスＤＢが共
に０［Ｖ］に下降し、ビット線ＢＬＸ及びデータバスＤ
ＢＸが共にＶｃｉ［Ｖ］に上昇する。
【０００９】このように、このＤＲＡＭは、メモリセル
２の内容をビット線ＢＬ、ＢＬＸ、センスアンプ６、コ
ラムゲート７、データバスＤＢ、ＤＢＸ及びデータバス
アンプ１３を介して読出すというものである。
２の内容をビット線ＢＬ、ＢＬＸ、センスアンプ６、コ
ラムゲート７、データバスＤＢ、ＤＢＸ及びデータバス
アンプ１３を介して読出すというものである。
【００１０】ここに、かかる従来のＤＲＡＭにおいては
、センスアンプ６の駆動前にコラムゲート７を選択する
ことはできない。なぜなら、センスアンプ６の駆動前に
コラムゲート７を選択すると、例えばメモリセル２から
ビット線ＢＬを見た場合の容量は、ビット線ＢＬの寄生
容量とデータバスＤＢの寄生容量とを加算したものとな
ってしまうため、メモリセル２の出力信号が減衰してし
まい、センスアンプ６が誤動作をしてしまう場合がある
からである。
、センスアンプ６の駆動前にコラムゲート７を選択する
ことはできない。なぜなら、センスアンプ６の駆動前に
コラムゲート７を選択すると、例えばメモリセル２から
ビット線ＢＬを見た場合の容量は、ビット線ＢＬの寄生
容量とデータバスＤＢの寄生容量とを加算したものとな
ってしまうため、メモリセル２の出力信号が減衰してし
まい、センスアンプ６が誤動作をしてしまう場合がある
からである。
【００１１】また、かかる従来のＤＲＡＭにおいては、
センスアンプ６の駆動後、ビット線ＢＬ及びＢＬＸの電
圧差がある程度の大きさになる前にコラムゲート７を選
択することはできない。なぜなら、データバスＤＢ、Ｄ
ＢＸからの雑音信号（データバスＤＢ、ＤＢＸが保持し
ている電圧）の影響を受け、センスアンプ６が誤動作を
してしまう場合があるからである。
センスアンプ６の駆動後、ビット線ＢＬ及びＢＬＸの電
圧差がある程度の大きさになる前にコラムゲート７を選
択することはできない。なぜなら、データバスＤＢ、Ｄ
ＢＸからの雑音信号（データバスＤＢ、ＤＢＸが保持し
ている電圧）の影響を受け、センスアンプ６が誤動作を
してしまう場合があるからである。
【００１２】そこで、かかる従来のＤＲＡＭにおいては
、コラムゲート７は、センスアンプ６の駆動後、ビット
線ＢＬ及びＢＬＸがある程度の電圧差になった後に選択
する必要がある。このため、センスアンプ６の駆動タイ
ミングとコラムゲート７の選択タイミングとの時間差を
大きくせざるを得ず、アクセスの高速化を図ることがで
きないという問題点があった。
、コラムゲート７は、センスアンプ６の駆動後、ビット
線ＢＬ及びＢＬＸがある程度の電圧差になった後に選択
する必要がある。このため、センスアンプ６の駆動タイ
ミングとコラムゲート７の選択タイミングとの時間差を
大きくせざるを得ず、アクセスの高速化を図ることがで
きないという問題点があった。
【００１３】そこで、また、従来、図６のＤＲＡＭを改
良するものとして図８にその要部を示すようなＤＲＡＭ
が提案されている。このＤＲＡＭはコラムゲートを読出
し用のコラムゲート１８と書込み用のコラムゲート（図
示せず）に分けて構成するものであり、読出し用コラム
ゲート１８を４個のｎＭＯＳ１９〜２２を設けて構成し
ている。ここに、ｎＭＯＳ１９は、そのゲートをビット
線ＢＬに接続され、そのドレインをデータバスＤＢに接
続され、そのソースをｎＭＯＳ２０のドレインに接続さ
れており、ｎＭＯＳ２０は、そのゲートを読出し用コラ
ム選択線ＣＬＲに接続され、そのソースを接地されてい
る。
良するものとして図８にその要部を示すようなＤＲＡＭ
が提案されている。このＤＲＡＭはコラムゲートを読出
し用のコラムゲート１８と書込み用のコラムゲート（図
示せず）に分けて構成するものであり、読出し用コラム
ゲート１８を４個のｎＭＯＳ１９〜２２を設けて構成し
ている。ここに、ｎＭＯＳ１９は、そのゲートをビット
線ＢＬに接続され、そのドレインをデータバスＤＢに接
続され、そのソースをｎＭＯＳ２０のドレインに接続さ
れており、ｎＭＯＳ２０は、そのゲートを読出し用コラ
ム選択線ＣＬＲに接続され、そのソースを接地されてい
る。
【００１４】また、ｎＭＯＳ２１は、そのゲートをビッ
ト線ＢＬＸに接続され、そのドレインをデータバスＤＢ
Ｘに接続され、そのソースをｎＭＯＳ２２のドレインに
接続されており、ｎＭＯＳ２２は、そのゲートを読出し
用コラム選択線ＣＬＲに接続され、そのソースを接地さ
れている。
ト線ＢＬＸに接続され、そのドレインをデータバスＤＢ
Ｘに接続され、そのソースをｎＭＯＳ２２のドレインに
接続されており、ｎＭＯＳ２２は、そのゲートを読出し
用コラム選択線ＣＬＲに接続され、そのソースを接地さ
れている。
【００１５】このようにすると、読出し用コラムゲート
１８をＯＮとした場合、例えば、メモリセル２からビッ
ト線ＢＬを見た場合の容量は、ビット線ＢＬの寄生容量
のみとなり、データバスＤＢの寄生容量はメモリセル２
からは見えなくなり、メモリセル２からの出力信号が減
衰することはなくなる。また、読出し用コラムゲート１
８を選択する前にデータバスＤＢ、ＤＢＸがどのような
電圧を保持していたとしても、これがセンスアンプ６に
影響を与えることもなくなる。この結果、センスアンプ
６の駆動タイミングと読出し用コラムゲート１８の選択
タイミングとの時間差に自由度が増し、センスアンプ６
の駆動後、読出し用コラムゲート１８の選択を早期に行
うことが可能となり、アクセスの高速化を図ることがで
きるようになる。また、センスアンプ６はビット線ＢＬ
、ＢＬＸのみを駆動すれば足り、データバスＤＢ、ＤＢ
Ｘを駆動する必要がない。したがって、ビット線ＢＬ、
ＢＬＸの立ち上げ、立ち下げを高速に行うことができる
ので、この点からしてもアクセスの高速化を図ることが
できる。
１８をＯＮとした場合、例えば、メモリセル２からビッ
ト線ＢＬを見た場合の容量は、ビット線ＢＬの寄生容量
のみとなり、データバスＤＢの寄生容量はメモリセル２
からは見えなくなり、メモリセル２からの出力信号が減
衰することはなくなる。また、読出し用コラムゲート１
８を選択する前にデータバスＤＢ、ＤＢＸがどのような
電圧を保持していたとしても、これがセンスアンプ６に
影響を与えることもなくなる。この結果、センスアンプ
６の駆動タイミングと読出し用コラムゲート１８の選択
タイミングとの時間差に自由度が増し、センスアンプ６
の駆動後、読出し用コラムゲート１８の選択を早期に行
うことが可能となり、アクセスの高速化を図ることがで
きるようになる。また、センスアンプ６はビット線ＢＬ
、ＢＬＸのみを駆動すれば足り、データバスＤＢ、ＤＢ
Ｘを駆動する必要がない。したがって、ビット線ＢＬ、
ＢＬＸの立ち上げ、立ち下げを高速に行うことができる
ので、この点からしてもアクセスの高速化を図ることが
できる。
【００１６】
【発明が解決しようとする課題】しかしながら、この図
８のＤＲＡＭにおいては、読出し用コラムゲート１８を
構成するトランジスタ数が多く、このため、チップ面積
が増大してしまうという問題点があった。
８のＤＲＡＭにおいては、読出し用コラムゲート１８を
構成するトランジスタ数が多く、このため、チップ面積
が増大してしまうという問題点があった。
【００１７】本発明は、かかる点に鑑み、複数のメモリ
セルをマトリクス状に配置してなるメモリセルアレイ部
を有し、選択されたメモリセルの記憶データをメモリセ
ルアレイ部のコラムごとに設けられたビット線対、セン
スアンプ、読出し用コラムゲート及びメモリセルアレイ
部のコラムに共通に設けられたデータバス対を介して読
出すように構成される半導体記憶装置において、読出し
用コラムゲートを改良し、チップ面積の増大化を招かず
、かつ、アクセスの高速化を図ることができるようにす
ることを目的とする。
セルをマトリクス状に配置してなるメモリセルアレイ部
を有し、選択されたメモリセルの記憶データをメモリセ
ルアレイ部のコラムごとに設けられたビット線対、セン
スアンプ、読出し用コラムゲート及びメモリセルアレイ
部のコラムに共通に設けられたデータバス対を介して読
出すように構成される半導体記憶装置において、読出し
用コラムゲートを改良し、チップ面積の増大化を招かず
、かつ、アクセスの高速化を図ることができるようにす
ることを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明においては、メモリセル２の記憶デー
タは、ビット線ＢＬ、ＢＬＸ、センスアンプ６、読出し
用コラムゲート２３、データバスＤＢ、ＤＢＸ及びデー
タバスアンプ１３を介して読出される。
図であり、本発明においては、メモリセル２の記憶デー
タは、ビット線ＢＬ、ＢＬＸ、センスアンプ６、読出し
用コラムゲート２３、データバスＤＢ、ＤＢＸ及びデー
タバスアンプ１３を介して読出される。
【００１９】ここに、読出し用コラムゲート２３は、ト
ランジスタ、例えば、ｎＭＯＳ２４及び２５からなり、
これらｎＭＯＳ２４及び２５は、そのゲート（制御電極
）をそれぞれビット線ＢＬ及びＢＬＸに接続され、その
ドレイン（一方の非制御電極）をそれぞれデータバスＤ
Ｂ及びＤＢＸに接続され、そのソース（他方の被制御電
極）を読出し用コラム選択線ＣＬＲに共通接続されてい
る。
ランジスタ、例えば、ｎＭＯＳ２４及び２５からなり、
これらｎＭＯＳ２４及び２５は、そのゲート（制御電極
）をそれぞれビット線ＢＬ及びＢＬＸに接続され、その
ドレイン（一方の非制御電極）をそれぞれデータバスＤ
Ｂ及びＤＢＸに接続され、そのソース（他方の被制御電
極）を読出し用コラム選択線ＣＬＲに共通接続されてい
る。
【００２０】なお、本発明においては、読出し用コラム
選択線ＣＬＲは、その電圧を、非選択時には、Ｖｃｃ又
はＶｃｉに設定され、選択時には、ビット線ＢＬ、ＢＬ
Ｘのプリチャージ電圧よりも低く、例えば、０［Ｖ］に
設定される。
選択線ＣＬＲは、その電圧を、非選択時には、Ｖｃｃ又
はＶｃｉに設定され、選択時には、ビット線ＢＬ、ＢＬ
Ｘのプリチャージ電圧よりも低く、例えば、０［Ｖ］に
設定される。
【００２１】
【作用】本発明においては、例えば、メモリセル２に高
電位が書き込まれている場合において、このメモリセル
２が選択された場合、センスアンプ６によってビット線
ＢＬ及びＢＬＸがそれぞれＨレベル及びＬレベルとなり
、ｎＭＯＳ２４及び２５がそれぞれＯＮ及びＯＦＦとな
る。この結果、Ｖｃｃ電源線１２から、データバスＤＢ
、ｎＭＯＳ２４及び読出し用コラム選択線ＣＬＲを介し
て接地に電流が流れ込む。なお、この場合、データバス
ＤＢＸには電流は流れない。流れたとしても僅かである
。したがって、これらデータバスＤＢ、ＤＢＸの電圧状
態ないし電流の状態をデータバスアンプ１３で検出する
ことによりメモリセル２の記憶データを読出すことがで
きる。
電位が書き込まれている場合において、このメモリセル
２が選択された場合、センスアンプ６によってビット線
ＢＬ及びＢＬＸがそれぞれＨレベル及びＬレベルとなり
、ｎＭＯＳ２４及び２５がそれぞれＯＮ及びＯＦＦとな
る。この結果、Ｖｃｃ電源線１２から、データバスＤＢ
、ｎＭＯＳ２４及び読出し用コラム選択線ＣＬＲを介し
て接地に電流が流れ込む。なお、この場合、データバス
ＤＢＸには電流は流れない。流れたとしても僅かである
。したがって、これらデータバスＤＢ、ＤＢＸの電圧状
態ないし電流の状態をデータバスアンプ１３で検出する
ことによりメモリセル２の記憶データを読出すことがで
きる。
【００２２】かかる本発明によれば、ビット線ＢＬ及び
ＢＬＸはそれぞれデータバスＤＢ及びＤＢＸと直接、接
続されることはない。この結果、読出し用コラムゲート
２３をＯＮとした場合、例えば、メモリセル２からビッ
ト線ＢＬを見た場合の容量はビット線ＢＬの寄生容量の
みとなり、データバスＤＢの寄生容量はメモリセル２か
らは見えず、メモリセル２からの出力信号が減衰するこ
とはなく、また、読出し用コラムゲート２３を選択する
前にデータバスＤＢ、ＤＢＸがどのような電圧を保持し
ていたとしても、これがセンスアンプ６に影響を与える
こともない。
ＢＬＸはそれぞれデータバスＤＢ及びＤＢＸと直接、接
続されることはない。この結果、読出し用コラムゲート
２３をＯＮとした場合、例えば、メモリセル２からビッ
ト線ＢＬを見た場合の容量はビット線ＢＬの寄生容量の
みとなり、データバスＤＢの寄生容量はメモリセル２か
らは見えず、メモリセル２からの出力信号が減衰するこ
とはなく、また、読出し用コラムゲート２３を選択する
前にデータバスＤＢ、ＤＢＸがどのような電圧を保持し
ていたとしても、これがセンスアンプ６に影響を与える
こともない。
【００２３】したがって、本発明によれば、センスアン
プ６の駆動タイミングと読出し用コラムゲート２３の選
択タイミングの時間差に自由度が増し、センスアンプ６
の駆動後、読出し用コラムゲート２３の選択を早期に行
うことができ、アクセスの高速化を図ることができる。
プ６の駆動タイミングと読出し用コラムゲート２３の選
択タイミングの時間差に自由度が増し、センスアンプ６
の駆動後、読出し用コラムゲート２３の選択を早期に行
うことができ、アクセスの高速化を図ることができる。
【００２４】また、センスアンプ６はビット線ＢＬ、Ｂ
ＬＸのみを駆動すれば足り、データバスＤＢ、ＤＢＸを
駆動する必要がない。したがって、ビット線ＢＬ、ＢＬ
Ｘの立ち上げ、立ち下げを高速に行うことができるので
、この点からしてもアクセスの高速化を図ることができ
る。
ＬＸのみを駆動すれば足り、データバスＤＢ、ＤＢＸを
駆動する必要がない。したがって、ビット線ＢＬ、ＢＬ
Ｘの立ち上げ、立ち下げを高速に行うことができるので
、この点からしてもアクセスの高速化を図ることができ
る。
【００２５】
【実施例】以下、図２〜図５を参照して、本発明の第１
実施例〜第３実施例について説明する。
実施例〜第３実施例について説明する。
【００２６】第１実施例・・図２、図３図２は本発明の
第１実施例の要部を示す回路図であり、この第１実施例
は多重選択を可能としたＤＲＡＭの例である。図中、２
７、２８はメモリセルアレイ部、２９、３０はメモリセ
ル、ＷＬ１Ａはワード線、３１、３２はロウデコーダ、
ＢＬ１Ａ〜ＢＬ２ＡＸ、ＢＬ１Ｂ〜ＢＬ２ＢＸはビット
線、３３〜３６はセンスアンプ、３７〜４０は読出し用
コラムゲート、ＤＢＲ１Ａ〜ＤＢＲ２ＡＸはメモリセル
アレイ部２７のコラムに共通に設けられたアレイ内読出
し用データバス、ＤＢＲ１Ｂ〜ＤＢＲ２ＢＸはメモリセ
ルアレイ部２８のコラムに共通に設けられたアレイ内読
出し用データバスである。
第１実施例の要部を示す回路図であり、この第１実施例
は多重選択を可能としたＤＲＡＭの例である。図中、２
７、２８はメモリセルアレイ部、２９、３０はメモリセ
ル、ＷＬ１Ａはワード線、３１、３２はロウデコーダ、
ＢＬ１Ａ〜ＢＬ２ＡＸ、ＢＬ１Ｂ〜ＢＬ２ＢＸはビット
線、３３〜３６はセンスアンプ、３７〜４０は読出し用
コラムゲート、ＤＢＲ１Ａ〜ＤＢＲ２ＡＸはメモリセル
アレイ部２７のコラムに共通に設けられたアレイ内読出
し用データバス、ＤＢＲ１Ｂ〜ＤＢＲ２ＢＸはメモリセ
ルアレイ部２８のコラムに共通に設けられたアレイ内読
出し用データバスである。
【００２７】また、４１〜４４は書込み用コラムゲート
、ＤＢＷ１Ａ〜ＤＢＷ２ＡＸはメモリセルアレイ部２７
のコラムに共通に設けられたアレイ内書込み用データバ
ス、ＤＢＷ１Ｂ〜ＤＢＷ２ＢＸはメモリセルアレイ部２
８のコラムに共通に設けられたアレイ内書込み用データ
バス、ＣＬＲは読出し用コラム選択線、ＣＬＷは書込み
用コラム選択線、４５はコラムデコーダ、４６は読出し
用のコラムドライバ、４７は書込み用コラムドライバを
なすＮＯＲ回路である。なお、読出し用コラムドライバ
４６はインバータ４８、４９で構成されており、５０は
ｐＭＯＳ、５１はｎＭＯＳである。また、ＷＥバーは、
ライト・イネーブル信号である。
、ＤＢＷ１Ａ〜ＤＢＷ２ＡＸはメモリセルアレイ部２７
のコラムに共通に設けられたアレイ内書込み用データバ
ス、ＤＢＷ１Ｂ〜ＤＢＷ２ＢＸはメモリセルアレイ部２
８のコラムに共通に設けられたアレイ内書込み用データ
バス、ＣＬＲは読出し用コラム選択線、ＣＬＷは書込み
用コラム選択線、４５はコラムデコーダ、４６は読出し
用のコラムドライバ、４７は書込み用コラムドライバを
なすＮＯＲ回路である。なお、読出し用コラムドライバ
４６はインバータ４８、４９で構成されており、５０は
ｐＭＯＳ、５１はｎＭＯＳである。また、ＷＥバーは、
ライト・イネーブル信号である。
【００２８】ここに、読出し用コラムゲート３７はｎＭ
ＯＳ５２及び５３で構成されており、ｎＭＯＳ５２は、
そのゲートをビット線ＢＬ１Ａに接続され、そのドレイ
ンをアレイ内読出し用データバスＤＢＲ１Ａに接続され
、そのソースを読出し用コラム選択線ＣＬＲに接続され
ている。また、ｎＭＯＳ５３は、そのゲートをビット線
ＢＬ１ＡＸに接続され、そのドレインをアレイ内読出し
用データバスＤＢＲ１ＡＸに接続され、そのソースを読
出し用コラム選択線ＣＬＲに接続されている。
ＯＳ５２及び５３で構成されており、ｎＭＯＳ５２は、
そのゲートをビット線ＢＬ１Ａに接続され、そのドレイ
ンをアレイ内読出し用データバスＤＢＲ１Ａに接続され
、そのソースを読出し用コラム選択線ＣＬＲに接続され
ている。また、ｎＭＯＳ５３は、そのゲートをビット線
ＢＬ１ＡＸに接続され、そのドレインをアレイ内読出し
用データバスＤＢＲ１ＡＸに接続され、そのソースを読
出し用コラム選択線ＣＬＲに接続されている。
【００２９】また、読出し用コラムゲート３８はｎＭＯ
Ｓ５４及び５５で構成されており、ｎＭＯＳ５４は、そ
のゲートをビット線ＢＬ２Ａに接続され、そのドレイン
をアレイ内読出し用データバスＤＢＲ２Ａに接続され、
そのソースを読出し用コラム選択線ＣＬＲに接続されて
いる。また、ｎＭＯＳ５５は、そのゲートをビット線Ｂ
Ｌ２ＡＸに接続され、そのドレインをアレイ内読出し用
データバスＤＢＲ２ＡＸに接続され、そのソースを読出
し用コラム選択線ＣＬＲに接続されている。
Ｓ５４及び５５で構成されており、ｎＭＯＳ５４は、そ
のゲートをビット線ＢＬ２Ａに接続され、そのドレイン
をアレイ内読出し用データバスＤＢＲ２Ａに接続され、
そのソースを読出し用コラム選択線ＣＬＲに接続されて
いる。また、ｎＭＯＳ５５は、そのゲートをビット線Ｂ
Ｌ２ＡＸに接続され、そのドレインをアレイ内読出し用
データバスＤＢＲ２ＡＸに接続され、そのソースを読出
し用コラム選択線ＣＬＲに接続されている。
【００３０】また、読出し用コラムゲート３９はｎＭＯ
Ｓ５６及び５７で構成されており、ｎＭＯＳ５６は、そ
のゲートをビット線ＢＬ１Ｂに接続され、そのドレイン
をアレイ内読出し用データバスＤＢＲ１Ｂに接続され、
そのソースを読出し用コラム選択線ＣＬＲに接続されて
いる。また、ｎＭＯＳ５７は、そのゲートをビット線Ｂ
Ｌ１ＢＸに接続され、そのドレインをアレイ内読出し用
データバスＤＢＲ１ＢＸに接続され、そのソースを読出
し用コラム選択線ＣＬＲに接続されている。
Ｓ５６及び５７で構成されており、ｎＭＯＳ５６は、そ
のゲートをビット線ＢＬ１Ｂに接続され、そのドレイン
をアレイ内読出し用データバスＤＢＲ１Ｂに接続され、
そのソースを読出し用コラム選択線ＣＬＲに接続されて
いる。また、ｎＭＯＳ５７は、そのゲートをビット線Ｂ
Ｌ１ＢＸに接続され、そのドレインをアレイ内読出し用
データバスＤＢＲ１ＢＸに接続され、そのソースを読出
し用コラム選択線ＣＬＲに接続されている。
【００３１】また、読出し用コラムゲート４０はｎＭＯ
Ｓ５８及び５９で構成されており、ｎＭＯＳ５８は、そ
のゲートをビット線ＢＬ２Ｂに接続され、そのドレイン
をアレイ内読出し用データバスＤＢＲ２Ｂに接続され、
そのソースを読出し用コラム選択線ＣＬＲに接続されて
いる。また、ｎＭＯＳ５９は、そのゲートをビット線Ｂ
Ｌ２ＢＸに接続され、そのドレインをアレイ内読出し用
データバスＤＢＲ２ＢＸに接続され、そのソースを読出
し用コラム選択線ＣＬＲに接続されている。
Ｓ５８及び５９で構成されており、ｎＭＯＳ５８は、そ
のゲートをビット線ＢＬ２Ｂに接続され、そのドレイン
をアレイ内読出し用データバスＤＢＲ２Ｂに接続され、
そのソースを読出し用コラム選択線ＣＬＲに接続されて
いる。また、ｎＭＯＳ５９は、そのゲートをビット線Ｂ
Ｌ２ＢＸに接続され、そのドレインをアレイ内読出し用
データバスＤＢＲ２ＢＸに接続され、そのソースを読出
し用コラム選択線ＣＬＲに接続されている。
【００３２】また、書込み用コラムゲート４１はｎＭＯ
Ｓ６０及び６１で構成されており、ｎＭＯＳ６０は、そ
のドレインをアレイ内書込み用データバスＤＢＷ１ＡＸ
に接続され、そのソースをビット線ＢＬ１Ａに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６１は、そのドレインをアレイ
内書込み用データバスＤＢＷ１Ａに接続され、そのソー
スをビット線ＢＬ１ＡＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
Ｓ６０及び６１で構成されており、ｎＭＯＳ６０は、そ
のドレインをアレイ内書込み用データバスＤＢＷ１ＡＸ
に接続され、そのソースをビット線ＢＬ１Ａに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６１は、そのドレインをアレイ
内書込み用データバスＤＢＷ１Ａに接続され、そのソー
スをビット線ＢＬ１ＡＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
【００３３】また、書込み用コラムゲート４２はｎＭＯ
Ｓ６２及び６３で構成されており、ｎＭＯＳ６２は、そ
のドレインをアレイ内書込み用データバスＤＢＷ２ＡＸ
に接続され、そのソースをビット線ＢＬ２Ａに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６３は、そのドレインをアレイ
内書込み用データバスＤＢＷ２Ａに接続され、そのソー
スをビット線ＢＬ２ＡＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
Ｓ６２及び６３で構成されており、ｎＭＯＳ６２は、そ
のドレインをアレイ内書込み用データバスＤＢＷ２ＡＸ
に接続され、そのソースをビット線ＢＬ２Ａに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６３は、そのドレインをアレイ
内書込み用データバスＤＢＷ２Ａに接続され、そのソー
スをビット線ＢＬ２ＡＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
【００３４】また、書込み用コラムゲート４３はｎＭＯ
Ｓ６４及び６５で構成されており、ｎＭＯＳ６４は、そ
のドレインをアレイ内書込み用データバスＤＢＷ１ＢＸ
に接続され、そのソースをビット線ＢＬ１Ｂに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６５は、そのドレインをアレイ
内書込み用データバスＤＢＷ１Ｂに接続され、そのソー
スをビット線ＢＬ１ＢＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
Ｓ６４及び６５で構成されており、ｎＭＯＳ６４は、そ
のドレインをアレイ内書込み用データバスＤＢＷ１ＢＸ
に接続され、そのソースをビット線ＢＬ１Ｂに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６５は、そのドレインをアレイ
内書込み用データバスＤＢＷ１Ｂに接続され、そのソー
スをビット線ＢＬ１ＢＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
【００３５】また、書込み用コラムゲート４４はｎＭＯ
Ｓ６６及び６７で構成されており、ｎＭＯＳ６６は、そ
のドレインをアレイ内書込み用データバスＤＢＷ２ＢＸ
に接続され、そのソースをビット線ＢＬ２Ｂに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６７は、そのドレインをアレイ
内書込み用データバスＤＢＷ２Ｂに接続され、そのソー
スをビット線ＢＬ２ＢＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
Ｓ６６及び６７で構成されており、ｎＭＯＳ６６は、そ
のドレインをアレイ内書込み用データバスＤＢＷ２ＢＸ
に接続され、そのソースをビット線ＢＬ２Ｂに接続され
、そのゲートを書込み用コラム選択線ＣＬＷに接続され
ている。また、ｎＭＯＳ６７は、そのドレインをアレイ
内書込み用データバスＤＢＷ２Ｂに接続され、そのソー
スをビット線ＢＬ２ＢＸに接続され、そのゲートを書込
み用コラム選択線ＣＬＷに接続されている。
【００３６】また、６８、６９はブロック選択スイッチ
であり、メモリセルアレイ部２７が選択される場合には
ブロック選択スイッチ６８がＯＮとされ、メモリセルア
レイ部２８が選択される場合にはブロック選択スイッチ
６９がＯＮとされる。なお、図では、メモリセルアレイ
部２７が選択され、ブロック選択スイッチ６８がＯＮと
されている場合を示している。
であり、メモリセルアレイ部２７が選択される場合には
ブロック選択スイッチ６８がＯＮとされ、メモリセルア
レイ部２８が選択される場合にはブロック選択スイッチ
６９がＯＮとされる。なお、図では、メモリセルアレイ
部２７が選択され、ブロック選択スイッチ６８がＯＮと
されている場合を示している。
【００３７】また、ＤＢ１、ＤＢ１Ｘ及びＤＢ２、ＤＢ
２Ｘはそれぞれメモリセルアレイ部２７及び２８に共通
に設けられたアレイ共通データバス、７０、７１はデー
タバスアンプ、７２、７３は書込みアンプである。
２Ｘはそれぞれメモリセルアレイ部２７及び２８に共通
に設けられたアレイ共通データバス、７０、７１はデー
タバスアンプ、７２、７３は書込みアンプである。
【００３８】ここに、例えば、メモリセル２９、３０に
高電位が書き込まれている場合において、メモリセル２
９、３０が選択される場合には、図３に示すように、ま
ず、ワード線ＷＬ１Ａが駆動される。すると、メモリセ
ル２９、３０には高電位が書き込まれているので、ビッ
ト線ＢＬ１Ａ、ＢＬ２Ａの電位が若干上昇する。なお、
この場合、ビット線ＢＬ１ＡＸ、ＢＬ２ＡＸの電位は変
わらない。
高電位が書き込まれている場合において、メモリセル２
９、３０が選択される場合には、図３に示すように、ま
ず、ワード線ＷＬ１Ａが駆動される。すると、メモリセ
ル２９、３０には高電位が書き込まれているので、ビッ
ト線ＢＬ１Ａ、ＢＬ２Ａの電位が若干上昇する。なお、
この場合、ビット線ＢＬ１ＡＸ、ＢＬ２ＡＸの電位は変
わらない。
【００３９】次に、センスアンプ３３、３４が駆動され
る。この結果、ビット線ＢＬ１Ａ、ＢＬ２ＡはＶｃｉ［
Ｖ］に向かって上昇し、ビット線ＢＬ１ＡＸ、ＢＬ２Ａ
Ｘは０［Ｖ］に向かって下降する。続いて、コラムデコ
ーダ４５からローレベルが出力され、インバータ４９の
ｐＭＯＳ５０及びｎＭＯＳ５１がそれぞれＯＦＦ及びＯ
Ｎとされ、読出し用コラム選択線ＣＬＲが接地され、コ
ラム選択が行われる。すると、読出し用コラム選択線Ｃ
ＬＲはＶｃｃから０［Ｖ］に向かって下降する。
る。この結果、ビット線ＢＬ１Ａ、ＢＬ２ＡはＶｃｉ［
Ｖ］に向かって上昇し、ビット線ＢＬ１ＡＸ、ＢＬ２Ａ
Ｘは０［Ｖ］に向かって下降する。続いて、コラムデコ
ーダ４５からローレベルが出力され、インバータ４９の
ｐＭＯＳ５０及びｎＭＯＳ５１がそれぞれＯＦＦ及びＯ
Ｎとされ、読出し用コラム選択線ＣＬＲが接地され、コ
ラム選択が行われる。すると、読出し用コラム選択線Ｃ
ＬＲはＶｃｃから０［Ｖ］に向かって下降する。
【００４０】そこで、ビット線ＢＬ１Ａ、ＢＬ２Ａと読
出し用コラム選択線ＣＬＲとの電圧差がＶｔｈになると
、ｎＭＯＳ５２、５４がＯＮとなり、アレイ共通データ
バスＤＢ１からは、ｎＭＯＳ５２、読出し用コラム選択
線ＣＬＲ、ｎＭＯＳ５１を介して接地に電流が流れ込み
、また、アレイ共通データバスＤＢ２からは、ｎＭＯＳ
５４、読出し用コラム選択線ＣＬＲ、ｎＭＯＳ５１を介
して接地に電流が流れ込む。この結果、アレイ共通デー
タバスＤＢ１、ＤＢ２の電圧は、図３に示すように、Ｖ
ｃｉ［Ｖ］から例えば５００［ｍＶ］程度下降する。
出し用コラム選択線ＣＬＲとの電圧差がＶｔｈになると
、ｎＭＯＳ５２、５４がＯＮとなり、アレイ共通データ
バスＤＢ１からは、ｎＭＯＳ５２、読出し用コラム選択
線ＣＬＲ、ｎＭＯＳ５１を介して接地に電流が流れ込み
、また、アレイ共通データバスＤＢ２からは、ｎＭＯＳ
５４、読出し用コラム選択線ＣＬＲ、ｎＭＯＳ５１を介
して接地に電流が流れ込む。この結果、アレイ共通デー
タバスＤＢ１、ＤＢ２の電圧は、図３に示すように、Ｖ
ｃｉ［Ｖ］から例えば５００［ｍＶ］程度下降する。
【００４１】また、アレイ共通データバスＤＢ１Ｘ、Ｄ
Ｂ２Ｘの電圧は、ビット線ＢＬ１ＡＸ、ＢＬ２ＡＸと読
出し用コラム選択線ＣＬＲとの電位差が一時的にＶｔｈ
以上となる期間Ｔの間、若干の電流が流れ、Ｖｃｉ［Ｖ
］以下となるが、結局、ｎＭＯＳ５３、５５はＯＦＦと
なるので、Ｖｃｉ［Ｖ］に安定する。これがデータバス
アンプ７０、７１によって検出され、メモリセル２９、
３０の記憶データが読み出される。
Ｂ２Ｘの電圧は、ビット線ＢＬ１ＡＸ、ＢＬ２ＡＸと読
出し用コラム選択線ＣＬＲとの電位差が一時的にＶｔｈ
以上となる期間Ｔの間、若干の電流が流れ、Ｖｃｉ［Ｖ
］以下となるが、結局、ｎＭＯＳ５３、５５はＯＦＦと
なるので、Ｖｃｉ［Ｖ］に安定する。これがデータバス
アンプ７０、７１によって検出され、メモリセル２９、
３０の記憶データが読み出される。
【００４２】なお、例えば、メモリセル２９、３０に書
き込みを行う場合には、書込み用コラム選択線のＣＬＷ
がＶｃｃ［Ｖ］にされて、書込み用コラムゲート４１、
４２がＯＮとされる。また、この第１実施例においては
、例えばメモリセル２９、３０からの記憶データの読出
し時、書込み用コラムゲート４１、４２をＯＮとするこ
とで、メモリセル２９、３０の記憶データの再書き込み
を行うことができる。
き込みを行う場合には、書込み用コラム選択線のＣＬＷ
がＶｃｃ［Ｖ］にされて、書込み用コラムゲート４１、
４２がＯＮとされる。また、この第１実施例においては
、例えばメモリセル２９、３０からの記憶データの読出
し時、書込み用コラムゲート４１、４２をＯＮとするこ
とで、メモリセル２９、３０の記憶データの再書き込み
を行うことができる。
【００４３】かかる本実施例においては、例えば、メモ
リセル２９の記憶データを読出す場合、ビット線ＢＬ１
Ａとアレイ内読出しデータバスＤＢＲ１Ａ及びビット線
ＢＬ１ＡＸとアレイ内読出しデータバスＤＢＲ１ＡＸは
共に直接、接続されることはない。この結果、読出し用
コラムゲート３７をＯＮとした場合、メモリセル２９か
らビット線ＢＬ１Ａを見た場合の容量はビット線ＢＬ１
Ａの寄生容量のみとなり、アレイ内読出し用データバス
ＤＢＲ１Ａの寄生容量はメモリセル２９からは見えず、
メモリセル２９からの出力信号が減衰することはなく、
また、読出し用コラムゲート３７を選択する前にアレイ
内読出し用データバスＤＢＲ１Ａ、ＤＢＲ１ＡＸがどの
ような電圧を保持していたとしても、これがセンスアン
プ３３に影響を与えることもない。このことは全てのメ
モリセルについて言える。
リセル２９の記憶データを読出す場合、ビット線ＢＬ１
Ａとアレイ内読出しデータバスＤＢＲ１Ａ及びビット線
ＢＬ１ＡＸとアレイ内読出しデータバスＤＢＲ１ＡＸは
共に直接、接続されることはない。この結果、読出し用
コラムゲート３７をＯＮとした場合、メモリセル２９か
らビット線ＢＬ１Ａを見た場合の容量はビット線ＢＬ１
Ａの寄生容量のみとなり、アレイ内読出し用データバス
ＤＢＲ１Ａの寄生容量はメモリセル２９からは見えず、
メモリセル２９からの出力信号が減衰することはなく、
また、読出し用コラムゲート３７を選択する前にアレイ
内読出し用データバスＤＢＲ１Ａ、ＤＢＲ１ＡＸがどの
ような電圧を保持していたとしても、これがセンスアン
プ３３に影響を与えることもない。このことは全てのメ
モリセルについて言える。
【００４４】したがって、本発明によれば、センスアン
プの駆動タイミングと読出し用コラムゲートの選択タイ
ミングの時間差に自由度が増し、センスアンプの駆動後
、コラムゲートの選択を早期に行うことができ、アクセ
スの高速化を図ることができる。
プの駆動タイミングと読出し用コラムゲートの選択タイ
ミングの時間差に自由度が増し、センスアンプの駆動後
、コラムゲートの選択を早期に行うことができ、アクセ
スの高速化を図ることができる。
【００４５】また、例えば、センスアンプ３３はビット
線ＢＬ１Ａ、ＢＬ１ＡＸのみを駆動すれば足り、アレイ
内読出し用データバスＤＢＲ１Ａ、ＤＢＲ１ＡＸを駆動
する必要がない。したがって、ビット線ＢＬ１Ａ、ＢＬ
１ＡＸの立ち上げ、立ち下げを高速に行うことができる
。このことは全てのセンスアンプについて言えることが
できるので、この点からしてもアクセスの高速化を図る
ことができる。
線ＢＬ１Ａ、ＢＬ１ＡＸのみを駆動すれば足り、アレイ
内読出し用データバスＤＢＲ１Ａ、ＤＢＲ１ＡＸを駆動
する必要がない。したがって、ビット線ＢＬ１Ａ、ＢＬ
１ＡＸの立ち上げ、立ち下げを高速に行うことができる
。このことは全てのセンスアンプについて言えることが
できるので、この点からしてもアクセスの高速化を図る
ことができる。
【００４６】第２実施例・・図４
図４は本発明の第２実施例の要部を示す回路図であり、
この第２実施例は第１実施例を改良するものである。
この第２実施例は第１実施例を改良するものである。
【００４７】ここに、第１実施例においては、読出し時
、読出し用コラム選択線ＣＬＲが０［Ｖ］に設定される
が、この場合に、例えば、電源電圧が３［Ｖ］、ビット
線ＢＬ１Ａ〜ＢＬ２ＢＸのプリチャージ電圧が１．２［
Ｖ］、ｎＭＯＳのスレッショルド電圧Ｖｔｈが０．６［
Ｖ］だとすると、例えば、メモリセルアレイ部２７を選
択し、メモリセルアレイ部２８を非選択とした場合には
、ｎＭＯＳ５６〜５９のゲート・ソース間電圧が１．２
［Ｖ］、即ち、ｎＭＯＳ５６〜５９がＯＮとなり、アレ
イ内読出し用データバスＤＢＲ１Ｂ〜ＤＢＲ２ＢＸから
読出し用コラム選択線ＣＬＲに電流が流れてしまう。 このため、その後、メモリセルアレイ部２７が選択され
た場合に、アレイ内読出し用データバスＤＢＲ１Ｂ〜Ｄ
ＢＲ２ＢＸの電圧を回復させるのに時間がかかり、これ
が高速化の妨げになるという問題点があった。
、読出し用コラム選択線ＣＬＲが０［Ｖ］に設定される
が、この場合に、例えば、電源電圧が３［Ｖ］、ビット
線ＢＬ１Ａ〜ＢＬ２ＢＸのプリチャージ電圧が１．２［
Ｖ］、ｎＭＯＳのスレッショルド電圧Ｖｔｈが０．６［
Ｖ］だとすると、例えば、メモリセルアレイ部２７を選
択し、メモリセルアレイ部２８を非選択とした場合には
、ｎＭＯＳ５６〜５９のゲート・ソース間電圧が１．２
［Ｖ］、即ち、ｎＭＯＳ５６〜５９がＯＮとなり、アレ
イ内読出し用データバスＤＢＲ１Ｂ〜ＤＢＲ２ＢＸから
読出し用コラム選択線ＣＬＲに電流が流れてしまう。 このため、その後、メモリセルアレイ部２７が選択され
た場合に、アレイ内読出し用データバスＤＢＲ１Ｂ〜Ｄ
ＢＲ２ＢＸの電圧を回復させるのに時間がかかり、これ
が高速化の妨げになるという問題点があった。
【００４８】そこで、この第２実施例は、読出し用のコ
ラムドライバ４６のインバータ４９を構成するｎＭＯＳ
５１のソースを直接、接地せず、ダイオード接続された
ｎＭＯＳ７４を介して接地するようにしたものであり、
その他については、第１実施例と同様に構成されている
。
ラムドライバ４６のインバータ４９を構成するｎＭＯＳ
５１のソースを直接、接地せず、ダイオード接続された
ｎＭＯＳ７４を介して接地するようにしたものであり、
その他については、第１実施例と同様に構成されている
。
【００４９】かかる第２実施例においては、コラム選択
時、読出し用コラム選択線ＣＬＲが０．６［Ｖ］に設定
されるので、例えば、メモリセルアレイ部２７が選択さ
れ、メモリセルアレイ部２８が非選択とされた場合にお
いても、ｎＭＯＳ５６〜５９のゲート・ソース間電圧は
０．６［Ｖ］となり、ｎＭＯＳ５６〜５９はＯＮとはな
らない。この結果、データバスＤＢＲ１Ｂ〜ＤＢＲ２Ｂ
Ｘから読出し用コラム選択線ＣＬＲには電流が流れず、
したがって、その後、メモリセルアレイ部２８が選択さ
れた場合にも、アレイ内読出し用データバスＤＢＲ１Ｂ
〜ＤＢＲ２ＢＸの電圧を回復させる必要がなく、その分
、高速化を図ることができる。
時、読出し用コラム選択線ＣＬＲが０．６［Ｖ］に設定
されるので、例えば、メモリセルアレイ部２７が選択さ
れ、メモリセルアレイ部２８が非選択とされた場合にお
いても、ｎＭＯＳ５６〜５９のゲート・ソース間電圧は
０．６［Ｖ］となり、ｎＭＯＳ５６〜５９はＯＮとはな
らない。この結果、データバスＤＢＲ１Ｂ〜ＤＢＲ２Ｂ
Ｘから読出し用コラム選択線ＣＬＲには電流が流れず、
したがって、その後、メモリセルアレイ部２８が選択さ
れた場合にも、アレイ内読出し用データバスＤＢＲ１Ｂ
〜ＤＢＲ２ＢＸの電圧を回復させる必要がなく、その分
、高速化を図ることができる。
【００５０】また、このように構成することによって、
コラム選択線に流れる電流を減らすことができるので、
読出し用コラム選択線の線幅を狭くし、微細化を図るこ
とができる。
コラム選択線に流れる電流を減らすことができるので、
読出し用コラム選択線の線幅を狭くし、微細化を図るこ
とができる。
【００５１】第３実施例・・図５
図５は本発明の第３実施例の要部を示す回路図である。
この第３実施例は第２実施例を改良するものであり、第
２実施例と異なる点は読出し用のコラムゲート３７〜４
０をＮＰＮトランジスタで構成した点であり、その他に
ついては、第２実施例と同様に構成されている。
２実施例と異なる点は読出し用のコラムゲート３７〜４
０をＮＰＮトランジスタで構成した点であり、その他に
ついては、第２実施例と同様に構成されている。
【００５２】即ち、読出し用コラムゲート３７は、ＮＰ
Ｎトランジスタ７５、７６で構成されており、ＮＰＮト
ランジスタ７５は、そのベースをビット線ＢＬ１Ａに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ１Ａに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ７６は、そのベースをビット線ＢＬ１ＡＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ１
ＡＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
Ｎトランジスタ７５、７６で構成されており、ＮＰＮト
ランジスタ７５は、そのベースをビット線ＢＬ１Ａに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ１Ａに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ７６は、そのベースをビット線ＢＬ１ＡＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ１
ＡＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
【００５３】また、読出し用コラムゲート３８は、ＮＰ
Ｎトランジスタ７７、７８で構成されており、ＮＰＮト
ランジスタ７７は、そのベースをビット線ＢＬ２Ａに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ２Ａに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ７８は、そのベースをビット線ＢＬ２ＡＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ２
ＡＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
Ｎトランジスタ７７、７８で構成されており、ＮＰＮト
ランジスタ７７は、そのベースをビット線ＢＬ２Ａに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ２Ａに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ７８は、そのベースをビット線ＢＬ２ＡＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ２
ＡＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
【００５４】また、読出し用コラムゲート３９は、ＮＰ
Ｎトランジスタ７９、８０で構成されており、ＮＰＮト
ランジスタ７９は、そのベースをビット線ＢＬ１Ｂに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ１Ｂに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ８０は、そのベースをビット線ＢＬ１ＢＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ１
ＢＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
Ｎトランジスタ７９、８０で構成されており、ＮＰＮト
ランジスタ７９は、そのベースをビット線ＢＬ１Ｂに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ１Ｂに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ８０は、そのベースをビット線ＢＬ１ＢＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ１
ＢＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
【００５５】また、読出し用コラムゲート４０は、ＮＰ
Ｎトランジスタ８１、８２で構成されており、ＮＰＮト
ランジスタ８１は、そのベースをビット線ＢＬ２Ｂに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ２Ｂに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ８２は、そのベースをビット線ＢＬ２ＢＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ２
ＢＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
Ｎトランジスタ８１、８２で構成されており、ＮＰＮト
ランジスタ８１は、そのベースをビット線ＢＬ２Ｂに接
続され、そのコレクタをアレイ内読出し用データバスＤ
ＢＲ２Ｂに接続され、そのエミッタを読出し用コラム選
択線ＣＬＲに接続されている。また、ＮＰＮトランジス
タ８２は、そのベースをビット線ＢＬ２ＢＸに接続され
、そのコレクタをアレイ内読出し用データバスＤＢＲ２
ＢＸに接続され、そのエミッタを読出し用コラム選択線
ＣＬＲに接続されている。
【００５６】かかる第３実施例においては、読出し用コ
ラムゲート３７〜４０をバイポーラトランジスタで構成
しているので、読出し用コラムゲート３７〜４０のスイ
ッチング速度を高め、第２実施例以上の高速化を図るこ
とができる。
ラムゲート３７〜４０をバイポーラトランジスタで構成
しているので、読出し用コラムゲート３７〜４０のスイ
ッチング速度を高め、第２実施例以上の高速化を図るこ
とができる。
【００５７】なお、上述の実施例においては、分割され
た複数のメモリセルアレイ部に共通のコラムデコーダを
設けた半導体記憶装置に本発明を適用した場合について
述べたが、本発明は、分割されていない１個のメモリセ
ルアレイ部を設けてなる半導体記憶装置や、分割された
複数のメモリセルアレイ部の各々にコラムデコーダを設
けてなる半導体記憶装置にも適用することができる。
た複数のメモリセルアレイ部に共通のコラムデコーダを
設けた半導体記憶装置に本発明を適用した場合について
述べたが、本発明は、分割されていない１個のメモリセ
ルアレイ部を設けてなる半導体記憶装置や、分割された
複数のメモリセルアレイ部の各々にコラムデコーダを設
けてなる半導体記憶装置にも適用することができる。
【００５８】
【発明の効果】以上のように、本発明によれば、読出し
用コラムゲートは、ビット線とデータバスとを直接、接
続しない構成とされているので、センスアンプの駆動後
、読出し用コラムゲートの選択を早期に行うことができ
、アクセスの高速化を図ることができると共に、センス
アンプはビット線のみを駆動すれば足り、データバスを
駆動する必要がないので、ビット線の立ち上げ、立ち下
げを高速に行うことができ、この点からもアクセスの高
速化を図ることができる。しかも、本発明によれば、読
出し用コラムゲートを２個のトランジスタで構成してい
るので、チップ面積の増大化を招くこともない。
用コラムゲートは、ビット線とデータバスとを直接、接
続しない構成とされているので、センスアンプの駆動後
、読出し用コラムゲートの選択を早期に行うことができ
、アクセスの高速化を図ることができると共に、センス
アンプはビット線のみを駆動すれば足り、データバスを
駆動する必要がないので、ビット線の立ち上げ、立ち下
げを高速に行うことができ、この点からもアクセスの高
速化を図ることができる。しかも、本発明によれば、読
出し用コラムゲートを２個のトランジスタで構成してい
るので、チップ面積の増大化を招くこともない。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の要部を示す回路図である
。
。
【図３】本発明の第１実施例の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図４】本発明の第２実施例の要部を示す回路図である
。
。
【図５】本発明の第３実施例の要部を示す回路図である
。
。
【図６】従来の半導体記憶装置の一例の要部を示す回路
図である。
図である。
【図７】図６に示す半導体記憶装置の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図８】従来の半導体記憶装置の他の例の要部を示す回
路図である。
路図である。
１ メモリセルアレイ部
２ メモリセル
５ ロウデコーダ
６ センスアンプ
１３ データバスアンプ
１４ コラムデコーダ
２３ 読出し用コラムゲート
ＢＬ、ＢＬＸ ビット線
ＤＢ、ＤＢＸ データバス
ＣＬＲ 読出し用コラム選択線
Claims (2)
- 【請求項１】複数のメモリセルをマトリクス状に配置し
てなるメモリセルアレイ部を有し、選択されたメモリセ
ルの記憶データを前記メモリセルアレイ部のコラムごと
に設けられたビット線対、センスアンプ、読出し用コラ
ムゲート及び前記メモリセルアレイ部のコラムに共通に
設けられたデータバス対を介して読出すように構成され
る半導体記憶装置において、前記読出し用コラムゲート
は、第１及び第２のトランジスタからなり、これら第１
及び第２のトランジスタは、その制御電極をそれぞれ前
記ビット線対をなす一方及び他方のビット線に接続され
、その一方の被制御電極をそれぞれ前記データバス対を
なす一方及び他方のデータバスに接続され、その他方の
被制御電極を読出し用コラム選択線に共通接続され、該
読出し用コラム選択線は、コラム選択時、その電圧を前
記ビット線対のプリチャージ電圧よりも低くされるよう
に構成されていることを特徴とする半導体記憶装置。 - 【請求項２】複数のメモリセルをマトリクス状に配置し
てなる複数のメモリセルアレイ部を有し、選択されたメ
モリセルの記憶データを前記メモリセルアレイ部のコラ
ムごとに設けられたビット線対、センスアンプ、読出し
用コラムゲート及び前記メモリセルアレイ部のコラムに
共通に設けられたデータバス対を介して読出すように構
成される半導体記憶装置において、前記読出し用コラム
ゲートは、第１及び第２のトランジスタからなり、これ
ら第１及び第２のトランジスタは、その制御電極をそれ
ぞれ前記ビット線対をなす一方及び他方のビット線に接
続され、その一方の被制御電極をそれぞれ前記データバ
ス対をなす一方及び他方のデータバスに接続され、その
他方の被制御電極を読出し用コラム選択線に共通接続さ
れ、該読出し用コラム選択線は、コラム選択時、その電
圧を前記ビット線対のプリチャージ電圧よりも低く、か
つ、選択の対象となっていないメモリセルアレイ部のコ
ラムゲートを構成するトランジスタがＯＮとならない電
圧とされるように構成されていることを特徴とする半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4798191A JP2876799B2 (ja) | 1991-03-13 | 1991-03-13 | 半導体記憶装置 |
| US07/849,353 US5251175A (en) | 1991-03-13 | 1992-03-11 | Semiconductor memory device |
| DE69227792T DE69227792T2 (de) | 1991-03-13 | 1992-03-12 | Halbleiter-Speicheranordnung |
| EP92302135A EP0505091B1 (en) | 1991-03-13 | 1992-03-12 | A semiconductor memory device |
| KR1019920004109A KR950014245B1 (ko) | 1991-03-13 | 1992-03-13 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4798191A JP2876799B2 (ja) | 1991-03-13 | 1991-03-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04283495A true JPH04283495A (ja) | 1992-10-08 |
| JP2876799B2 JP2876799B2 (ja) | 1999-03-31 |
Family
ID=12790495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4798191A Expired - Fee Related JP2876799B2 (ja) | 1991-03-13 | 1991-03-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5251175A (ja) |
| EP (1) | EP0505091B1 (ja) |
| JP (1) | JP2876799B2 (ja) |
| KR (1) | KR950014245B1 (ja) |
| DE (1) | DE69227792T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416743A (en) * | 1993-12-10 | 1995-05-16 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
| US7064376B2 (en) | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| EP0323876B1 (en) * | 1983-09-21 | 1992-11-11 | THORN EMI North America Inc. | Bit line load and column circuitry for a semiconductor memory |
| JPS60211693A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | Ｍｏｓ増幅回路 |
| JPH0713857B2 (ja) * | 1988-06-27 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
-
1991
- 1991-03-13 JP JP4798191A patent/JP2876799B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-11 US US07/849,353 patent/US5251175A/en not_active Expired - Lifetime
- 1992-03-12 EP EP92302135A patent/EP0505091B1/en not_active Expired - Lifetime
- 1992-03-12 DE DE69227792T patent/DE69227792T2/de not_active Expired - Fee Related
- 1992-03-13 KR KR1019920004109A patent/KR950014245B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69227792D1 (de) | 1999-01-21 |
| KR950014245B1 (ko) | 1995-11-23 |
| US5251175A (en) | 1993-10-05 |
| EP0505091A1 (en) | 1992-09-23 |
| DE69227792T2 (de) | 1999-04-29 |
| EP0505091B1 (en) | 1998-12-09 |
| JP2876799B2 (ja) | 1999-03-31 |
| KR920018761A (ko) | 1992-10-22 |
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