JPH0316082A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0316082A JPH0316082A JP1148448A JP14844889A JPH0316082A JP H0316082 A JPH0316082 A JP H0316082A JP 1148448 A JP1148448 A JP 1148448A JP 14844889 A JP14844889 A JP 14844889A JP H0316082 A JPH0316082 A JP H0316082A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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-
- G—PHYSICS
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- G11C—STATIC STORES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に１トランジスタ
／１キャパシタから成るメモリセルを用いたダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）に関する。
／１キャパシタから成るメモリセルを用いたダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）に関する。
（従来の技術）
ＭＯＳ｝ランジスタを集積した半導体記憶装置の中で、
ＤＲＡＭは、メモリセル占有面積が小さいため高集積化
に最も適している。最近、最小加工寸法１μｍ以下の４
Ｍビツ｝ＤＲＡＭが国内外で発表され、その量産も近い
。この様な高集積化ＤＲＡＭにかいて、微細化によるＭ
ＯＳトランジスタのスイッチング速度の向上のみで高速
性を追求することは限界にきてカシ、一層の高速性に対
する要求が強４い。
ＤＲＡＭは、メモリセル占有面積が小さいため高集積化
に最も適している。最近、最小加工寸法１μｍ以下の４
Ｍビツ｝ＤＲＡＭが国内外で発表され、その量産も近い
。この様な高集積化ＤＲＡＭにかいて、微細化によるＭ
ＯＳトランジスタのスイッチング速度の向上のみで高速
性を追求することは限界にきてカシ、一層の高速性に対
する要求が強４い。
ＤＲＡＭの高速化にとって大きい障害になっているもの
の一つに、セルデータを検出増幅するセンスアンプのセ
ンス時間がある。センス時間ハメモリアレイに書き込ん
だデータパターンに大きく影響され、最もセンス時間が
良くなるデータパターンによってアクセスタイムが規定
される。この事情を以下に図面を用いて説明する。
の一つに、セルデータを検出増幅するセンスアンプのセ
ンス時間がある。センス時間ハメモリアレイに書き込ん
だデータパターンに大きく影響され、最もセンス時間が
良くなるデータパターンによってアクセスタイムが規定
される。この事情を以下に図面を用いて説明する。
第５図は、ＤＲＡＭのセンスアンプを中心としたコア回
路部の構戊を示している。ビット線対ＢＬ，ＷＬ（ＷＬ
０，ＷＬ， ・・・）が交差配設されて、その各交差
位置にメモリセルＭ（Ｍ１１，Ｍ１２・・・）が配置さ
れている。また、ワード線ＷＬｏ，ＷＬ１はロウデコー
ダ及びワード線駆動回路２ｌに接続されている。
路部の構戊を示している。ビット線対ＢＬ，ＷＬ（ＷＬ
０，ＷＬ， ・・・）が交差配設されて、その各交差
位置にメモリセルＭ（Ｍ１１，Ｍ１２・・・）が配置さ
れている。また、ワード線ＷＬｏ，ＷＬ１はロウデコー
ダ及びワード線駆動回路２ｌに接続されている。
また各ビット線対ＢＬ，ＢＬには、ＭＯＳトランジスタ
（Ｑｌ ，Ｑ． ），（Ｑ． ，Ｑ． ），・・・から
或るダイナミック型センスアンプ８Ａ（ＳＡ，，ＳＡ，
・・・）が接続されている。各ビット線対ＢＬ ，
ＢＬ Ｆｉまた、ＭＯＳトランジスタ（Ｑ１１ ”１
２ ＞ ，（Ｑｌ３ ’ Ｑ１４ ＞ ’・・・からな
るカラム選択ゲートを介して入出力線工／０，Ｉ／Ｏに
接続されている。このカラム選択ゲートは、カラムデコ
ーダ２の出力線ＣＳＬｏ，ＣＳＬ， ・・・の信号に
よシ駆動される。１た、入出力線Ｉ／ＯＩ／Ｏは人出力
バッファ３に接続されている。ビット線センスアンプＳ
Ａ列のＭＯＳ｝．ランジスタの共通ソース配線．ＳＡＮ
は、センスアンプを活性化するためのセンスアンプ駆動
回路４に接続されている。センスアンプ駆動回路４の主
要構或要素は、ロウブロック選択信号ＲＢＳとセンスア
ンプ活性化信号ＳＥＨの論理積によって選択されてオン
となる活性化用ＭＯＳトランジスタＱ，であシ、これが
共通ソース配線ＳＡＮをブリチャージ電位から接地電位
に引下げる働きをする。
（Ｑｌ ，Ｑ． ），（Ｑ． ，Ｑ． ），・・・から
或るダイナミック型センスアンプ８Ａ（ＳＡ，，ＳＡ，
・・・）が接続されている。各ビット線対ＢＬ ，
ＢＬ Ｆｉまた、ＭＯＳトランジスタ（Ｑ１１ ”１
２ ＞ ，（Ｑｌ３ ’ Ｑ１４ ＞ ’・・・からな
るカラム選択ゲートを介して入出力線工／０，Ｉ／Ｏに
接続されている。このカラム選択ゲートは、カラムデコ
ーダ２の出力線ＣＳＬｏ，ＣＳＬ， ・・・の信号に
よシ駆動される。１た、入出力線Ｉ／ＯＩ／Ｏは人出力
バッファ３に接続されている。ビット線センスアンプＳ
Ａ列のＭＯＳ｝．ランジスタの共通ソース配線．ＳＡＮ
は、センスアンプを活性化するためのセンスアンプ駆動
回路４に接続されている。センスアンプ駆動回路４の主
要構或要素は、ロウブロック選択信号ＲＢＳとセンスア
ンプ活性化信号ＳＥＨの論理積によって選択されてオン
となる活性化用ＭＯＳトランジスタＱ，であシ、これが
共通ソース配線ＳＡＮをブリチャージ電位から接地電位
に引下げる働きをする。
この様なＤＲＡＭ構或に釦いて、センス時間が最も長く
なるのは、ロウアドレスによシ選択されたワードＭ（例
えばＷＬ。）に沿うデータが１つのカラムのみ１０”で
残シのカラムが全て′″１”である場合である。第５図
では、カラム選択線ＣＳＬｏで選択されるカラムのデー
タが１０”で他のカラムのデ一夕が全て＠１”である場
合を示している。この様なデータパターンはカラムバー
パターント称される。
なるのは、ロウアドレスによシ選択されたワードＭ（例
えばＷＬ。）に沿うデータが１つのカラムのみ１０”で
残シのカラムが全て′″１”である場合である。第５図
では、カラム選択線ＣＳＬｏで選択されるカラムのデー
タが１０”で他のカラムのデ一夕が全て＠１”である場
合を示している。この様なデータパターンはカラムバー
パターント称される。
今、ビット線ＢＬ．，ＢＬの容量’＆Ｃ，＝６ｏｏｆＦ
，メモリセル容量をＣ，＝４０ｆＦとし電源をＶｃｃ＝
５Ｖとして、（１／２）Ｖｏｃビット線ブリチャージ方
式を用いるとする。このとき、一方のワード線ＷＬ０が
選択された直後のビット線電位は、ＢＬｏ＝Ｚ３４Ｖ
， ＢＬ，＝ＢＬ！＝−ＢＬｒ１＝ ２．６ ５ｖ，残
ｂのビット線は全て２．５ｖである。次に、ロウアドレ
スにょう決定されるロウブロノク選択信号ＲＢ８とセン
スアンプ活性化信号ＳＥＮによりセンスアンプ駆動回路
４が動作すると、センスアンプ列の共通ソース配線ＳＡ
Ｎが低電位に引下げられセンスが開始される。センスア
ンプＳＡｔ−構或するＭＯＳ｝ランジスタＱ１〜Ｑ８の
しきい値金例えば１ｖとすると、共通ソース配線ＳＡＮ
の電位がプリチャーシＩＫ− 位（ １ ／ ２ ）
”ｃ ｃ ” ２− ５ ｖカラ下カッテ１． ６ ６
Ｖとなった時に筐ず、カラム選択線ＣＳＬ， ，Ｃｉ
９Ｌ！，・・・，ＣＳＩ１ｎで選ばれるべきカラムのセ
ンスアンプＳ人，，ＳＡ３，・・・のＭＯ８｝ランジス
タＱ４ ＋ Ｑａ ｅ・・・，Ｑ４がオンになる。この
結果、これらのＭＯＳトランジスタを介して゛１”デー
タのビット線ＢＬの電荷が放電し始める。ところがこの
とき、第３図の破，ａで示す様に、共通ソース配線ＳＡ
Ｎの電位は、一定値に暫くの間保持される。その間、″
″０＃データのビット線のＭＯＳトランジスタＱ．はオ
ンになることができず、このカラムのセンスが大きく遅
れる。これは、より具体的には次の様な理由による。共
通ソース配線ＳＡＮは、ワード線方向に長いコア回路を
走って配設されるため、第゛５図に示した配線抵抗Ｒ，
が比較的大きい値をもつ。
，メモリセル容量をＣ，＝４０ｆＦとし電源をＶｃｃ＝
５Ｖとして、（１／２）Ｖｏｃビット線ブリチャージ方
式を用いるとする。このとき、一方のワード線ＷＬ０が
選択された直後のビット線電位は、ＢＬｏ＝Ｚ３４Ｖ
， ＢＬ，＝ＢＬ！＝−ＢＬｒ１＝ ２．６ ５ｖ，残
ｂのビット線は全て２．５ｖである。次に、ロウアドレ
スにょう決定されるロウブロノク選択信号ＲＢ８とセン
スアンプ活性化信号ＳＥＮによりセンスアンプ駆動回路
４が動作すると、センスアンプ列の共通ソース配線ＳＡ
Ｎが低電位に引下げられセンスが開始される。センスア
ンプＳＡｔ−構或するＭＯＳ｝ランジスタＱ１〜Ｑ８の
しきい値金例えば１ｖとすると、共通ソース配線ＳＡＮ
の電位がプリチャーシＩＫ− 位（ １ ／ ２ ）
”ｃ ｃ ” ２− ５ ｖカラ下カッテ１． ６ ６
Ｖとなった時に筐ず、カラム選択線ＣＳＬ， ，Ｃｉ
９Ｌ！，・・・，ＣＳＩ１ｎで選ばれるべきカラムのセ
ンスアンプＳ人，，ＳＡ３，・・・のＭＯ８｝ランジス
タＱ４ ＋ Ｑａ ｅ・・・，Ｑ４がオンになる。この
結果、これらのＭＯＳトランジスタを介して゛１”デー
タのビット線ＢＬの電荷が放電し始める。ところがこの
とき、第３図の破，ａで示す様に、共通ソース配線ＳＡ
Ｎの電位は、一定値に暫くの間保持される。その間、″
″０＃データのビット線のＭＯＳトランジスタＱ．はオ
ンになることができず、このカラムのセンスが大きく遅
れる。これは、より具体的には次の様な理由による。共
通ソース配線ＳＡＮは、ワード線方向に長いコア回路を
走って配設されるため、第゛５図に示した配線抵抗Ｒ，
が比較的大きい値をもつ。
また、■，，電源線にも配線抵抗九が存在する。これら
の配線抵抗を介して、先に説明した様に多数のビット線
の容量を放電するため、その放電時定数はかなう大きい
ものとなる。そしてこの際、ビット線センスアンプＳＡ
のオンとなったＭＯＳトランジスタのオン抵抗が、共通
ソース配ｉ８ＡＮの電位変化に対応してダイナミックに
変化する結果、放電々流が次第に大きくなる。この結果
として、共通ソース配線ＳＡＮの電位が一定値に保持さ
れた状態になる。この状態を脱して初めて、“Ｏ”読み
出しのカラムのセンスアンプＳＡｌのトランジスタＱ，
はオンになる。
の配線抵抗を介して、先に説明した様に多数のビット線
の容量を放電するため、その放電時定数はかなう大きい
ものとなる。そしてこの際、ビット線センスアンプＳＡ
のオンとなったＭＯＳトランジスタのオン抵抗が、共通
ソース配ｉ８ＡＮの電位変化に対応してダイナミックに
変化する結果、放電々流が次第に大きくなる。この結果
として、共通ソース配線ＳＡＮの電位が一定値に保持さ
れた状態になる。この状態を脱して初めて、“Ｏ”読み
出しのカラムのセンスアンプＳＡｌのトランジスタＱ，
はオンになる。
こうして、カラムバーパターンの場合には、”０＃読出
しカラムのセンスが＠ｌ＃読み出しカラムのセンスに比
べ大幅に遅れる。このため、カラム選択線を駆動するタ
イミングは、予めブリチャージされた入出力線の電位に
よシピット線データを破壊されるのを防止する必要性か
ら、′″０”読出しのセンスが十分に行なわれた時点１
で待たなければならない。
しカラムのセンスが＠ｌ＃読み出しカラムのセンスに比
べ大幅に遅れる。このため、カラム選択線を駆動するタ
イミングは、予めブリチャージされた入出力線の電位に
よシピット線データを破壊されるのを防止する必要性か
ら、′″０”読出しのセンスが十分に行なわれた時点１
で待たなければならない。
（発明が解決しよりとする課題）
以上の様に従来の半導体記憶装置では、データパターン
によってセンス時間が異なシ、特にカラムパーパターン
のセンス時間が長くなる。従ってカラムバーパターンの
場合のセンス時間を考慮してビット線と入出力線を接続
する選択ゲートヲ制御する必要がアシ、これがＤＲＡＭ
のアクセス時間の短縮にとって大きい障害となっていた
。
によってセンス時間が異なシ、特にカラムパーパターン
のセンス時間が長くなる。従ってカラムバーパターンの
場合のセンス時間を考慮してビット線と入出力線を接続
する選択ゲートヲ制御する必要がアシ、これがＤＲＡＭ
のアクセス時間の短縮にとって大きい障害となっていた
。
本発明は、この様な課題を解決するＤＲＡＭを提供する
ことを目的とする。
ことを目的とする。
（課題を解決するための手段）
本発明は、上記事情に鑑みて為されたもので、第１の発
明は、複数のメモリセルよシ形成されたメモリセル領域
及びこのメモリセル領域のそれぞれのメモリセルとビッ
ト線を介して接続されたセンスアンプ回路より形威され
たセンスアンプ回路領域とが行方向に配列されたメモリ
領域と、前記メモリセル領域の行アドレス毎に共通に接
続されたワード線と、前記メモリ領域の周辺部及び内部
の列方向の隙間に配置されたセンスアンプ駆動回路部と
を具備したことを特徴とする半導体記憶装Ｉｌｌｔ−提
供する。
明は、複数のメモリセルよシ形成されたメモリセル領域
及びこのメモリセル領域のそれぞれのメモリセルとビッ
ト線を介して接続されたセンスアンプ回路より形威され
たセンスアンプ回路領域とが行方向に配列されたメモリ
領域と、前記メモリセル領域の行アドレス毎に共通に接
続されたワード線と、前記メモリ領域の周辺部及び内部
の列方向の隙間に配置されたセンスアンプ駆動回路部と
を具備したことを特徴とする半導体記憶装Ｉｌｌｔ−提
供する。
また、第２の発明は、前記内部に配置されたセンスアン
プ駆動回路は、前記センスアンプ回路領域に挟まれた領
域に形成されたことを特徴とする半導体記憶装置を提供
する。
プ駆動回路は、前記センスアンプ回路領域に挟まれた領
域に形成されたことを特徴とする半導体記憶装置を提供
する。
また、第３の発明は、前記センスアンプ回路の共通ソー
ス配線に、前記メモリ領域の周辺部及び内部に配置され
た前記センスアンプ駆動回路が接続されると共に、前記
メモリ領域の内部に配置された前記センスアンプ駆動回
路への電位供給線が、前記ビット線と平行に前記メモリ
セル領域に挟まれた領域を通過して配設されたことを特
徴とする請求項１記載の半導体記憶装１ｆｔ−提供する
。
ス配線に、前記メモリ領域の周辺部及び内部に配置され
た前記センスアンプ駆動回路が接続されると共に、前記
メモリ領域の内部に配置された前記センスアンプ駆動回
路への電位供給線が、前記ビット線と平行に前記メモリ
セル領域に挟まれた領域を通過して配設されたことを特
徴とする請求項１記載の半導体記憶装１ｆｔ−提供する
。
（作用）
以上述べた様に本発明によれば、ビット線からの放電々
流バスを多方向に設けることにょシ、放電路の配線抵抗
を等価的に低減することができる。
流バスを多方向に設けることにょシ、放電路の配線抵抗
を等価的に低減することができる。
この結果、クランプ電位を下けることができ同時に放電
時定数を小さくすることができ、カラムパーパターンの
センス時間の短縮が可能となる。
時定数を小さくすることができ、カラムパーパターンの
センス時間の短縮が可能となる。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の実施例の半導体記憶装置（ＤＲ
ＡＭ）（Ｄ平面図、第１図（ｂ）は、掲１図（ａ）の点
線で囲まれた領域の拡大図である。複数のメモリセル１
（第４図（ｂ）において斜線部分が１ビット）よｂａる
メモリセル領域２及びこの複数のメモリセル１に対応し
て設けられた複数のセンスアンフ回路よ９成るセンスア
ンプ回路領域４とがマトリクス状に配列されメモリ領域
５ｔ−形戚している。
ＡＭ）（Ｄ平面図、第１図（ｂ）は、掲１図（ａ）の点
線で囲まれた領域の拡大図である。複数のメモリセル１
（第４図（ｂ）において斜線部分が１ビット）よｂａる
メモリセル領域２及びこの複数のメモリセル１に対応し
て設けられた複数のセンスアンフ回路よ９成るセンスア
ンプ回路領域４とがマトリクス状に配列されメモリ領域
５ｔ−形戚している。
また、各メモリセル領城２の行アドレス毎に共通なフー
ド線６が接続されている。このワード線は、ロウデコー
ダ７からの行アドレス信号にょシ選択される。
ド線６が接続されている。このワード線は、ロウデコー
ダ７からの行アドレス信号にょシ選択される。
また各センスアンプ回路３はこれを活性化するためのセ
ンスアンプ駆動回路部に接続されている。
ンスアンプ駆動回路部に接続されている。
このセンスアンプ駆動回路部は、メモリ領域２の端部に
設けられた主センスアンプ駆動回路８及びメモリ領域２
の内部に設けられた副センスアンプ駆動回路９よｂ形威
されている。主センスアンプ駆動回路８は、ロウブロッ
ク選択信号ＲＢＳとセンスアンプ活性化信号ｆｓＢＮの
論理８ｔをとるための論理回路（ここではＡＮＤゲート
）及びその論理演算の結果によシオンとなる活性化用Ｍ
０ｓトランジスタｑによシ構成されている。また、副セ
ンスアンブ駆動回路９は、主センスア，ブ駆動回路８の
活性化用ＭＯＳトランジスタＱ，がＯＮとなることによ
シ動作を開始する活性化用ＭＯＳトランジスタＱ！２１
Ｉ Ｑ２２ ｅ・・・によｂ構戒されている。こ（Ｄ
副＊７スアンブ駆動回路９は、センスアンフ回路領域４
に設けられた空間に配置されている。この空間が設けら
れるのは以下の理由による。即ち、比較的配線長の長い
ワード線６においては、その一端から他端へ信号が伝達
するのに時間を要し、本来同時に選択されるべき同一行
のメモリセル１が遅延をもって選択されることになる。
設けられた主センスアンプ駆動回路８及びメモリ領域２
の内部に設けられた副センスアンプ駆動回路９よｂ形威
されている。主センスアンプ駆動回路８は、ロウブロッ
ク選択信号ＲＢＳとセンスアンプ活性化信号ｆｓＢＮの
論理８ｔをとるための論理回路（ここではＡＮＤゲート
）及びその論理演算の結果によシオンとなる活性化用Ｍ
０ｓトランジスタｑによシ構成されている。また、副セ
ンスアンブ駆動回路９は、主センスア，ブ駆動回路８の
活性化用ＭＯＳトランジスタＱ，がＯＮとなることによ
シ動作を開始する活性化用ＭＯＳトランジスタＱ！２１
Ｉ Ｑ２２ ｅ・・・によｂ構戒されている。こ（Ｄ
副＊７スアンブ駆動回路９は、センスアンフ回路領域４
に設けられた空間に配置されている。この空間が設けら
れるのは以下の理由による。即ち、比較的配線長の長い
ワード線６においては、その一端から他端へ信号が伝達
するのに時間を要し、本来同時に選択されるべき同一行
のメモリセル１が遅延をもって選択されることになる。
これを防ぐため第１図（ｂ）に示す様にワード線６を例
えはポリシリコンよシ威るゲート材料とその上の例えば
Ａ４ （第１層Ｍ）より或る金属配線の２層構造とし、
メモリ領域５の任意の点で２つの配線層を接続する構或
をとる。この２層の接続をとるための領域をワード線ス
ナップ領域１０と呼び、２つのメモリセル領域２間にこ
のスナップ領域１０が設けられるのである。これにあわ
せて２つのセンスアンプ回路領域４間にも空間が生じ、
この空間に副センスアンプ駆動回路９が設けられている
のである。なか、副センスアンプ駆動回路９は、メモリ
領域５周辺部に配置された主センスアンプ駆動回路８よ
シ構或が簡単なため２つのセンスアンプ回路領域４に挟
まれた空間に配置することが町能である。よって副セン
スアンプ駆動回路９を設けることによ９素子面積が増大
することはない。尚、図中一点鎖線で示されているのは
副センスアンプ駆動回路にｖｓｓ電位を供給する電位供
給＠１４（第２層ＡＬ）である。この電位供給線１４は
ビット線と同じ配線層で構成することができる。
えはポリシリコンよシ威るゲート材料とその上の例えば
Ａ４ （第１層Ｍ）より或る金属配線の２層構造とし、
メモリ領域５の任意の点で２つの配線層を接続する構或
をとる。この２層の接続をとるための領域をワード線ス
ナップ領域１０と呼び、２つのメモリセル領域２間にこ
のスナップ領域１０が設けられるのである。これにあわ
せて２つのセンスアンプ回路領域４間にも空間が生じ、
この空間に副センスアンプ駆動回路９が設けられている
のである。なか、副センスアンプ駆動回路９は、メモリ
領域５周辺部に配置された主センスアンプ駆動回路８よ
シ構或が簡単なため２つのセンスアンプ回路領域４に挟
まれた空間に配置することが町能である。よって副セン
スアンプ駆動回路９を設けることによ９素子面積が増大
することはない。尚、図中一点鎖線で示されているのは
副センスアンプ駆動回路にｖｓｓ電位を供給する電位供
給＠１４（第２層ＡＬ）である。この電位供給線１４は
ビット線と同じ配線層で構成することができる。
また、各ピット線はＭＯＳトランジスタよシ成るカラム
選択ゲート１１ｔ−介して入出力線Ｉ／Ｏに接続されて
いる。また、カラム選択ゲート１ｌは、カラムデコーダ
１２の出力につながるカラム選択線の信号によシ駆動さ
れる。筐た、入出力線Ｉ／Ｏは出力バッ７ア１３に接続
されている。
選択ゲート１１ｔ−介して入出力線Ｉ／Ｏに接続されて
いる。また、カラム選択ゲート１ｌは、カラムデコーダ
１２の出力につながるカラム選択線の信号によシ駆動さ
れる。筐た、入出力線Ｉ／Ｏは出力バッ７ア１３に接続
されている。
なか、例えばＩＭビットのメモリの場合には、２５６ワ
ードライン×５１２カラム′Ｊｆｔ１つのブロックとし
て８つのブロックよシ構或されてｂｆｉ、６４カラムご
とにワード線スナップ領域１０が設けられている。
ードライン×５１２カラム′Ｊｆｔ１つのブロックとし
て８つのブロックよシ構或されてｂｆｉ、６４カラムご
とにワード線スナップ領域１０が設けられている。
第２図は、本発明Ｏｆ）ＲＡＭのセンスアンプを中心と
したコア回路部の構ａｔ−示している。ビット線対ＢＬ
，ＢＬ（ＢＬ０，ＢＬ０，ＢＬ，，ＢＬ， ．）とワー
ド線６ＷＬ（ＷＬ０，ＷＬｌ ・・・）が交差配設され
て、その各交差位置にメモリセルＩＭ（Ｍ１ｌ，Ｍｌ２
，・・・）が配置されている。各ビット線対ＢＬ，ＢＩ
Ｊ：は、ＭＯ８｝ランジスタ（Ｑｔ ．Ｑｘ ） ，
（Ｑｓ −Ｑ４ ）−・・・から成るセンスアンプ回路
３ＳＡ（ＳＡ１，ＳＡ！，・・・）が接続されている。
したコア回路部の構ａｔ−示している。ビット線対ＢＬ
，ＢＬ（ＢＬ０，ＢＬ０，ＢＬ，，ＢＬ， ．）とワー
ド線６ＷＬ（ＷＬ０，ＷＬｌ ・・・）が交差配設され
て、その各交差位置にメモリセルＩＭ（Ｍ１ｌ，Ｍｌ２
，・・・）が配置されている。各ビット線対ＢＬ，ＢＩ
Ｊ：は、ＭＯ８｝ランジスタ（Ｑｔ ．Ｑｘ ） ，
（Ｑｓ −Ｑ４ ）−・・・から成るセンスアンプ回路
３ＳＡ（ＳＡ１，ＳＡ！，・・・）が接続されている。
各ビット線ＢＬ，ＢＬはまた、Ｍ０８｝ランジスタ（Ｑ
１．，Ｑ１２），（Ｑ１，，Ｑ１４），・・・から或る
カラム選択ゲート１１を介して入出力線Ｉ／Ｏ， Ｉ／
Ｏ に接続されている。カラム選択ゲート１１は、カ
ラムデコーダ１２の出力につながるカラム選択線Ｃ８Ｌ
（ＣＳＬ０，ＣＳＬｌ・・・）の信号により駆動される
。センスアンプ回路３のＭＯＳトランジスタの共通ソー
ス配線ＳＡＮは、センスアンプ回路３ｆｔ駆動するため
の主センスアンプ駆動回路８及び副センスアンプ駆動回
路９に接続されている。これらのセンスアンプ駆動回路
は、メモリ領域２の端部に配置された主センスアンプ駆
動回路８内に設けられたロウブロック選択信号ＲＢ８及
びセンスアンプ活性化信号ＳＥＮを入力とする論理回路
によυ制御される。この主センスアンプ駆動回路８内に
は、更に駆動回路活性化用ＭＯＳトランジスタＱｏが設
けられ、Ｑｌｌのソース線は接地されている。また、副
センスアンプ駆動回路９は２つのセンスアンプ回路領域
４に挟まれた空間に配置され、この駆動回路内のＭＯ８
｝ランジスタＱ２１．Ｑ２２のソース線（電位供給線１
４）は、ビット線と平行にワード線スナップ領域１０′
ｆ！：通って接地されている。
１．，Ｑ１２），（Ｑ１，，Ｑ１４），・・・から或る
カラム選択ゲート１１を介して入出力線Ｉ／Ｏ， Ｉ／
Ｏ に接続されている。カラム選択ゲート１１は、カ
ラムデコーダ１２の出力につながるカラム選択線Ｃ８Ｌ
（ＣＳＬ０，ＣＳＬｌ・・・）の信号により駆動される
。センスアンプ回路３のＭＯＳトランジスタの共通ソー
ス配線ＳＡＮは、センスアンプ回路３ｆｔ駆動するため
の主センスアンプ駆動回路８及び副センスアンプ駆動回
路９に接続されている。これらのセンスアンプ駆動回路
は、メモリ領域２の端部に配置された主センスアンプ駆
動回路８内に設けられたロウブロック選択信号ＲＢ８及
びセンスアンプ活性化信号ＳＥＮを入力とする論理回路
によυ制御される。この主センスアンプ駆動回路８内に
は、更に駆動回路活性化用ＭＯＳトランジスタＱｏが設
けられ、Ｑｌｌのソース線は接地されている。また、副
センスアンプ駆動回路９は２つのセンスアンプ回路領域
４に挟まれた空間に配置され、この駆動回路内のＭＯ８
｝ランジスタＱ２１．Ｑ２２のソース線（電位供給線１
４）は、ビット線と平行にワード線スナップ領域１０′
ｆ！：通って接地されている。
この様な構成のＤＲＡＭにかいてカラムバーパターンの
データ読出しを行なう場合の動作を以下に説明する。動
作波形を第３図に実線で示す。従来例で説明したと同様
、例えはワード線ＷＬｏが選択され、最初のカラムのみ
“Ｏ”データで残シのカラムが全て′″１”であるとす
る。センスが開始されると、この実施例では、主センス
アンプ回路８のトランジスタもがＯＮされると共に副セ
ンスアンプ回路９のトランジスタＱ２．．（１４．が同
時に働いて共通ソース配ｉＳＡＮの両端がＶ， 竃源線
に接続される。従ってセンスアンプ回路３ ＳＡ， ，
ＳＡ３，・・・のトランジスタＱ，，Ｑ．，・・ＩＱ
ｓがオンして、これらがつながるビット線の電荷は共通
ソース配線ＳＡＮを通じＱ１％ｔＡｚを介して放電され
、ＳＡＮはプリチャージ電位から接地電位に引下げられ
る。
データ読出しを行なう場合の動作を以下に説明する。動
作波形を第３図に実線で示す。従来例で説明したと同様
、例えはワード線ＷＬｏが選択され、最初のカラムのみ
“Ｏ”データで残シのカラムが全て′″１”であるとす
る。センスが開始されると、この実施例では、主センス
アンプ回路８のトランジスタもがＯＮされると共に副セ
ンスアンプ回路９のトランジスタＱ２．．（１４．が同
時に働いて共通ソース配ｉＳＡＮの両端がＶ， 竃源線
に接続される。従ってセンスアンプ回路３ ＳＡ， ，
ＳＡ３，・・・のトランジスタＱ，，Ｑ．，・・ＩＱ
ｓがオンして、これらがつながるビット線の電荷は共通
ソース配線ＳＡＮを通じＱ１％ｔＡｚを介して放電され
、ＳＡＮはプリチャージ電位から接地電位に引下げられ
る。
ここで、ＳＡＮの抵抗値としては、主センスアンプ駆動
回路８の駆動トランジスタも及び副センスアンプ駆動回
路９の駆動トランジスタＱ３１，Ｑ３２，・・・のオン
抵抗並びにＳＡＮの配線抵抗Ｒ，，Ｒ２”３１ １ ”
３２ １ ・・・が考えられる。前者のＯＮ抵抗は主に
各トランジスタのゲート幅によシ決まる。王センスアン
プ駆動回路８の駆動トランジスタＱ，のゲート幅に比べ
、副センスアンプ駆動回路９の駆動トランジスタＱ３１
ｔ ％ ｅ・・・のゲート幅はレイアウト直積上大き
くできないため、Ｑ３１ ＊ Ｑ３２個々のオン抵抗は
Ｑ．のオン抵抗κ比べ大きくなる。しかしながらＸＤＲ
ＡＭの高集積化に伴い、ワード線６も長くなシ、ワード
線１本当たシのスナップ領域１０も多くなシそれに従っ
て設けられた副センスアンプ駆動回路９の並列に配置さ
れた駆動トランジスタＱ３１ｅ Ｑｓｚ ＊・・・合計
のオン抵抗は小さくすることが可能となる。よって、並
列に配置されたＱ９及びＱ３ｌ，Ｑ３２，・・・合計の
オン抵抗も小さくすることができる。
回路８の駆動トランジスタも及び副センスアンプ駆動回
路９の駆動トランジスタＱ３１，Ｑ３２，・・・のオン
抵抗並びにＳＡＮの配線抵抗Ｒ，，Ｒ２”３１ １ ”
３２ １ ・・・が考えられる。前者のＯＮ抵抗は主に
各トランジスタのゲート幅によシ決まる。王センスアン
プ駆動回路８の駆動トランジスタＱ，のゲート幅に比べ
、副センスアンプ駆動回路９の駆動トランジスタＱ３１
ｔ ％ ｅ・・・のゲート幅はレイアウト直積上大き
くできないため、Ｑ３１ ＊ Ｑ３２個々のオン抵抗は
Ｑ．のオン抵抗κ比べ大きくなる。しかしながらＸＤＲ
ＡＭの高集積化に伴い、ワード線６も長くなシ、ワード
線１本当たシのスナップ領域１０も多くなシそれに従っ
て設けられた副センスアンプ駆動回路９の並列に配置さ
れた駆動トランジスタＱ３１ｅ Ｑｓｚ ＊・・・合計
のオン抵抗は小さくすることが可能となる。よって、並
列に配置されたＱ９及びＱ３ｌ，Ｑ３２，・・・合計の
オン抵抗も小さくすることができる。
また、後者の配線抵抗については主センスアンプ駆動回
路８部分に比べ副センスアンプ駆動回路９部分は配線幅
も細く、配線長も長いため、（Ｒ１＋Ｒ，）に比べＲ．
．，Ｒ．．個々の値は大きくなる。しかしながらオン抵
抗の場合と同様に並列に多数配線されることによシ合計
の配線抵抗を小さくすることが可能となる。
路８部分に比べ副センスアンプ駆動回路９部分は配線幅
も細く、配線長も長いため、（Ｒ１＋Ｒ，）に比べＲ．
．，Ｒ．．個々の値は大きくなる。しかしながらオン抵
抗の場合と同様に並列に多数配線されることによシ合計
の配線抵抗を小さくすることが可能となる。
以上によｂ１共通ソース配線８ＡＮの抵抗値は著しく低
減でき第３図に示した様にクランプ電位は低くなる。ま
た放電時定数も従来より小さくなる。この結果、１０＃
データのカラムのセンスアンプトランジスタＱ１は速い
タイミングでオンになる。
減でき第３図に示した様にクランプ電位は低くなる。ま
た放電時定数も従来より小さくなる。この結果、１０＃
データのカラムのセンスアンプトランジスタＱ１は速い
タイミングでオンになる。
なレ、副センスアンプ駆動回路９は、センスアンプ回路
領域に挟まれた領域すべてに配置する必要はな（ＳＡＮ
の抵抗値により１適当な間隔で配置することも可能であ
る。
領域に挟まれた領域すべてに配置する必要はな（ＳＡＮ
の抵抗値により１適当な間隔で配置することも可能であ
る。
また、副センスアンプ駆動回路９ぱ、センスアンプ回路
領域に挟會れた領域に配置されている力＼これに限定さ
れるものではなく、副センスアンプ駆動回路９用のＶｓ
ｓ線がビット線と平行な方向に配置されれば任意の位置
に配置することが可能である。
領域に挟會れた領域に配置されている力＼これに限定さ
れるものではなく、副センスアンプ駆動回路９用のＶｓ
ｓ線がビット線と平行な方向に配置されれば任意の位置
に配置することが可能である。
また、これまでの説明では、メモリセルデータのセンス
にＮＭＯ８ｆｉセンスアンプを用いて述べてきたが、Ｐ
ＭＯＳ型センスアンプを用いることも町能である。第４
図にこの場合の回路構或を示す。
にＮＭＯ８ｆｉセンスアンプを用いて述べてきたが、Ｐ
ＭＯＳ型センスアンプを用いることも町能である。第４
図にこの場合の回路構或を示す。
基本的な動作は、ＮＭＯＳ型と同様であるが共通ンース
配線をプリチャージ電位から電源電圧へ引き上げること
によりセンスアンプ回路を活性化する点及びこの主セン
スアンプ駆動回路８、副センスアンプ駆動回路９に供給
する配線が電源線であることが異なる。
配線をプリチャージ電位から電源電圧へ引き上げること
によりセンスアンプ回路を活性化する点及びこの主セン
スアンプ駆動回路８、副センスアンプ駆動回路９に供給
する配線が電源線であることが異なる。
また、周辺部に配置する主センスアンプ駆動回路は、メ
モリ領域に１コ配置する場合の他に、行方向のセンスア
ンプ列１列あるいは複数列に対して１コ配置することも
可能である。
モリ領域に１コ配置する場合の他に、行方向のセンスア
ンプ列１列あるいは複数列に対して１コ配置することも
可能である。
以上述べた様に、本発明によれば２つのセンスアンプ回
路領域の間に生じる空間に副センスアンプ駆動回路を配
置することによｂチソプ面積の増加を抑えながら、セン
ス時間の大幅な短縮が可能となう、高速な大容量ＤＲＡ
Ｍを得ることができる。
路領域の間に生じる空間に副センスアンプ駆動回路を配
置することによｂチソプ面積の増加を抑えながら、セン
ス時間の大幅な短縮が可能となう、高速な大容量ＤＲＡ
Ｍを得ることができる。
第１図は、本発明の実施例のＤＲＡＭの平面図、第２図
は、本発明のＤＲＡＭのセンスアンプを中心としたコア
回路部の構或図、第３図は、ＤＲＡＭの動作を説明する
ための波形図、第４図は本発明の他の実施例のＤＲＡＭ
のコア回路部の構或図、第５図は従来のＤＲＡＭのコア
回路部の構或図である。 図に釦いて、 １・・・メモリセル、２・・・メモリセル領域、３・・
・センスアンプ回路、４・・・センスアンプ回路領域、
５・・・メモリ領域、６・・・ワード線、７・・・ロウ
デコーダ、８・・・主センスアンプ駆動回路、９・・・
副センスアンプ駆動回路、１０・・・スナップ領域、１
１・・・カラム選択ゲート、ｌ２・・・カラムデコーダ
、１３・・・人出力バッファ、１４・・・電位供給線。
は、本発明のＤＲＡＭのセンスアンプを中心としたコア
回路部の構或図、第３図は、ＤＲＡＭの動作を説明する
ための波形図、第４図は本発明の他の実施例のＤＲＡＭ
のコア回路部の構或図、第５図は従来のＤＲＡＭのコア
回路部の構或図である。 図に釦いて、 １・・・メモリセル、２・・・メモリセル領域、３・・
・センスアンプ回路、４・・・センスアンプ回路領域、
５・・・メモリ領域、６・・・ワード線、７・・・ロウ
デコーダ、８・・・主センスアンプ駆動回路、９・・・
副センスアンプ駆動回路、１０・・・スナップ領域、１
１・・・カラム選択ゲート、ｌ２・・・カラムデコーダ
、１３・・・人出力バッファ、１４・・・電位供給線。
Claims (3)
- （１）複数のメモリセルより形成されたメモリセル領域
及びこのメモリセル領域のそれぞれのメモリセルとビッ
ト線を介して接続されたセンスアンプ回路より形成され
たセンスアンプ回路領域とが行方向に配列されたメモリ
領域と、前記メモリセル領域の行アドレス毎に共通に接
続されたワード線と、前記メモリ領域の周辺部及び内部
の列方向の隙間に配置されたセンスアンプ駆動回路部と
を具備したことを特徴とする半導体記憶装置。 - （２）前記内部に配置されたセンスアンプ駆動回路は、
前記センスアンプ回路領域に挟まれた領域に形成された
ことを特徴とする請求項１記載の半導体記憶装置。 - （３）前記センスアンプ回路の共通ソース配線に前記メ
モリ領域の周辺部及び内部に配置された前記センスアン
プ駆動回路が接続されると共に、前記メモリ領域の内部
に配置された前記センスアンプ駆動回路への電位供給線
が、前記ビット線と平行に前記メモリセル領域に挟まれ
た領域を通過して配設されたことを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148448A JP2878713B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体記憶装置 |
| KR1019900008574A KR930002254B1 (ko) | 1989-06-13 | 1990-06-12 | 반도체 기억장치 |
| US07/536,718 US5084842A (en) | 1989-06-13 | 1990-06-12 | Dynamic random access memory with enhanced sense-amplifier circuit |
| DE4018979A DE4018979C2 (de) | 1989-06-13 | 1990-06-13 | Halbleiter-Speichervorrichtung mit verbesserter Leseverstärkerschaltung |
| US07/782,340 US5222038A (en) | 1989-06-13 | 1991-10-24 | Dynamic random access memory with enhanced sense-amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148448A JP2878713B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316082A true JPH0316082A (ja) | 1991-01-24 |
| JP2878713B2 JP2878713B2 (ja) | 1999-04-05 |
Family
ID=15453015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148448A Expired - Lifetime JP2878713B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5084842A (ja) |
| JP (1) | JP2878713B2 (ja) |
| KR (1) | KR930002254B1 (ja) |
| DE (1) | DE4018979C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996018B2 (en) | 2003-04-30 | 2006-02-07 | Hynix Semiconductor Inc. | Method for sensing bit line with uniform sensing margin time and memory device thereof |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222038A (en) * | 1989-06-13 | 1993-06-22 | Kabushiki Kaisha Toshiba | Dynamic random access memory with enhanced sense-amplifier circuit |
| JP2822710B2 (ja) * | 1991-08-26 | 1998-11-11 | 日本電気株式会社 | 半導体集積回路 |
| JP2663838B2 (ja) * | 1993-07-27 | 1997-10-15 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3693201B2 (ja) * | 1996-08-29 | 2005-09-07 | 富士通株式会社 | 内部動作周波数設定可能なｄｒａｍ |
| KR102408572B1 (ko) * | 2015-08-18 | 2022-06-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948889A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| KR950001424B1 (en) * | 1986-03-28 | 1995-02-24 | Hitachi Ltd | 3-transistor dynamic random access memory |
-
1989
- 1989-06-13 JP JP1148448A patent/JP2878713B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-12 US US07/536,718 patent/US5084842A/en not_active Expired - Lifetime
- 1990-06-12 KR KR1019900008574A patent/KR930002254B1/ko not_active IP Right Cessation
- 1990-06-13 DE DE4018979A patent/DE4018979C2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996018B2 (en) | 2003-04-30 | 2006-02-07 | Hynix Semiconductor Inc. | Method for sensing bit line with uniform sensing margin time and memory device thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001767A (ko) | 1991-01-31 |
| KR930002254B1 (ko) | 1993-03-27 |
| JP2878713B2 (ja) | 1999-04-05 |
| DE4018979C2 (de) | 1998-05-14 |
| US5084842A (en) | 1992-01-28 |
| DE4018979A1 (de) | 1991-01-03 |
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Legal Events
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