JPH01173390A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01173390A JPH01173390A JP62330066A JP33006687A JPH01173390A JP H01173390 A JPH01173390 A JP H01173390A JP 62330066 A JP62330066 A JP 62330066A JP 33006687 A JP33006687 A JP 33006687A JP H01173390 A JPH01173390 A JP H01173390A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000003990 capacitor Substances 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に１トランジスタ
／１キャパシタからなるメモリセルを用いたダイナミッ
ク型ＲＡＭ （ＤＲＡＭ）に関する。
／１キャパシタからなるメモリセルを用いたダイナミッ
ク型ＲＡＭ （ＤＲＡＭ）に関する。
（従来の技術）
ＭＯＳ）ランジスタを集積した半導体記憶装置の中で、
ＤＲＡＭは、メモリセル占有面積が小さいため高集積化
に最も適している。最近、最小加工寸法１μｍ以下の４
ＭビットＤＲＡＭが国内外で発表され、その量産も近い
。この様な高集積化ＤＲＡＭにおいて、微細化によるＭ
ＯＳトランジスタのスイッチング速度の向上のみで高速
性を追求することは限界にきており、−層の高速性に対
する要求が強い。
ＤＲＡＭは、メモリセル占有面積が小さいため高集積化
に最も適している。最近、最小加工寸法１μｍ以下の４
ＭビットＤＲＡＭが国内外で発表され、その量産も近い
。この様な高集積化ＤＲＡＭにおいて、微細化によるＭ
ＯＳトランジスタのスイッチング速度の向上のみで高速
性を追求することは限界にきており、−層の高速性に対
する要求が強い。
ＤＲＡＭの高速化にとって大きい障害になっているもの
の一つに、セル・データを検出増幅するセンスアンプの
センス時間がある。センス時間は、メモリアレイに書き
込んだデータ・パターンに大きく影響され、最もセンス
時間が長くなるデータ・パターンによってアクセスｅタ
イムが規定される。この事情を以下に図面を用いて説明
する。
の一つに、セル・データを検出増幅するセンスアンプの
センス時間がある。センス時間は、メモリアレイに書き
込んだデータ・パターンに大きく影響され、最もセンス
時間が長くなるデータ・パターンによってアクセスｅタ
イムが規定される。この事情を以下に図面を用いて説明
する。
第３図は、ＤＲＡＭのセンスアンプを中心としたコア回
路部の構成を示している。ビット線対Ｂ Ｌ ｒ Ｂ
Ｌ （Ｂ Ｌ （） ｒ Ｂ Ｌ ｏ ＊ Ｂ Ｌ １
＋ Ｂ Ｌ １ ｒ・・・）とワード線Ｗ Ｌ （Ｗ
Ｌ □ 、 Ｗ Ｌ １＋ ・・・）が交差配設されて
、その各交差位置にメモリセルＭ（Ｍｌｌ、Ｍ１２．・
・・）が配置されている。１は、ロウ・デコーダ及びワ
ード線駆動回路である。各ビット線対ＢＬ、ＢＬには、
ＭＯＳ）ランジスタ（Ｑｌ、Ｑ２ ）、（Ｑ３ 、Ｑ４
）、・・・からなるダイナミック型センスアンプＳＡ
（ＳＡ＋ 。
路部の構成を示している。ビット線対Ｂ Ｌ ｒ Ｂ
Ｌ （Ｂ Ｌ （） ｒ Ｂ Ｌ ｏ ＊ Ｂ Ｌ １
＋ Ｂ Ｌ １ ｒ・・・）とワード線Ｗ Ｌ （Ｗ
Ｌ □ 、 Ｗ Ｌ １＋ ・・・）が交差配設されて
、その各交差位置にメモリセルＭ（Ｍｌｌ、Ｍ１２．・
・・）が配置されている。１は、ロウ・デコーダ及びワ
ード線駆動回路である。各ビット線対ＢＬ、ＢＬには、
ＭＯＳ）ランジスタ（Ｑｌ、Ｑ２ ）、（Ｑ３ 、Ｑ４
）、・・・からなるダイナミック型センスアンプＳＡ
（ＳＡ＋ 。
ＳＡ２．・・・）が接続されている。各ビット線対ＢＬ
、ＢＬはまた、ＭＯＳｌ−ランジスタ（Ｑｔ １゜Ｑｌ
２．）、（Ｑｌ３．Ｑｌ４）、・・・からなるカラム選
択ゲートを介して入出力線Ｉ１０．Ｉ１０に接続されて
いる。２は、カラム−デコーダであり、その出力につな
がるカラム選択線Ｃ３Ｌｏ。
、ＢＬはまた、ＭＯＳｌ−ランジスタ（Ｑｔ １゜Ｑｌ
２．）、（Ｑｌ３．Ｑｌ４）、・・・からなるカラム選
択ゲートを介して入出力線Ｉ１０．Ｉ１０に接続されて
いる。２は、カラム−デコーダであり、その出力につな
がるカラム選択線Ｃ３Ｌｏ。
Ｃ３Ｌｌ、・・・によりカラム選択ゲートが駆動される
。入出力線Ｉ１０．Ｉ１０は出力バッファ３に接続され
ている。ビット線センスアンプＳＡ列のＭＯＳトランジ
スタの共通ソース配線ＳＡＮは、センスアンプを活性化
するためのセンスアンプ駆動回路４に接続されている。
。入出力線Ｉ１０．Ｉ１０は出力バッファ３に接続され
ている。ビット線センスアンプＳＡ列のＭＯＳトランジ
スタの共通ソース配線ＳＡＮは、センスアンプを活性化
するためのセンスアンプ駆動回路４に接続されている。
センスアンプ駆動回路４の主要構成要素は、ロウ・ブロ
ック選択信号ＲＢＳとセンスアンプ活性化信号ＳＥＮの
論理積によって選択されてオンとなる活性化用ＭＯＳト
ランジスタＱ９であり、これが共通ソース配線ＳＡＮを
プリチャージ電位から接地電位に引下げる働きをする。
ック選択信号ＲＢＳとセンスアンプ活性化信号ＳＥＮの
論理積によって選択されてオンとなる活性化用ＭＯＳト
ランジスタＱ９であり、これが共通ソース配線ＳＡＮを
プリチャージ電位から接地電位に引下げる働きをする。
この様なりＲＡＭ構成において、センス時間が最も長く
なるのは、ロウ・アドレスにより選択されたワード線（
例えばＷＬｏ）に沿うデータが、一つのカラムのみ“０
”で残りのカラムが全て“１”である場合である。第３
図では、カラム選択線Ｃ３Ｌｏで選択されるカラムのデ
ータが“０°で他のカラムのデータが全て“１゛である
場合を示している。この様なデータ・パターンはカラム
・バー・パターンと称される。いま、ビット線ＢＬ、Ｂ
Ｌの容量をＣａ ＝６００ ｆ Ｆ。
なるのは、ロウ・アドレスにより選択されたワード線（
例えばＷＬｏ）に沿うデータが、一つのカラムのみ“０
”で残りのカラムが全て“１”である場合である。第３
図では、カラム選択線Ｃ３Ｌｏで選択されるカラムのデ
ータが“０°で他のカラムのデータが全て“１゛である
場合を示している。この様なデータ・パターンはカラム
・バー・パターンと称される。いま、ビット線ＢＬ、Ｂ
Ｌの容量をＣａ ＝６００ ｆ Ｆ。
メモリセル容量をＣ５＝４０ｆＦとし、電源をＶｃｃ−
５Ｖとして、（１／２）Ｖｃｃビット線プリプリチャー
ジ方式いるとする。このとき、一方のワード線ＷＬｏが
選択された直後のビット線電位は、ＢＬｏ ＝２．３４
Ｖであり、ＢＬｌ−ＢＬ２−・・・−ＢＬｎ−２，６６
Ｖである。残りのビット線は全て２．５ｖである。次に
ロウ・アドレスにより決定されるロウ・ブロック選択信
号ＲＢＳとセンスアンプ活性化信号ＳＥＮによりセンス
アンプ駆動回路４が動作すると、センスアンプ列の共通
ソース配線ＳＡＮが低電位に引下げられ、センスが開始
される。センスアンプＳＡを構成するＭＯＳトランジス
タＱ＋−Ｑｓのしきい値を例えばＩＶとすると、共通ソ
ース配線ＳＡＮの電位がプリチャージ電位（１／２）Ｖ
ｃ ｃ ＝２．５Ｖから下がって１．６６Ｖとなった時
にまず、カラム選択線Ｃ３Ｌ１．Ｃ３Ｌ２、−、Ｃ３Ｌ
ｎで選ばれるべきカラムのセンスアンプＳＡ２．ＳＡ３
゜・・・のＭＯＳ）ランジスタＱ ４’＋ Ｑ ６＋
・・・、Ｑｓがオンになる。この結果、これらのＭＯ
Ｓ）ランジスタを介して“１”データのビット線ＢＬの
電荷が放電し始める。ところがこのとき、第２図に破線
で示したように、共通ソース配線ＳＡＮの電位はある値
にクランプされたように暫くの時間保たれる。その間、
“０“データのビット線のＭＯＳトランジスタＱｌはオ
ンになることができず、このカラムのセンスが大きく遅
れる。これはより具体的には、次のような理由による。
５Ｖとして、（１／２）Ｖｃｃビット線プリプリチャー
ジ方式いるとする。このとき、一方のワード線ＷＬｏが
選択された直後のビット線電位は、ＢＬｏ ＝２．３４
Ｖであり、ＢＬｌ−ＢＬ２−・・・−ＢＬｎ−２，６６
Ｖである。残りのビット線は全て２．５ｖである。次に
ロウ・アドレスにより決定されるロウ・ブロック選択信
号ＲＢＳとセンスアンプ活性化信号ＳＥＮによりセンス
アンプ駆動回路４が動作すると、センスアンプ列の共通
ソース配線ＳＡＮが低電位に引下げられ、センスが開始
される。センスアンプＳＡを構成するＭＯＳトランジス
タＱ＋−Ｑｓのしきい値を例えばＩＶとすると、共通ソ
ース配線ＳＡＮの電位がプリチャージ電位（１／２）Ｖ
ｃ ｃ ＝２．５Ｖから下がって１．６６Ｖとなった時
にまず、カラム選択線Ｃ３Ｌ１．Ｃ３Ｌ２、−、Ｃ３Ｌ
ｎで選ばれるべきカラムのセンスアンプＳＡ２．ＳＡ３
゜・・・のＭＯＳ）ランジスタＱ ４’＋ Ｑ ６＋
・・・、Ｑｓがオンになる。この結果、これらのＭＯ
Ｓ）ランジスタを介して“１”データのビット線ＢＬの
電荷が放電し始める。ところがこのとき、第２図に破線
で示したように、共通ソース配線ＳＡＮの電位はある値
にクランプされたように暫くの時間保たれる。その間、
“０“データのビット線のＭＯＳトランジスタＱｌはオ
ンになることができず、このカラムのセンスが大きく遅
れる。これはより具体的には、次のような理由による。
共通ソース配線ＳＡＮは、ワード線方向に長いコア回路
を走って配設されるため、第３図に示した配線抵抗Ｒ１
が比較的大きい値をもつ。また、ＶＳＳ電源線にも配線
抵抗Ｒ２が存在する。これらの配線抵抗を介して、先に
説明したように多数のビット線の容量を放電するため、
その放電時定数はかなり大きいものとなる。そしてこの
際、ビット線センスアンプＳＡのオンとなったＭＯＳ）
ランジスタのオン抵抗が、共通ソース配線ＳＡＮの電位
変化に対応してダイナミックに変化する結果、放電電流
が次第に大きくなる。これらの効果として、共通ソース
配線ＳＡＮの電位があたかもクランプされたような状態
になる。この状態を脱して初めて、″０＃読出しのカラ
ムのセンスアンプＳＡ１のトランジスタＱ１はオンにな
る。
を走って配設されるため、第３図に示した配線抵抗Ｒ１
が比較的大きい値をもつ。また、ＶＳＳ電源線にも配線
抵抗Ｒ２が存在する。これらの配線抵抗を介して、先に
説明したように多数のビット線の容量を放電するため、
その放電時定数はかなり大きいものとなる。そしてこの
際、ビット線センスアンプＳＡのオンとなったＭＯＳ）
ランジスタのオン抵抗が、共通ソース配線ＳＡＮの電位
変化に対応してダイナミックに変化する結果、放電電流
が次第に大きくなる。これらの効果として、共通ソース
配線ＳＡＮの電位があたかもクランプされたような状態
になる。この状態を脱して初めて、″０＃読出しのカラ
ムのセンスアンプＳＡ１のトランジスタＱ１はオンにな
る。
こうして、カラム・バー・パターンの場合には、“０“
読出しカラムのセンスが”１″読出しカラムのそれに比
べて大幅に遅れる。このため、カラム選択線を駆動する
タイミングは、予めプリチャージされた入出力線のデー
タによりビット線データを破壊されるのを防止する必要
性から、“０“読出しのカラムのセンスが十分に行われ
た時点まで待たなければならない。
読出しカラムのセンスが”１″読出しカラムのそれに比
べて大幅に遅れる。このため、カラム選択線を駆動する
タイミングは、予めプリチャージされた入出力線のデー
タによりビット線データを破壊されるのを防止する必要
性から、“０“読出しのカラムのセンスが十分に行われ
た時点まで待たなければならない。
（発明が解決しようとする問題点）
以上のように従来の高集積化したＤＲＡＭでは、データ
・パターンによってセンス時間が異なり、特にカラムΦ
バ一番パターンのセンス時間が長くなる。従ってカラム
・バー・パターンの場合のセンス時間を考慮してビット
線と入出力線を接続する選択ゲートを制御する必要があ
り、これがＤＲＡＭのアクセス時間の短縮にとって大き
い障害となっていた。
・パターンによってセンス時間が異なり、特にカラムΦ
バ一番パターンのセンス時間が長くなる。従ってカラム
・バー・パターンの場合のセンス時間を考慮してビット
線と入出力線を接続する選択ゲートを制御する必要があ
り、これがＤＲＡＭのアクセス時間の短縮にとって大き
い障害となっていた。
本発明は、この様な問題を解決したＤＲＡＭを提供する
ことを目的とする。
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかるＤＲＡＭは、センスアンプ列の共通ソー
ス配線の電位をプリチャージ電位から引下げるためのセ
ンスアンプ駆動回路を、共通ソース配線の両端（即ちメ
モリアレイの両側）に分割して配置したことを特徴とす
る。
ス配線の電位をプリチャージ電位から引下げるためのセ
ンスアンプ駆動回路を、共通ソース配線の両端（即ちメ
モリアレイの両側）に分割して配置したことを特徴とす
る。
（作用）
本発明の構成とすれば、ビット線からＶＳＳ電源線に至
る放電電流バスを二方向に設けることにより、ビット線
センスアンプの共通ソース配線の抵抗を等価的に半減さ
せることができる。この結果、共通ソース配線の前述し
たクランプ電位を下げることができ、同時に放電時定数
を小さくすることができ、カラム・バー争パターンのセ
ンス時間の短縮が可能になる。
る放電電流バスを二方向に設けることにより、ビット線
センスアンプの共通ソース配線の抵抗を等価的に半減さ
せることができる。この結果、共通ソース配線の前述し
たクランプ電位を下げることができ、同時に放電時定数
を小さくすることができ、カラム・バー争パターンのセ
ンス時間の短縮が可能になる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例のＤＲＡＭのコア部の構成を示す。
第３図と対応する部分には第３図と同一符号を付して詳
細な説明は省略する。メモリアレイ及びその周辺回路の
基本構成は、従来と同様である。従来と異なる点は、図
示のようにコア回路に沿って配設されたビット線センス
アンプＳＡの共通ソース配線ＳＡＮの両端にそれぞれセ
ンスアンプ駆動回路４ａ、４ｂを設けていることである
。これら二つのセンスアンプ駆動回路４ａ。
細な説明は省略する。メモリアレイ及びその周辺回路の
基本構成は、従来と同様である。従来と異なる点は、図
示のようにコア回路に沿って配設されたビット線センス
アンプＳＡの共通ソース配線ＳＡＮの両端にそれぞれセ
ンスアンプ駆動回路４ａ、４ｂを設けていることである
。これら二つのセンスアンプ駆動回路４ａ。
４ｂは同時に、ロウ・ブロック選択信号ＲＢＳ及びセン
スアンプ活性化信号ＳＥＮにより制御される。
スアンプ活性化信号ＳＥＮにより制御される。
この様な構成として、カラムψバー争パターンのデータ
読出しを行なう場合の動作を次に説明する。動作波形は
第２図に実線で示す。従来例で説明したと同様、例えば
ワード線ＷＬｏが選択され、最初のカラムのみ“０“デ
ータで残りのカラムが全て“１”であるとする。センス
が開始されると、この実施例では二つのセンスアンプ駆
動回路４ａ。
読出しを行なう場合の動作を次に説明する。動作波形は
第２図に実線で示す。従来例で説明したと同様、例えば
ワード線ＷＬｏが選択され、最初のカラムのみ“０“デ
ータで残りのカラムが全て“１”であるとする。センス
が開始されると、この実施例では二つのセンスアンプ駆
動回路４ａ。
４ｂが同時に働いて共通ソース配線ＳＡＮの両端がＶＳ
Ｓ電源線に接続される。従って、センスアンプＳＡ２．
ＳＡ３．・・・のトランジスタＱ４１Ｑ６． ・・・、
Ｑ８がオンして、これらがつながるビット線の電荷は共
通ソース配線ＳＡＮの二方向に放電する。このため、共
通ソース配線ＳＡＮの抵抗値は等価的に従来の約１／２
になり、第２図に示したようにクランプ電位は低くなる
。また放電時定数も従来より小さくなる。この結果、“
０″データのカラムのセンスアンプ・トランジスタＱ１
は速いタイミングでオンになる。
Ｓ電源線に接続される。従って、センスアンプＳＡ２．
ＳＡ３．・・・のトランジスタＱ４１Ｑ６． ・・・、
Ｑ８がオンして、これらがつながるビット線の電荷は共
通ソース配線ＳＡＮの二方向に放電する。このため、共
通ソース配線ＳＡＮの抵抗値は等価的に従来の約１／２
になり、第２図に示したようにクランプ電位は低くなる
。また放電時定数も従来より小さくなる。この結果、“
０″データのカラムのセンスアンプ・トランジスタＱ１
は速いタイミングでオンになる。
以上のようにこの実施例によれば、センス時間の大幅な
短縮が可能となり、従ってアクセス時間の短縮が図られ
る。前述した共通ソース配線ＳＡＮのクランプ電位を下
げる手段として、本発明の他にも例えば、■センスアン
プ・トランジスタのオン抵抗を大きくする、■センスア
ンプ駆動回路内のセンスアンプ活性化用トランジスタの
オン抵抗を小さくする、■共通ソース配線ＳＡＮ及びＶ
ＳＳ電源線の抵抗を小さくする、等が考えられる。しか
し、■はクランプ電位は下がるが、ビット線の放電時間
が長くなるため得策でない。■は、クランプ電位の低下
にはそれ程効果はなく、また余りこのトランジスタのオ
ン抵抗を小さくすると、ピーク電流の増大によるノイズ
の影響が大きくなる、という難点がある。■は、配線幅
の増大により対応しようとすると、チップ面積の大幅な
増大をもたらす。本発明は、この様な難点をもたらすこ
となく、効果的にセンス時間の短縮を可能とする。
短縮が可能となり、従ってアクセス時間の短縮が図られ
る。前述した共通ソース配線ＳＡＮのクランプ電位を下
げる手段として、本発明の他にも例えば、■センスアン
プ・トランジスタのオン抵抗を大きくする、■センスア
ンプ駆動回路内のセンスアンプ活性化用トランジスタの
オン抵抗を小さくする、■共通ソース配線ＳＡＮ及びＶ
ＳＳ電源線の抵抗を小さくする、等が考えられる。しか
し、■はクランプ電位は下がるが、ビット線の放電時間
が長くなるため得策でない。■は、クランプ電位の低下
にはそれ程効果はなく、また余りこのトランジスタのオ
ン抵抗を小さくすると、ピーク電流の増大によるノイズ
の影響が大きくなる、という難点がある。■は、配線幅
の増大により対応しようとすると、チップ面積の大幅な
増大をもたらす。本発明は、この様な難点をもたらすこ
となく、効果的にセンス時間の短縮を可能とする。
［発明の効果］
以上述べたように本発明によれば、センスアンプ駆動回
路を分割配置することによって、高集積化したＤＲＡＭ
のセンス時間を効果的に短縮することができ、高速のＤ
ＲＡＭを実現することができる。
路を分割配置することによって、高集積化したＤＲＡＭ
のセンス時間を効果的に短縮することができ、高速のＤ
ＲＡＭを実現することができる。
第１図は、本発明の一実施例のＤＲＡＭのコア回路部の
構成を示す図、第２図はその動作を説明するための波形
図、第３図は従来のＤＲＡＭのコア回路部の構成を示す
図である。 Ｍ （Ｍ＋ １．Ｍｌ□、・・・）・・・メモリセル、
５Ａ（ＳＡ１．ＳＡ２．・・・）・・・ダイナミック型
センスアンプ、ＳＡＮ・・・共通ソース配線、１・・・
ロウ・デコーダ／ワード線駆動回路、２・・・カラム・
デコーダ、３・・・人出力バッファ、４ａ、４ｂ・・・
センスアンプ駆動回路。 出願人代理人 弁理士 鈴江武彦
構成を示す図、第２図はその動作を説明するための波形
図、第３図は従来のＤＲＡＭのコア回路部の構成を示す
図である。 Ｍ （Ｍ＋ １．Ｍｌ□、・・・）・・・メモリセル、
５Ａ（ＳＡ１．ＳＡ２．・・・）・・・ダイナミック型
センスアンプ、ＳＡＮ・・・共通ソース配線、１・・・
ロウ・デコーダ／ワード線駆動回路、２・・・カラム・
デコーダ、３・・・人出力バッファ、４ａ、４ｂ・・・
センスアンプ駆動回路。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- １トランジスタ／１キャパシタからなるメモリセルを配
列したメモリアレイと、このメモリアレイの複数のビッ
ト線対にそれぞれ設けられたダイナミック型センスアン
プと、このセンスアンプ列をその共通ソース配線をプリ
チャージ電位から引下げることにより活性化するセンス
アンプ駆動回路とを有する半導体記憶装置において、前
記センスアンプ駆動回路は前記共通ソース配線の両端部
に分割配置したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330066A JPH01173390A (ja) | 1987-12-28 | 1987-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330066A JPH01173390A (ja) | 1987-12-28 | 1987-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173390A true JPH01173390A (ja) | 1989-07-10 |
Family
ID=18228398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62330066A Pending JPH01173390A (ja) | 1987-12-28 | 1987-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173390A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411379A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体メモリ |
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| US6480434B1 (en) | 2001-09-18 | 2002-11-12 | Hynix Semiconductor Inc. | Memory device with precharge reinforcement circuit |
| US6996018B2 (en) | 2003-04-30 | 2006-02-07 | Hynix Semiconductor Inc. | Method for sensing bit line with uniform sensing margin time and memory device thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
| JPS62188092A (ja) * | 1986-02-13 | 1987-08-17 | Matsushita Electronics Corp | 半導体記憶装置 |
-
1987
- 1987-12-28 JP JP62330066A patent/JPH01173390A/ja active Pending
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