JPH0757456A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0757456A JPH0757456A JP5215077A JP21507793A JPH0757456A JP H0757456 A JPH0757456 A JP H0757456A JP 5215077 A JP5215077 A JP 5215077A JP 21507793 A JP21507793 A JP 21507793A JP H0757456 A JPH0757456 A JP H0757456A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- cell
- block
- blocks
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ワード線ドライバの負荷容量を低減し、チッ
プ面積の縮小化およびアクセスタイムの短縮化を可能と
した半導体記憶装置を提供する。 【構成】 セル・アレイ１２を列方向にて複数のセル・
ブロック１３1 〜１３nに分割してなるダイナミックＲ
ＡＭにおいて、メモリセル１１が接続される第１のワー
ド線ＷＬPSを各ブロック毎に電気的に分離して配し、行
デコーダ１５によって選択駆動される第２のワード線Ｗ
ＬAlに対して第１のワード線ＷＬPSをＭＯＳスイッチ１
４によって選択的に接続するように構成する。
プ面積の縮小化およびアクセスタイムの短縮化を可能と
した半導体記憶装置を提供する。 【構成】 セル・アレイ１２を列方向にて複数のセル・
ブロック１３1 〜１３nに分割してなるダイナミックＲ
ＡＭにおいて、メモリセル１１が接続される第１のワー
ド線ＷＬPSを各ブロック毎に電気的に分離して配し、行
デコーダ１５によって選択駆動される第２のワード線Ｗ
ＬAlに対して第１のワード線ＷＬPSをＭＯＳスイッチ１
４によって選択的に接続するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にワード線についてシャント配線構造を採るダイ
ナミックＲＡＭ（ＤＲＡＭ）等の半導体記憶装置に関す
る。
し、特にワード線についてシャント配線構造を採るダイ
ナミックＲＡＭ（ＤＲＡＭ）等の半導体記憶装置に関す
る。
【０００２】
【従来の技術】ダイナミックＲＡＭは、図４にその基本
構成を示すように、メモリセルが平面的にアレイ状に配
列されてなるセル・アレイ４１と、このセル・アレイ４
１のワード線を選択駆動する行（Ｒｏｗ）デコーダ４２
と、セル・アレイ４１のビット線を選択駆動する列（Ｃ
ｏｌｕｍｎ）デコーダ４３と、ビット線（データ線）に
転送されたデータを増幅するセンスアンプ４４と、例え
ば４ビットのアドレス信号Ａ0 〜Ａ3 を行と列の各選択
信号ＲＡＳN ，ＣＡＳN （添字N は反転極性を表すもの
とする）に同期してラッチする行アドレスバッファ４５
および列アドレスバッファ４６と、行および列によって
選択されたメモリセルに対し、読出し（Ｒｅａｄ），書
込み（Ｗｒｉｔｅ）の動作を制御するＩ／Ｏコントロー
ル回路４７とを備えた構成となっている。
構成を示すように、メモリセルが平面的にアレイ状に配
列されてなるセル・アレイ４１と、このセル・アレイ４
１のワード線を選択駆動する行（Ｒｏｗ）デコーダ４２
と、セル・アレイ４１のビット線を選択駆動する列（Ｃ
ｏｌｕｍｎ）デコーダ４３と、ビット線（データ線）に
転送されたデータを増幅するセンスアンプ４４と、例え
ば４ビットのアドレス信号Ａ0 〜Ａ3 を行と列の各選択
信号ＲＡＳN ，ＣＡＳN （添字N は反転極性を表すもの
とする）に同期してラッチする行アドレスバッファ４５
および列アドレスバッファ４６と、行および列によって
選択されたメモリセルに対し、読出し（Ｒｅａｄ），書
込み（Ｗｒｉｔｅ）の動作を制御するＩ／Ｏコントロー
ル回路４７とを備えた構成となっている。
【０００３】メモリセルとしては、記憶セル当りの構成
素子数が少ない図５に示す如き１トランジスタ型のセル
が一般的に用いられている。すなわち、この１トランジ
スタ型のセルは、電荷を記憶するＭＯＳ容量Ｃと、その
電荷を転送するＭＯＳトランジスタＱのみによって構成
されている。そして、各セルのＭＯＳトランジスタＱの
ゲート電極は、行単位で共通のワード線ＷＬに接続され
ている。構造的には、ワード線ＷＬが各セルのＭＯＳト
ランジスタＱのゲート電極を兼ねて、半導体素子の表面
上に積層される第１層目のポリシリコンによって形成さ
れた構成となっている。
素子数が少ない図５に示す如き１トランジスタ型のセル
が一般的に用いられている。すなわち、この１トランジ
スタ型のセルは、電荷を記憶するＭＯＳ容量Ｃと、その
電荷を転送するＭＯＳトランジスタＱのみによって構成
されている。そして、各セルのＭＯＳトランジスタＱの
ゲート電極は、行単位で共通のワード線ＷＬに接続され
ている。構造的には、ワード線ＷＬが各セルのＭＯＳト
ランジスタＱのゲート電極を兼ねて、半導体素子の表面
上に積層される第１層目のポリシリコンによって形成さ
れた構成となっている。
【０００４】ところで、上記構成のダイナミックＲＡＭ
において、ワード線ＷＬは半導体素子の表面上に絶縁膜
を介して設けられることから、配線導体−絶縁膜−半導
体による寄生容量が半導体表面で随所にでき、この寄生
容量に起因する伝搬遅延が問題となる。この問題を解消
するため、従来は、図６に示すように、ポリシリコンか
らなる第１のワード線ＷＬPSの上に層間絶縁膜（図示せ
ず）を介して低抵抗のアルミからなる第２のワード線Ｗ
ＬAlを配し、この第２のワード線ＷＬAlの適当な箇所に
設けられたコンタクト部５２にて第１のワード線ＷＬPS
と電気的に接続する所謂シャント配線構造を採ってい
た。
において、ワード線ＷＬは半導体素子の表面上に絶縁膜
を介して設けられることから、配線導体−絶縁膜−半導
体による寄生容量が半導体表面で随所にでき、この寄生
容量に起因する伝搬遅延が問題となる。この問題を解消
するため、従来は、図６に示すように、ポリシリコンか
らなる第１のワード線ＷＬPSの上に層間絶縁膜（図示せ
ず）を介して低抵抗のアルミからなる第２のワード線Ｗ
ＬAlを配し、この第２のワード線ＷＬAlの適当な箇所に
設けられたコンタクト部５２にて第１のワード線ＷＬPS
と電気的に接続する所謂シャント配線構造を採ってい
た。
【０００５】
【発明が解決しようとする課題】このように、低抵抗の
アルミからなる第２のワード線ＷＬAlを配したシャント
配線構造を採ることにより、第１のワード線ＷＬPSの寄
生容量に起因する伝搬遅延の問題を解消できる。しかし
ながら、第１のワード線ＷＬPSに加え、第２のワード線
ＷＬAlを配したことにより、ワード線ＷＬPS，ＷＬAlを
駆動するワード線ドライバ５１（図５を参照）の負荷容
量としては、第１のワード線ＷＬPSの寄生容量に第２の
ワード線ＷＬAlの寄生容量が加わったものとなり、ワー
ド線２本分の寄生容量となるために、ワード線ドライバ
５１の電源として容量の大きなものが必要となり、これ
に伴いチップ面積が増大するという問題があった。
アルミからなる第２のワード線ＷＬAlを配したシャント
配線構造を採ることにより、第１のワード線ＷＬPSの寄
生容量に起因する伝搬遅延の問題を解消できる。しかし
ながら、第１のワード線ＷＬPSに加え、第２のワード線
ＷＬAlを配したことにより、ワード線ＷＬPS，ＷＬAlを
駆動するワード線ドライバ５１（図５を参照）の負荷容
量としては、第１のワード線ＷＬPSの寄生容量に第２の
ワード線ＷＬAlの寄生容量が加わったものとなり、ワー
ド線２本分の寄生容量となるために、ワード線ドライバ
５１の電源として容量の大きなものが必要となり、これ
に伴いチップ面積が増大するという問題があった。
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ワード線ドライバの
負荷容量を低減し、チップ面積の縮小化およびアクセス
タイムの短縮化を可能とした半導体記憶装置を提供する
ことにある。
であり、その目的とするところは、ワード線ドライバの
負荷容量を低減し、チップ面積の縮小化およびアクセス
タイムの短縮化を可能とした半導体記憶装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体記憶装置は、セル・アレイを列
方向において複数のブロックに分割してなる半導体記憶
装置であって、複数のブロック間で電気的に分離されて
各ブロック毎に配されて各セルを駆動する第１のワード
線と、この第１のワード線に沿って前記複数のブロック
間に共通に配された低抵抗の第２のワード線と、第１の
ワード線に対応して設けられて第１のワード線と第２の
ワード線とを選択的に接続するスイッチ素子と、このス
イッチ素子を複数のブロック毎に駆動する駆動回路とを
備えた構成を採っている。
に、本発明による半導体記憶装置は、セル・アレイを列
方向において複数のブロックに分割してなる半導体記憶
装置であって、複数のブロック間で電気的に分離されて
各ブロック毎に配されて各セルを駆動する第１のワード
線と、この第１のワード線に沿って前記複数のブロック
間に共通に配された低抵抗の第２のワード線と、第１の
ワード線に対応して設けられて第１のワード線と第２の
ワード線とを選択的に接続するスイッチ素子と、このス
イッチ素子を複数のブロック毎に駆動する駆動回路とを
備えた構成を採っている。
【０００８】
【作用】セル・アレイを列方向において複数のブロック
に分割してなる半導体記憶装置において、第１のワード
線に対応して設けられたスイッチ素子を、各ブロック毎
に駆動することにより、第１のワード線を各ブロック毎
に第２のワード線と電気的に接続する。第１のワード線
は、各ブロック毎に電気的に分離されて配されたもので
あることから、その寄生容量は第１のワード線を各ブロ
ック間で共通に配した場合に比して極めて小さなものと
なる。
に分割してなる半導体記憶装置において、第１のワード
線に対応して設けられたスイッチ素子を、各ブロック毎
に駆動することにより、第１のワード線を各ブロック毎
に第２のワード線と電気的に接続する。第１のワード線
は、各ブロック毎に電気的に分離されて配されたもので
あることから、その寄生容量は第１のワード線を各ブロ
ック間で共通に配した場合に比して極めて小さなものと
なる。
【０００９】これにより、ワード線ドライバの負荷容量
としては、ブロック単位の第１のワード線の寄生容量と
第２のワード線の寄生容量となる。したがって、ワード
線ドライバの負荷容量を大幅に低減できる。また、第２
のワード線が低抵抗であることから、本来のシャント配
線構造により、第１のワード線の寄生容量に起因する伝
搬遅延の問題も解消できる。
としては、ブロック単位の第１のワード線の寄生容量と
第２のワード線の寄生容量となる。したがって、ワード
線ドライバの負荷容量を大幅に低減できる。また、第２
のワード線が低抵抗であることから、本来のシャント配
線構造により、第１のワード線の寄生容量に起因する伝
搬遅延の問題も解消できる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、ダイナミックＲＡＭに適用された
本発明の一実施例を示すブロック図である。図１におい
て、メモリセル１１が平面的に規則正しくアレイ状に配
列されることによってセル・アレイ１２を構成してい
る。セル・アレイ１２は、列方向において複数のセル・
ブロック１３1 〜１３n に分割されている。
に説明する。図１は、ダイナミックＲＡＭに適用された
本発明の一実施例を示すブロック図である。図１におい
て、メモリセル１１が平面的に規則正しくアレイ状に配
列されることによってセル・アレイ１２を構成してい
る。セル・アレイ１２は、列方向において複数のセル・
ブロック１３1 〜１３n に分割されている。
【００１１】このセル・アレイ１２において、各行毎に
メモリセル１１のセルトランジスタ（図５のＭＯＳトラ
ンジスタＱ）のゲート電極に接続されるポリシリコンか
らなる第１のワード線ＷＬPSは、各ブロック間で電気的
に分離されて各ブロック毎に配されている。一方、低抵
抗の金属、例えばアルミからなる第２のワード線ＷＬAl
は、第１のワード線ＷＬPSに沿って各ブロック間に配さ
れることにより、シャント配線構造を構成している。
メモリセル１１のセルトランジスタ（図５のＭＯＳトラ
ンジスタＱ）のゲート電極に接続されるポリシリコンか
らなる第１のワード線ＷＬPSは、各ブロック間で電気的
に分離されて各ブロック毎に配されている。一方、低抵
抗の金属、例えばアルミからなる第２のワード線ＷＬAl
は、第１のワード線ＷＬPSに沿って各ブロック間に配さ
れることにより、シャント配線構造を構成している。
【００１２】第１のワード線ＷＬPSの各々と第２のワー
ド線ＷＬAlとの間には、両者間を選択的に接続するＭＯ
Ｓスイッチ（スイッチ素子）１４が設けられている。第
２のワード線ＷＬAlは、行デコーダ１５の出力により、
ワード線ドライバ１６1 〜１６m を介して選択駆動され
る。また、第１のワード線ＷＬPSの各々の一端には、リ
セット回路１７が接続されている。図２に、リセット回
路１７の一例の回路図を示す。同図において、第１のワ
ード線ＷＬPSと接地間には、リセット用ＭＯＳトランジ
スタＱ１および保持用ＭＯＳトランジスタＱ２が並列に
接続されている。
ド線ＷＬAlとの間には、両者間を選択的に接続するＭＯ
Ｓスイッチ（スイッチ素子）１４が設けられている。第
２のワード線ＷＬAlは、行デコーダ１５の出力により、
ワード線ドライバ１６1 〜１６m を介して選択駆動され
る。また、第１のワード線ＷＬPSの各々の一端には、リ
セット回路１７が接続されている。図２に、リセット回
路１７の一例の回路図を示す。同図において、第１のワ
ード線ＷＬPSと接地間には、リセット用ＭＯＳトランジ
スタＱ１および保持用ＭＯＳトランジスタＱ２が並列に
接続されている。
【００１３】リセット用ＭＯＳトランジスタＱ１は、そ
のゲート電極にリセット信号Resetが印加されることに
より、オン状態となって第１のワード線ＷＬPSの電位を
接地レベルにリセットする。このとき、第１のワード線
ＷＬPSの電位、即ち接地レベルはインバータ１８で反転
されて保持用ＭＯＳトランジスタＱ２のゲート電極に印
加される。これにより、保持用ＭＯＳトランジスタＱ２
がオン状態となって第１のワード線ＷＬPSの電位を接地
レベルに保持する。
のゲート電極にリセット信号Resetが印加されることに
より、オン状態となって第１のワード線ＷＬPSの電位を
接地レベルにリセットする。このとき、第１のワード線
ＷＬPSの電位、即ち接地レベルはインバータ１８で反転
されて保持用ＭＯＳトランジスタＱ２のゲート電極に印
加される。これにより、保持用ＭＯＳトランジスタＱ２
がオン状態となって第１のワード線ＷＬPSの電位を接地
レベルに保持する。
【００１４】なお、保持用ＭＯＳトランジスタＱ２とし
ては、第２のワード線ＷＬAlおよびＭＯＳスイッチ１４
を介して第１のワード線ＷＬPSを選択駆動する際に、そ
の駆動を妨げない程度に小さな電流駆動能力のＭＯＳト
ランジスタを用いる必要がある。また、リセット用ＭＯ
ＳトランジスタＱ１のゲート電極に印加するリセット信
号Reset については、例えば図３のタイミングチャート
に示すように、行の選択信号ＲＡＳN の立上がりのタイ
ミングに同期して発生するようにすれば良い。
ては、第２のワード線ＷＬAlおよびＭＯＳスイッチ１４
を介して第１のワード線ＷＬPSを選択駆動する際に、そ
の駆動を妨げない程度に小さな電流駆動能力のＭＯＳト
ランジスタを用いる必要がある。また、リセット用ＭＯ
ＳトランジスタＱ１のゲート電極に印加するリセット信
号Reset については、例えば図３のタイミングチャート
に示すように、行の選択信号ＲＡＳN の立上がりのタイ
ミングに同期して発生するようにすれば良い。
【００１５】セル・アレイ１２において、複数のセル・
ブロック１３1 〜１３n の各々に対応して列デコーダ１
９1 〜１９n が設けられている。これら列デコーダ１９
1 〜１９n は、ビット線対ＢＬ，ＢＬN 間に接続された
センスアンプ２０にセンス信号Sense を与えることによ
ってセンスアンプ２０を列単位で選択駆動するように構
成されている。また、列デコーダ１９1 〜１９nは、駆
動する列のセンスアンプ２０が存在するブロックのＭＯ
Ｓスイッチ１４にブロック選択信号Block Selectを与え
ることによってＭＯＳスイッチ１４をブロック単位で駆
動する駆動回路を兼ねている。
ブロック１３1 〜１３n の各々に対応して列デコーダ１
９1 〜１９n が設けられている。これら列デコーダ１９
1 〜１９n は、ビット線対ＢＬ，ＢＬN 間に接続された
センスアンプ２０にセンス信号Sense を与えることによ
ってセンスアンプ２０を列単位で選択駆動するように構
成されている。また、列デコーダ１９1 〜１９nは、駆
動する列のセンスアンプ２０が存在するブロックのＭＯ
Ｓスイッチ１４にブロック選択信号Block Selectを与え
ることによってＭＯＳスイッチ１４をブロック単位で駆
動する駆動回路を兼ねている。
【００１６】次に、上記構成のダイナミックＲＡＭにお
いて、例えば図１の一番上の行でかつ左から２番目の図
に斜線で示すメモリセル１１の情報を読み出す場合の動
作について説明する。先ず、行デコーダ１５によって一
番上の行の第２のワード線ＷＬAlが選択駆動され、また
左から２番目の列のセンスアンプ２０に対してセンス信
号Sense が列デコーダ１９1 から出力されることによっ
て当該センスアンプ２０が選択駆動される。同時に、列
デコーダ１９1 からは、セル・ブロック１３1 のＭＯＳ
スイッチ１４に対してブロック選択信号Block Selectが
出力される・こけにより、セル・ブロック１３1 の全Ｍ
ＯＳスイッチ１４がオン状態となる。
いて、例えば図１の一番上の行でかつ左から２番目の図
に斜線で示すメモリセル１１の情報を読み出す場合の動
作について説明する。先ず、行デコーダ１５によって一
番上の行の第２のワード線ＷＬAlが選択駆動され、また
左から２番目の列のセンスアンプ２０に対してセンス信
号Sense が列デコーダ１９1 から出力されることによっ
て当該センスアンプ２０が選択駆動される。同時に、列
デコーダ１９1 からは、セル・ブロック１３1 のＭＯＳ
スイッチ１４に対してブロック選択信号Block Selectが
出力される・こけにより、セル・ブロック１３1 の全Ｍ
ＯＳスイッチ１４がオン状態となる。
【００１７】このとき、セル・ブロック１３1 の全ＭＯ
Ｓスイッチ１４がオン状態となるものの、行デコーダ１
５によって選択駆動されているのは一番上の行の第２の
ワード線ＷＬAlのみであるため、セル・ブロック１３1
の一番上の行の第１のワード線ＷＬPSのみがＭＯＳスイ
ッチ１４を介して選択駆動される。これにより、セル・
ブロック１３1 の一番上の行の第１のワード線ＷＬPSに
接続されかつ左から２番目の列の図に斜線で示すメモリ
セル１１がアクセスされ、このメモリセル１１の情報が
ビット線対ＢＬ，ＢＬN を介してセンスアンプ２０で増
幅されて出力データとして導出される。
Ｓスイッチ１４がオン状態となるものの、行デコーダ１
５によって選択駆動されているのは一番上の行の第２の
ワード線ＷＬAlのみであるため、セル・ブロック１３1
の一番上の行の第１のワード線ＷＬPSのみがＭＯＳスイ
ッチ１４を介して選択駆動される。これにより、セル・
ブロック１３1 の一番上の行の第１のワード線ＷＬPSに
接続されかつ左から２番目の列の図に斜線で示すメモリ
セル１１がアクセスされ、このメモリセル１１の情報が
ビット線対ＢＬ，ＢＬN を介してセンスアンプ２０で増
幅されて出力データとして導出される。
【００１８】上述したように、セル・アレイ１２を列方
向にて複数のセル・ブロック１３1〜１３n に分割して
なるダイナミックＲＡＭにおいて、第１のワード線ＷＬ
PSを各ブロック毎に電気的に分離して配し、行デコーダ
１５によって選択駆動される第２のワード線ＷＬAlに対
して第１のワード線ＷＬPSをＭＯＳスイッチ１４によっ
て選択的に接続するようにしたことにより、最終的に選
択駆動されるのは、第２のワード線ＷＬAlとブロック単
位の第１のワード線ＷＬPSになる。このとき、ブロック
単位の第１のワード線ＷＬPSの寄生容量と第２のワード
線ＷＬAlの寄生容量が、ワード線ドライバ１６1 〜１６
m の負荷容量となる。
向にて複数のセル・ブロック１３1〜１３n に分割して
なるダイナミックＲＡＭにおいて、第１のワード線ＷＬ
PSを各ブロック毎に電気的に分離して配し、行デコーダ
１５によって選択駆動される第２のワード線ＷＬAlに対
して第１のワード線ＷＬPSをＭＯＳスイッチ１４によっ
て選択的に接続するようにしたことにより、最終的に選
択駆動されるのは、第２のワード線ＷＬAlとブロック単
位の第１のワード線ＷＬPSになる。このとき、ブロック
単位の第１のワード線ＷＬPSの寄生容量と第２のワード
線ＷＬAlの寄生容量が、ワード線ドライバ１６1 〜１６
m の負荷容量となる。
【００１９】ここで、第１のワード線ＷＬPSの寄生容量
は、第１のワード線ＷＬPSがブロック毎に設けられた短
い配線導体であるため、従来のように行単位で設けられ
ていた配線導体に比してほぼ１／ｎ（ｎはブロック数）
程度に低減できる。したがって、ＭＯＳスイッチ１４を
列デコーダ１９1 〜１９n によってブロック単位で駆動
し、第２のワード線ＷＬAlに対して第１のワード線ＷＬ
PSをブロック単位で電気的に接続することにより、ワー
ド線ドライバ１６1 〜１６m の負荷容量を大幅に低減で
きる。
は、第１のワード線ＷＬPSがブロック毎に設けられた短
い配線導体であるため、従来のように行単位で設けられ
ていた配線導体に比してほぼ１／ｎ（ｎはブロック数）
程度に低減できる。したがって、ＭＯＳスイッチ１４を
列デコーダ１９1 〜１９n によってブロック単位で駆動
し、第２のワード線ＷＬAlに対して第１のワード線ＷＬ
PSをブロック単位で電気的に接続することにより、ワー
ド線ドライバ１６1 〜１６m の負荷容量を大幅に低減で
きる。
【００２０】ところで、列デコーダ１９1 によってセル
・ブロック１３1 の全ＭＯＳスイッチ１４が駆動される
ことにより、セル・ブロック１３1 においては、選択セ
ルの行の第１のワード線ＷＬPSのみならず、非選択セル
の行の第１のワード線ＷＬPSの電位もＭＯＳスイッチ１
４を介して第２のワード線ＷＬAlの電位に引かれるた
め、フローティング状態となることはない。これに対
し、他のブロックのＭＯＳトランジスタ１４はオフ状態
にあるため、当該ブロックにおける第１のワード線ＷＬ
PSの電位がフローティング状態となってしまう。
・ブロック１３1 の全ＭＯＳスイッチ１４が駆動される
ことにより、セル・ブロック１３1 においては、選択セ
ルの行の第１のワード線ＷＬPSのみならず、非選択セル
の行の第１のワード線ＷＬPSの電位もＭＯＳスイッチ１
４を介して第２のワード線ＷＬAlの電位に引かれるた
め、フローティング状態となることはない。これに対
し、他のブロックのＭＯＳトランジスタ１４はオフ状態
にあるため、当該ブロックにおける第１のワード線ＷＬ
PSの電位がフローティング状態となってしまう。
【００２１】ところが、本実施例では、第１のワード線
ＷＬPSの各々に接続された図２に示す如き回路構成のリ
セット回路１７を用いて、リセット用ＭＯＳトランジス
タＱ１をリセット信号Reset によってオン状態とし、第
１のワード線ＷＬPSの電位を接地レベルにリセットする
とともに、その接地レベルがインバータ１８で反転され
て保持用ＭＯＳトランジスタＱ２をオン状態とし、第１
のワード線ＷＬPSの電位を接地レベルに保持する構成と
したので、ＭＯＳスイッチ１４の非駆動ブロックにおけ
る第１のワード線ＷＬPSの電位がフローティング状態に
なることを回避することができる。
ＷＬPSの各々に接続された図２に示す如き回路構成のリ
セット回路１７を用いて、リセット用ＭＯＳトランジス
タＱ１をリセット信号Reset によってオン状態とし、第
１のワード線ＷＬPSの電位を接地レベルにリセットする
とともに、その接地レベルがインバータ１８で反転され
て保持用ＭＯＳトランジスタＱ２をオン状態とし、第１
のワード線ＷＬPSの電位を接地レベルに保持する構成と
したので、ＭＯＳスイッチ１４の非駆動ブロックにおけ
る第１のワード線ＷＬPSの電位がフローティング状態に
なることを回避することができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
セル・アレイを列方向にて複数のセル・ブロックに分割
してなる半導体記憶装置において、メモリセルが接続さ
れる第１のワード線を各ブロック毎に電気的に分離して
配するとともに、各ブロック間に共通に配されかつ行デ
コーダによって選択駆動される第２のワード線に対して
各ブロックの第１のワード線をスイッチ素子によって選
択的に接続するように構成したことにより、ワード線ド
ライバの負荷容量を大幅に低減できるので、ワード線ド
ライバの電源として容量の小さなもので対応でき、チッ
プ面積の縮小化が図れるとともに、アクセスタイムの短
縮化も図れることになる。
セル・アレイを列方向にて複数のセル・ブロックに分割
してなる半導体記憶装置において、メモリセルが接続さ
れる第１のワード線を各ブロック毎に電気的に分離して
配するとともに、各ブロック間に共通に配されかつ行デ
コーダによって選択駆動される第２のワード線に対して
各ブロックの第１のワード線をスイッチ素子によって選
択的に接続するように構成したことにより、ワード線ド
ライバの負荷容量を大幅に低減できるので、ワード線ド
ライバの電源として容量の小さなもので対応でき、チッ
プ面積の縮小化が図れるとともに、アクセスタイムの短
縮化も図れることになる。
【図１】ダイナミックＲＡＭに適用した本発明の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】リセット回路の回路構成の一例を示す回路図で
ある。
ある。
【図３】リセット信号Reset のタイミング関係を示すタ
イミングチャートである。
イミングチャートである。
【図４】ダイナミックＲＡＭの基本構成を示すブロック
図である。
図である。
【図５】ダイナミックＲＡＭのメモリセルの構成を示す
回路図である。
回路図である。
【図６】シャント配線構造の従来例を示す構成図であ
る。
る。
１１ メモリセル １２ セル・アレイ １３1 〜１３n セル・ブロック １４ ＭＯＳスイッチ １５ 行デコーダ １６1 〜１６m ワード線ドライバ １７ リセット回路 １９1 〜１９n 列デコーダ ２０センスアンプ
Claims (1)
- 【請求項１】 セル・アレイを列方向において複数のブ
ロックに分割してなる半導体記憶装置であって、 前記複数のブロック間で電気的に分離されて各ブロック
毎に配されて各セルを駆動する第１のワード線と、 前記第１のワード線に沿って前記複数のブロック間に共
通に配された低抵抗の第２のワード線と、 前記第１のワード線に対応して設けられて前記第１のワ
ード線と前記第２のワード線とを選択的に接続するスイ
ッチ素子と、 前記スイッチ素子を前記複数のブロック毎に駆動する駆
動回路とを備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215077A JPH0757456A (ja) | 1993-08-06 | 1993-08-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215077A JPH0757456A (ja) | 1993-08-06 | 1993-08-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757456A true JPH0757456A (ja) | 1995-03-03 |
Family
ID=16666378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215077A Pending JPH0757456A (ja) | 1993-08-06 | 1993-08-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0757456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120294061A1 (en) * | 2011-05-20 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Word line divider and storage device |
-
1993
- 1993-08-06 JP JP5215077A patent/JPH0757456A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120294061A1 (en) * | 2011-05-20 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Word line divider and storage device |
| JP2013008434A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | ワード線分割回路、及び記憶装置 |
| JP2017016728A (ja) * | 2011-05-20 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9697878B2 (en) | 2011-05-20 | 2017-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Word line divider and storage device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825418A (en) | Semiconductor memory | |
| US5499215A (en) | Semiconductor memory | |
| US7486580B2 (en) | Wide databus architecture | |
| US20120307545A1 (en) | Interleaved Bit Line Architecture for 2T2C Ferroelectric Memories | |
| US5361223A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JPH0527194B2 (ja) | ||
| JP4552258B2 (ja) | 半導体記憶装置 | |
| JPH07235648A (ja) | 半導体記憶装置 | |
| US5677887A (en) | Semiconductor memory device having a large storage capacity and a high speed operation | |
| JP2001135077A (ja) | 強誘電体記憶装置 | |
| JP4005764B2 (ja) | 半導体記憶装置 | |
| US6574128B1 (en) | Mid array isolate circuit layout | |
| JP3913451B2 (ja) | 半導体記憶装置 | |
| JPH0869696A (ja) | 半導体記憶装置 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JP2509764B2 (ja) | ダイナミック型メモリセルおよびダイナミック型メモリ | |
| JP4887853B2 (ja) | 半導体記憶装置 | |
| JP2000090674A (ja) | 半導体記憶装置並びにその書き込み方法及び読み出し方法 | |
| JPH0757456A (ja) | 半導体記憶装置 | |
| JP3208626B2 (ja) | 半導体記憶装置 | |
| JPH02154462A (ja) | 半導体記憶装置 | |
| JP2003007852A (ja) | 半導体記憶装置 | |
| KR100328374B1 (ko) | 반도체메모리및그구동방법 | |
| JP2755232B2 (ja) | 不揮発性半導体メモリ | |
| JPH07287999A (ja) | 半導体記憶装置 |