JPH03283179A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
大容量の半導体記憶装置、特にＤＲＡＦＩに適用して高
速かつ誤動作の可能性のない列選択回路方式に関し、 センスアンプの動作と同時に列選択線を駆動しても支障
がなく、また書込み時のデータバス残留電圧の影響をセ
ンスアンプが受けることがないようにすることを目的と
し、 センスアンプと列選択スイッチとメモリセルを有するブ
ロック単位で複数に分割されたメモリセルアレーの各ブ
ロックのビット線をデータバスへＭＯＳトランジスタの
ゲートとソース・ドレインを介して接続し、各ブロック
の列選択スイッチを続出し用と書込み用で別にし、更に
、共通の列デコーダの出力によって駆動される列選択線
も、読出し用と書込み用で別にし、読出し時には読出し
用列選択線で続出し用列選択スイッチをオンにし、書込
み時には書込み用列選択線で書込み用列選択スイッチを
オンにするように構成する。
速かつ誤動作の可能性のない列選択回路方式に関し、 センスアンプの動作と同時に列選択線を駆動しても支障
がなく、また書込み時のデータバス残留電圧の影響をセ
ンスアンプが受けることがないようにすることを目的と
し、 センスアンプと列選択スイッチとメモリセルを有するブ
ロック単位で複数に分割されたメモリセルアレーの各ブ
ロックのビット線をデータバスへＭＯＳトランジスタの
ゲートとソース・ドレインを介して接続し、各ブロック
の列選択スイッチを続出し用と書込み用で別にし、更に
、共通の列デコーダの出力によって駆動される列選択線
も、読出し用と書込み用で別にし、読出し時には読出し
用列選択線で続出し用列選択スイッチをオンにし、書込
み時には書込み用列選択線で書込み用列選択スイッチを
オンにするように構成する。
本発明は、大容量の半導体記憶装置、特にＤＲＡＭに適
用して高速かつ誤動作の可能性のない列選択回路方式に
関する。
用して高速かつ誤動作の可能性のない列選択回路方式に
関する。
半導体記憶装置は大容量になると、ビット線（列）を分
割しその各々にセンスアンプを設けて分割セルアレー構
造をとるものがある。本発明はこのビット線、センスア
ンプ、およびデータバスの接続部に係るものである。
割しその各々にセンスアンプを設けて分割セルアレー構
造をとるものがある。本発明はこのビット線、センスア
ンプ、およびデータバスの接続部に係るものである。
第７図に分割セルアレー形式のＤＲＡＭ （ダイナミッ
クＲＡＭ）の−例ｔ−示す。メモリセルアレーＭＣＡは
本例ではＭＣＡ１〜４の４つに分割され、各群にセンス
アンプＳＡ、データバスＤＢ、Ｄ百（添字１，２．・・
・は相互を区別するもので、こ＼では適宜省略する）、
データバスアンプＤＢＡ、書込みアンプＷＡなどが付属
する。各群のビット線ＢＬ、 ■は列選択スイッチＱ
ｒより各々のデータバスＤＢへ接続する。各群の列選択
スイッチの開閉は、列選択線Ｃ３Ｌを通して与えられる
列デコーダＣＤの出力により行なわれる。
クＲＡＭ）の−例ｔ−示す。メモリセルアレーＭＣＡは
本例ではＭＣＡ１〜４の４つに分割され、各群にセンス
アンプＳＡ、データバスＤＢ、Ｄ百（添字１，２．・・
・は相互を区別するもので、こ＼では適宜省略する）、
データバスアンプＤＢＡ、書込みアンプＷＡなどが付属
する。各群のビット線ＢＬ、 ■は列選択スイッチＱ
ｒより各々のデータバスＤＢへ接続する。各群の列選択
スイッチの開閉は、列選択線Ｃ３Ｌを通して与えられる
列デコーダＣＤの出力により行なわれる。
動作は周知の通りで、機運すれば、図示しないワード線
を選択すると、選択ワード線に属するメモリセルの記憶
データがビット線ＢＬ、 ■に現われ、センスアンプＳ
Ａにより増幅され、列デコーダＣＤが列選択線Ｃ３Ｌ１
をＨレベル（選択レベル）にすると、列選択スイッチＱ
、−Ｑ、がオンになり、ビット線ＢＬＩ −Ｂ Ｌ ４
の出力がデータバスＤＢ１〜ＢＬ４へ出て行く。これら
のデータバスの出力はアンプＤＢＡで増幅され、そして
１ビツト出力型なら１組だけが選択されてそれが外部出
力になる。書込みの場合は書込みアンプＷＡが動作し、
この出力がデータバスＤＢ、選択されてオンになった列
選択スイッチＱ、当該ビット線ＢＬ■の経路で、選択ワ
ード線に属するメモリセルに入り、該セルに書込みを行
なう。
を選択すると、選択ワード線に属するメモリセルの記憶
データがビット線ＢＬ、 ■に現われ、センスアンプＳ
Ａにより増幅され、列デコーダＣＤが列選択線Ｃ３Ｌ１
をＨレベル（選択レベル）にすると、列選択スイッチＱ
、−Ｑ、がオンになり、ビット線ＢＬＩ −Ｂ Ｌ ４
の出力がデータバスＤＢ１〜ＢＬ４へ出て行く。これら
のデータバスの出力はアンプＤＢＡで増幅され、そして
１ビツト出力型なら１組だけが選択されてそれが外部出
力になる。書込みの場合は書込みアンプＷＡが動作し、
この出力がデータバスＤＢ、選択されてオンになった列
選択スイッチＱ、当該ビット線ＢＬ■の経路で、選択ワ
ード線に属するメモリセルに入り、該セルに書込みを行
なう。
なお分割メモリセルアレーでは、各メモリセルアレーＭ
ＣＡに列デコーダを置く方式もあるが、これはスペース
を要するので、第７図のように列デコーダは各ＭＣＡに
共通にし、各ＭＣＡを通って延びる列選択線で各ＭＣＡ
の列選択をする方式が最近では主流になっている。
ＣＡに列デコーダを置く方式もあるが、これはスペース
を要するので、第７図のように列デコーダは各ＭＣＡに
共通にし、各ＭＣＡを通って延びる列選択線で各ＭＣＡ
の列選択をする方式が最近では主流になっている。
第７図のように、従来、ＤＲＡＭの列選択手段は、列デ
コーダの出力をセルアレーの分割ブロックごとに置かれ
ている列選択スイッチＱに接続するものであった。列選
択スイッチはデータバスＤＢ。
コーダの出力をセルアレーの分割ブロックごとに置かれ
ている列選択スイッチＱに接続するものであった。列選
択スイッチはデータバスＤＢ。
ＤＢとビット線ＢＬ、 ■もしくはセンスアンプＳＡを
列デコーダの駆動によって接続し、読出し動作時にはセ
ンスアンプＳＡによってデータバスにプリチャージされ
た電荷を引き抜き、データバスＤＢ、Ｄ百の負荷素子に
対して適当な出力信号を発生させる。書込時にはデータ
バスＤＢ、Ｄ百に与えた大振幅によってセンスアンプを
構成するフリップフロップ回路を駆動する。
列デコーダの駆動によって接続し、読出し動作時にはセ
ンスアンプＳＡによってデータバスにプリチャージされ
た電荷を引き抜き、データバスＤＢ、Ｄ百の負荷素子に
対して適当な出力信号を発生させる。書込時にはデータ
バスＤＢ、Ｄ百に与えた大振幅によってセンスアンプを
構成するフリップフロップ回路を駆動する。
たとえばメモリセルアレーＭＣＡ１のビット線ＢＬ１．
ＢＬＩに接続されたメモリセルの記憶データを読出す場
合、列デコーダの駆動で列選択線Ｃ５Ｌｌが駆動され、
これによってＱ８．Ｑｚがオンになり、センスアンプＳ
ＡとデータバスＤＢＩ、 ＤＢＩが接続される。デー
タバスは予めＶｃｃ Ｖｔｈ （Ｖｃｃは電源電圧、
■いはＭＯＳトランジスタのしきい値電圧でたとえばＶ
ｃｃ＝５ Ｖ、 Ｖ１４、＝ Ｉ Ｖ ）程度の電圧
にセットされており、センスアンプＳＡは続出データの
“０”■”に応じて一方のデータバス電位を引下げる。
ＢＬＩに接続されたメモリセルの記憶データを読出す場
合、列デコーダの駆動で列選択線Ｃ５Ｌｌが駆動され、
これによってＱ８．Ｑｚがオンになり、センスアンプＳ
ＡとデータバスＤＢＩ、 ＤＢＩが接続される。デー
タバスは予めＶｃｃ Ｖｔｈ （Ｖｃｃは電源電圧、
■いはＭＯＳトランジスタのしきい値電圧でたとえばＶ
ｃｃ＝５ Ｖ、 Ｖ１４、＝ Ｉ Ｖ ）程度の電圧
にセットされており、センスアンプＳＡは続出データの
“０”■”に応じて一方のデータバス電位を引下げる。
ここに現れる電圧振幅は０゜５Ｖ程度である。
一方、書込みのときは、データバスＤＢ、ＤＢに接続さ
れた書込アンプＷＡがデータバスに電源電圧いっばいの
大振幅を与えるので、選択（導通している）Ｑ１４Ｑ、
を通じてセンスアンプＳＡは書込データに応じて反転す
る。選択メモリセルはセル内のトランスファゲート（Ｍ
ＯＳ）ランジス夕で、そのゲートはワード線）を通じて
、この電圧をセルのキャパシタに蓄える。
れた書込アンプＷＡがデータバスに電源電圧いっばいの
大振幅を与えるので、選択（導通している）Ｑ１４Ｑ、
を通じてセンスアンプＳＡは書込データに応じて反転す
る。選択メモリセルはセル内のトランスファゲート（Ｍ
ＯＳ）ランジス夕で、そのゲートはワード線）を通じて
、この電圧をセルのキャパシタに蓄える。
ここで、従来の方式においては、問題が下記の２つあっ
た。これらの問題は、実際にはタイミングをうまく調整
することで現れないのであるが、そのためには常にタイ
ミングマージンをとっておく必要があるため、メモリの
アクセスをある程度以上速くしようとすると、マージン
不足で限界が生じてしまう。
た。これらの問題は、実際にはタイミングをうまく調整
することで現れないのであるが、そのためには常にタイ
ミングマージンをとっておく必要があるため、メモリの
アクセスをある程度以上速くしようとすると、マージン
不足で限界が生じてしまう。
■センスアンプが動作し始めてからある程度時間（マー
ジン）が経ってからでないと、列選択線を駆動できない
。このマージンが不足するとセンスアンプは誤動作する
。この理由は、センスアンプが動作しはじめた初期は、
ビット線に生じているメモリセル出力（約２００ｍＶ）
電圧があまり増幅されておらず、この状態で列選択スイ
ッチが導通してしまうと、データバスにある電圧がセン
スアンプに入り、センスアンプはその影響で動作が不安
定になってしまうためである。このため、センスアンプ
が動作してから１５〜２０ｎｓあとに列選択スイッチを
駆動する。従来方式ではこのタイミングマージンが必要
である。
ジン）が経ってからでないと、列選択線を駆動できない
。このマージンが不足するとセンスアンプは誤動作する
。この理由は、センスアンプが動作しはじめた初期は、
ビット線に生じているメモリセル出力（約２００ｍＶ）
電圧があまり増幅されておらず、この状態で列選択スイ
ッチが導通してしまうと、データバスにある電圧がセン
スアンプに入り、センスアンプはその影響で動作が不安
定になってしまうためである。このため、センスアンプ
が動作してから１５〜２０ｎｓあとに列選択スイッチを
駆動する。従来方式ではこのタイミングマージンが必要
である。
■書込みを行ったあとはデータバスに大振幅が残ってい
るので、これを完全にリセットしてからでないと読出し
時にセンスアンプは前の書込データの影響を受けて誤動
作する。
るので、これを完全にリセットしてからでないと読出し
時にセンスアンプは前の書込データの影響を受けて誤動
作する。
以上のことから、ＤＲＡＭではセンスアンプ動作初期の
不安定な時期にデコーダを動作させることができず、ア
クセス高速化に限界があった。
不安定な時期にデコーダを動作させることができず、ア
クセス高速化に限界があった。
本発明はこの点を改善し、センスアンプの動作と同時に
列選択線を駆動しても支障がなく、また書込み時のデー
タバス残留電圧の影響をセンスアンプが受けることがな
いようにすることを目的とするものである。
列選択線を駆動しても支障がなく、また書込み時のデー
タバス残留電圧の影響をセンスアンプが受けることがな
いようにすることを目的とするものである。
第１図に示すように本発明では、ビット線ＢＬ。
ＢＬとデータバスＤＢ、Ｄ百とを直接接続せず、トラン
ジスタＱ ｒ ｓ ＋ Ｑ ＋ ａを介して接続する。
ジスタＱ ｒ ｓ ＋ Ｑ ＋ ａを介して接続する。
また列選択線は、読取り用ＣＬＲと書込み用ＣＬＷに分
け、書込ろ用列選択線ＣＬＷは、ビット線ＢＬ、 ■を
データバスＤＢ、 計画へ直接接続するトランジスタ
Ｑ目、Ｑ Ｉｚをオン／オフし、読取り用列選択線ＣＬ
Ｒは、トランジスタＱ ＋ ｘ ＋ Ｑ Ｉ＜の有効／
無効を制御するトランジスタＱ Ｉｓ ＋ Ｑ ｌ ＆
をオンオフする。
け、書込ろ用列選択線ＣＬＷは、ビット線ＢＬ、 ■を
データバスＤＢ、 計画へ直接接続するトランジスタ
Ｑ目、Ｑ Ｉｚをオン／オフし、読取り用列選択線ＣＬ
Ｒは、トランジスタＱ ＋ ｘ ＋ Ｑ Ｉ＜の有効／
無効を制御するトランジスタＱ Ｉｓ ＋ Ｑ ｌ ＆
をオンオフする。
この図のＳＡＰ、ＳＡＮはセンスアンプＳＡの高／低電
位側電源線、ＭＣはメモリセルである。
位側電源線、ＭＣはメモリセルである。
Ｄいは入力（書込み）データ、Ｉ）ｏｕｔは出力（読出
し）データである。全図を通してそうであるが、同じ部
分には同じ符号が付しである。
し）データである。全図を通してそうであるが、同じ部
分には同じ符号が付しである。
読出し側の列選択スイッチになるトランジスタＱ ＋
ｂ ＋ Ｑ Ｉｑは、第１図（ａ） テはトランジス
タＱ＋ｘ。
ｂ ＋ Ｑ Ｉｑは、第１図（ａ） テはトランジス
タＱ＋ｘ。
Ｑ ＋ ａのグランド側であるが、これは同図（ロ）に
示すようにデータバス側であってもよい。
示すようにデータバス側であってもよい。
この構成では、ビット線とデータバスの間にトランジス
タＱ ＋３＋ Ｑ Ｉａを介在させるので、データバス
にどんな電圧があってもビット線にはこの影響がない。
タＱ ＋３＋ Ｑ Ｉａを介在させるので、データバス
にどんな電圧があってもビット線にはこの影響がない。
従ってセンスアンプＳＡの動作と同時に読取り用列選択
線ＣＬＲを駆動しても何ら支障はない。この構成ではビ
ット線の電圧つまりセンスアンプが増幅したデータがト
ランジスタＱ１３゜Ｑ ｌ ４のゲートに与えられるの
で、当該トランジスタによって更に増幅されたデータが
データバスＤＢ。
線ＣＬＲを駆動しても何ら支障はない。この構成ではビ
ット線の電圧つまりセンスアンプが増幅したデータがト
ランジスタＱ１３゜Ｑ ｌ ４のゲートに与えられるの
で、当該トランジスタによって更に増幅されたデータが
データバスＤＢ。
計画に与えられるという効果もある。
列選択線ＣＬＲを駆動する（Ｈレベルにする）と、トラ
ンジスタＱ Ｉｓ ｒ Ｑ ＋ ｂがオンになり、ト
ランジスタＱ ＋３＋ Ｑ Ｉａのソースが第１図（ａ
）では接地され、同図（ｂ）ではトランジスタＱ ＋
３１ Ｑ ！ ４のドレインがデータバスに接続され
て、共に有効になり、ビット線電位がデータバスに伝え
られる。列選択が駆動されない（Ｌレベルである）とト
ランジスタＱ Ｉｓ 、 Ｑ １６はオフであり、上記
動作は行なわれない。
ンジスタＱ Ｉｓ ｒ Ｑ ＋ ｂがオンになり、ト
ランジスタＱ ＋３＋ Ｑ Ｉａのソースが第１図（ａ
）では接地され、同図（ｂ）ではトランジスタＱ ＋
３１ Ｑ ！ ４のドレインがデータバスに接続され
て、共に有効になり、ビット線電位がデータバスに伝え
られる。列選択が駆動されない（Ｌレベルである）とト
ランジスタＱ Ｉｓ 、 Ｑ １６はオフであり、上記
動作は行なわれない。
このようにトランジスタＱ ＋３＋ Ｑ ＋ ４の挿入
でデータバス側の電圧がビット線もしくはセンスアンプ
に影響を与えなくなるので、センスアンプがメモリセル
のデータ信号を増幅する初期の不安定な時期にでも列選
択を行うことができる。つまりセンスアンプが動作する
と同時にトランジスタＱ ＩｓＱ、ｂを列選択線ＣＬＲ
の駆動で導通させれば、データバスには直ちにセンスア
ンプの増幅信号が伝わる。つまり従来列選択のタイミン
グをセンスアンプ駆動タイミングに対してマージンが必
要だった分が不要となるので、アクセスが高速になる。
でデータバス側の電圧がビット線もしくはセンスアンプ
に影響を与えなくなるので、センスアンプがメモリセル
のデータ信号を増幅する初期の不安定な時期にでも列選
択を行うことができる。つまりセンスアンプが動作する
と同時にトランジスタＱ ＩｓＱ、ｂを列選択線ＣＬＲ
の駆動で導通させれば、データバスには直ちにセンスア
ンプの増幅信号が伝わる。つまり従来列選択のタイミン
グをセンスアンプ駆動タイミングに対してマージンが必
要だった分が不要となるので、アクセスが高速になる。
またトランジスタＱ ＋ ｓ Ｑ Ｉ ４のｇｍ（伝達
コンダクタンス）をセンスアンプのトランジスタＱ Ｉ
７ Ｑ Ｉｓのｇｍより大きくすると、センスアンプ
自体でデータバスを駆動していた従来の方式よりもデー
タバスの駆動が高速になり、これもアクセス高速化に寄
与する。
コンダクタンス）をセンスアンプのトランジスタＱ Ｉ
７ Ｑ Ｉｓのｇｍより大きくすると、センスアンプ
自体でデータバスを駆動していた従来の方式よりもデー
タバスの駆動が高速になり、これもアクセス高速化に寄
与する。
なおセンスアンプのトランジスタＱ ｒ ？ Ｑ １
Ｂのｇｍを大きくしすぎると、書込みが困難になってし
まう。つまりセンスアンプのフリップフロップが反転し
なくなってしまう。
Ｂのｇｍを大きくしすぎると、書込みが困難になってし
まう。つまりセンスアンプのフリップフロップが反転し
なくなってしまう。
ビット線とデータバスの間にトランジスタＱ Ｉｘ ＋
Ｑ ｒ ａを入れることでアクセス高速化のメリットが
あるが、逆にデータバスとビット線が直接はつながらな
いので書込みが出来ないという問題はある。
Ｑ ｒ ａを入れることでアクセス高速化のメリットが
あるが、逆にデータバスとビット線が直接はつながらな
いので書込みが出来ないという問題はある。
そこで本発明ではビット線とデータバスは書込み系では
トランジスタＱ＋＋＋Ｑ＋□を介して直接接続するよう
にした。
トランジスタＱ＋＋＋Ｑ＋□を介して直接接続するよう
にした。
書込み当っては、書込むべきセルの列アドレスの選択線
ＣＬＷを駆動して、トランジスタＱ 目＋ＱＩｚを導通
する。これによりデータバスとビット線、センスアンプ
が直結されるので、従来の方式と同等に書込みが可能に
なる。つまり本発明では列選択線を読出しと書込みで分
けることにより、書込み許容クロックＷＥとの論理をセ
ンスアンプ近くでとらなくても良くなる。
ＣＬＷを駆動して、トランジスタＱ 目＋ＱＩｚを導通
する。これによりデータバスとビット線、センスアンプ
が直結されるので、従来の方式と同等に書込みが可能に
なる。つまり本発明では列選択線を読出しと書込みで分
けることにより、書込み許容クロックＷＥとの論理をセ
ンスアンプ近くでとらなくても良くなる。
本発明では、列選択線を続出用と書込用で別にすること
で、メモリセルアレー中の読出し書込み回路（Ｑ１１〜
Ｑ、６）の中に切替回路を入れる必要がなくなり、デー
タバスを読出し書込みで共用することが可能、かつセル
アレー内の付属回路のトランジスタ数が少くてすみアレ
ーが小型化する。
で、メモリセルアレー中の読出し書込み回路（Ｑ１１〜
Ｑ、６）の中に切替回路を入れる必要がなくなり、デー
タバスを読出し書込みで共用することが可能、かつセル
アレー内の付属回路のトランジスタ数が少くてすみアレ
ーが小型化する。
第２図は本発明の実施例である。いわゆるシェアドセン
スアンプ構成をとり、センスアンプＳＡと読出し書込み
回路（Ｑ！、−Ｑ１４）を左右のセルアレーで共用し、
スイッチトランジスタＱｓｔ〜Ｑ４゜で切替えていずれ
か一方のセルアレーを選択して接続する。
スアンプ構成をとり、センスアンプＳＡと読出し書込み
回路（Ｑ！、−Ｑ１４）を左右のセルアレーで共用し、
スイッチトランジスタＱｓｔ〜Ｑ４゜で切替えていずれ
か一方のセルアレーを選択して接続する。
ここでは読出し用列選択線ＣＬＲで同時に２つの列アド
レスＢＬ１とＢＬｌ、ＢＬ！とＢＬ２を選択している。
レスＢＬ１とＢＬｌ、ＢＬ！とＢＬ２を選択している。
このため読出しのときは同時にトランジスタＱ！、〜Ｑ
！ｓがオンするので、もし右側アレーを選択するときは
ブロック選択線Ｂ２を高レベルにしてトランジスタＱ３
７〜Ｑ４゜をオンさせデータバスＤＢ１〜西使ヘビット
線ＢＬＩ 、 百ゴ、ＢＬ２． 可にの信号を読出す
。同時に２つの列アドレスが選ばれるのでデータバスも
２組設け、ＢＬｌ、８Ｌ１の信号はＤＢＩ 、 百訂へ
、ＢＬ２．区々の信号はＤＢ２ 、画成へ出るようにす
る。セルアレー外でＴｙＢｌかＤＢ２を選択し、ＢＬｌ
かＢＬ２の選択を行なう。本発明では列選択線は従来の
１本に対しＣＬＷ、ＣＬＲの２本必要になるが、第２図
のように２ブロック内時選択にして、この２ブロツクに
１ｌｊｌのＣＬＷ、ＣＬＲを設ければ列選択線数は従来
と変らなくなる。
！ｓがオンするので、もし右側アレーを選択するときは
ブロック選択線Ｂ２を高レベルにしてトランジスタＱ３
７〜Ｑ４゜をオンさせデータバスＤＢ１〜西使ヘビット
線ＢＬＩ 、 百ゴ、ＢＬ２． 可にの信号を読出す
。同時に２つの列アドレスが選ばれるのでデータバスも
２組設け、ＢＬｌ、８Ｌ１の信号はＤＢＩ 、 百訂へ
、ＢＬ２．区々の信号はＤＢ２ 、画成へ出るようにす
る。セルアレー外でＴｙＢｌかＤＢ２を選択し、ＢＬｌ
かＢＬ２の選択を行なう。本発明では列選択線は従来の
１本に対しＣＬＷ、ＣＬＲの２本必要になるが、第２図
のように２ブロック内時選択にして、この２ブロツクに
１ｌｊｌのＣＬＷ、ＣＬＲを設ければ列選択線数は従来
と変らなくなる。
第３図は、第２図に対応した各部のクロックタイミング
と内部波形である。ＲＡＳクロック（図示せず）が活性
化されてメモリチップ内の回路が行アドレスを取込むと
、行アドレスに対応したセルアレーブロックが選択され
、そのブロックの選択ゲート（第２図のＱｓｔ〜Ｑ１４
）がクロックＢ２で導通する。またそのブロック内のワ
ード線（図示せず）が駆動される（ＷＬクロック）。そ
して内部タイマーの働きでセンスアンプ駆動が行われＳ
ＡＰは高レベルへ、ＳＡＮは低レベルへ向う。
と内部波形である。ＲＡＳクロック（図示せず）が活性
化されてメモリチップ内の回路が行アドレスを取込むと
、行アドレスに対応したセルアレーブロックが選択され
、そのブロックの選択ゲート（第２図のＱｓｔ〜Ｑ１４
）がクロックＢ２で導通する。またそのブロック内のワ
ード線（図示せず）が駆動される（ＷＬクロック）。そ
して内部タイマーの働きでセンスアンプ駆動が行われＳ
ＡＰは高レベルへ、ＳＡＮは低レベルへ向う。
ＣＡＳクロック（図示せず）に同期して列アドレスが選
択され、選択線ＣＬＲが駆動される。これと同時にセン
スアンプが増幅しているビット線上のセル出力はデータ
バスＤＢ１． ＤＢＩに現れる。出力アンプＤＢＡはこ
れを増幅してチップ外に出力ＤＯυ丁として出す。
択され、選択線ＣＬＲが駆動される。これと同時にセン
スアンプが増幅しているビット線上のセル出力はデータ
バスＤＢ１． ＤＢＩに現れる。出力アンプＤＢＡはこ
れを増幅してチップ外に出力ＤＯυ丁として出す。
第４図は本発明の別の実施例である。第２図ではデータ
バスを書込み、読取りで共通の配線として来たが、第４
図では書込み用と読出し用では別の配線としている。こ
れは単にメモリチップ上のトランジスタ配置パターンの
都合上から来るもので、電気的には読出しと書込みは共
通に接続されている。この接続はグローバルデータバス
線ＧＤＢ１．ＧＤＢ１．ＧＤＢ２．ＧＤＢ２を介して行
われている。データバスＤＢＩ 、 ＤＢＩ 、 ＤＢ
２・・・・・・は第１層目のメタル配線層（たとえばア
ルミ）で形成し、グローバルデータバス線Ｃ，ＤＢは各
メモリセルアレーＭＣＡブロックに共通にメモリセル上
を第２層目のメタル配線層（たとえばアルミ）で形成し
である。データバスＩＢＩ 、 ＤＢＩ−・・・・・は
メモリＩＣチップの短辺方向に配線しであるとするとグ
ローバルデータバスＧＤＢＩ、ＧＤＢＩ・・・・・・は
これに直交して長辺方向に配線される。また列選択線Ｃ
ＬＲ，ＣＬＷもメモリセル上を第２層目のメタル配線層
で形成される。従ってＣＬＲ，ＣＬＷ、ＧＤＢはそれぞ
れ平行の配線である。
バスを書込み、読取りで共通の配線として来たが、第４
図では書込み用と読出し用では別の配線としている。こ
れは単にメモリチップ上のトランジスタ配置パターンの
都合上から来るもので、電気的には読出しと書込みは共
通に接続されている。この接続はグローバルデータバス
線ＧＤＢ１．ＧＤＢ１．ＧＤＢ２．ＧＤＢ２を介して行
われている。データバスＤＢＩ 、 ＤＢＩ 、 ＤＢ
２・・・・・・は第１層目のメタル配線層（たとえばア
ルミ）で形成し、グローバルデータバス線Ｃ，ＤＢは各
メモリセルアレーＭＣＡブロックに共通にメモリセル上
を第２層目のメタル配線層（たとえばアルミ）で形成し
である。データバスＩＢＩ 、 ＤＢＩ−・・・・・は
メモリＩＣチップの短辺方向に配線しであるとするとグ
ローバルデータバスＧＤＢＩ、ＧＤＢＩ・・・・・・は
これに直交して長辺方向に配線される。また列選択線Ｃ
ＬＲ，ＣＬＷもメモリセル上を第２層目のメタル配線層
で形成される。従ってＣＬＲ，ＣＬＷ、ＧＤＢはそれぞ
れ平行の配線である。
本発明ではデータバスは読出しと書込みで共通にできる
が、第４図のように別でも良い。第５図もこの例を示す
が、これは第４図の一部分を置き換えたものを想定して
いる。読出しデータバスＤＢＩＲ，ＤＢＩＲ・・・・・
・ハクローバルデータバスＧＤＢに接続する前にプリア
ンプＡＩ、Ａ２が入っておりデータバス信号を増幅して
グローバルデータバスに与える。書込のときは強力なラ
イトアンプ（図示せず）でグローバルデータバスを駆動
するので、途中のアンプはなくて良い。ただこれも必要
によって続出用と類似の位置に入れることはできる。
が、第４図のように別でも良い。第５図もこの例を示す
が、これは第４図の一部分を置き換えたものを想定して
いる。読出しデータバスＤＢＩＲ，ＤＢＩＲ・・・・・
・ハクローバルデータバスＧＤＢに接続する前にプリア
ンプＡＩ、Ａ２が入っておりデータバス信号を増幅して
グローバルデータバスに与える。書込のときは強力なラ
イトアンプ（図示せず）でグローバルデータバスを駆動
するので、途中のアンプはなくて良い。ただこれも必要
によって続出用と類似の位置に入れることはできる。
第６図は更に別の応用例を示す。グローバルデータバス
ＧＤＢは各メモリセルＭＣＡブロックを共通に接続する
ので、各データバスＤＢの合計の寄生容量がグローバル
データバスＧＤＢに加算される。このためグローバルデ
ータバスの容量が大きくなって続出、書込が遅くなる原
因となる。そこで各データバスとグローバルデータバス
間にスイッチトランジスタ（いわゆるトランスファゲー
トあるいはアナログスイッチ回路）ＳＴを入れ、行アド
レスに対応させてアクセスすべきメモリセルアレーブロ
ックに対応したデータバスだけグローバルデータバスに
接続する。これをブロック選択信号ＢＳ、で制御してい
る。このスイッチが入った意思外は第４図の回路と同じ
実施例を与えている。もちろん第６図のブロック選択ス
イッチと第５図の続出用プリアンプを組合せることも可
能である。
ＧＤＢは各メモリセルＭＣＡブロックを共通に接続する
ので、各データバスＤＢの合計の寄生容量がグローバル
データバスＧＤＢに加算される。このためグローバルデ
ータバスの容量が大きくなって続出、書込が遅くなる原
因となる。そこで各データバスとグローバルデータバス
間にスイッチトランジスタ（いわゆるトランスファゲー
トあるいはアナログスイッチ回路）ＳＴを入れ、行アド
レスに対応させてアクセスすべきメモリセルアレーブロ
ックに対応したデータバスだけグローバルデータバスに
接続する。これをブロック選択信号ＢＳ、で制御してい
る。このスイッチが入った意思外は第４図の回路と同じ
実施例を与えている。もちろん第６図のブロック選択ス
イッチと第５図の続出用プリアンプを組合せることも可
能である。
ビット線とデータバスをトランジスタを介して接続する
ことは、スタティックＲＡＭでは例があり、それを第８
図に示す。Ｑ １３＋ ＣＬ＋ａがこの接続を行なう
トランジスタである。このトランジスタＱ Ｉ ３１
Ｑ ＋ ４の挿入で列選択とセンスアンプのアクティブ
化との間にタイミングをとる必要はなくなるが、データ
バスとビット線とが直接には接続しなくなるので、書込
みができない。このためデータバスを読取り用ＤＢＲと
書込み用ＤＢＷにし、ビット線ＢＬ、 ■と書込み用デ
ータバスＤＢＷとの間に、列選択スイッチＱ、い Ｑｌ
、および書込み用スイッチＱＩＩ、ＱＩ！を直列にして
挿入している。しかしこのようにライトイネーブルＷＥ
と列選択ＣＤのアンド論理をとるようにすると、読出し
書込みゲート周囲のトランジスタ数が多くなって、メモ
リセルアレーの寸法が大きくなってしまう。また場合に
よっては、ビット線の狭いピッチの中にこれらのトラン
ジスタをレイアウトすることができないこともある。更
に、最も問題なのはＷＥ線が駆動するトランジスタ（Ｑ
１４、Ｑ１４）はセルアレー全体では数が極めて多く、
たとえばコラム側のビット数が１０２４としてＷＥ線は
２０４８個ものトランジスタをつなぐことになる。この
ためＷＥ線の負荷容量が極めて大きく、高速で切り替え
動作ができない欠点をもつ。本発明では列選択線を読出
し用と書込み用に分けているので、このような問題はな
い。
ことは、スタティックＲＡＭでは例があり、それを第８
図に示す。Ｑ １３＋ ＣＬ＋ａがこの接続を行なう
トランジスタである。このトランジスタＱ Ｉ ３１
Ｑ ＋ ４の挿入で列選択とセンスアンプのアクティブ
化との間にタイミングをとる必要はなくなるが、データ
バスとビット線とが直接には接続しなくなるので、書込
みができない。このためデータバスを読取り用ＤＢＲと
書込み用ＤＢＷにし、ビット線ＢＬ、 ■と書込み用デ
ータバスＤＢＷとの間に、列選択スイッチＱ、い Ｑｌ
、および書込み用スイッチＱＩＩ、ＱＩ！を直列にして
挿入している。しかしこのようにライトイネーブルＷＥ
と列選択ＣＤのアンド論理をとるようにすると、読出し
書込みゲート周囲のトランジスタ数が多くなって、メモ
リセルアレーの寸法が大きくなってしまう。また場合に
よっては、ビット線の狭いピッチの中にこれらのトラン
ジスタをレイアウトすることができないこともある。更
に、最も問題なのはＷＥ線が駆動するトランジスタ（Ｑ
１４、Ｑ１４）はセルアレー全体では数が極めて多く、
たとえばコラム側のビット数が１０２４としてＷＥ線は
２０４８個ものトランジスタをつなぐことになる。この
ためＷＥ線の負荷容量が極めて大きく、高速で切り替え
動作ができない欠点をもつ。本発明では列選択線を読出
し用と書込み用に分けているので、このような問題はな
い。
また以上の説明では読出し動作を中心に説明したが、書
込みのときは読取り用列選択線ＣＬＲＯかわりに書込み
用列選択線ＣＬＷを立上げるだけの違い（もちろん書込
アンプを駆動することも必要であるが）である。これは
特に多くの説明はいらないであろう。
込みのときは読取り用列選択線ＣＬＲＯかわりに書込み
用列選択線ＣＬＷを立上げるだけの違い（もちろん書込
アンプを駆動することも必要であるが）である。これは
特に多くの説明はいらないであろう。
メモリのリード、ライトはリードのみ、ライトのみの他
にリード／ライトが連続するまたは重なることもある。
にリード／ライトが連続するまたは重なることもある。
第９図（ａ）のリードモディファイライト、同図（ｂ）
のリードホヮイルライトがそれである。リードモディフ
ァイライト・モードのときは読出しにつづいて同じアド
レスに別のデータを書込むので、ＣＬＲとＣＬＷは第９
図（ａ）のように書込み命令が入ったらただちにＣＬＷ
に切り替える。
のリードホヮイルライトがそれである。リードモディフ
ァイライト・モードのときは読出しにつづいて同じアド
レスに別のデータを書込むので、ＣＬＲとＣＬＷは第９
図（ａ）のように書込み命令が入ったらただちにＣＬＷ
に切り替える。
一方、リードホワイルライト・モードでは、読出しを行
ったセルに同一サイクル内で予め決まっていたデータを
書込むので、ＣＬＲとＣＬＷをタイミング的に重複させ
る。時点ｔ２〜ｔ３がこの重複期間である。この場合は
ＣＬＲを立上げてアクセスすべきセルのデータをデータ
バスアンプＤＢＡが増幅し、Ｄｏυ１出力アンプがチッ
プ外にデータ出力すると同時に、データバスアンプＤＢ
Ａにさえメモリセルデータが伝わればＣＬＲは立上った
ままでも直ちにライトモードに切替え、ライトアンプＷ
Ａの信号をデータバスに入れ、ＣＬＷを立上げてメモリ
セル内に入れることができる。つまり、ＣＬＲとＣＬＷ
がタイミング的に重複する期間があっても動作上支障は
ない。
ったセルに同一サイクル内で予め決まっていたデータを
書込むので、ＣＬＲとＣＬＷをタイミング的に重複させ
る。時点ｔ２〜ｔ３がこの重複期間である。この場合は
ＣＬＲを立上げてアクセスすべきセルのデータをデータ
バスアンプＤＢＡが増幅し、Ｄｏυ１出力アンプがチッ
プ外にデータ出力すると同時に、データバスアンプＤＢ
Ａにさえメモリセルデータが伝わればＣＬＲは立上った
ままでも直ちにライトモードに切替え、ライトアンプＷ
Ａの信号をデータバスに入れ、ＣＬＷを立上げてメモリ
セル内に入れることができる。つまり、ＣＬＲとＣＬＷ
がタイミング的に重複する期間があっても動作上支障は
ない。
以上説明した様に本発明によれば、読出動作時にビット
線とデータバスを直接接続せず、トランジスタを介する
ためのセンスアンプと列選択のタイミングマージンが不
要になる。この結果メモリのアクセスが高速になる。そ
の上続出用と書込用でメモリセルアレーに接続される列
選択ゲート回路が簡単になるのでメモリセルアレーブロ
ックを小型化できる。
線とデータバスを直接接続せず、トランジスタを介する
ためのセンスアンプと列選択のタイミングマージンが不
要になる。この結果メモリのアクセスが高速になる。そ
の上続出用と書込用でメモリセルアレーに接続される列
選択ゲート回路が簡単になるのでメモリセルアレーブロ
ックを小型化できる。
第１図は本発明の原理図、
第２図は本発明の実施例１を示す回路図、第３図は第２
図の動作を示す波形図、 第４図は本発明の実施例２を示す回路図、第５図は本発
明の一部変形例１を示す回路図、第６図は本発明の一部
変形例２を示す回路図、第７図は従来例１を示す回路図
、 第８図は従来例２を示す回路図、 第９図は列選択線駆動例の説明図である。 第１図でＳＡはセンスアンプ、Ｑ ＩＩ ） Ｑ Ｉ
ｚ ＋ Ｑ Ｉｓ ＋Ｑ ｌ ６は列選択スイッチ、
ＭＣＡはメモリセルアレー、ＣＤは列テコーダ、ＣＬＷ
／ＣＬＲは書込み用／続出し用列選択線、Ｑ ｒ ３．
Ｑ ＋ ａはＭｏｓトランジスタである。
図の動作を示す波形図、 第４図は本発明の実施例２を示す回路図、第５図は本発
明の一部変形例１を示す回路図、第６図は本発明の一部
変形例２を示す回路図、第７図は従来例１を示す回路図
、 第８図は従来例２を示す回路図、 第９図は列選択線駆動例の説明図である。 第１図でＳＡはセンスアンプ、Ｑ ＩＩ ） Ｑ Ｉ
ｚ ＋ Ｑ Ｉｓ ＋Ｑ ｌ ６は列選択スイッチ、
ＭＣＡはメモリセルアレー、ＣＤは列テコーダ、ＣＬＷ
／ＣＬＲは書込み用／続出し用列選択線、Ｑ ｒ ３．
Ｑ ＋ ａはＭｏｓトランジスタである。
Claims (1)
- 【特許請求の範囲】 １、センスアンプ（ＳＡ）と列選択スイッチとメモリセ
ル（ＭＣ）を有するブロック単位で複数に分割されたメ
モリセルアレー（ＭＣＡ）の各ブロックのビット線（Ｂ
Ｌ、■）をデータバス（ＤＢ、■）へＭＯＳトランジス
タ（Ｑ＿１＿３、Ｑ＿１＿４）のゲートとソース・ドレ
インを介して接続し、各ブロックの列選択スイッチを読
出し用（Ｑ＿１＿５、Ｑ＿１＿６）と書込み用（Ｑ＿１
＿１、Ｑ＿１＿２）で別にし、更に、共通の列デコーダ
（ＣＤ）の出力によって駆動される列選択線も、読出し
用（ＣＬＲ）と書込み用（ＣＬＷ）で別にし、 読出し時には読出し用列選択線で読出し用列選択スイッ
チをオンにし、書込み時には書込み用列選択線で書込み
用列選択スイッチをオンにするようにしてなることを特
徴とする半導体記憶装置。 ２、少くとも、センスアンプと列選択スイッチとメモリ
セルで構成されるブロック単位で複数に分割されたメモ
リセルアレーの各ブロックの列選択スイッチを、共通の
列デコーダ出力によって同時に駆動する列選択線が読出
動作用と書込動作用で独立した別の配線であることを特
徴とする半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083758A JPH03283179A (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
| PCT/JP1991/000424 WO1991015852A1 (en) | 1990-03-30 | 1991-03-30 | Dynamic ram in which timing of end of data read out is earlier than conventional |
| KR1019910701732A KR960000891B1 (ko) | 1990-03-30 | 1991-03-30 | 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram |
| DE69126087T DE69126087T2 (de) | 1990-03-30 | 1991-03-30 | Dynamischer ram-speicher, in welchem die zeitabstimmung des endes des auslesens von daten früher ist als herkömmlich |
| EP91906569A EP0481084B1 (en) | 1990-03-30 | 1991-03-30 | Dynamic ram in which timing of end of data read out is earlier than conventional |
| US08/310,369 US5594681A (en) | 1990-03-30 | 1994-09-22 | Dynamic random access memory wherein timing of completion of data reading is advanced |
| US08/424,212 US5553032A (en) | 1990-03-30 | 1995-04-19 | Dynamic random access memory wherein timing of completion of data reading is advanced |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083758A JPH03283179A (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283179A true JPH03283179A (ja) | 1991-12-13 |
Family
ID=13811464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083758A Pending JPH03283179A (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0481084B1 (ja) |
| JP (1) | JPH03283179A (ja) |
| KR (1) | KR960000891B1 (ja) |
| DE (1) | DE69126087T2 (ja) |
| WO (1) | WO1991015852A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
| JPH09161483A (ja) * | 1995-11-30 | 1997-06-20 | Nec Corp | 半導体メモリ装置 |
| JP2001006359A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2009111166A (ja) * | 2007-10-30 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
| US7609573B2 (en) | 1994-04-11 | 2009-10-27 | Mosaid Technologies, Inc. | Embedded memory databus architecture |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008857A (ko) * | 1991-10-25 | 1993-05-22 | 김광호 | 데이타 전송 회로 |
| EP0579862A1 (de) * | 1992-07-24 | 1994-01-26 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicheranordnung |
| JP2663838B2 (ja) * | 1993-07-27 | 1997-10-15 | 日本電気株式会社 | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167186A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Memory circuit |
| JPS63209094A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2638046B2 (ja) * | 1988-03-14 | 1997-08-06 | 三菱電機株式会社 | Ｉ／ｏ線負荷回路 |
| JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
-
1990
- 1990-03-30 JP JP2083758A patent/JPH03283179A/ja active Pending
-
1991
- 1991-03-30 KR KR1019910701732A patent/KR960000891B1/ko not_active IP Right Cessation
- 1991-03-30 EP EP91906569A patent/EP0481084B1/en not_active Expired - Lifetime
- 1991-03-30 WO PCT/JP1991/000424 patent/WO1991015852A1/ja active IP Right Grant
- 1991-03-30 DE DE69126087T patent/DE69126087T2/de not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
| US7609573B2 (en) | 1994-04-11 | 2009-10-27 | Mosaid Technologies, Inc. | Embedded memory databus architecture |
| US7859930B2 (en) | 1994-04-11 | 2010-12-28 | Mosaid Technologies Incorporated | Embedded memory databus architecture |
| US8218386B2 (en) | 1994-04-11 | 2012-07-10 | Mosaid Technologies Incorporated | Embedded memory databus architecture |
| US8441878B2 (en) | 1994-04-11 | 2013-05-14 | Mosaid Technologies Incorporated | Embedded memory databus architecture |
| JPH09161483A (ja) * | 1995-11-30 | 1997-06-20 | Nec Corp | 半導体メモリ装置 |
| JP2001006359A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2009111166A (ja) * | 2007-10-30 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69126087T2 (de) | 1997-08-28 |
| EP0481084A4 (en) | 1993-07-21 |
| DE69126087D1 (de) | 1997-06-19 |
| EP0481084B1 (en) | 1997-05-14 |
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