JPS63209094A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63209094A JPS63209094A JP62041836A JP4183687A JPS63209094A JP S63209094 A JPS63209094 A JP S63209094A JP 62041836 A JP62041836 A JP 62041836A JP 4183687 A JP4183687 A JP 4183687A JP S63209094 A JPS63209094 A JP S63209094A
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- JP
- Japan
- Prior art keywords
- output
- sense amplifier
- data bus
- buffer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000004913 activation Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 241000220317 Rosa Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に読み出し回路
に関するものである。
に関するものである。
第５図は従来の半導体記憶装置の読み出しにおける、メ
モリセル内の情報の伝達経路を示す図であり、図におい
て１はメモリセルアレイ、２はメモリーにルアレイ１を
列単位で分割したブロック、３はデータ線、４は前記デ
ータ線を通じて伝達されるメモリセルの信号を増幅する
ブロック対応で設けられるセンスアンプ、５は任意のセ
ンスアンプ４を活性化させるセレクト信号、６はセンス
アンプ４の出力を受けて外部ビンへ出力信号を発生する
出力バッファ、７はセンスアンプ４の出力全出力バッフ
ァ６に伝達するために両者間に接続されるデータバス、
ただしデータバス７は配線面積を減らすために、複数個
のセンスアンプ４の出力端子に接続されており、任意の
センスアンプ４がセレクト信号で活性化される。８は出
力バッファ６で発生される出力信号である。ここで簗２
図では前記センスアンプ４はブロック毎に１個用い、デ
ータバス７ば１本としているが、半導体記憶装置のブロ
ック構成またはｌ１０ｓ成にＬってはブロック毎に複数
個のセンスアンプまたは複数本のデータバスがあっても
工い。
モリセル内の情報の伝達経路を示す図であり、図におい
て１はメモリセルアレイ、２はメモリーにルアレイ１を
列単位で分割したブロック、３はデータ線、４は前記デ
ータ線を通じて伝達されるメモリセルの信号を増幅する
ブロック対応で設けられるセンスアンプ、５は任意のセ
ンスアンプ４を活性化させるセレクト信号、６はセンス
アンプ４の出力を受けて外部ビンへ出力信号を発生する
出力バッファ、７はセンスアンプ４の出力全出力バッフ
ァ６に伝達するために両者間に接続されるデータバス、
ただしデータバス７は配線面積を減らすために、複数個
のセンスアンプ４の出力端子に接続されており、任意の
センスアンプ４がセレクト信号で活性化される。８は出
力バッファ６で発生される出力信号である。ここで簗２
図では前記センスアンプ４はブロック毎に１個用い、デ
ータバス７ば１本としているが、半導体記憶装置のブロ
ック構成またはｌ１０ｓ成にＬってはブロック毎に複数
個のセンスアンプまたは複数本のデータバスがあっても
工い。
次に動作について説明する。半導体記憶装置の読み出し
時において、外部アドレス信号の入力に１って、メモリ
セルアレイ１から任意のメモリセルが選択される。ここ
で、メモリセルは各ブロックから選択されても良いし、
任意の１個のブロックのみから選択されても良い。次い
で選択されたメモリセルから読み出された信号はデータ
線３を通じてセンスアンプ４に出力され、ここで増幅さ
れ、データバス７を通じて出力バッファ６へ伝達されて
、ここで外部への出力信号８を発生する・ここで、１本
のデータバス７は各ブロック２のセンスアンプが接続さ
れている。これらのセンスアンプにはセレクト信号５が
入力されており、１本のデータバス７に接がっているセ
ンスアンプは、同時に２個以上活性化しない工うになっ
ている。
時において、外部アドレス信号の入力に１って、メモリ
セルアレイ１から任意のメモリセルが選択される。ここ
で、メモリセルは各ブロックから選択されても良いし、
任意の１個のブロックのみから選択されても良い。次い
で選択されたメモリセルから読み出された信号はデータ
線３を通じてセンスアンプ４に出力され、ここで増幅さ
れ、データバス７を通じて出力バッファ６へ伝達されて
、ここで外部への出力信号８を発生する・ここで、１本
のデータバス７は各ブロック２のセンスアンプが接続さ
れている。これらのセンスアンプにはセレクト信号５が
入力されており、１本のデータバス７に接がっているセ
ンスアンプは、同時に２個以上活性化しない工うになっ
ている。
〔発明が解決しょうとする問題点〕
従来の半導体記憶装置は以上の工うに構成されているの
で、１本のデータバスに接がるセンスアンプの個数が増
したり、その配線長が長くなると、データバスの容量が
増加し、センスアンプの出力が出力バッファに伝達され
るまでの遅延時間が増加し、結局読み出し時間が遅くな
ってしまうといった問題があった。
で、１本のデータバスに接がるセンスアンプの個数が増
したり、その配線長が長くなると、データバスの容量が
増加し、センスアンプの出力が出力バッファに伝達され
るまでの遅延時間が増加し、結局読み出し時間が遅くな
ってしまうといった問題があった。
この発明は上記の工うな問題点を解消するためになされ
たもので、センスアンプの出力信号が出力バッファに伝
達されるまでの時間を短くすることができる半導体記憶
装置を得ることを目的とする。
たもので、センスアンプの出力信号が出力バッファに伝
達されるまでの時間を短くすることができる半導体記憶
装置を得ることを目的とする。
この発明に係る半導体記憶装置はデータバスの中間に、
活性化信号に工って活性化または非活性化され、出力バ
ッファ側に出力端子、反対側に入力端子を持つ工うな中
間バッファを挿入したものである。
活性化信号に工って活性化または非活性化され、出力バ
ッファ側に出力端子、反対側に入力端子を持つ工うな中
間バッファを挿入したものである。
この発明における中間バッファは、出力端子側のデータ
バスに接がるセンスアンプのうち１個が活性化されると
非活性化されるが、入力端子側のデータバスに接がるセ
ンスアンプのうち１個が活性化されると活性化されて、
センスアンプの出力を出カバソファに伝達する。
バスに接がるセンスアンプのうち１個が活性化されると
非活性化されるが、入力端子側のデータバスに接がるセ
ンスアンプのうち１個が活性化されると活性化されて、
センスアンプの出力を出カバソファに伝達する。
以下、この発明の一実施例を図について説明する。
第１図において９は中間バッファ、７ａは前記中間バッ
ファの入力端子と複数個のセンスアンプ４の出力端子を
接続するデータバス、１ｂは中間−バッファ９と出力バ
ッファ８及び複数個のセンスアンプ４の出力端子に接続
されるデータバス、１０は中間バッファ９を活性化また
は非活性化するための活性化信号である。
ファの入力端子と複数個のセンスアンプ４の出力端子を
接続するデータバス、１ｂは中間−バッファ９と出力バ
ッファ８及び複数個のセンスアンプ４の出力端子に接続
されるデータバス、１０は中間バッファ９を活性化また
は非活性化するための活性化信号である。
次に動作について説明する。データバス７ａ及びデータ
バス７ｂに接続されるセンスアンプ４が、セレクト信号
５に工って活性化されるが、同時に２個以上活性化され
ない点は従来技術と同じである。ここでデータバス７ａ
に接がるセンスアンプ４が活性化される時は活性化信号
１０に工って中間バッファ９が活性化されて、活性化さ
れているセンスアンプ４の出力を受けてデータバス７ｂ
−ｅ通じて出力バックアロへその出力を伝達する。また
、データバス７ｂに接がるセンスアンプ４が活性化され
る時は中間バッファ９は非活性化され、選択されている
センスアンプ４の出力は直接出力バッファ６へ伝達Ｊｔ
Ｌる。
バス７ｂに接続されるセンスアンプ４が、セレクト信号
５に工って活性化されるが、同時に２個以上活性化され
ない点は従来技術と同じである。ここでデータバス７ａ
に接がるセンスアンプ４が活性化される時は活性化信号
１０に工って中間バッファ９が活性化されて、活性化さ
れているセンスアンプ４の出力を受けてデータバス７ｂ
−ｅ通じて出力バックアロへその出力を伝達する。また
、データバス７ｂに接がるセンスアンプ４が活性化され
る時は中間バッファ９は非活性化され、選択されている
センスアンプ４の出力は直接出力バッファ６へ伝達Ｊｔ
Ｌる。
以上、センスアンプ４の出力の伝達経路には２通りある
が、まず前者についてセンスアンプ４は従来技術エフ短
く、かつ容量の小さいデータバスを駆動するのみで工く
、例えばデータバス７ａが従来技術のデータバス７の半
分の長さ及び容ｆｋヲ持つとすると、センスアンプ４の
出力がデータバス７ａ’Ｆｒ伝わる際の遅延時間は従来
の半分以下になる。そして、中間バッファ９が筒速でか
つ駆動能力が大きければ、センスアンプ４の出力を受け
てからその出力を出力バッファ６に伝達するまでの時間
もセンスアンプ４の出力が中間バッファ９に達するまで
の時間と同等かそれ以下となる。従って、センスアンプ
４の出力が出力バッファ６に伝達されるまでの遅延時間
は従来技術よりも短縮することができる。
が、まず前者についてセンスアンプ４は従来技術エフ短
く、かつ容量の小さいデータバスを駆動するのみで工く
、例えばデータバス７ａが従来技術のデータバス７の半
分の長さ及び容ｆｋヲ持つとすると、センスアンプ４の
出力がデータバス７ａ’Ｆｒ伝わる際の遅延時間は従来
の半分以下になる。そして、中間バッファ９が筒速でか
つ駆動能力が大きければ、センスアンプ４の出力を受け
てからその出力を出力バッファ６に伝達するまでの時間
もセンスアンプ４の出力が中間バッファ９に達するまで
の時間と同等かそれ以下となる。従って、センスアンプ
４の出力が出力バッファ６に伝達されるまでの遅延時間
は従来技術よりも短縮することができる。
後者については、センスアンプ４が駆動すべきデータバ
ス７ｂの容ｉは従来技術エクも小さく、遅延時間が短く
なるのは明らかである。中間バッファ９の挿入位置は上
記の両者の場合について、センスアンプ４から出力バッ
ファ６までの遅延が最小になる様にすれば良い。
ス７ｂの容ｉは従来技術エクも小さく、遅延時間が短く
なるのは明らかである。中間バッファ９の挿入位置は上
記の両者の場合について、センスアンプ４から出力バッ
ファ６までの遅延が最小になる様にすれば良い。
なお上記実施例において、中間バッファ９は第２図のよ
うに２段インバータ１１．１２及びその出力端子とデー
タバス７ｂとの間に設けられるトランスファーゲート１
３とで形成し、トランスファーゲート１３のゲートに活
性化信号を入力しても工い。また、中間バッファ９を最
も高速にするには、インバータ１段でこれ全構成すれば
工い。これを実現するには第３図のように、第２図の中
間バッファのインバータを一段減らせば良い。また第４
図のようにクロックドＣＭＯＳインバータ１４にして、
そのうち１組のＰチャネル型及びＮチャネル型ＭＯＳト
ランジスタ対のゲートに活性化信号１０及びインバータ
１５によるその反転信号１６を入力し、もう１組のＭＯ
Ｓ）ランジスタ対をデータバスγａに接続してもよい。
うに２段インバータ１１．１２及びその出力端子とデー
タバス７ｂとの間に設けられるトランスファーゲート１
３とで形成し、トランスファーゲート１３のゲートに活
性化信号を入力しても工い。また、中間バッファ９を最
も高速にするには、インバータ１段でこれ全構成すれば
工い。これを実現するには第３図のように、第２図の中
間バッファのインバータを一段減らせば良い。また第４
図のようにクロックドＣＭＯＳインバータ１４にして、
そのうち１組のＰチャネル型及びＮチャネル型ＭＯＳト
ランジスタ対のゲートに活性化信号１０及びインバータ
１５によるその反転信号１６を入力し、もう１組のＭＯ
Ｓ）ランジスタ対をデータバスγａに接続してもよい。
中間バッファ９をインバータ一段で形成すると、データ
バス７ａに接続されるセンスアンプ４の出力は、反転し
て出力バラ７７６へ伝達されてしまうが、この点につい
てはデータバス７ａに接続されるセンスアンプ４の出力
が、選択され次メモリセルに書込まれているデータと同
相（又は逆相）のとき、データバス７ｂＫ接続されるセ
ンスアンプ４の出力は、選択されたメモリセルに書込ま
れているデータと逆相（又は同相）とすれば、出力バッ
ファ６に伝達される信号は選択されたメモリセルのデー
タに対し、逆相（又は同相）に統一できる。
バス７ａに接続されるセンスアンプ４の出力は、反転し
て出力バラ７７６へ伝達されてしまうが、この点につい
てはデータバス７ａに接続されるセンスアンプ４の出力
が、選択され次メモリセルに書込まれているデータと同
相（又は逆相）のとき、データバス７ｂＫ接続されるセ
ンスアンプ４の出力は、選択されたメモリセルに書込ま
れているデータと逆相（又は同相）とすれば、出力バッ
ファ６に伝達される信号は選択されたメモリセルのデー
タに対し、逆相（又は同相）に統一できる。
以上の二うにこの発明に工れば、中間バッファをデータ
バスの中間に挿入したので、従来＝９も読み出し時間の
短い半導体記憶装置を得られる効果がある。
バスの中間に挿入したので、従来＝９も読み出し時間の
短い半導体記憶装置を得られる効果がある。
第１図はこの発明の一実施例による半導体記憶装置の読
み出し回路図、ｆｓ２図は従来の半導体記憶装置の読み
出し回路図、第３図〜第４図は第１図中の中間バッファ
の実施例の回路図、第５図は従来装置の回路図である。 １φ中・・メモリセルアレイ、２・・・・ブロック、３
・・・・データ線、４・◆・・センスアンプ、５・・・
・セレクト信号、６・・・・出力バッファ、７，７ａ、
７ｈａ・・嗜データバス、９・・・・中間バッファ、１
０・・・・活性化信号。
み出し回路図、ｆｓ２図は従来の半導体記憶装置の読み
出し回路図、第３図〜第４図は第１図中の中間バッファ
の実施例の回路図、第５図は従来装置の回路図である。 １φ中・・メモリセルアレイ、２・・・・ブロック、３
・・・・データ線、４・◆・・センスアンプ、５・・・
・セレクト信号、６・・・・出力バッファ、７，７ａ、
７ｈａ・・嗜データバス、９・・・・中間バッファ、１
０・・・・活性化信号。
Claims (1)
- メモリセルアレイを有する複数のブロックと、各ブロ
ックに対応して設けられ個々に供給される制御信号によ
つて活性化されるセンスアンプと、センスアンプの出力
を共通に接続する出力バッファからなる半導体記憶装置
において、出力バッファから遠い遠端センスアンプ群出
力信号だけを出力バッファに供給する中間バッファを遠
端センスアップ群と出力バッファに近い近端センスアン
プ群との間に設け、中間バッファは遠端センスアンプ群
のいずれかが選択されるとき活性化されることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041836A JPS63209094A (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041836A JPS63209094A (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209094A true JPS63209094A (ja) | 1988-08-30 |
Family
ID=12619346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041836A Pending JPS63209094A (ja) | 1987-02-25 | 1987-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209094A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
| JPH02152095A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02177089A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | メモリ回路用の書き込みドライバ回路 |
| WO1991015852A1 (en) * | 1990-03-30 | 1991-10-17 | Fujitsu Limited | Dynamic ram in which timing of end of data read out is earlier than conventional |
| US5553032A (en) * | 1990-03-30 | 1996-09-03 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| US5594681A (en) * | 1990-03-30 | 1997-01-14 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| JP2011008846A (ja) * | 2009-06-24 | 2011-01-13 | Panasonic Corp | 半導体記憶装置 |
| JP2011187141A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 転送回路及びそれを用いた不揮発性半導体記憶装置 |
-
1987
- 1987-02-25 JP JP62041836A patent/JPS63209094A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
| JPH02152095A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02177089A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | メモリ回路用の書き込みドライバ回路 |
| WO1991015852A1 (en) * | 1990-03-30 | 1991-10-17 | Fujitsu Limited | Dynamic ram in which timing of end of data read out is earlier than conventional |
| US5553032A (en) * | 1990-03-30 | 1996-09-03 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| US5594681A (en) * | 1990-03-30 | 1997-01-14 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| JP2011008846A (ja) * | 2009-06-24 | 2011-01-13 | Panasonic Corp | 半導体記憶装置 |
| US8045389B2 (en) | 2009-06-24 | 2011-10-25 | Panasonic Corporation | Semiconductor memory device |
| JP2011187141A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 転送回路及びそれを用いた不揮発性半導体記憶装置 |
| US8374041B2 (en) | 2010-03-10 | 2013-02-12 | Kabushiki Kaisha Toshiba | Transfer circuit, nonvolatile semiconductor device using the same, and transfer method of the same |
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