JPH02177089A - メモリ回路用の書き込みドライバ回路 - Google Patents
メモリ回路用の書き込みドライバ回路Info
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- JPH02177089A JPH02177089A JP63330895A JP33089588A JPH02177089A JP H02177089 A JPH02177089 A JP H02177089A JP 63330895 A JP63330895 A JP 63330895A JP 33089588 A JP33089588 A JP 33089588A JP H02177089 A JPH02177089 A JP H02177089A
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- Japan
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- mos transistor
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- 238000010586 diagram Methods 0.000 description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路用の書き込みドライバ回路に関する
。
。
第２図はメモリ回路の従来例を示す構成図である。
書き込みドライバ回路１２は、書き込み制御信＠ＷＤＥ
に制御され、入力した書ぎ込みデータＷＢに基づいてデ
ィジット線１１１ １１２にそれぞれディジット信号
ＤＢ、ＤＢを出力する。メモリセル１０はワード線１６
により選択され、ディジット線１１＋、１１２のデータ
格納またはディジット線ｉ１１．１１ｚへのデータ出力
を行う。
に制御され、入力した書ぎ込みデータＷＢに基づいてデ
ィジット線１１１ １１２にそれぞれディジット信号
ＤＢ、ＤＢを出力する。メモリセル１０はワード線１６
により選択され、ディジット線１１＋、１１２のデータ
格納またはディジット線ｉ１１．１１ｚへのデータ出力
を行う。
データアンプ回路１３はメモリセル１０から出力された
ディジット線１１１．１１２のデータを増幅する。入出
力回路１４は、入出力端子１５からのデータを書き込み
データＷＢとして書き込みドライバ回路１２に出ノ〕し
、データアンプ回路１３の増幅出力を入出力端子１５に
出力する。
ディジット線１１１．１１２のデータを増幅する。入出
力回路１４は、入出力端子１５からのデータを書き込み
データＷＢとして書き込みドライバ回路１２に出ノ〕し
、データアンプ回路１３の増幅出力を入出力端子１５に
出力する。
第３図は第２図のメモリ回路用の書き込みドライバ回路
１２を詳細に示す回路図である。
１２を詳細に示す回路図である。
プント回路２１は書き込み制御信号ＷＤＥと害き込みデ
ータＷＢとのナンドをとる。インバータ２２は書き込み
データＷＢの論理反転を行う。ナンド回路２３はインバ
ータ２２の出力と書き込み制御信５ＷＤＥとのナンドを
とる。インバータ２４．２５はそれぞれナンド回路２３
．２１の出力の論理反転を行う。Ｐ型ＭＯＳトランジス
タＱＰ１は、ゲートがナンド回路２１の出力端に、ソー
スが電源Ｖ （）Ｄに、ドレインがディジット線１１１
にそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱ
Ｎ１は、ゲートがインバータ２４の出力端に、ドレイン
がディジット線１１１に、ソースがアースにそれぞれ接
続されている。Ｐ型ＭＯＳトランジスタＱＰ２は、ゲー
トがナンド回路２３の出力端に、ソースが電源Ｖｏｏに
、ドレインがディジット線１１２にそれぞれ接続されて
いる。
ータＷＢとのナンドをとる。インバータ２２は書き込み
データＷＢの論理反転を行う。ナンド回路２３はインバ
ータ２２の出力と書き込み制御信５ＷＤＥとのナンドを
とる。インバータ２４．２５はそれぞれナンド回路２３
．２１の出力の論理反転を行う。Ｐ型ＭＯＳトランジス
タＱＰ１は、ゲートがナンド回路２１の出力端に、ソー
スが電源Ｖ （）Ｄに、ドレインがディジット線１１１
にそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱ
Ｎ１は、ゲートがインバータ２４の出力端に、ドレイン
がディジット線１１１に、ソースがアースにそれぞれ接
続されている。Ｐ型ＭＯＳトランジスタＱＰ２は、ゲー
トがナンド回路２３の出力端に、ソースが電源Ｖｏｏに
、ドレインがディジット線１１２にそれぞれ接続されて
いる。
１１’！ＭＯＳトランジスタＱＮ２は、ゲートがインバ
ータ２５の出力端に、ドレインがディジット線１１２に
、ソースがアースにそれぞれ接続されている。
ータ２５の出力端に、ドレインがディジット線１１２に
、ソースがアースにそれぞれ接続されている。
上記のナンド回路２１．２３はそれぞれ４個のトランジ
スタで構成されており、インバータ２２゜２４．２５は
それぞれ２個のトランジスタで構成されている。
スタで構成されており、インバータ２２゜２４．２５は
それぞれ２個のトランジスタで構成されている。
次に、第３図の従来例の動作について説明する。
（Ｐ１き込み動作時。
書き込み制御信号ＷＤＥは論理レベルハイ（以降“Ｈ″
と記す）になる。
と記す）になる。
書き込みデータＷＢが１ Ｈｌ″であると、インバータ
２２の出力は論理レベルロウ（以降“１−″と記す）と
なり、ナンド回路２１．２３の出力はそれぞれ１１１１
．“°Ｈ″となる。インバータ２４゜２５の出力は“１
− ＋＋ 、 ｒｔ Ｈ＋＋となる。したがって、ト
ランジスタＱＰＩ、ＱＮ２はオン、トランジスタＱＮ１
．ＱＰ２はオフとなり、ディジット線１１１のディジッ
ト信号ＤＢはＩ Ｈ＋＋、ディジット線１１２のディジ
ット信号ＤＢはＬ″となる。
２２の出力は論理レベルロウ（以降“１−″と記す）と
なり、ナンド回路２１．２３の出力はそれぞれ１１１１
．“°Ｈ″となる。インバータ２４゜２５の出力は“１
− ＋＋ 、 ｒｔ Ｈ＋＋となる。したがって、ト
ランジスタＱＰＩ、ＱＮ２はオン、トランジスタＱＮ１
．ＱＰ２はオフとなり、ディジット線１１１のディジッ
ト信号ＤＢはＩ Ｈ＋＋、ディジット線１１２のディジ
ット信号ＤＢはＬ″となる。
書き込みデータＷＢが″“１ ｕであると、ナンド回路
２１．２３の出力はそれぞれ“Ｈ１１、”Ｌ １１とな
り、インバータ２４．２５の出力はそれぞれ１１ Ｈｌ
ｌ 、 １１１ ＋＋となる。したがってトランジス
タＱＰ１．ＱＮ２はオフ、トランジスタＱＮＴ、ＱＰ２
はオンとなりディジット信号ＤＢ、ＤＢはそれぞれ１１
Ｌ １１ 、 １１８１１となる。
２１．２３の出力はそれぞれ“Ｈ１１、”Ｌ １１とな
り、インバータ２４．２５の出力はそれぞれ１１ Ｈｌ
ｌ 、 １１１ ＋＋となる。したがってトランジス
タＱＰ１．ＱＮ２はオフ、トランジスタＱＮＴ、ＱＰ２
はオンとなりディジット信号ＤＢ、ＤＢはそれぞれ１１
Ｌ １１ 、 １１８１１となる。
（２）読み出し動作時。
書き込み制御信号ＷＤＥは“Ｌ １１になり、ナンド回
路２１．２３の出力は、書き込みデータＷＢの論理とは
無関係に、１１ Ｈ＋＋になる。インバータ２４．２５
の出力はともにＩＩ Ｌ １１になる。したがってトラ
ンジスタＱ ｐｌ、 Ｑ Ｐ２ 、 Ｑ Ｎ１ 、 Ｑ
Ｎ２はオフとなり、ディジット線１１１，１１２はハ
イインピーダンスになる。
路２１．２３の出力は、書き込みデータＷＢの論理とは
無関係に、１１ Ｈ＋＋になる。インバータ２４．２５
の出力はともにＩＩ Ｌ １１になる。したがってトラ
ンジスタＱ ｐｌ、 Ｑ Ｐ２ 、 Ｑ Ｎ１ 、 Ｑ
Ｎ２はオフとなり、ディジット線１１１，１１２はハ
イインピーダンスになる。
上述した従来のメモリ回路用の書き込みドライバ回路は
ナンド回路を用いているので、回路素子数が多く、特に
多ビツト系のメモリ回路においてはマスク上広い面積が
必要となるという欠点がある。
ナンド回路を用いているので、回路素子数が多く、特に
多ビツト系のメモリ回路においてはマスク上広い面積が
必要となるという欠点がある。
本発明のメモリ回路用の渚込みドライバ回路は、書き込
みデータ信号を入力し、論理反転する第１のインバータ
と、 書き込み制御信号を入力し、論理反転する第２のインバ
ータと、 ゲートが第２のインバータの出力端に、ドレインが第１
のディジット線にそれぞれ接続された第１のＰ型ＭＯＳ
Ｉ−ランジスタと、 ゲートが書き込み制御信号を入力し、ドレインが第１の
ディジット線に接続された第１のＮｆｆ！ＭＯＳトラン
ジスタと、 ゲートが第２のインバータの出力端に、ドレインが第２
のデイジン１〜線にそれぞれ接続された第２のＰ型ＭＯ
Ｓトランジスタと、 ゲートが書き込み制御信舅を入力し、ドレインが第２の
ディジット線に接続された第２のＮ型ＭＯＳトランジス
タと、 ゲートが第１のインバータの出力端に、ソースが電源に
、ドレインが第１のＰ型ＭＯＳトランジスタのソースに
それぞれ接続された第３のＰ型Ｍ○Ｓトランジスタと、 ゲートが第１のインバータの出力端に、ドレインが第１
のＮ型ＭＯＳトランジスタのソースに、ソースがアース
にそれぞれ接続された第３のＮ型ＭＯＳトランジスタと
、 ゲートがよぎ込みデータを入力し、ソースが電源に、ド
レインが第２のＰ型ＭｏＳトランジスタのソースにそれ
ぞれ接続された第４のＰ型ＭＯＳトランジスタと、 ゲートが書き込みデータを入力し、ドレインが第２のＮ
型ＭＯ８ｌ〜ランジスタのソースに、ソースがアースに
それぞれ接続された第４のＮ型ＭＯＳトランジスタとを
有する。
みデータ信号を入力し、論理反転する第１のインバータ
と、 書き込み制御信号を入力し、論理反転する第２のインバ
ータと、 ゲートが第２のインバータの出力端に、ドレインが第１
のディジット線にそれぞれ接続された第１のＰ型ＭＯＳ
Ｉ−ランジスタと、 ゲートが書き込み制御信号を入力し、ドレインが第１の
ディジット線に接続された第１のＮｆｆ！ＭＯＳトラン
ジスタと、 ゲートが第２のインバータの出力端に、ドレインが第２
のデイジン１〜線にそれぞれ接続された第２のＰ型ＭＯ
Ｓトランジスタと、 ゲートが書き込み制御信舅を入力し、ドレインが第２の
ディジット線に接続された第２のＮ型ＭＯＳトランジス
タと、 ゲートが第１のインバータの出力端に、ソースが電源に
、ドレインが第１のＰ型ＭＯＳトランジスタのソースに
それぞれ接続された第３のＰ型Ｍ○Ｓトランジスタと、 ゲートが第１のインバータの出力端に、ドレインが第１
のＮ型ＭＯＳトランジスタのソースに、ソースがアース
にそれぞれ接続された第３のＮ型ＭＯＳトランジスタと
、 ゲートがよぎ込みデータを入力し、ソースが電源に、ド
レインが第２のＰ型ＭｏＳトランジスタのソースにそれ
ぞれ接続された第４のＰ型ＭＯＳトランジスタと、 ゲートが書き込みデータを入力し、ドレインが第２のＮ
型ＭＯ８ｌ〜ランジスタのソースに、ソースがアースに
それぞれ接続された第４のＮ型ＭＯＳトランジスタとを
有する。
ナンド回路を用いず第１．第２のインバータと、８ｇの
ＭＯＳトランジスタとを用いているので少い素子で従来
と同じ動作を実現できる。
ＭＯＳトランジスタとを用いているので少い素子で従来
と同じ動作を実現できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリ回路用のＩぎ込みドライバ回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
インバータ１は書き込みデータＷＢを入力し、その論理
を反転する。インバータ２は書き込み制御信号ＷＤＥを
入力し、その論理を反転する。Ｐ型Ｍ ＯＳ トランジ
スタＱＰ３は、ブー［・がインバータ１の出力端に、ソ
ースが電源■Ｄ［）にそれぞれ接続されている。Ｐ型Ｍ
Ｏ８ｌ−ランジスタＱｐ＋は、ブー トがインバータ２
の出力端に、ソースがＰ型ＭＯＳトランジスタＱＰ３の
ドレインに、ドレインがディジット線１１１にそれぞれ
接続されている。
を反転する。インバータ２は書き込み制御信号ＷＤＥを
入力し、その論理を反転する。Ｐ型Ｍ ＯＳ トランジ
スタＱＰ３は、ブー［・がインバータ１の出力端に、ソ
ースが電源■Ｄ［）にそれぞれ接続されている。Ｐ型Ｍ
Ｏ８ｌ−ランジスタＱｐ＋は、ブー トがインバータ２
の出力端に、ソースがＰ型ＭＯＳトランジスタＱＰ３の
ドレインに、ドレインがディジット線１１１にそれぞれ
接続されている。
Ｎ型ＭｏＳトランジスタＯＮ＋は、ゲートが書き込み制
御信号ＷＤＥを入力し、ドレインがｆイジツト線１１１
に接続されている。Ｎ型ＭＯＳトランジスタＱＮ３は、
ゲートがインバータ１の出力端に、ドレインがＮ型ＭＯ
ＳトランジスタＱＮＩのソースに、ソースがアースにそ
れぞれ接続されている。
御信号ＷＤＥを入力し、ドレインがｆイジツト線１１１
に接続されている。Ｎ型ＭＯＳトランジスタＱＮ３は、
ゲートがインバータ１の出力端に、ドレインがＮ型ＭＯ
ＳトランジスタＱＮＩのソースに、ソースがアースにそ
れぞれ接続されている。
Ｐ型ＭＯＳトランジスタＱρ４は、ゲートが引き込みデ
ータＷＢを入力し、ソースが電源Ｖｏｏに接続されてい
る。Ｐ型ＭＯＳトランジスタＱＰ２は、ゲートがインバ
ータ２の出力端に、ソースがＰ型ＭＯＳトランジスタＱ
ｐ４のドレインに、トレインがディジット線１１２にそ
れぞれ＋ｅＶｃされている。
ータＷＢを入力し、ソースが電源Ｖｏｏに接続されてい
る。Ｐ型ＭＯＳトランジスタＱＰ２は、ゲートがインバ
ータ２の出力端に、ソースがＰ型ＭＯＳトランジスタＱ
ｐ４のドレインに、トレインがディジット線１１２にそ
れぞれ＋ｅＶｃされている。
Ｎ型ＭＯＳトランジスタＱ〜２は、ゲートがμ）き込み
制御信号ＷＤＥを入力し、ドレインがディジット線１１
２に接続されている。Ｎ型ＭＯ８トランジスタＱＮ４は
、ゲート書き込みデータＷ ＋３をへカし、ドレインが
Ｎ 型Ｍ ＯＳ トランジスタＱＮ２のソースに、ソー
スがアースにそれぞれ接続されている。
制御信号ＷＤＥを入力し、ドレインがディジット線１１
２に接続されている。Ｎ型ＭＯ８トランジスタＱＮ４は
、ゲート書き込みデータＷ ＋３をへカし、ドレインが
Ｎ 型Ｍ ＯＳ トランジスタＱＮ２のソースに、ソー
スがアースにそれぞれ接続されている。
次に、第１図の実施例の動作について説明する。
（Ｐ書き込み動作時。
書き込み制御信号ＷＯＥは論理レベルハイく以降” Ｈ
”と記す）になる。インバータ２の出力は論理１ノベル
ロ「り（以降“Ｌ″と記す）になる。Ｐ型ＭＯ８ｔ−ラ
ンジスタＱｐ＋、ＱＰ２とＮ型ＭＯｓトランジスタＱＮ
１．ＱＮ２とはオンになる。したがって、書き込みデー
タＷＢが゛Ｈパであると、インバータ１の出力は“Ｌ″
どなり、トランジスタＱＰ３．ＱＮ、Ｉがオン、トラン
ジスタＱＮ３．ＱＰ４がオフとなるので、ディジット線
１１１のディジット信号ＤＢは゛” Ｈ” 、ディジッ
ト線１１２のゲイジット信翼ＤＢは” Ｌ ”になる。
”と記す）になる。インバータ２の出力は論理１ノベル
ロ「り（以降“Ｌ″と記す）になる。Ｐ型ＭＯ８ｔ−ラ
ンジスタＱｐ＋、ＱＰ２とＮ型ＭＯｓトランジスタＱＮ
１．ＱＮ２とはオンになる。したがって、書き込みデー
タＷＢが゛Ｈパであると、インバータ１の出力は“Ｌ″
どなり、トランジスタＱＰ３．ＱＮ、Ｉがオン、トラン
ジスタＱＮ３．ＱＰ４がオフとなるので、ディジット線
１１１のディジット信号ＤＢは゛” Ｈ” 、ディジッ
ト線１１２のゲイジット信翼ＤＢは” Ｌ ”になる。
（２）読み出し動作時。
書き込み制御信号ＷＤＥはｉｔ Ｌ ＋＋になり、イン
バータ２の出力は“Ｈ″になる。トランジスタＱ ｐｌ
、 Ｑ Ｐ２ 、 Ｑ Ｎ１． Ｑ Ｎ２はいずれもオ
フとなるので 内き込みデータＷＢの論理と無関係に、
ディジッ１〜ＶＪ１１＋、１１ｚはハイインピーダンス
になる。
バータ２の出力は“Ｈ″になる。トランジスタＱ ｐｌ
、 Ｑ Ｐ２ 、 Ｑ Ｎ１． Ｑ Ｎ２はいずれもオ
フとなるので 内き込みデータＷＢの論理と無関係に、
ディジッ１〜ＶＪ１１＋、１１ｚはハイインピーダンス
になる。
この動作は第３図の従来例のものと実質的に同じである
。
。
以上説明したように本発明は、ナンド回路を用いず第１
．第２のインバータと、８個のＭｏＳトランジスタとを
用いることにより従来と同じ動作をさせるのに少い素子
で実現でき、結果的に書き込みドライバ回路がチップ上
に占有する面積を小さくできるという効果がある。
．第２のインバータと、８個のＭｏＳトランジスタとを
用いることにより従来と同じ動作をさせるのに少い素子
で実現でき、結果的に書き込みドライバ回路がチップ上
に占有する面積を小さくできるという効果がある。
第１図は本発明のメモリ回路用のドライバ回路の＝−ヘ
・実施例を示す回路図、第２図は従来のメモリ回路を示
す構成図、第Ｃ３図は第２図の書き込みドライバ回路１
２を詳細に示す回路図である。 １．２・・・インバータ、 １１＋、１１２・・・ディジット線、 Ｑ ｐｌ、 Ｑ Ｐ２ 、 Ｑ Ｐ３ 、 Ｑ Ｐ４・
・・Ｐ型ＭＯ８ｌ−ランジスタ、 Ｑ Ｎ１ 、 Ｑ Ｎ２ 、 Ｑ Ｎ３ 、 Ｑ Ｎ、
！・・・Ｎ型ＭＯＳｔ−ランジスタ。
・実施例を示す回路図、第２図は従来のメモリ回路を示
す構成図、第Ｃ３図は第２図の書き込みドライバ回路１
２を詳細に示す回路図である。 １．２・・・インバータ、 １１＋、１１２・・・ディジット線、 Ｑ ｐｌ、 Ｑ Ｐ２ 、 Ｑ Ｐ３ 、 Ｑ Ｐ４・
・・Ｐ型ＭＯ８ｌ−ランジスタ、 Ｑ Ｎ１ 、 Ｑ Ｎ２ 、 Ｑ Ｎ３ 、 Ｑ Ｎ、
！・・・Ｎ型ＭＯＳｔ−ランジスタ。
Claims (1)
- 【特許請求の範囲】 １、書き込みデータ信号を入力し、論理反転する第１の
インバータと、 書き込み制御信号を入力し、論理反転する第２のインバ
ータと、 ゲートが第２のインバータの出力端に、ドレインが第１
のディジット線にそれぞれ接続された第１のＰ型ＭＯＳ
トランジスタと、 ゲートが書き込み制御信号を入力し、ドレインが第１の
ディジット線に接続された第１のＮ型ＭＯＳトランジス
タと、 ゲートが第２のインバータの出力端に、ドレインが第２
のディジット線にそれぞれ接続された第２のＰ型ＭＯＳ
トランジスタと、 ゲートが書き込み制御信号を入力し、ドレインが第２の
ディジット線に接続された第２のＮ型ＭＯＳトランジス
タと、 ゲートが第１のインバータの出力端に、ソースが電源に
、ドレインが第１のＰ型ＭＯＳトランジスタのソースに
それぞれ接続された第３のＰ型ＭＯＳトランジスタと、 ゲートが第１のインバータの出力端に、ドレインが第１
のＮ型ＭＯＳトランジスタのソースに、ソースがアース
にそれぞれ接続された第３のＮ型ＭＯＳトランジスタと
、 ゲートが書き込みデータを入力し、ソースが電源に、ド
レインが第２のＰ型ＭＯＳトランジスタのソースにそれ
ぞれ接続された第４のＰ型ＭＯＳトランジスタと、 ゲートが書き込みデータを入力し、ドレインが第２のＮ
型ＭＯＳトランジスタのソースに、ソースがアースにそ
れぞれ接続された第４のＮ型ＭＯＳトランジスタとを有
するメモリ回路用の書き込みドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330895A JPH02177089A (ja) | 1988-12-27 | 1988-12-27 | メモリ回路用の書き込みドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330895A JPH02177089A (ja) | 1988-12-27 | 1988-12-27 | メモリ回路用の書き込みドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177089A true JPH02177089A (ja) | 1990-07-10 |
Family
ID=18237703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330895A Pending JPH02177089A (ja) | 1988-12-27 | 1988-12-27 | メモリ回路用の書き込みドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177089A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170994A (ja) * | 1985-01-23 | 1986-08-01 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS61170995A (ja) * | 1985-01-23 | 1986-08-01 | Seiko Epson Corp | 半導体記憶装置 |
| JPS63209094A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-12-27 JP JP63330895A patent/JPH02177089A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170994A (ja) * | 1985-01-23 | 1986-08-01 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS61170995A (ja) * | 1985-01-23 | 1986-08-01 | Seiko Epson Corp | 半導体記憶装置 |
| JPS63209094A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
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