JPH08138379A - 半導体メモリ装置の非重畳信号発生回路 - Google Patents
半導体メモリ装置の非重畳信号発生回路Info
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- JPH08138379A JPH08138379A JP7032200A JP3220095A JPH08138379A JP H08138379 A JPH08138379 A JP H08138379A JP 7032200 A JP7032200 A JP 7032200A JP 3220095 A JP3220095 A JP 3220095A JP H08138379 A JPH08138379 A JP H08138379A
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Abstract
(57)【要約】 （修正有）
【目的】簡単な回路構成で実現でき、高速動作に適合し
た非重畳信号発生回路を提供する。 【構成】入力信号を相補的な“１”及び“０”の論理を
有する２つの信号として出力する非重畳信号発生回路で
あって、放電される出力ノードの出力信号は、出力ノー
ドに対して並列状態の２つのトランジスタを経て早く放
電され、充電される出力ノードの出力信号は、出力ノー
ドに対して直列連結の２つのトランジスタを経て遅れて
充電される効果を有し、その結果、相補関係にある２つ
の出力ノードで出力信号の遷移が生ずるとき、時間差が
発生するため、非重畳信号の発生が可能である。
た非重畳信号発生回路を提供する。 【構成】入力信号を相補的な“１”及び“０”の論理を
有する２つの信号として出力する非重畳信号発生回路で
あって、放電される出力ノードの出力信号は、出力ノー
ドに対して並列状態の２つのトランジスタを経て早く放
電され、充電される出力ノードの出力信号は、出力ノー
ドに対して直列連結の２つのトランジスタを経て遅れて
充電される効果を有し、その結果、相補関係にある２つ
の出力ノードで出力信号の遷移が生ずるとき、時間差が
発生するため、非重畳信号の発生が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するもので、詳しくは高速メモリ素子のバッファ端に適
合した非重畳信号を発生する半導体メモリ装置の非重畳
信号発生回路に関するものである。
するもので、詳しくは高速メモリ素子のバッファ端に適
合した非重畳信号を発生する半導体メモリ装置の非重畳
信号発生回路に関するものである。
【０００２】
【従来の技術】一般の半導体メモリ装置において、１つ
の入力信号に対して相補的論理を有する２つの信号を出
力する回路、たとえばデータ入力バッファまたはアドレ
ス入力バッファ等では出力信号間の論理レベルが互いに
相補的であるため、出力信号間の論理レベルが重畳しな
い信号として発生されるようにすることが必要である。
そのような目的のために、本発明が適用される非重畳信
号発生回路は広く使用されている。
の入力信号に対して相補的論理を有する２つの信号を出
力する回路、たとえばデータ入力バッファまたはアドレ
ス入力バッファ等では出力信号間の論理レベルが互いに
相補的であるため、出力信号間の論理レベルが重畳しな
い信号として発生されるようにすることが必要である。
そのような目的のために、本発明が適用される非重畳信
号発生回路は広く使用されている。
【０００３】図４は従来例による非重畳信号の発生のた
めの回路図である。入力信号ＩＮＰＵＴは、２つのイン
バータを通過した後、非重畳回路１０を通過して互いに
相補的であり重畳がない２つの出力信号Ａ、／Ａとして
出力される。
めの回路図である。入力信号ＩＮＰＵＴは、２つのイン
バータを通過した後、非重畳回路１０を通過して互いに
相補的であり重畳がない２つの出力信号Ａ、／Ａとして
出力される。
【０００４】図４において入力信号ＩＮＰＵＴは２つの
インバータＩ１、Ｉ２を順次通過した後、第１経路に沿
ってインバータＩ３とＮＡＮＤゲートＮＤ１を通過して
第１出力信号Ａとして出力され、併わせて第２経路に沿
ってＮＡＮＤゲートＮＤ２を通じて第２出力信号／Ａと
して出力される。
インバータＩ１、Ｉ２を順次通過した後、第１経路に沿
ってインバータＩ３とＮＡＮＤゲートＮＤ１を通過して
第１出力信号Ａとして出力され、併わせて第２経路に沿
ってＮＡＮＤゲートＮＤ２を通じて第２出力信号／Ａと
して出力される。
【０００５】前記ＮＡＮＤゲートＮＤ１、ＮＤ２は両方
の出力が相手方のさらに他の入力としてフィードバック
されるように連結されている。
の出力が相手方のさらに他の入力としてフィードバック
されるように連結されている。
【０００６】図５は、図４の詳細回路図であり、図６は
図５の動作タイミング図である。図５〜図６に基づいて
従来の非重畳信号発生回路の動作を詳細に説明する。
図５の動作タイミング図である。図５〜図６に基づいて
従来の非重畳信号発生回路の動作を詳細に説明する。
【０００７】論理“０”から論理“１”に遷移する入力
信号ＩＮＰＵＴが、インバータＩ１、Ｉ２を順次に経
て、低いスレショルド電圧を有するインバータＩ３に入
力されると、そのインバータＩ３内のｐチャネルトラン
ジスタ１０１がターンオフされるとともに、ｎチャネル
トランジスタ１１１がターンオンされて、出力信号が論
理“０”に遷移する。これにより、ＮＡＮＤゲートＮＤ
１を構成するｐチャネルトランジスタ１０２がターンオ
ンされ、ｎチャネルトランジスタ１１２がターンオフさ
れて、第１出力信号Ａが論理“１”に充電される。
信号ＩＮＰＵＴが、インバータＩ１、Ｉ２を順次に経
て、低いスレショルド電圧を有するインバータＩ３に入
力されると、そのインバータＩ３内のｐチャネルトラン
ジスタ１０１がターンオフされるとともに、ｎチャネル
トランジスタ１１１がターンオンされて、出力信号が論
理“０”に遷移する。これにより、ＮＡＮＤゲートＮＤ
１を構成するｐチャネルトランジスタ１０２がターンオ
ンされ、ｎチャネルトランジスタ１１２がターンオフさ
れて、第１出力信号Ａが論理“１”に充電される。
【０００８】反面で、ＮＡＮＤゲートＮＤ２では、論理
“１”の入力信号によりｐチャネルトランジスタ１０４
がターンオフされるとともにｎチャネルトランジスタ１
１４がターンオフされる。しかし、第１出力信号Ａがゲ
ート入力されるｐチャネルトランジスタ１０５がターン
オフされ、ｎチャネルトランジスタ１１５がターンオン
されるまで、出力信号の変化が遅くなるため、ＮＡＮＤ
ゲートＮＤ１よりゆっくり論理“０”に放電される。
“１”の入力信号によりｐチャネルトランジスタ１０４
がターンオフされるとともにｎチャネルトランジスタ１
１４がターンオフされる。しかし、第１出力信号Ａがゲ
ート入力されるｐチャネルトランジスタ１０５がターン
オフされ、ｎチャネルトランジスタ１１５がターンオン
されるまで、出力信号の変化が遅くなるため、ＮＡＮＤ
ゲートＮＤ１よりゆっくり論理“０”に放電される。
【０００９】したがって、入力信号が論理“０”から論
理“１”に遷移する場合、第１出力信号Ａが論理“１”
に充電される時間が、第２出力信号／Ａが論理“０”に
放電される時間よりも早いため、２つの出力信号間の重
畳が防止される。
理“１”に遷移する場合、第１出力信号Ａが論理“１”
に充電される時間が、第２出力信号／Ａが論理“０”に
放電される時間よりも早いため、２つの出力信号間の重
畳が防止される。
【００１０】また、入力信号が論理“１”から論理
“０”に遷移する場合にも前述したような同一論理動作
過程により非重畳信号が得られる。
“０”に遷移する場合にも前述したような同一論理動作
過程により非重畳信号が得られる。
【００１１】すなわち、従来の非重畳信号発生回路で
は、論理“１”に充電される時間と論理“０”の放電さ
れる時間との差を用いて非重畳信号を得ることができ
た。
は、論理“１”に充電される時間と論理“０”の放電さ
れる時間との差を用いて非重畳信号を得ることができ
た。
【００１２】
【発明が解決しようとする課題】しかしながら、従来技
術によると、１つのＮＡＮＤゲートの出力は他のＮＡＮ
Ｄゲートを入力して供給されるときに発生される時間遅
延により、実際的には十分な非重畳区間（non-overlap
interval）を得ることが難しいという問題点があった。
術によると、１つのＮＡＮＤゲートの出力は他のＮＡＮ
Ｄゲートを入力して供給されるときに発生される時間遅
延により、実際的には十分な非重畳区間（non-overlap
interval）を得ることが難しいという問題点があった。
【００１３】このような問題点を解消するために、遅延
回路等を挿入する方法を採用する場合、非重畳回路が占
める面積が大きくなるとともに、信号の入力から出力ま
での所要伝達時間が増加するため、高速動作に不利であ
る。
回路等を挿入する方法を採用する場合、非重畳回路が占
める面積が大きくなるとともに、信号の入力から出力ま
での所要伝達時間が増加するため、高速動作に不利であ
る。
【００１４】したがって、前述した問題的を解決するた
めの本発明の目的は、簡単な回路構成で実現でき、高速
動作に適合した非重畳信号発生回路を提供することであ
る。
めの本発明の目的は、簡単な回路構成で実現でき、高速
動作に適合した非重畳信号発生回路を提供することであ
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明は、入力信号を相補的な“１”および“０”の
論理を有する２つの信号として出力する非重畳信号発生
回路であって、入力信号が“０”の論理から“１”の論
理に遷移する第１の場合、第１出力ノードを“０”の論
理から“１”の論理に遷移させ、入力信号が“１”の論
理から“０”の論理に遷移する第２の場合、第１出力ノ
ードを“１”の論理から“０”の論理に遷移させる第１
トランジスタと、入力信号を反転する第１インバータ
と、第２の場合、第１インバータの出力信号により制御
されて第１出力ノードを“１”の論理から“０”の論理
に遷移させる第２トランジスタとを有する第１データ経
路と、第１インバータの出力信号が“０”の論理から
“１”の論理に遷移する第２の場合、第２出力ノードを
“０”の論理から“１”の論理に遷移させ、第１インバ
ータの出力信号が“１”の論理から“０”の論理に遷移
する第１の場合、第２出力ノードを“１”の論理から
“０”の論理に遷移させる第３トランジスタと、第１イ
ンバータの出力信号を反転する第２インバータと、第２
インバータの出力信号により制御されて、第１の場合、
第２出力ノードを“１”の論理から“０”の論理に遷移
させる第４トランジスタとを有する第２データ経路とを
備えることにより、各々の経路上に発生される時間差に
より非重畳信号が得られることを特徴とする。
の本発明は、入力信号を相補的な“１”および“０”の
論理を有する２つの信号として出力する非重畳信号発生
回路であって、入力信号が“０”の論理から“１”の論
理に遷移する第１の場合、第１出力ノードを“０”の論
理から“１”の論理に遷移させ、入力信号が“１”の論
理から“０”の論理に遷移する第２の場合、第１出力ノ
ードを“１”の論理から“０”の論理に遷移させる第１
トランジスタと、入力信号を反転する第１インバータ
と、第２の場合、第１インバータの出力信号により制御
されて第１出力ノードを“１”の論理から“０”の論理
に遷移させる第２トランジスタとを有する第１データ経
路と、第１インバータの出力信号が“０”の論理から
“１”の論理に遷移する第２の場合、第２出力ノードを
“０”の論理から“１”の論理に遷移させ、第１インバ
ータの出力信号が“１”の論理から“０”の論理に遷移
する第１の場合、第２出力ノードを“１”の論理から
“０”の論理に遷移させる第３トランジスタと、第１イ
ンバータの出力信号を反転する第２インバータと、第２
インバータの出力信号により制御されて、第１の場合、
第２出力ノードを“１”の論理から“０”の論理に遷移
させる第４トランジスタとを有する第２データ経路とを
備えることにより、各々の経路上に発生される時間差に
より非重畳信号が得られることを特徴とする。
【００１６】
【実施例】以下、本発明の全般的な理解を裏付けるため
に添付図面に基づいて本発明による望ましい実施例を詳
述する。
に添付図面に基づいて本発明による望ましい実施例を詳
述する。
【００１７】図１は本発明による非重畳信号発生回路の
回路図である。図１において、入力信号は直接接続され
た２つのインバータ１２、１４を通過した後、２つのイ
ンバータ１６、２２と２つのｐチャネルトランジスタ１
８、２４と、２つのｎチャネルトランジスタ２０、２６
とから構成された非重畳回路から相補関係にある２つの
出力信号Ａ、／Ａとして出力される。
回路図である。図１において、入力信号は直接接続され
た２つのインバータ１２、１４を通過した後、２つのイ
ンバータ１６、２２と２つのｐチャネルトランジスタ１
８、２４と、２つのｎチャネルトランジスタ２０、２６
とから構成された非重畳回路から相補関係にある２つの
出力信号Ａ、／Ａとして出力される。
【００１８】本発明による非重畳回路３０は２つのデー
タ経路で構成されている。前記非重畳回路３０に入力さ
れた信号はインバータ１６と第１データ経路上のｐチャ
ネルトランジスタ１８のソースにそれぞれ供給される。
ｐチャネルトランジスタ１８のゲートとドレインは、接
地端子と第１出力信号Ａを発生するｎチャネルトランジ
スタ２０のドレインにそれぞれ連結され、ｎチャネルト
ランジスタ２０のゲートとソースは、インバータ１６の
出力端子と接地端子にそれぞれ連結される。
タ経路で構成されている。前記非重畳回路３０に入力さ
れた信号はインバータ１６と第１データ経路上のｐチャ
ネルトランジスタ１８のソースにそれぞれ供給される。
ｐチャネルトランジスタ１８のゲートとドレインは、接
地端子と第１出力信号Ａを発生するｎチャネルトランジ
スタ２０のドレインにそれぞれ連結され、ｎチャネルト
ランジスタ２０のゲートとソースは、インバータ１６の
出力端子と接地端子にそれぞれ連結される。
【００１９】第２データ経路では、インバータ１６の出
力端子の出力がインバータ２２とｐチャネルトランジス
タ２４のソースにそれぞれ供給される。ｐチャネルトラ
ンジスタ２４のゲートとドレインは、接地端子と第２出
力信号／Ａを発生するｎチャネルトランジスタ２６のド
レインにそれぞれ連結され、ｎチャネルトランジスタ２
６のゲートとソースは、インバータ２２の出力端子と接
地端子にそれぞれ連結される。
力端子の出力がインバータ２２とｐチャネルトランジス
タ２４のソースにそれぞれ供給される。ｐチャネルトラ
ンジスタ２４のゲートとドレインは、接地端子と第２出
力信号／Ａを発生するｎチャネルトランジスタ２６のド
レインにそれぞれ連結され、ｎチャネルトランジスタ２
６のゲートとソースは、インバータ２２の出力端子と接
地端子にそれぞれ連結される。
【００２０】以下、本発明による動作を詳細に説明する
と次のようである。まず、入力信号が“０”から“１”
に遷移する場合、“１”の論理の入力信号がインバータ
１２、１４を順次経て、オン状態のｐチャネルトランジ
スタ１８のソースに入力されるとともにインバータ１
２、１４、１６を順次経て、ｎチャネルトランジスタ２
０のゲートに印加されて、ｎチャネルトランジスタ２０
がオフされることにより第１出力ノードＮ１の第１出力
信号Ａが“１”の論理のレベルに充電される。一方、
“１”の論理の入力信号はインバータ１６を経てオン状
態のｐチャネルトランジスタ２４のソースに入力される
とともに、インバータ１６、２２を順次経て、ｎチャネ
ルトランジスタ２６のゲートに印加されて、ｎチャネル
トランジスタ２６がオンとなることにより、第２出力ノ
ードＮ２の第２出力信号／Ａが“０”の論理に放電され
る。
と次のようである。まず、入力信号が“０”から“１”
に遷移する場合、“１”の論理の入力信号がインバータ
１２、１４を順次経て、オン状態のｐチャネルトランジ
スタ１８のソースに入力されるとともにインバータ１
２、１４、１６を順次経て、ｎチャネルトランジスタ２
０のゲートに印加されて、ｎチャネルトランジスタ２０
がオフされることにより第１出力ノードＮ１の第１出力
信号Ａが“１”の論理のレベルに充電される。一方、
“１”の論理の入力信号はインバータ１６を経てオン状
態のｐチャネルトランジスタ２４のソースに入力される
とともに、インバータ１６、２２を順次経て、ｎチャネ
ルトランジスタ２６のゲートに印加されて、ｎチャネル
トランジスタ２６がオンとなることにより、第２出力ノ
ードＮ２の第２出力信号／Ａが“０”の論理に放電され
る。
【００２１】これをより詳細に説明すると、入力信号が
“０”の論理から“１”の論理に遷移することにより、
インバータ１４の出力状態が“１”の論理に遷移する。
この際に、インバータ１４のｐチャネルトランジスタが
オンとなり、インバータ１４のｎチャネルトランジスタ
がオフとなるので、電源電圧がインバータ１４のオンと
なったｐチャネルトランジスタと非重畳回路３０のｐＭ
ＯＳトランジスタ１８を順次経て、第１出力ノードＮ１
に伝達される。
“０”の論理から“１”の論理に遷移することにより、
インバータ１４の出力状態が“１”の論理に遷移する。
この際に、インバータ１４のｐチャネルトランジスタが
オンとなり、インバータ１４のｎチャネルトランジスタ
がオフとなるので、電源電圧がインバータ１４のオンと
なったｐチャネルトランジスタと非重畳回路３０のｐＭ
ＯＳトランジスタ１８を順次経て、第１出力ノードＮ１
に伝達される。
【００２２】また、入力信号が“０”の論理から“１”
の論理に遷移するにつれて、インバータ１６の出力が
“０”の論理に遷移して、ｎＭＯＳトランジスタ２０の
ゲートに印加されることにより、ｎＭＯＳトランジスタ
２０がオフとなる。そして、入力信号が“０”の論理か
ら“１”の論理に遷移するにつれて、インバータ１６の
出力が“０”の論理に遷移するとき、インバータ１６の
ｐＭＯＳトランジスタがオフとなり、インバータ１６の
ｎＭＯＳトランジスタがオンとなるので、第２出力ノー
ドＮ２からの第２出力信号／Ａが非重畳回路３０のｐＭ
ＯＳトランジスタ２４とインバータ１６のオンとなった
ｎＭＯＳトランジスタを順次経て、接地端子に放電され
ると同時に、インバータ２２の“１”の論理の出力がｎ
ＭＯＳトランジスタ２６のゲートに印加されて、ｎＭＯ
Ｓトランジスタ２６がオンとなるので、第２出力ノード
Ｎ２から第２出力信号／ＡがｎＭＯＳトランジスタ２６
を経て接地端子に放電される。
の論理に遷移するにつれて、インバータ１６の出力が
“０”の論理に遷移して、ｎＭＯＳトランジスタ２０の
ゲートに印加されることにより、ｎＭＯＳトランジスタ
２０がオフとなる。そして、入力信号が“０”の論理か
ら“１”の論理に遷移するにつれて、インバータ１６の
出力が“０”の論理に遷移するとき、インバータ１６の
ｐＭＯＳトランジスタがオフとなり、インバータ１６の
ｎＭＯＳトランジスタがオンとなるので、第２出力ノー
ドＮ２からの第２出力信号／Ａが非重畳回路３０のｐＭ
ＯＳトランジスタ２４とインバータ１６のオンとなった
ｎＭＯＳトランジスタを順次経て、接地端子に放電され
ると同時に、インバータ２２の“１”の論理の出力がｎ
ＭＯＳトランジスタ２６のゲートに印加されて、ｎＭＯ
Ｓトランジスタ２６がオンとなるので、第２出力ノード
Ｎ２から第２出力信号／ＡがｎＭＯＳトランジスタ２６
を経て接地端子に放電される。
【００２３】すなわち、入力信号が“０”の論理から
“１”の論理に遷移するにつれて、電源電圧がインバー
タ１４のｐＭＯＳトランジスタと非重畳回路３０のｐＭ
ＯＳトランジスタ１８を直列に経て、第１出力ノードＮ
１に伝達されるので、第１出力ノードＮ１での第１出力
信号Ａが論理“１”に遅れて充電される一方、直列連結
されたｐＭＯＳトランジスタ２４とインバータ１６のｎ
ＭＯＳトランジスタと、ｎＭＯＳトランジスタ２６を並
列に経て放電されるので、第２出力ノードＮ２での第２
出力信号／Ａが論理“０”に早く放電される。
“１”の論理に遷移するにつれて、電源電圧がインバー
タ１４のｐＭＯＳトランジスタと非重畳回路３０のｐＭ
ＯＳトランジスタ１８を直列に経て、第１出力ノードＮ
１に伝達されるので、第１出力ノードＮ１での第１出力
信号Ａが論理“１”に遅れて充電される一方、直列連結
されたｐＭＯＳトランジスタ２４とインバータ１６のｎ
ＭＯＳトランジスタと、ｎＭＯＳトランジスタ２６を並
列に経て放電されるので、第２出力ノードＮ２での第２
出力信号／Ａが論理“０”に早く放電される。
【００２４】したがって、第１出力信号Ａはより長い充
電時間を経て“１”の論理に充電され、第２出力信号／
Ａは“０”の論理に早く放電されるため、遷移時間の差
が発生して第１、第２出力信号Ａ、／Ａが重畳なしに発
生し得ることになる。
電時間を経て“１”の論理に充電され、第２出力信号／
Ａは“０”の論理に早く放電されるため、遷移時間の差
が発生して第１、第２出力信号Ａ、／Ａが重畳なしに発
生し得ることになる。
【００２５】逆に、入力信号が“１”の論理から“０”
の論理に遷移する場合、入力信号が“０”から“１”に
遷移する場合と同様に、入力信号が“１”の論理から
“０”の論理に遷移するにつれて、第１出力ノードＮ１
での第１出力信号Ａが直列連結された非重畳回路３０の
ｐＭＯＳトランジスタ１８とインバータ１４のｎＭＯＳ
トランジスタと、ｎＭＯＳトランジスタ２０を並列に経
て放電されるので、第１出力ノードＮ１での第１出力信
号Ａが論理“０”に早く放電される一方、電源電圧がイ
ンバータ１６のｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタ２４を直列に経て第１出力ノードＮ１に伝達され
るので、第２出力ノードＮ２での第２出力信号／Ａが論
理“１”に遅れて充電される。
の論理に遷移する場合、入力信号が“０”から“１”に
遷移する場合と同様に、入力信号が“１”の論理から
“０”の論理に遷移するにつれて、第１出力ノードＮ１
での第１出力信号Ａが直列連結された非重畳回路３０の
ｐＭＯＳトランジスタ１８とインバータ１４のｎＭＯＳ
トランジスタと、ｎＭＯＳトランジスタ２０を並列に経
て放電されるので、第１出力ノードＮ１での第１出力信
号Ａが論理“０”に早く放電される一方、電源電圧がイ
ンバータ１６のｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタ２４を直列に経て第１出力ノードＮ１に伝達され
るので、第２出力ノードＮ２での第２出力信号／Ａが論
理“１”に遅れて充電される。
【００２６】したがって、第２出力信号／Ａはより長い
充電時間を経て“１”に充電され、第１出力信号Ａは
“０”に早く放電されるため、遷移時間の差が発生して
第１、第２出力信号Ａ、／Ａが重畳なしに発生し得るこ
ととなる。
充電時間を経て“１”に充電され、第１出力信号Ａは
“０”に早く放電されるため、遷移時間の差が発生して
第１、第２出力信号Ａ、／Ａが重畳なしに発生し得るこ
ととなる。
【００２７】結果的に、本発明による非重畳信号発生回
路では、放電される出力ノードの出力信号は、出力ノー
ドに対して並列状態の２つのトランジスタを経て早く放
電され、充電される出力ノードの出力信号は、出力ノー
ドに対して直列連結の２つのトランジスタを経て遅れて
充電される効果を有し、その結果、相補関係にある２つ
の出力ノードで出力信号の遷移が生ずるとき、時間差が
発生するため、非重畳信号の発生が可能である。
路では、放電される出力ノードの出力信号は、出力ノー
ドに対して並列状態の２つのトランジスタを経て早く放
電され、充電される出力ノードの出力信号は、出力ノー
ドに対して直列連結の２つのトランジスタを経て遅れて
充電される効果を有し、その結果、相補関係にある２つ
の出力ノードで出力信号の遷移が生ずるとき、時間差が
発生するため、非重畳信号の発生が可能である。
【００２８】本発明の他の実施例は、図２に示すよう
に、図１の回路において第１および第２データ経路上の
ｐチャネルトランジスタ１８、２４をｎチャネルトラン
ジスタでそれぞれ置換し、そのｎチャネルトランジスタ
のゲートに電源電圧をそれぞれ印加する場合にも同一効
果を有することとなるのは自明であり、これは当業者に
十分理解可能な事項であるのでそれ以上の説明は省略す
る。
に、図１の回路において第１および第２データ経路上の
ｐチャネルトランジスタ１８、２４をｎチャネルトラン
ジスタでそれぞれ置換し、そのｎチャネルトランジスタ
のゲートに電源電圧をそれぞれ印加する場合にも同一効
果を有することとなるのは自明であり、これは当業者に
十分理解可能な事項であるのでそれ以上の説明は省略す
る。
【００２９】または、本発明の他の実施例は、図３に示
すように、図１の回路において第１経路上のｐチャネル
トランジスタとｎチャネルトランジスタのゲートが共通
に接続され、第２データ経路上にｐチャネルトランジス
タとｎチャネルトランジスタのゲートが共通接続されて
いる場合でも同一効果を得られることがわかる。
すように、図１の回路において第１経路上のｐチャネル
トランジスタとｎチャネルトランジスタのゲートが共通
に接続され、第２データ経路上にｐチャネルトランジス
タとｎチャネルトランジスタのゲートが共通接続されて
いる場合でも同一効果を得られることがわかる。
【００３０】
【発明の効果】以上説明したように、本発明によると、
従来より少ない数の個別素子で実現が可能である非重畳
信号発生回路が得られるため、より狭い面積に集積が可
能になり、トランジスタの大きさを調節することにより
大変容易に非重畳信号を得ることができる効果を有す
る。
従来より少ない数の個別素子で実現が可能である非重畳
信号発生回路が得られるため、より狭い面積に集積が可
能になり、トランジスタの大きさを調節することにより
大変容易に非重畳信号を得ることができる効果を有す
る。
【００３１】また、信号が“０”の論理に放電される時
間が早く、非重畳信号発生回路自体で信号伝達遅延時間
が小さいため、高速動作が要求されるメモリ素子に、よ
り有利であるという効果を有する。
間が早く、非重畳信号発生回路自体で信号伝達遅延時間
が小さいため、高速動作が要求されるメモリ素子に、よ
り有利であるという効果を有する。
【図１】本発明による非重畳信号発生回路の回路図であ
る。
る。
【図２】本発明の他の実施例を示す回路図である。
【図３】本発明のさらに他の実施例を示す回路図であ
る。
る。
【図４】従来技術による非重畳信号を発生させる概略回
路図である。
路図である。
【図５】従来技術による非重畳信号を発生させる回路の
詳細回路図である。
詳細回路図である。
【図６】従来技術による非重畳信号を発生させる回路の
動作を示すタイミング図である。
動作を示すタイミング図である。
１０ 非重畳回路 Ｉ１、Ｉ２、Ｉ３ インバータ ＮＤ１、ＮＤ２ ＮＡＮＤゲート Ａ 第１出力信号 ／Ａ 第２出力信号 １０１、１０２、１０３、１０４、１０５ ｐチャネル
トランジスタ １１１、１１２、１１３、１１４、１１５ ｎチャネル
トランジスタ ３０ 非重畳回路 １２、１４、１６、２２ インバータ １８、２４ ｐチャネルトランジスタ ２０、２６ ｎチャネルトランジスタ
トランジスタ １１１、１１２、１１３、１１４、１１５ ｎチャネル
トランジスタ ３０ 非重畳回路 １２、１４、１６、２２ インバータ １８、２４ ｐチャネルトランジスタ ２０、２６ ｎチャネルトランジスタ
Claims (9)
- 【請求項１】 入力信号を相補的な“１”および“０”
の論理を有する２つの信号として出力する非重畳信号発
生回路であって、 入力信号が“０”の論理から“１”の論理に遷移する第
１の場合、第１出力ノードを“０”の論理から“１”の
論理に遷移させ、前記入力信号が“１”の論理から
“０”の論理に遷移する第２の場合、第１出力ノードを
“１”の論理から“０”の論理に遷移させる第１トラン
ジスタと、前記入力信号を反転する第１インバータと、
前記第２の場合、前記第１インバータの出力信号により
制御されて前記第１出力ノードを“１”の論理から
“０”の論理に遷移させる第２トランジスタとを有する
第１データ経路と、 前記第１インバータの出力信号が“０”の論理から
“１”の論理に遷移する前記第２の場合、前記第２出力
ノードを“０”の論理から“１”の論理に遷移させ、前
記第１インバータ出力信号が“１”の論理から“０”の
論理に遷移する前記第１の場合、前記第２出力ノードを
“１”の論理から“０”の論理に遷移させる第３トラン
ジスタと、前記第１インバータの出力信号を反転する第
２インバータと、前記第２インバータの出力信号により
制御されて前記第１の場合、前記第２出力ノードを
“１”の論理から“０”の論理に遷移させる第４トラン
ジスタとを有する第２データ経路とを備えることによ
り、前記各々の経路上に発生する時間差により非重畳信
号が得られることを特徴とする、半導体メモリ装置の非
重畳信号発生回路。 - 【請求項２】 前記入力信号が“０”の論理から“１”
の論理に遷移する場合、前記第１トランジスタが遷移す
る“１”の論理の信号を第１出力ノードに伝達して第１
出力ノードを充電させ、前記入力信号が“１”の論理か
ら“０”の論理に遷移する場合、前記第１トランジスタ
が前記第１出力ノードの“１”の論理の信号を入力端子
に伝達して前記第１出力ノードを放電させることを特徴
とする、請求項１記載の半導体メモリの非重畳信号発生
回路。 - 【請求項３】 前記入力信号が“１”の論理から“０”
の論理に遷移する場合、前記第１トランジスタが第１出
力ノードの“１”の論理の信号を前記入力端子の先端に
設けられているインバータのｎＭＯＳトランジスタを経
て放電させることを特徴とする、請求項２記載の半導体
メモリ装置の非重畳信号発生回路。 - 【請求項４】 前記入力信号が“１”の論理から“０”
の論理に遷移する場合、前記第３トランジスタが遷移さ
れる“１”の論理の信号を第２出力ノードに伝達して第
２出力ノードを充電させ、前記入力信号が“０”の論理
から“１”の論理に遷移する場合、前記第３トランジス
タは第２出力ノードの“１”の論理の信号を入力端子に
伝達して第２出力ノードを放電させることを特徴とす
る、請求項１記載の半導体メモリ装置の非重畳信号発生
回路。 - 【請求項５】 前記入力信号が“０”の論理から“１”
の論理に遷移する場合、前記第３トランジスタが第２出
力ノードの“１”の論理の信号を前記第２インバータの
ｎＭＯＳトランジスタを経て放電させることを特徴とす
る、請求項４記載の半導体メモリ装置の非重畳信号発生
回路。 - 【請求項６】 前記第１、第２トランジスタはｐチャネ
ルトランジスタであり、第２、第４トランジスタはｎチ
ャネルトランジスタであることを特徴とする、請求項１
記載の半導体メモリ装置の非重畳信号発生回路。 - 【請求項７】 前記第１、第３トランジスタのゲートが
接地されることを特徴とする、請求項６記載の半導体メ
モリ装置の非重畳信号発生回路。 - 【請求項８】 前記第１、第２トランジスタはｎチャネ
ルトランジスタであり、第２、第４トランジスタはｐチ
ャネルトランジスタであることを特徴とする、請求項１
記載の半導体メモリ装置の非重畳信号発生回路。 - 【請求項９】 前記第１、第３トランジスタのゲートに
電源電圧ＶCCが印加されていることを特徴とする、請求
項８記載の半導体メモリ装置の非重畳信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940029652A KR0141940B1 (ko) | 1994-11-11 | 1994-11-11 | 반도체 메모리장치의 비중첩신호 발생회로 |
| KR94P29652 | 1994-11-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08138379A true JPH08138379A (ja) | 1996-05-31 |
| JP2668660B2 JP2668660B2 (ja) | 1997-10-27 |
Family
ID=19397725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032200A Expired - Fee Related JP2668660B2 (ja) | 1994-11-11 | 1995-02-21 | 半導体メモリ装置の非重畳信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5495189A (ja) |
| JP (1) | JP2668660B2 (ja) |
| KR (1) | KR0141940B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180055472A (ko) * | 2016-11-17 | 2018-05-25 | 국방과학연구소 | 고속 방전후 복귀 기능을 갖는 고속 전원 차단 장치 및 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0139661B1 (ko) * | 1995-04-06 | 1998-07-15 | 문정환 | 비중첩 신호 발생 회로 |
| US5672991A (en) * | 1995-04-14 | 1997-09-30 | International Business Machines Corporation | Differential delay line circuit for outputting signal with equal pulse widths |
| US5874845A (en) * | 1997-07-21 | 1999-02-23 | International Business Machines Corporation | Non-overlapping clock phase splitter |
| JP4156075B2 (ja) | 1998-04-23 | 2008-09-24 | 株式会社半導体エネルギー研究所 | 画像表示装置 |
| IT1304060B1 (it) * | 1998-12-29 | 2001-03-07 | St Microelectronics Srl | Variatore di livello per circuiteria a tensione d'alimentazionemultipla |
| US8384438B1 (en) * | 2011-08-11 | 2013-02-26 | Initio Corporation | Single-to-differential conversion circuit and method |
| CN102891668B (zh) * | 2012-09-14 | 2015-06-03 | 宁波大学 | 一种三值低功耗多米诺比较单元 |
| CN102891667B (zh) * | 2012-09-14 | 2015-05-06 | 宁波大学 | 一种多位三值双轨多米诺比较器 |
| US9438212B2 (en) * | 2012-11-30 | 2016-09-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Concurrent true and complement signal generation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4456837A (en) * | 1981-10-15 | 1984-06-26 | Rca Corporation | Circuitry for generating non-overlapping pulse trains |
| US4625126A (en) * | 1984-06-29 | 1986-11-25 | Zilog, Inc. | Clock generator for providing non-overlapping clock signals |
| EP0262412A1 (de) * | 1986-09-01 | 1988-04-06 | Siemens Aktiengesellschaft | Lastangepasster Taktgenerator in CMOS-Schaltungen |
| EP0418419B1 (de) * | 1989-09-22 | 1994-12-14 | Deutsche ITT Industries GmbH | Zweiphasentaktgenerator |
| US5173618A (en) * | 1990-05-14 | 1992-12-22 | Vlsi Technology, Inc. | Clock generator for providing a pair of nonoverlapping clock signals with adjustable skew |
-
1994
- 1994-11-11 KR KR1019940029652A patent/KR0141940B1/ko not_active IP Right Cessation
- 1994-12-22 US US08/362,315 patent/US5495189A/en not_active Expired - Lifetime
-
1995
- 1995-02-21 JP JP7032200A patent/JP2668660B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180055472A (ko) * | 2016-11-17 | 2018-05-25 | 국방과학연구소 | 고속 방전후 복귀 기능을 갖는 고속 전원 차단 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0141940B1 (ko) | 1998-07-15 |
| US5495189A (en) | 1996-02-27 |
| KR960019303A (ko) | 1996-06-17 |
| JP2668660B2 (ja) | 1997-10-27 |
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