KR0139661B1 - 비중첩 신호 발생 회로 - Google Patents
비중첩 신호 발생 회로Info
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- KR0139661B1 KR0139661B1 KR1019950007986A KR19950007986A KR0139661B1 KR 0139661 B1 KR0139661 B1 KR 0139661B1 KR 1019950007986 A KR1019950007986 A KR 1019950007986A KR 19950007986 A KR19950007986 A KR 19950007986A KR 0139661 B1 KR0139661 B1 KR 0139661B1
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Abstract
본 발명은 어드레스의 디코더에서 사용되는 인에이블 신호와 디스에이블 신호를 비중첩시키기 위한 비중첩 신호 발생 회로에 관한 것으로, 어드레스 천이 검출부에서 발생되는 펄스신호를 이용함으로써, 인에이블 신호와 디스에이블 신호의 하이레벨이 상기 어드레스 천이 검출부의 펄스신호가 발생되는 시간만큼 서로 비중첩되도록 한다. 그러므로, 본 발명의 비중첩 신호 발생 회로는 인에이블 신호와 디스에이블 신호가 정확하게 비중첩되도록 한다.
Description
제1도는 종래의 비중첩 신호 발생 회로도.
제2도는 제1도에 대한 타이밍도이고,
(a)는 제1도의 어드레스 신호의 파형도,
(b)는 제1도의 제1노드에 나타나는 신호의 파형도,
(c)는 제1도의 제2노드에 나타나는 신호의 파형도,
(d)는 제1도의 제3노드에 나타나는 신호의 파형도,
(e)는 제1도의 제4노드에 나타나는 신호의 파형도,
(f)는 제1도의 인에이블(enable) 신호의 파형도,
(g)는 제1도의 디스에이블(disable) 신호의 파형도,
(h)는 제1도의 어드레스 천이(address transition) 검출 신호의 파형도.
제3도는 본 발명에 의한 비중첩 신호 발생 회로의 제1실시예의 회로도.
제4도는제3도에 대한 타이밍도이고,
(a)는 제3도의 어드레스 신호의 파형도,
(b)는 제3도의 제1노드에 나타나는 신호의 파형도,
(c)는 제3도의 제2노드에 나타나는 신호의 파형도,
(d)는 제3도의 제3노드에 나타나는 신호의 파형도,
(e)는 제3도의 제4노드에 나타나는 신호의 파형도,
(f)는 제3도의 어드레스 천이 검출 신호의 파형도,
(g)는 제3도의 인에이블 신호의 파형도,
(h)는 제3도의 디스에이블 신호의 파형도.
제5도는 본 발명에 의한 비중첩 신호 발생 회로의 제2실시예의 회로도.
제6도는 제5도에 대한 타이밍도이고,
(a)는 제5도의 어드레스 신호의 파형도,
(b)는 제5도의 제1노드에 나타나는 신호의 파형도,
(c)는 제5도의 제2노드에 나타나는 신호의 파형도,
(d)는 제5도의 제3노드에 나타나는 신호의 파형도,
(e)는 제5도의 제4노드에 나타나는 신호의 파형도,
(f)는 제5도의 어드레스 천이 검출 신호의 파형도,
(g)는 제5도의 제5노드에 나타나는 신호의 파형도,
(h)는 제5도의 제6노드에 나타는 신호의 파형도,
(i)는 제5도의 인에이블 신호의 파형도,
(j)는 제5도의 디스에이블 신호의 파형도이다.
*도면의 주요부분에 대한 부호의 설명
61:제1노아 게이트 70:제1반전부
75:제2반전부 80:어드레스 천이 검출부
62,71-73,76,77,94,97,98:인버터 90,93:비중첩 신호 발생부
91,92:노아 게이트 95,96:낸드 게이트
N1-N6:제1노드-제6노드
본 발명은 비중첩(non-overlapping) 신호 발생 회로에 관한 것으로, 특히 어드레스 천이 검출부로부터 출력되는 펄스 신호를 이용하여, 어드레스 신호의 디코더(decoder)에 입력되는 인에이블(enable)신호와 디스에이블(disable) 신호가 정확하게 비중첩되도록 하는 비중첩 신호 발생 회로에 관한 것이다.
종래의 비중첩 신호 발생 회로는 제1도에 도시된 바와 같이, 입력되는 칩 선택 신호(CS)와 어드레스 신호(Ai)를 노아링하는 노아 게이트(10)와, 그 노아 게이트(10)로부터 출력된 신호를 반전하는 제1인버터(20)와, 그 제1인버터(20)와 상기 노아 게이트(10)로부터 출력된 신호를 래치시키는 래치부(30)와, 그 래치부(30)의 일측으로부터 출력되는 신호를 반전하는 제2인버터(40)와, 그 제2인버터(40)로부터 출력되는 신호를 반전하는 제3인버터(41)와, 그 제3인버터(41)로 부터 출력되는 신호를 반전하여 인에이블 신호(AN)를 디코드(도면 미도시)로 출력하는 제4인버터(42)와, 상기 래치부(30)의 타측으로부터 출력되는 신호를 반전하는 제5인버터(43)와, 그 제5인버터(43)로부터 출력되는 신호를 반전하는 제6인버터(44)와, 그 제6인버터(44)로 부터 출력되는 신호를 반전하여 디스에이블 신호(ANB)를 디코드(도면 미도시)로 출력하는 제7인버터(45)와, 상기 래치부(30)의 일측으로부터 출력되는 신호와 타측으로부터 출력되는 신호에 따라 어드레스 천이 검출 신호(ATDN)를 출력하는 어드레스 천이 검출부(50)로 구성된다.
여기서, 상기 노아 게이트(10)는 어드레스 신호(Ai)가 게이트로, 전원 전압(VCC)이 소스로 각각 입력되는 제1PMOS 트랜지스터(11)와, 소스가 상기 제1PMOS 트랜지스터(11)의 드레인과 연결되고, 칩 선택신호(CS)가 게이트로 입력되는 제2PMOS 트랜지스터(12)와, 드레인이 상기 제2 PMOS 트랜지스터(12)의 드레인과 연결되고, 어드레스 신호(Ai)가 게이트로, 그라운드 전압(VSS)이 소스로 각각 입력되는 제1NMOS 트랜지스터(13)와, 칩 선택신호(CS)가 게이트로, 그라운드 전압(VSS)이 소스로 각각 입력되고, 드레인이 상기 제2PMOS 트랜지스터(12) 및 제1NMOS 트랜지스터(13)의 드레인과 제1노드(N1)에서 공통으로 연결되는 제2NMOS 트랜지스터(14)로 구성된다.
그리고, 상기 래치부(30)는 제1인버터(20)로 부터 출력된 신호와 제4노드(N4)에 나타나는 신호를 낸딩하는 제1낸드게이트(31)와, 그 제1낸드게이트(31)의 출력신호인 제3노드(N3)의 신호와 상기 노아게이트(10)의 출력신호를 낸딩하여 그 낸딩된 신호를 상기 제4노드로 출력하는 제2낸드게이트(32)로 구성된다.
여기서, 상기와 같이 구성되는 비중첩 신호 발생회로는 어드레스 신호의 수만틈 존재하지만, 편의상 한 어드레스 LS호(Ai)에 대응되는 비중첩 신호 발생회로만 언급된다.
이와같이 구성되는 종래의 비중첩 신호 발생회로의 작용을 첨부된 도면을 참조하여, 상세히 설명하면 다음과 같다.
먼저, 로우 레벨의 칩 선택 신호(CS)가 노아 게이트(10)에 입력됨에 따라, 제1도에 도시된 바와 같은 종래의 비중첩 신호 발생회로가 선택되게 된다. 이때, 제2PMOS 트랜지스터(12)와 제2NMOS 트랜지스터(14)는 각각 온,오프된다.
이하, 어드레스 신호(Ai)가 로우 레벨에서 하이 레벨로 천이될 경우에 대해서 설명한다.
제2도의 (a)에 도시된 바와 같이, 어드레스 신호(Ai)가로우 레벨에서 하이 레벨로 천이되면, 제1PMOS 트랜지스터(11)는 오프되고, 제1NMOS 트랜지스터(13)은 온된다. 제2PMOS 트랜지스터(12)와 제2NMOS 트랜지스터(14)는 이미 각각 온,오프되어 있으므로, 제2도의 (b)에 도시된 바와 같이, 제1노드(N1)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
그리고, 제2도의 (c)에 도시된 바와 같이, 제2노드(N2)의 신호는 제1인버터(20)에 의해서 로우 레벨에서 하이 레벨로 천이된다.
이때, 하이 레벨의 신호가 제1낸드게이트(31)의 일측 입력단자로 입력되기 때문에, 제3노드(N3)에 나타나는 신호의 레벨은 제1낸드게이트(31)의 타측 입력단자로 입력되는 신호의 레벨에 따라 결정된다.
또한, 로우 레벨로 천이된 상기 제1노드(N1)의 신호가 제2낸드게이트(32)의 타측 입력단자로 입력되면, 그 제2낸드게이트(32)의 일측 입력단자로 입력되는 신호에 관계없이, 제2도의 (e)에 도시된 바와 같이, 제4노드(N4)의 신호는 로우 레벨에서 하이 레벨로 천이되고, 그 하이 레벨로 천이된 신호는 제1낸드게이트(31)의 타측 입력단자로 입력된다.
따라서, 제2도의 (d)에 도시된 바와 같이, 제3노드(N3)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
결과적으로, 제3노드(N3)의 신호는 제2낸드게이트(32)에서 지연된 시간만큼 늦게 하이 레벨에서 로우 레벨로 천이된다.
그러므로, 먼저 제4노드(N4)의 신호가 제5인버터(43) 내지 제7인버터(45)에서 순차적으로 반전되어, 제2도의 (g)에 도시된 바와 같이 디스에이블 신호(ANB)는 하이 레벨에서 로우 레벨로 천이된다.
그리고, 제3노드(N3)의 신호가 제2인버터(40) 내지 제4인버터(42)에서 순차적으로 반전되어, 제2도의 (f)에 도시된 바와 같이, 인에이블 신호(AN)는 로우 레벨에서 하이 레벨로 천이되는데, 그 천이는 제2낸드게이트(32)에서 지연된 시간만큼 늦게 일어난다.
따라서, 하이 레벨의 상기 인에이블 신호(AN)와 하이 레벨의 상기 디스에이블 신호(ANB)는 제2낸드게이트(32)에서 지연된 시간만큼 비중첩되어, 디코드(도면 미도시)로 각각 출력된다.
그리고, 어드레스 천이 검출부(50)는 제3노드(N3)와 제4노드(N4)의 신호에 따라, 하이 레벨의 펄스신호인 어드레스 천이 검출 신호(ATDN)를 발생시킨다.
이하, 어드레스 신호(Ai)가 하이 레벨에서 로우 레벨로 천이될 경우에 대해서 설명한다.
제2도의 (a)에 도시된 바와 같이, 어드레스 신호(Ai)가 하이 레벨에서 로우 레벨로 천이도면, 제1PMOS 트랜지스터(11)는 온되고, 제1NMOS 트랜지스터(13)는 오프된다. 그래서, 제2도의 (b)에 도시된 바와 같이, 제1노드(N1)의 신호는 로우 레벨에서 하이 레벨로 천이된다.
그리고, 제2도의 (c)에 도시된 바와 같이, 제2노드(N2)의 신호는 제1인버터(20)에 의해서 하이 레벨에서 로우 레벨로 천이된다.
따라서, 제2도의 (d)에 도시된 바와 같이, 제3노드(N3)의 신호는 제1낸드게이트(31)의 타측 입력단자로 입력되는 신호에 관계없이, 로우 레벨에서 하이 레벨로 천이된다.
그리고, 그 하이 레벨로 천이된 제3노드(N3)의 신호와 하이 레벨의 제1노드(N1)의 신호에 의해, 제2도의 (e)에 도시된 바와 같이, 제4노드(N4)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
따라서, 제4노드(N4)의 신호는 제1낸드게이트(S1)에서 지연된 시간만큼 늦게 하이 레벨에서 로우 레벨로 천이된다.
그러므로, 먼저 제3노드(N3)의 신호가 제2인버터(40) 내지 제4인버터(42)에서 순차적으로 반전되어, 제2도의 (f)에 도시된 바와 같이. 인에이블 신호(AN)는 하이 레벨에서 로우 레벨로 천이된다.
그리고, 제4노드(N4)의 신호가 제5인버터(43) 내지 제7인버터(45)에서 순차적으로 반전되어, 제2도의 (g)에 도시된 바와 같이, 디스에이블 신호(ANB)는 로우 레벨에서 하이 레벨로 천이되는데, 그 천이는 제1낸드 게이트(31)에서 지연된 시간만큼 늦게 일어난다.
따라서, 하이 레벨의 상기 인에이블 신호(AN)와 하이 레벨의 상기 디스에이블 신호(ANB)는 제1낸드게이트(31)에서 지연된 시간만큼 비중첩되게 된다.
그리고, 어드레스 천이 검출부(50)는 제3노드(N3)와 제4노드(N4)의 신호에 따라, 하이 레벨의 펄스신호인 어드레스 천이 검출 신호(ATDN)를 발생시킨다.
그러나, 이상에서 설명된 바와 같은 종래의 비중첩 신호 발생 회로에서는 낸드게이트들에서 사용되는 트랜지스터들에 입력되는 전압 또는 그 트랜지스터들에 나타나는 온도의 변화에 따라, 낸드게이트들에서 지연되는 시간이 일정하지 않기 때문에, 하이 레벨의 인에이블 신호 및 디스에이블 신호가 정확하게 비중첩되지 않는 단점이 있었다. 그리고, 사용자가 그 트랜지스터들의 크기를 최적화하여, 이러한 단점을 해결할 수도 있지만, 그 트랜지스터들의 크기를 최적화하는 작업은 현실적으로 어려운 일이었다.
따라서, 본 발명의 목적은 어드레스 천이 검출부로부터 출력되는 펄스신호를 이용하여, 하이 레벨의 인에이블 신호 및 디스에이블 신호가 정확하게 비중첩되도록 하는 비중첩 신호 발생 회로를 제공하는데 있다.
이러한 목적을 달성하기 위한 본 발명은 어드레스 신호와 칩 선택 신호를 노아연산하는 노아 게이트와, 그 노아게이트의 출력신호를 반전하는 인버터와, 그 인버터의 출력신호를 홀수번 순차적으로 반전하는 제1반전수단과, 상기 인버터의 출력신호를 짝수번 순차적으로 반전하는 제2반전수단과, 상기 인버터의 출력신호에 따라 어드레스 천이 검출신호를 출력하는 어드레스 천이검출 수단과, 상기 제1반전수단과 제2반전수단 및 어드레스 천이 검출수단의 출력신호를 논리연산하여 비중첩되는 인에이블 신호와 디스에이블 신호를 출력하는 비중첩 신호 발생 수단으로 구성되는 것을 특징으로 한다.
이와같이 구성되는 본 발명은 어드레스 신호와 칩 선택신호를 논리연산하고, 그 논리연산된 신호를 홀수번 및 짝수번 반전하며, 그 반전된 신호들과 어드레스 천이 검출 신호를 논리연산하여, 정확하게 비중첩되는 인에이블 신호와 디스에이블 신호를 디코드로 출력하게 된다.
이하, 본 발명에 의한 비중첩 신호 발생 회로의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 의한 비중첩 신호 발생 회로의 제1실시예는 제3도에 도시된 바와 같이, 입력되는 어드레스 신호(Ai)와 칩 선택 신호(CS)를 노아링하는 제1노아게이트(61)와, 그 노아게이트(61)의 출력신호를 반전하는 제1인버터(62)와, 그 제1인버터(62)의 출력신호를 홀수번 순차적으로 반전하는 제1반전부(70)와, 상기 제1인버터(62)의 출력신호를 짝수번 순차적으로 반전하는 제2반전부(75)와, 상기 제1인버터(62)의 출력신호에 따라, 어드레스 천이 검출 신호(ATDN)를 발생시키는 어드레스 천이 검출부(80)와, 상기 어드레스 천이 검출 신호(ATDN)와 상기 제1반전부(70) 및 상기 제2반전부(75)의 출력신호에 따라, 비중첩 신호인 인에이블 신호(AN) 및 디스에이블 신호(ANB)를 출력하는 비중첩 신호 발생부(90)로 구성된다.
여기서, 상기 제1노아게이트(61)는 제1도의 노아게이트(10)와 동일하게 구성된다.
상기 제1반전부(70)는 상기 제1인버터(62)의 출력신호를 반전하는 제2인버터(71)와, 그 제2인버터(71)의 출력신호를 반전하는 제3인버터(72)와, 그 제3인버터(72)의 출력신호를 반저나는 제4인버터(73)로 구성된다.
상기 제2반전부(75)는 상기 제1인버터(62)의 출력신호를 반전하는 제5인버터(76)와, 그 제5인버터(76)의 출력신호를 반전하는 제6인버터(77)로 구성된다.
상기 비중첩 신호 발생부(90)는 상기 제4인버터(73)의 출력신호 및 상기 어드레스 천이 검출 신호(ATDN)를 노아링하는 제2노아게이트(91)와, 상기 제6인버터(77)의 출력신호 및 상기 어드레스 천이 검출 신호(ATDN)를 노아링하는 제3노아게이트(92)로 구성된다.
그리고, 상기와 같이 구성되는 비중첩 신호 발생회로는 어드레스 신호의 수만큼 존재하지만, 편의상 한 어드레스 신호(Ai)에 대응되는 비중첩 신호 발생회로만 언급된다.
이와 같이 구성되는 본 발명에 의한 비중첩 신호 발생 회로의 제1실시예의 작용을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 로우 레벨의 칩 선택 신호(CS)가 제1노아게이트(61)에 입력됨에 따라, 제3도에 도시된 바와 같은 본 발명의 비중첩 신호 발생회로가 선택되게 된다.
이하, 어드레스 신호(Ai)가 로우 레벨에서 하이 레벨로 천이될 경우에 대해서 설명한다.
제4도의 (a)에 도시된 바와 같이, 어드레스 신호(Ai)가 로우 레벨에서 하이 레벨로 천이되면, 제1도의 노아 게이트(10)에 관하여 설명된 바와 같은 작용에 의하여, 제4도의 (b)에 도시된 바와 같이, 제1노드(N1)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
그리고, 제4도의 (c)에 도시된 바와 같이, 제2노드(N12)의 신호는 제1인버터(62)에 의해서 로우 레벨에서 하이 레벨로 천이된다.
상기 제2노드(N12)의 신호는 제2인버터(71) 내지 제4인버터(73)에서 순차적으로 반전되어, 제4도의 (d)에 도시된 바와 같이, 제3노드(N13)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
또한, 상기 제2노드(N12)의 신호는 제5인버터(76)와 제6인버터(77)에서 순차적으로 반전되어, 제4도의 (e)에 도시된 바와 같이, 제4노드(N14)의 신호는 로우 레벨에서 하이 레벨로 천이된다.
한편, 상기 제2노드(N12)의 신호가 로우 레벨에서 하이 레벨로 천이됨에 따라, 어드레스 천이 검출부(80)는 제4도의 (f)에 도시된 바와 같이, 소정의 시간동안 하이 레벨인 어드레스 천이 검출 신호(ATDN)를 발생시킨다.
그리고, 상기 하이 레벨의 어드레스 천이 검출 신호(ATDN)와 로우 레벨의 제3노드(N13)의 신호가 제2노아 게이트(91)에 의해 노아링됨에 따라, 제4도의 (g)에 도시된 바와 같이, 로우 레벨의 인에이블 신호(AN)가 디코더(도면 미도시)로 출력된다. 그런데, 상기 소정의 시간이 지나면, 상기 어드레스 천이 검출 신호(ATDN)의 레벨은 다시 로우 레벨이 되어, 상기 인에이블 신호(AN)는 하이 레벨이 된다.
한편, 상기 하이 레벨의 어드레스 천이 검출 신호(ATDN)와 하이 레벨의 제4노드(N14)의 신호가 제3노아 게이트(92)에 의해 노아링됨에 따라, 제4도의 (h)에 도시된 바와 같이, 디스에이블 신호(ANB)는 하이 레벨에서 로우 레벨로 천이되어 디코더(도면 미도시)로 출력된다.
결과적으로, 상기 어드레스 천이 검출 신호(ATDN)의 레벨이 하이 레벨인 소정의 시간동안, 하이 레벨의 인에이블 신호(AN)와 디스에이블 신호(ANB)가 비중첩되게 된다.
이하, 어드레스 신호(Ai)가 하이 레벨에서 로우 레벨로 천이될 경우에 대해서 설명한다.
제4도의 (a)에 도시된 바와 같이, 어드레스 신호(Ai)가 하이 레벨에서 로우 레벨로 천이되면, 제1도의 노아 게이트(10)에 관하여 설명된 바와 같은 작용에 의하여, 제4도의 (b)에 도시된 바와 같이, 제1노드(N1)의 신호는 로우 레벨에서 하이 레벨로 천이된다.
그리고, 제4도의 (c)에 도시된 바와 같이, 제2노드(N12)의 신호는 제1인버터(62)에 의해서 하이 레벨에서 로우 레벨로 천이된다.
상기 제2노드(N12)의 신호는 제2인버터(71) 내지 제4인버터(73)에서 순차적으로 반전되어, 제4도의 (d)에 도시된 바와 같이, 제3노드(N13)의 신호는 로우 레벨에서 하이 레벨로 천이된다.
또한, 상기 제2노드(N12)의 신호는 제5인버터(76)와 제6인버터(77)에서 순차적으로 반전되어, 제4도의 (e)에 도시된 바와 같이, 제4노드(N14)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
한편, 상기 제2노드(N12)의 신호가 하이 레벨에서 로우 레벨로 천이됨에 따라, 어드레스 천이 검출부(80)는 제4도의 (f)에 도시된 바와 같이, 소정의 시간동안 하이 레벨인 어드레스 천이 검출 신호(ATDN)를 발생시킨다.
그리고, 상기 하이 레벨의 어드레스 천이 검출 신호(ATDN)와 하이 레벨의 제3노드(N13)의 신호가 제2노아 게이트(91)에 의해 노아링됨에 따라, 제4도의 (g)에 도시된 바와 같이, 로우 레벨의 인에이블 신호(AN)가 디코더(도면 미도시)로 출력된다. 그리고, 상기 소정의 시간이 지나면, 상기 어드레스 천이 검출 신호(ATDN)의 레벨은 다시 로우 레벨이 되지만, 인에이블 신호(AN)는 로우 레벨로 유지되게 된다.
또한, 상기 하이 레벨의 어드레스 천이 검출 신호(ATDN)와 로우 레벨의 제4노드(N14)의 신호가 제3노아 게이트(92)에 의해 노아링됨에 따라, 제4도의 (h)에 도시된 바와 같이, 로우 레벨의 디스에이블신호(ANB)가 디코더(도면 미도시)로 출력된다. 그런데, 상기 소정의 시간이 지나면, 상기 어드레스 천이 검출 신호(ATDN)의 레벨은 다시 로우레벨이 되어, 디스에이블 신호(ANB)는 로우 레벨에서 하이 레벨로 천이된다.
결과적으로, 상기 어드레스 천이 검출 신호(ATDN)의 레벨이 하이 레벨인 소정의 시간동안, 하이 레벨의 인에이블 신호(AN) 및 디스에이블신호(ANB)가 비중첩되게 된다.
이하, 본 발명에 의한 비중첩 신호 발생 회로의 제2실시예를 설명한다.
본 발명에 의한 비중첩 신호 발생 회로의 제2실시예는 제5도에 도시된 바와 같이, 비중첩 신호 발생부(93)를 제외하고는 제3도의 제1실시예와 동일하게 구성된다.
여기서, 상기 비중첩 신호 발생부(93)는 어드레스 천이 검출부(80)의 출력신호를 반전하여, 어드레스 천이 검출 신호(ATDB)를 출력하는 제7인버터(94)와, 그 제7인버터(94)의 출력신호와 제4인버터(73)의 출력신호를 낸딩하는 제1낸드 게이트(95)와, 상기 제7인버터(94)의 출력신호와 제6인버터(77)를 낸딩하는 제2낸드 게이트(96)와, 상기 제1낸드 게이트(95)의 출력신호를 반전하여 인에이블 신호(AN)를 출력하는 제8인버터(97)와, 상기 제2낸드 게이트(96)의 출력신호를 반전하여 디스에이블 신호(ANB)를 출력하는 제9인버터(98)로 구성된다.
이와같이 구성되는 본 발명에 의한 비중첩 신호 발생 회로의 제2실시예의 작용을 첨부된 도면을 참조하여 상세히 설명한다.
먼저, 제5도를 참조하면, 비중첩 신호 발생부(93)이외의 부분의 작용은 제4도의 해당부분의 작용과 동일하므로, 그 작용에 대한 설명은 생략된다. 그리고, 어드레스 천이 검출부(80)의 출력신호는 제7인버터(94)에 의해 반전되므로, 제6도의 (f)에 도시된 바와 같이, 어드레스 천이 검출신호(ATDB)는 제4도의 어드레스 천이 검출신호(ATDN)와 반대되는 레벨을 가진다.
어드레스 신호(Ai)가 로우 레벨에서 하이 레벨로 천이될 경우, 제6도의 (f)에 도시된 바와 같이, 소정의 시간동안 로우 레벨인 어드레스 천이 검출 신호(ATDB)가 발생된다. 로우 레벨로 천이된 어드레스 천이 검출 신호(ATDB)와 로우 레벨로 천이된 제3노드(N13)의 신호가 제1낸드게이트(95)에 의해 낸딩되어, 제6도의 (g)에 도시된 바와 같이, 제5노드(N15)의 신호는 로우 레벨에서 하이 레벨로 천이된다.
이어서, 하이 레벨로 천이된 어드레스 천이 검출 신호(ATDB)와 하이 레벨로 천이된 제4노드(N14)의 신호가 제2낸드게이트(96)에 의해 낸딩되어, 제6도의 (h)에 도시된 바와 같이, 제6노드(N16)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
상기 제5노드(N15)와 제6노드(N16)의 신호는 제8인버터(97)와 제9인버터(98)에서 각각 반전되어, 제6도의 (i)와 (j)에 각각 도시된 바와 같이, 인에이블 신호(AN)와 디스에이블 신호(ANB)가 디코드(도면 미도시)로 각각 출력된다.
또한, 어드레스 신호(Ai)가 하이 레벨에서 로우 레벨로 천이될 경우, 제6도의 (f)에 되시된 바와 같이, 소정의 시간동안 로우 레벨인 어드레스 천이 검출 신호(ATDB)가 발생된다. 로우 레벨로 천이된 어드레스 천이 검출 신호(ATDB)와 로우 레벨로 천이된 제4노드(N14)의 신호가 제2낸드게이크(96)에 의해 낸딩되어, 제6도의 (h)에 도시된 바와 같이, 제6노드(N16)의 신호는 로우 레벨에서 하이 레벨로 천이된다.
이어서, 하이 레벨로 천이된 어드레스 천이 검출 신호(ATDB)와 하이레벨로 천이된 제3노드(N13)의 신호가 제1낸드게이트(95)에 의해 낸딩되어, 제6도의 (g)에 도시된 바와 같이, 제5노드(N15)의 신호는 하이 레벨에서 로우 레벨로 천이된다.
상기 제5노드(N15)와 상기 제6노드(N16)의 신호는 제8인버터(97)와 제9인버터(98)에서 각각 반전되어, 제6도의 (i)와 (j)에 각각 도시된 바와 같이, 인에이블 신호(AN)와 디스에이블 신호(ANB)가 디코드(도면 미도시)로 각각 출력된다.
결과적으로, 상기 어드레스 천이 검출 신호(ATDB)가 로우 레벨로 유지되는 소정의 시간동안 하이 레벨의 인에이블 신호(AN) 및 디스에이블 신호(ANB)가 비중첩되게 된다.
이상에서 설명된 바와 같이, 본 발명에 의한 비중첩 신호 발생회로는 하이 레벨의 인에이블 신호 및 디스에이블 신호가 어드레스 천이 검출신호인 펄스신호가 발생되는 시간만큼 비중첩됨으로써, 그 인에이블 신호와 디스에이블 신호가 정확하게 비중첩되는 효과를 가진다.
Claims (5)
- 어드레스 신호와 칩 선택 신호를 노아연산하는 노아 게이트와, 그 노아게이트의 출력신호를 반전하는 인버터와, 그 인버터의 출력신호를 홀수번 순차적으로 반전하는 제1반전수단과, 상기 인버터의 출력신호를 짝수번 순차적으로 반전하는 제2반전수단과, 상기 인버터의 출력신호에 따라 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출 수단과, 상기 제1반전수단과 상기 제2반전수단 및 상기 어드레스 천이 검출수단의 출력신호를 논리연산하여 비중첩되는 인에이블 신호와 디스에이블 신호를 출력하는 비중첩 신호 발생 수단을 포함하여 구성되는 비중첩 신호 발생회로.
- 제1항에 있어서, 상기 제1반전수단은 홀수개의 인버터들이 순차적으로 연결되어 구성되는 것을 특징으로 하는 비중첩 신호 발생회로.
- 제1항에 있어서, 상기 제2반전수단은 짝수개의 인버터들이 순차적으로 연결되어 구성되는 것을 특징으로 하는 비중첩 신호 발생회로.
- 제1항에 있어서, 상기 비중첩 신호 발생 수단은 상기 제1반전수단의 출력신호와 상기어드레스 천이 검출수단의 출력신호를 노아연산하여 상기 인에이블 신호를 출력하는 제1노아 게이트와, 상기 제2반전수단의 출력신호와 상기 어드레스 천이 검출수단의 출력신호를 노아연산하여 상기 디스에이블 신호를 출력하는 제2노아 게이트를 포함하여 구성되는 것을 특징으로 하는 비중첩 신호 발생회로.
- 제1항에 있어서, 상기 비중첩 신호 발생 수단은 상기 어드레스 천이 검출수단의 출력신호를 반전하는 제1인버터와, 상기 제1인버터의 출력신호와 상기 제1반전수단의 출력신호를 낸드연산하는 제1낸드게이트와, 상기제1인버터의 출력신호와 상기 제2반전수단의 출력신호를 낸드연산하는 제2낸드게이트와 상기 제1낸드게이트의 출력 신호를 반전하여 상기 인에이블 신호를 출력하는 제2인버터와, 상기 제2낸드게이트의 출력 신호를 반전하여 상기 디스에이블 신호를 출력하는 제3인버터를 포함하여 구성되는 것을 특징으로 하는 비중첩 신호 발생회로.
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