JPH023168A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH023168A JPH023168A JP63142291A JP14229188A JPH023168A JP H023168 A JPH023168 A JP H023168A JP 63142291 A JP63142291 A JP 63142291A JP 14229188 A JP14229188 A JP 14229188A JP H023168 A JPH023168 A JP H023168A
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- Japan
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- sense amplifier
- cell
- amplifier
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- activated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000003213 activating effect Effects 0.000 abstract description 3
- 230000004913 activation Effects 0.000 description 9
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241001655798 Taku Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関し、特に読出し時に共
用するバス線を増幅するセンス方式に関する。
用するバス線を増幅するセンス方式に関する。
従来、この種の半導体メモリ装置は、例えば第４図のよ
うな構成となっていた。本従来例はメモリセルから出力
回路までの構成を表わしたものであり、メモリセルアレ
イ４１１．４１２．〜４１．と、第１のセンスアンプ４
２１，４２２．〜４２＠と、第２のセンスアンプ４２と
出力回路４４から成っている。またＹ ４１１ Ｙ ｔ
ｔ ｒ〜Ｙ４ｆｆｉは第１のセンスアンプの活性化信号
であり、注目セルの存在するメモリセルアレイに接続さ
れた第１のセンスアンプのみ活性化されるように制御さ
れる。
うな構成となっていた。本従来例はメモリセルから出力
回路までの構成を表わしたものであり、メモリセルアレ
イ４１１．４１２．〜４１．と、第１のセンスアンプ４
２１，４２２．〜４２＠と、第２のセンスアンプ４２と
出力回路４４から成っている。またＹ ４１１ Ｙ ｔ
ｔ ｒ〜Ｙ４ｆｆｉは第１のセンスアンプの活性化信号
であり、注目セルの存在するメモリセルアレイに接続さ
れた第１のセンスアンプのみ活性化されるように制御さ
れる。
次に本従来例の動作について説明する。データが読出さ
れる注目セルが例えば４１１のセルアレイ１に存在する
場合、アドレスの変化を検知して第１のセンスアンプ活
性化信号Ｙ４１のみがハイレベルとなり、４２１の第１
のセンスアンプのみが活性化される。これにより注目セ
ルのデータが４２１の第１のセンスアンプにより増幅さ
れ信号線ＲＢ、π百に現われる。次にその差電位をさら
に４３の第２のセンスアンプにより増幅し、４４の出力
回路へデータを伝え、出力する。
れる注目セルが例えば４１１のセルアレイ１に存在する
場合、アドレスの変化を検知して第１のセンスアンプ活
性化信号Ｙ４１のみがハイレベルとなり、４２１の第１
のセンスアンプのみが活性化される。これにより注目セ
ルのデータが４２１の第１のセンスアンプにより増幅さ
れ信号線ＲＢ、π百に現われる。次にその差電位をさら
に４３の第２のセンスアンプにより増幅し、４４の出力
回路へデータを伝え、出力する。
上述した従来の半導体メモリ装置は、ｍ個の第１のセン
スアンプの出力が同一バス（ＲＢ、■■）を共用してい
るため、メモリ容量の増加に伴いメモリセルの分割数も
多くなってくると、配線（ＲＢ。
スアンプの出力が同一バス（ＲＢ、■■）を共用してい
るため、メモリ容量の増加に伴いメモリセルの分割数も
多くなってくると、配線（ＲＢ。
π百）が長くなりそれによる配線容量が大きくなり第２
のセンスアンプへの信号の伝達が遅くなるという欠点が
ある。
のセンスアンプへの信号の伝達が遅くなるという欠点が
ある。
本発明の半導体メモリ装置は、共用するバス線の中間に
バッファアンプを有している。
バッファアンプを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成図である。従来のこの
種の半導体メモリ装置との相違点は、共用するバス線Ｒ
Ｂ、π■を１５のバッファアンプを介して左右に分離し
たことである。
種の半導体メモリ装置との相違点は、共用するバス線Ｒ
Ｂ、π■を１５のバッファアンプを介して左右に分離し
たことである。
第２図は本発明の一実施例のバッファアンプである。Ｒ
ＢＩ、ＲＢＩの信号線のレベルの変化を受けて動作する
ＮＭＯ８）ランジスタＱ２１及びＱ２２と信号ＢＥとゲ
ート入力とするバッファアンプを活性化するためのＮＭ
Ｏ３）ランジスタＱ２３から構成されている。
ＢＩ、ＲＢＩの信号線のレベルの変化を受けて動作する
ＮＭＯ８）ランジスタＱ２１及びＱ２２と信号ＢＥとゲ
ート入力とするバッファアンプを活性化するためのＮＭ
Ｏ３）ランジスタＱ２３から構成されている。
次に、動作について説明する。まず、注目セルが１１、
のセルアレイ１に存在する場合について考える。アドレ
ス信号の変化を検知して第１のセンスアンプ活性化信号
Ｙ１１がノ・イレベルとなり、１２、の第１のセンスア
ンプが活性化される。
のセルアレイ１に存在する場合について考える。アドレ
ス信号の変化を検知して第１のセンスアンプ活性化信号
Ｙ１１がノ・イレベルとなり、１２、の第１のセンスア
ンプが活性化される。
また、この時バッファアンプの活性化信号ＢＥもハイレ
ベルとなり１５のバッファアンプカ活性化される（ＢＥ
は注目セルがセルアレイ１１１〜１１に中にあるとき、
ハイレベル状態となり１５のバッファアンプが活性化さ
れる）。これにより注目セルのデータが１２．の第１の
センスアンプにより増加されバス線ＲＢＩ、ＲＢＩに現
われる。
ベルとなり１５のバッファアンプカ活性化される（ＢＥ
は注目セルがセルアレイ１１１〜１１に中にあるとき、
ハイレベル状態となり１５のバッファアンプが活性化さ
れる）。これにより注目セルのデータが１２．の第１の
センスアンプにより増加されバス線ＲＢＩ、ＲＢＩに現
われる。
次にその差電位をさらに１５のバッファアンプにより増
加する。この増加されたデータをさらに１３の第２のセ
ンスアンプにより増幅され１４の出力回路へ伝え出力す
る。
加する。この増加されたデータをさらに１３の第２のセ
ンスアンプにより増幅され１４の出力回路へ伝え出力す
る。
次に、注目セルが１１ヨのセルアレイｍに存在する場合
について考える。
について考える。
まず、アドレス信号の変化を検知して第１のセンスアン
プ活性化信号Ｙ１ｍがハイレベルとなり１２ゆの第トの
センスアンプ１ツが活性化される。
プ活性化信号Ｙ１ｍがハイレベルとなり１２ゆの第トの
センスアンプ１ツが活性化される。
またこの時バッファアンプ活性化信号ＢＥはロウレベル
となり、１５のバッファアンプは非活性化状態となる（
ＢＥは、注目セルがセルアレイ１１□〜１１ｏに存在す
る時、ロウレベルとなり１５のバッファアンプは非活性
化状態となるように設定する）。これにより注目セルの
データが１２．ａの第１のセンスアンプにより増幅され
、バス線ＲＢ２゜ＲＢ２に現われる。次にその差電位を
さらに１３の第２のセンスアンプにより増幅し１４の出
力回路へ伝え出力する。
となり、１５のバッファアンプは非活性化状態となる（
ＢＥは、注目セルがセルアレイ１１□〜１１ｏに存在す
る時、ロウレベルとなり１５のバッファアンプは非活性
化状態となるように設定する）。これにより注目セルの
データが１２．ａの第１のセンスアンプにより増幅され
、バス線ＲＢ２゜ＲＢ２に現われる。次にその差電位を
さらに１３の第２のセンスアンプにより増幅し１４の出
力回路へ伝え出力する。
第３図は本発明の実施例２のバッファアンプである。
ＢＥをゲート入力とするＮＭＯ３）ランジスタＱ３９．
Ｑ３Ａと、ＲＢＩをゲート入力とするＮＭＯ３）ランジ
スタＱ３３．Ｑ３７と、ＲＢＩをゲート入力とするＮＭ
Ｏ８）ランジスタＱ３４゜０３８と、ＰＭＯＳトランジ
スタＱ３１．Ｑ３２．Ｑ３５、Ｑ３６から構成される。
Ｑ３Ａと、ＲＢＩをゲート入力とするＮＭＯ３）ランジ
スタＱ３３．Ｑ３７と、ＲＢＩをゲート入力とするＮＭ
Ｏ８）ランジスタＱ３４゜０３８と、ＰＭＯＳトランジ
スタＱ３１．Ｑ３２．Ｑ３５、Ｑ３６から構成される。
本実施例と第１の実施例との相違点は、バッファアンプ
としてミラー型センスアンプを２台設けたことである。
としてミラー型センスアンプを２台設けたことである。
動作については上述した第１の実施例と同様である。
以上説明したように本発明は、共用するバス線とバッフ
ァアンプを用いて左右に分割することにより従来のバス
線の配線容量を半分にでき第１図において、１１１〜１
１．のセンスアンプに注目セルがある場合は、バッファ
アンプによりデータを増幅すことにより、また１１１〜
１１．、のセンスアンプに注目セルがある場合はバス線
の容量が半分で済むため、高速動作が可能となるという
効果がある。
ァアンプを用いて左右に分割することにより従来のバス
線の配線容量を半分にでき第１図において、１１１〜１
１．のセンスアンプに注目セルがある場合は、バッファ
アンプによりデータを増幅すことにより、また１１１〜
１１．、のセンスアンプに注目セルがある場合はバス線
の容量が半分で済むため、高速動作が可能となるという
効果がある。
【図面の簡単な説明】
第１図は本発明の半導体メモリ装置の構成図、第２図は
第１実施例のバッファアンプ、第３図は第２実施例のバ
ッファアンプ、第４図は従来例の半導体メモリ装置の構
成図である。 １１、〜１１工、４２〜４１．ａ・・・・・・セルアレ
イ、１２、〜１２．，４２．〜４２．・・・・・・第１
のセンスアンプ、１訃・・・・・バッファアンプ、１３
．４３・・・・・・第２のセンスアンプ、１４．４４・
・・・・・出力回路、Ｙｌｌ〜Ｙ１□Ｙ４１〜Ｙ４工・
・・・・・第１のセンスアンプ活性化信号、ＢＥ・・・
・・・バッファアンプ活性化信号、Ｑ２１．Ｑ２２．Ｑ
２３．Ｑ３３．Ｑ３４．Ｑ３７．Ｑ３８、Ｑ３９．Ｑ３
Ａ・・・・・・ＮＭＯ８）ランジスタ、Ｑ３１．Ｑ３２
．Ｑ３５．Ｑ３６・・・・・・ＰＭＯ８）ランジスタ。 代理人 弁理士 内 原 晋
第１実施例のバッファアンプ、第３図は第２実施例のバ
ッファアンプ、第４図は従来例の半導体メモリ装置の構
成図である。 １１、〜１１工、４２〜４１．ａ・・・・・・セルアレ
イ、１２、〜１２．，４２．〜４２．・・・・・・第１
のセンスアンプ、１訃・・・・・バッファアンプ、１３
．４３・・・・・・第２のセンスアンプ、１４．４４・
・・・・・出力回路、Ｙｌｌ〜Ｙ１□Ｙ４１〜Ｙ４工・
・・・・・第１のセンスアンプ活性化信号、ＢＥ・・・
・・・バッファアンプ活性化信号、Ｑ２１．Ｑ２２．Ｑ
２３．Ｑ３３．Ｑ３４．Ｑ３７．Ｑ３８、Ｑ３９．Ｑ３
Ａ・・・・・・ＮＭＯ８）ランジスタ、Ｑ３１．Ｑ３２
．Ｑ３５．Ｑ３６・・・・・・ＰＭＯ８）ランジスタ。 代理人 弁理士 内 原 晋
Claims (1)
- 読出し時に共用されるバス線を有する半導体メモリ装
置において、前記バス線の中間にバッファアンプを設け
たことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142291A JPH023168A (ja) | 1988-06-08 | 1988-06-08 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142291A JPH023168A (ja) | 1988-06-08 | 1988-06-08 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023168A true JPH023168A (ja) | 1990-01-08 |
Family
ID=15311964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142291A Pending JPH023168A (ja) | 1988-06-08 | 1988-06-08 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946253A (en) * | 1996-07-11 | 1999-08-31 | Nec Corporation | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117178A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| JPS5919291A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | 半導体メモリ装置 |
| JPS63209094A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-06-08 JP JP63142291A patent/JPH023168A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117178A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| JPS5919291A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | 半導体メモリ装置 |
| JPS63209094A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946253A (en) * | 1996-07-11 | 1999-08-31 | Nec Corporation | Semiconductor memory device |
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